JP2004355760A - データ記憶回路 - Google Patents
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- 238000013500 data storage Methods 0.000 title claims abstract description 179
- 238000012546 transfer Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 20
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 18
- 238000000034 method Methods 0.000 description 12
- 102100037224 Noncompact myelin-associated protein Human genes 0.000 description 10
- 101710184695 Noncompact myelin-associated protein Proteins 0.000 description 10
- 230000000694 effects Effects 0.000 description 8
- 230000004044 response Effects 0.000 description 7
- 239000011159 matrix material Substances 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 238000007599 discharging Methods 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 238000004587 chromatography analysis Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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Abstract
【課題】待機状態時における待機電流を抑制することにより、待機消費電力の低減を可能とするデータ記憶回路を提供することを目的とする。
【解決手段】複数のメモリセルＳ１、複数のビット線ＢＬ，／ＢＬおよびプリチャージ回路を有するデータ記憶回路に、ディスチャージ回路をさらに備え、動作モードにおいて、チップイネーブル信号ＣＥに基づく制御の下、プリチャージ回路により、メモリセルＳ１へのデータの書き込みまたは読み出しに先立ってビット線ＢＬ，／ＢＬをプリチャージし、待機状態時においては、ディスチャージ回路により、当該ビット線ＢＬ，／ＢＬをディスチャージする。また、スリープモードにおいても、ディスチャージ回路により、当該ビット線ＢＬ，／ＢＬをディスチャージする。
【選択図】 図１
【解決手段】複数のメモリセルＳ１、複数のビット線ＢＬ，／ＢＬおよびプリチャージ回路を有するデータ記憶回路に、ディスチャージ回路をさらに備え、動作モードにおいて、チップイネーブル信号ＣＥに基づく制御の下、プリチャージ回路により、メモリセルＳ１へのデータの書き込みまたは読み出しに先立ってビット線ＢＬ，／ＢＬをプリチャージし、待機状態時においては、ディスチャージ回路により、当該ビット線ＢＬ，／ＢＬをディスチャージする。また、スリープモードにおいても、ディスチャージ回路により、当該ビット線ＢＬ，／ＢＬをディスチャージする。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、データ記憶回路に係る発明であって、特に、ビット線またはマッチ線の電位設定に関するものである。
【０００２】
【従来の技術】
従来、スタティックランダムメモリ（ＳＲＡＭ）において、ＳＲＡＭへのデータの書き込み、およびＳＲＡＭからのデータ読み出しを行うに当たり、まず、ビット線をプリチャージしていた。
【０００３】
通常、ビット線のプリチャージは、クロック信号が「０」レベルの期間に行われ、クロック信号が「１」レベルの期間は、データの書き込みまたは読み出しの期間とされていた（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特開２００１−３４４９７９号公報（段落番号００６３、第１図等）
【０００５】
【発明が解決しようとする課題】
しかし、近年、デバイスの微細化によるゲート酸化膜の薄膜化に伴い、ＳＲＡＭの待機状態時（ＳＲＡＭに対してアクセスが無い状態の期間）にビット線のプリチャージを行う従来の技術では、当該待機状態時に、ゲート酸化膜中に流れるゲートリーク電流等（待機電流と把握できる）が大きくなる傾向にあり、当該待機電流の増加に伴い、ＳＲＡＭの待機消費電力が増大するという問題が発生していた。
【０００６】
そこで、この発明は、メモリセルの待機状態時における待機電流を抑制し、待機消費電力の低減を図ることができる、データ記憶回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記の目的を達成するために、本発明に係る請求項１に記載のデータ記憶回路は、データを記憶する複数のメモリセルと、当該データの転送を担う複数のビット線とを有しており、モード信号に基づいた動作モードとスリープモードとを有するデータ記憶回路において、前記ビット線を第一の電位でプリチャージするプリチャージ回路と、前記ビット線を前記第一の電位よりも低い第二の電位に設定する電位設定回路とを備えており、前記動作モード時において、チップイネーブル信号がイネーブルを示すときには、前記プリチャージ回路により、前記メモリセルへのデータの書き込みまたは読み出しに先立って、前記ビット線を前記第一の電位にプリチャージし、前記動作モード時において、当該チップイネーブル信号がディセーブルを示すとき、および前記スリープモード時には、前記電位設定回路により、前記ビット線を前記第二の電位に設定する。
【０００８】
また、本発明に係る請求項２に記載のデータ記憶回路は、データを記憶する複数のマルチポートメモリセルと、当該データの転送を担う複数の読み出しビット線と、複数の書き込みビット線とを有するデータ記憶回路において、クロック信号に基づく制御の下、前記読み出しビット線を第一の電位でプリチャージするプリチャージ回路と、前記クロック信号に基づく制御の下、前記書き込みビット線を前記第一の電位よりも低い第二の電位に設定する電位設定回路とを、備えているものであっても良い。
【０００９】
また、本発明に係る請求項３に記載のデータ記憶回路は、データを記憶する複数のメモリセルにより構成される、複数のメモリセルブロックと、当該データの転送を担う複数のビット線とを有するデータ記憶回路において、前記ビット線を第一の電位でプリチャージするプリチャージ回路と、前記ビット線を前記第一の電位よりも低い第二の電位に設定する電位設定回路とを、備えており、前記プリチャージ回路により、前記メモリセルへのデータの書き込みまたは読み出しに先立って、アドレス信号により指定される前記メモリセルブロックに接続されている前記ビット線を前記第一の電位にプリチャージし、前記アドレス信号により指定されない前記メモリセルブロックに接続されている前記ビット線を、前記電位設定回路により前記第二の電位に設定するものであっても良い。
【００１０】
また、本発明に係る請求項４に記載のデータ記憶回路は、検索用信号により記憶されているデータの照合が行われる複数の連想メモリセルと、前記照合結果が出力される複数のマッチ線とを有するデータ記憶回路において、前記マッチ線を第一の電位でプリチャージするプリチャージ回路と、前記マッチ線を前記第一の電位よりも低い第二の電位に設定する電位設定回路とを、備えており、前記検索用信号がイネーブルを示すときには、前記プリチャージ回路により、前記連想メモリセルに記憶されているデータの前記照合に先立って、前記マッチ線を前記第一の電位にプリチャージし、当該検索用信号がディセーブルを示すとき、前記電位設定回路により、前記マッチ線を前記第二の電位に設定するものであっても良い。
【００１１】
また、本発明に係る請求項１０に記載のデータ記憶回路は、データを記憶する複数のメモリセルと、当該データの転送を担う複数のビット線とを有しており、モード信号に基づいた動作モードとスリープモードとを有するデータ記憶回路において、前記ビット線を所定の電位でプリチャージするプリチャージ回路を備えており、前記動作モード時において、チップイネーブル信号がイネーブルを示すときには、前記プリチャージ回路により、前記メモリセルへのデータの書き込みまたは読み出しに先立って、前記ビット線を前記所定の電位にプリチャージし、前記動作モード時において当該チップイネーブル信号がディセーブルを示すとき、および前記スリープモード時には、前記プリチャージ回路による前記ビット線のプリチャージを止め、前記ビット線をフローティング状態にするものであっても良い。
【００１２】
また、本発明に係る請求項１２に記載のデータ記憶回路は、データを記憶する複数のメモリセルにより構成される、複数のメモリセルブロックと、当該データの転送を担う複数のビット線とを有するデータ記憶回路において、前記ビット線を第一の電位でプリチャージするプリチャージ回路を、備えており、前記プリチャージ回路により、前記メモリセルへのデータの書き込みまたは読み出しに先立って、アドレス信号により指定される前記メモリセルブロックに接続されている前記ビット線を前記第一の電位にプリチャージし、前記アドレス信号により指定されない前記メモリセルブロックに接続されている前記ビット線に対しては、前記プリチャージ回路による前記ビット線のプリチャージを行わずフローティング状態にするものであっても良い。
【００１３】
また、本発明に係る請求項１３に記載のデータ記憶回路は、検索用信号により記憶されているデータの照合が行われる複数の連想メモリセルと、前記照合結果が出力される複数のマッチ線とを有するデータ記憶回路において、前記マッチ線を第一の電位でプリチャージするプリチャージ回路を、備えており、前記検索用信号がイネーブルを示すときには、前記プリチャージ回路により、前記連想メモリセルに記憶されているデータの前記照合に先立って、前記マッチ線を前記第一の電位にプリチャージし、当該検索用信号がディセーブルを示すとき、前記プリチャージ回路による前記マッチ線のプリチャージを止め、前記マッチ線をフローティング状態にするものであっても良い。
【００１４】
【発明の実施の形態】
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００１５】
＜実施の形態１＞
図１に、本実施の形態に係るデータ記憶回路の構成を示す。
【００１６】
本実施の形態に係るデータ記憶回路は、ＳＲＡＭセルＳ１と、ビット線ＢＬ，／ＢＬをプリチャージするプリチャージ回路と、当該ビット線ＢＬ，／ＢＬをディスチャージするディスチャージ回路とを備えており、当該プリチャージ回路およびディスチャージ回路は、動作モードとスリープモードとを有するモード信号ＭＤ、およびチップイネーブル信号ＣＥに基づいて制御されている。
【００１７】
ここで、データ記憶回路には、マトリックス状に配置された複数のＳＲＡＭセルＳ１、それぞれのＳＲＡＭセルＳ１を選択するための複数のワード線ＷＬ、および複数のビット線ＢＬ，／ＢＬ等を備えているが、図１では、クローズアップして一のＳＲＡＭセルＳ１とこれに関する周辺回路のみを図示している。
【００１８】
以下、図１を基に本実施の形態のデータ記憶回路の構成について具体的に説明する。
【００１９】
＜回路構成＞
まず、ＳＲＡＭセルＳ１は、入出力部が相互に接続されている２つのＣＭＯＳインバータＣ１，Ｃ２と、２つのＮ型のアクセストランジスタＭＮ３，ＭＮ４とで構成されている。
【００２０】
具体的に、ＣＭＯＳインバータＣ１は、ソースが固定電源ＶＤＤに接続されているＰ型の負荷トランジスタＭＰ１と、ソースが接地に接続されているＮ型の駆動トランジスタＭＮ１とを直列に接続することにより構成されている。他方、ＣＭＯＳインバータＣ２は、ソースが固定電源ＶＤＤに接続されているＰ型の負荷トランジスタＭＰ２と、ソースが接地に接続されているＮ型の駆動トランジスタＭＮ２とを直列に接続することにより構成されている。ここで、固定電源ＶＤＤの電位はＶ１である。
【００２１】
また、ＣＭＯＳインバータＣ１側のデータ保持ノードＮ１は、Ｎ型のアクセストランジスタＭＮ３を介してビット線ＢＬに接続されており、他方、ＣＭＯＳインバータＣ２側のデータ保持ノードＮ２は、Ｎ型のアクセストランジスタＭＮ４を介してビット線／ＢＬに接続されている。
【００２２】
また、アクセストランジスタＭＮ３，ＭＮ４のそれぞれのゲートには、ワード線ＷＬが共通に接続されている。
【００２３】
以上がＳＲＡＭセルＳ１の構成である。
【００２４】
次に、プリチャージ回路とディスチャージ回路の構成について説明する。
【００２５】
プリチャージ回路は、Ｐ型のプリチャージトランジスタＭＰ３，ＭＰ４と電位がＶ１である固定電源ＶＤＤとで構成されいる。具体的には、ビット線ＢＬの一端がプリチャージトランジスタＭＰ３を介して固定電源ＶＤＤに接続されており、他方、ビット線／ＢＬの一端がプリチャージトランジスタＭＰ４を介して固定電源ＶＤＤに接続されている。
【００２６】
ここで、プリチャージトランジスタＭＰ３，ＭＰ４の各ゲートにはプリチャージ信号ＳＰが入力されており、当該プリチャージ信号ＳＰによりビット線ＢＬ，／ＢＬのプリチャージが制御されている。
【００２７】
これに対して、ディスチャージ回路は、一端が接地に接続されているＮ型のディスチャージトランジスタＭＮ５，ＭＮ６で構成されいる。具体的には、ビット線ＢＬの他端がディスチャージトランジスタＭＮ５を介して接地に接続されており、他方、ビット線／ＢＬの他端がディスチャージトランジスタＭＮ６を介して接地に接続されている。
【００２８】
ここで、ディスチャージトランジスタＭＮ５，ＭＮ６の各ゲートにはディスチャージ信号ＳＤが入力されており、当該ディスチャージ信号ＳＤによりビット線ＢＬ，／ＢＬのディスチャージが制御されている。
【００２９】
以上が、プリチャージ回路およびディスチャージ回路の構成である。
【００３０】
次に、図１で示した本実施の形態に係るデータ記憶回路の動作について、図２に示すタイミングチャートに基づいて、具体的に説明する。ここで、当該データ記憶回路は、モード信号ＭＤに基づいた動作モードとスリープモードとを有している。
【００３１】
つまり、図２で示すように、モード信号ＭＤが「１」レベルのとき、データ記憶回路は動作モードとなり、モード信号ＭＤが「０」レベルのとき、データ記憶回路はスリープモードとなる。ここで、動作モードとは、ＳＲＡＭセルＳ１に対してアクセスが行われる期間をいい、スリープモードとは、一定期間ＳＲＡＭセルＳ１に対してアクセスが行われないなどの条件により自動的に切り替えられる、低電力消費状態の期間をいう。
【００３２】
＜回路動作＞
まず、データ記憶回路が動作モードの場合について説明する。
【００３３】
ディスチャージ信号ＳＤおよびプリチャージ信号ＳＰは、チップイネーブル信号ＣＥに基づいて制御されている。
【００３４】
つまり、ＳＲＡＭセルＳ１をアクセスしないとき、すなわちチップイネーブル信号ＣＥがディセーブル（図２では、「１」レベル）のとき（待機状態時）、ディスチャージ信号ＳＤは、チップイネーブル信号ＣＥが「１」レベルに変化後のクロック信号ＣＬＫの最初の立下がりを受けて（図２では、時刻ｔ３において）、「１」レベルとなるように制御される。
【００３５】
その後、図２で示すように、チップイネーブル信号ＣＥが「１」レベルの期間、ディスチャージ信号ＳＤの「１」レベルを維持しても良く、また、図示していないが、チップイネーブル信号ＣＥが「１」レベルの期間のクロック信号の「０」レベルの期間に限り、ディスチャージ信号ＳＤを「１」レベルとなるように制御してもかまわない。
【００３６】
よって、当該ディスチャージ信号ＳＤとして「１」レベルが入力されると、ディスチャージトランジスタＭＮ５，ＭＮ６は共にオン状態となり、ビット線ＢＬ，／ＢＬは、接地電位にディスチャージされる。なお、このときプリチャージ信号ＳＰは「１」レベルであり、プリチャージトランジスタＭＰ３，ＭＰ４はオフ状態となっている。
【００３７】
なお、データ記憶回路の待機状態には、ワード線ＷＬは「０」レベルに固定されている。
【００３８】
これに対して、ＳＲＡＭセルＳ１をアクセスする場合、すなわちチップイネーブル信号ＣＥがイネーブル（図２では、「０」レベル）のとき、プリチャージ信号ＳＰは、チップイネーブル信号ＣＥが「０」レベルに変化後のクロック信号ＣＬＫの最初の立下がり（つまり、図２における時刻ｔ１でのクロック信号ＣＬＫの立下がり）を受けて、クロック信号ＣＬＫの「０」レベルの所定の期間（図２では、時刻ｔ２までの期間）、「０」レベルとなるように制御される。
【００３９】
なお、ディスチャージ信号ＳＤは、チップイネーブル信号ＣＥが「０」レベルに変化後のクロック信号ＣＬＫの最初の立下がり（つまり、図２における時刻ｔ１でのクロック信号ＣＬＫの立下がり）に同期して、「０」レベルとなるように制御される。
【００４０】
当該動作により、プリチャージ信号ＳＰとして「０」レベルが入力されると、プリチャージトランジスタＭＰ３，ＭＰ４は共にオン状態となり、ビット線ＢＬ，／ＢＬは、固定電源ＶＤＤにより電位Ｖ１にプリチャージされる。なお、ディスチャージ信号ＳＤとして「０」レベルが入力されている期間は、ディスチャージトランジスタＭＮ５，ＭＮ６はオフ状態となっている。
【００４１】
さて次に、時刻ｔ２でのクロック信号ＣＬＫの立上りに同期してプリチャージ信号ＳＰが「１」レベルに変化すると、時刻ｔ３までの期間は、プリチャージ信号ＳＰは「１」レベル、ディスチャージ信号ＳＤは「０」レベルとなるように制御されており、他方で所定のワード線ＷＬが選択される。
【００４２】
これにより、各トランジスタＭＰ３，ＭＰ４，ＭＮ５，ＭＮ６はオフ状態となり、所定のビット線ＢＬ，／ＢＬは、通常のデータの読み出し・書き込み動作が行われる。
【００４３】
したがって、本実施の形態のデータ記憶回路では、動作モード時において、ビット線ＢＬ，／ＢＬは、ＳＲＡＭセルＳ１に対するデータの読み出し・書き込みの動作の直前に、電位がＶ１となるように所定の期間プリチャージが実行され、当該ＳＲＡＭセルＳ１の待機状態時には、電位が接地電位（０Ｖ）となるようにディスチャージが実行される。
【００４４】
次に、データ記憶回路がスリープモードの場合について説明する。
【００４５】
スリープモードの時には、図２に示すように、プリチャージ信号ＳＰ、ディスチャージ信号ＳＤともに、「１」レベルとする。これにより、ディスチャージトランジスタＭＮ５，ＭＮ６はオン状態となり、プリチャージトランジスタＭＰ３，ＭＰ４は共にオフ状態となる。
【００４６】
したがって、データ記憶回路がスリープモードの場合には、ディスチャージ回路によるビット線ＢＬ，／ＢＬのディスチャージが実行され、当該ビット線ＢＬ，／ＢＬは接地電位に設定される。
【００４７】
以上が、本実施の形態に係るデータ記憶回路の動作の説明である。
【００４８】
さて、図２に示すタイミングチャートに従う、プリチャージ信号ＳＰおよびディスチャージ信号ＳＤを生成するためには、例えば図３に示すような信号生成回路が必要である。
【００４９】
図３に示す信号生成回路から分かるように、プリチャージ信号ＳＰおよびディスチャージ信号ＳＤは、モード信号ＭＤ、チップイネーブル信号ＣＥおよびクロック信号ＣＬＫに基づいて生成されている。以下、当該信号生成回路の構成および動作について説明する。
【００５０】
＜信号生成回路の構成＞
図３から分かるように、信号生成回路は、１つのフリップフロップ回路Ｆ１と、２つの遅延回路ＤＬ１，ＤＬ２と、４つのＮＡＮＤゲートＧ１〜Ｇ４と、１つのＮＯＲゲートＧ５とから構成されている。ここで、遅延回路ＤＬ１，ＤＬ２は、例えば複数個のインバータを直列に接続することにより構成され、共にΔｔの時間遅延を有する回路である。
【００５１】
フリップフロップ回路Ｆ１のＤ端子には、チップイネーブル信号ＣＥが入力されており、フリップフロップ回路Ｆ１のＴ端子には、反転したクロック信号ＣＬＫが入力されている。
【００５２】
また、フリップフロップ回路Ｆ１のＱ１端子は、ノードｎ１を介して、ＮＡＮＤゲートＧ１の一方の入力部に接続され、他方で遅延回路ＤＬ１の入力部に接続されている。なお、遅延回路ＤＬ１の出力部は、ＮＡＮＤゲートＧ１の他方の入力部に接続されている。
【００５３】
また、フリップフロップ回路Ｆ１のＱ２端子（Ｑ２端子からはＱ１端子の反転信号が出力される）は、ノードｎ２を介して、ＮＡＮＤゲートＧ２の一方の入力部に接続され、他方で遅延回路ＤＬ２の入力部に接続されている。なお、遅延回路ＤＬ２の出力部は、ＮＡＮＤゲートＧ２の他方の入力部に接続されている。
【００５４】
また、ＮＡＮＤゲートＧ２の出力部は、ＮＯＲゲートＧ５の一方の入力部に接続されており、当該ＮＯＲゲートＧ５の他方の入力部には、ノードｎ３で分岐したクロック信号ＣＬＫが入力されている。
【００５５】
さらに、ＮＡＮＤゲートＧ１の出力部は、ＮＡＮＤゲートＧ３の一方の入力部に接続されており、ＮＯＲゲートＧ５の出力部は、ＮＡＮＤゲートＧ４の一方の入力部に接続されている。なお、ＮＡＮＤゲートＧ３の他方の入力部およびＮＡＮＤゲートＧ４の他方の入力部には、ノードｎ４で分岐してモード信号ＭＤがそれぞれ入力される。
【００５６】
＜信号生成回路の動作＞
次に、図３のように構成された信号生成回路の動作について説明する。ここで、フリップフロップ回路Ｆ１は、クロック信号ＣＬＫの立下がりのタイミングでチップイネーブル信号ＣＥを取り込むこととする。
【００５７】
まず、データ記憶回路が動作モードである場合の、ディスチャージ信号ＳＤの生成について説明する。
【００５８】
時刻ｔ１において、フリップフロップ回路Ｆ１のＴ端子がクロック信号ＣＬＫの立下がり信号を入力すると、フリップフロップ回路Ｆ１のＤ端子は、「０」レベルのチップイネーブル信号ＣＥを取り込み、当該フリップフロップ回路Ｆ１のＱ１端子からは、「０」レベルの信号が出力される。
【００５９】
すると、フリップフロップ回路Ｆ１は、次のクロック信号ＣＬＫの立下がり信号を入力されるまでの間（時刻ｔ３までの間）、当該フリップフロップ回路Ｆ１のＱ１端子は当該「０」レベルの信号を保持し、ｔ１≦Ｔ１＜ｔ３までの期間、「０」レベルの信号を出力し続ける。
【００６０】
したがって、期間Ｔ１では、ＮＡＮＤゲートＧ１の一方の入力部には、「０」レベルの信号が入力し続けることとなるので、当該ＮＡＮＤゲートＧ１の出力部からは、「１」レベルの信号が出力し続ける。
【００６１】
よって、期間Ｔ１では、モード信号ＭＤは「１」レベルであり、ＮＡＮＤゲートＧ１の出力部から出力される信号は「１」レベルであるので、ＮＡＮＤゲートＧ３の出力部からは、「０」レベルのディスチャージ信号ＳＤが出力し続けられる。
【００６２】
さて、時刻ｔ３になると、フリップフロップ回路Ｆ１のＴ端子には、次のクロック信号ＣＬＫの立下がり信号が入力されるので、フリップフロップ回路Ｆ１のＤ端子は、「１」レベルのチップイネーブル信号ＣＥを取り込み、当該フリップフロップ回路Ｆ１のＱ１端子からは、「１」レベルの信号が出力され始める。
【００６３】
しかし、時刻ｔ３≦Ｔ２＜時刻ｔ３＋Δｔの間では、時間遅延Δｔを有する遅延回路ＤＬ１の出力部からは、「０」レベルの信号が出力し続けられているため、ＮＡＮＤゲートＧ１の出力部からは、「１」レベルの信号の出力が維持される。
【００６４】
よって、期間Ｔ２においも、ＮＡＮＤゲートＧ３の出力部からは、「０」レベルのディスチャージ信号ＳＤが出力される。
【００６５】
ところが、時刻ｔ３＋Δｔ以後では、遅延回路ＤＬ１の出力部からは「１」レベルの信号が出力し始めるので、ＮＡＮＤゲートＧ１の両入力部には、共に「１」レベルの信号が入力され、結果として、当該ＮＡＮＤゲートＧ１の出力部から出力される信号は、「０」レベルの信号に変化する。
【００６６】
したがって、時刻ｔ３＋Δｔ以後では、ＮＡＮＤゲートＧ３の一方の入力部には「０」レベルの信号が入力され、他方の入力部には「１」レベルのモード信号ＭＤが入力されるので、当該ＮＡＮＤゲートＧ３の出力部からは、「１」レベルのディスチャージ信号ＳＤが出力し始める。
【００６７】
なお、データ記憶回路がスリープモードである場合には、モード信号ＭＤは「０」レベルとなり、当該「０」レベルのモード信号ＭＤが、ＮＡＮＤゲートＧ３の他方の入力部に入力されるので、当該ＮＡＮＤゲートＧ３の出力部からは、「１」レベルのディスチャージ信号ＳＤが出力される。
【００６８】
次に、データ記憶回路が動作モードである場合の、プリチャージ信号ＳＰの生成について説明する。
【００６９】
上記したように、時刻ｔ１において、フリップフロップ回路Ｆ１のＴ端子がクロック信号ＣＬＫの立下がり信号を入力すると、フリップフロップ回路Ｆ１のＤ端子は、「０」レベルのチップイネーブル信号ＣＥを取り込むので、当該フリップフロップ回路Ｆ１のＱ２端子からは、「１」レベルの信号（Ｑ１端子から出力される信号の反転信号）が出力される。
【００７０】
したがって、時刻ｔ１＋Δｔにおいて、時間遅延Δｔを有する遅延回路ＤＬ２の出力部からも、「１」レベルの信号が出力し始める。
【００７１】
よって、時刻ｔ１＋Δｔからは、ＮＡＮＤゲートＧ２の両入力部には、共に「１」レベルの信号が入力されるので、当該ＮＡＮＤゲートＧ２の出力部において「０」レベルの信号が出力される。そして、ＮＡＮＤゲートＧ２の出力部から主力された「０」レベルの信号は、ＮＯＲゲートＧ５の一方の入力部へと入力される。
【００７２】
時刻ｔ１＋Δｔから時刻ｔ２までの期間（次にクロック信号ＣＬＫが立上るまでの期間）において、ＮＯＲゲートＧ５の他方の入力部には、「０」レベルのクロック信号ＣＬＫが入力される。
【００７３】
したがって、時刻ｔ１＋Δｔから時刻ｔ２までの期間において、ＮＯＲゲートＧ５の出力部からは、「１」レベルの信号が出力される。
【００７４】
よって、時刻ｔ１＋Δｔから時刻ｔ２までの期間では、ＮＡＮＤゲートＧ４の一方の入力部には「１」レベルの信号が入力され、他方の入力部には「１」レベルのモード信号ＭＤが入力されるので、当該ＮＡＮＤゲートＧ４の出力部からは、「０」レベルのプリチャージ信号ＳＰが出力される。
【００７５】
しかし、時刻ｔ２になると、クロック信号ＣＬＫは「１」レベルとなり、当該「１」レベルの信号がＮＯＲゲートＧ５の他方の入力部に入力されるので、当該ＮＯＲゲートＧ５の出力部からは「０」レベルの信号が出力し始める。
【００７６】
したがって、時刻ｔ２になると、ＮＡＮＤゲートＧ４の一方の入力部には「０」レベルの信号が入力されるので、当該ＮＡＮＤゲートＧ４の出力部からは、「１」レベルのプリチャージ信号ＳＰが出力され始める。
【００７７】
なお、データ記憶回路がスリープモードである場合には、モード信号ＭＤは「０」レベルとなり、当該「０」レベルのモード信号ＭＤが、ＮＡＮＤゲートＧ４の他方の入力部に入力されるので、当該ＮＡＮＤゲートＧ４の出力部からは、「１」レベルのプリチャージ信号ＳＰが出力される。
【００７８】
以上のように構成された本実施の形態に係るデータ記憶回路の効果を説明するに際し、まず比較対照として、ビット線ＢＬ，／ＢＬを固定電源ＶＤＤの電位Ｖ１にプリチャージする、従来の技術に係るデータ記憶回路のリーク電流の発生について説明する。
【００７９】
従来の技術に係るデータ記憶回路の待機状態時（ＳＲＡＭに対するアクセスが無い状態）には、当該データ記憶回路において、図４に示すような各リーク電流が生じていた。
【００８０】
ここで、データ保持ノードＮ１には「１」レベルが記憶されており、データ保持ノードＮ２には「０」レベルが記憶されているものとする。また、待機状態時には、ワード線ＷＬは「０」レベルに維持されている。
【００８１】
図４から分かるように、アクセストランジスタＭＮ３には、データ保持ノードＮ１からワード線ＷＬに向かって流れるゲートリーク電流Ｉｇａと、ビット線ＢＬからワード線ＷＬに向かって流れるゲートリーク電流Ｉｇａとが発生している。
【００８２】
また、アクセストランジスタＭＮ４には、ビット線／ＢＬからワード線ＷＬに向かって流れるゲートリーク電流Ｉｇａと、当該ビット線／ＢＬからデータ保持ノードＮ２に向かって流れるサブスレッショルド電流Ｉｏｆｆａとが発生している。
【００８３】
このように、従来の技術に係るデータ記憶回路では、待機状態時にビット線ＢＬ，／ＢＬが電位Ｖ１でプリチャージされているため、単位メモリセル当たり４本のリーク電流パスが発生していた。
【００８４】
しかし、待機状態時（動作モードにおけるＳＲＡＭへの非アクセス状態時、およびスリープモード状態時）に、ビット線ＢＬ，／ＢＬをディスチャージする本実施の形態に係るデータ記憶回路では、図５に示すように待機状態時において、データ保持ノードＮ１からアクセストランジスタＭＮ３のゲートに向かって流れるゲートリーク電流Ｉｇａと、当該データ保持ノードＮ１から接地電位にディスチャージされているビット線ＢＬに向かって流れるサブスレッショルド電流Ｉｏｆｆａとの２本のリーク電流パスが発生するのみである。
【００８５】
ここで、データ保持ノードＮ１には「１」レベルが記憶されており、データ保持ノードＮ２には「０」レベルが記憶されているものとする。また、待機状態時には、ワード線ＷＬは「０」レベルに維持されている。
【００８６】
以上の従来技術との比較からも分かるように、本実施の形態に係るデータ記憶回路（つまり、モード信号ＭＤとチップイネーブル信号ＣＥとに基づいた、ビット線ＢＬ，／ＢＬのプリチャージおよびディスチャージ制御）を採用することにより、リーク電流の発生箇所が減少するので、スリープモード時だけでなく、動作モードにおけるＳＲＡＭに対する非アクセス状態時においても、当該データ記憶回路の消費電力を低減することができる。
【００８７】
また仮に、読み出し動作に先立ってビット線ＢＬ，／ＢＬをディスチャージする場合、ＳＲＡＭセルＳ１のドライブトランジスタとしてＰＭＯＳが必要となる。しかし、ＰＭＯＳはＮＭＯＳに比べて電流駆動力が小さいため、ＳＲＡＭセルＳ１へのアクセスタイムが長くなるという問題が生ずる。
【００８８】
当該問題を解消し、アクセスタイムを維持するためにＰＭＯＳのサイズを大きくすると、ＳＲＡＭセルＳ１の面積が増え、メモリ全体の面積が増大してしまう。
【００８９】
そこで、本実施の形態に係るデータ記憶回路のように、待機状態時にビット線ＢＬ，／ＢＬのディスチャージを行い、動作時に先立った所定の期間のみビット線ＢＬ，／ＢＬのプリチャージを実行することにより、上記問題をメモリセル全体の面積を増大させることなく、解消することができる。
【００９０】
さらに、動作モードにおけるビット線ＢＬ，／ＢＬのプリチャージ、ディスチャージは、チップイネーブル信号ＣＥに基づいて制御されているので、ＳＲＡＭセルＳ１に対するアクセスの有無による制御となり、細かいプリチャージ／ディスチャージ制御が可能となる。
【００９１】
また、本実施の形態に係るデータ記憶回路では、モード信号ＭＤに基づいたスリープモード時においても、ビット線ＢＬ，／ＢＬのディスチャージが実行されいている。
【００９２】
具体的には、外部よりＳＲＡＭを動作させるかスリープさせるかを通知するモード信号ＭＤに基づいて、プリチャージ回路およびディスチャージ回路を制御し、動作モード時には、チップイネーブル信号ＣＥに基づくプリチャージ／ディスチャージ制御（従来技術で行われていたように、クロック信号の「０」レベルの期間にプリチャージするような制御でも良い）が実施され、スリープモード時にはプリチャージ回路をオフ状態にすると共に、ディスチャージ回路のオン状態を維持する。
【００９３】
これにより、スリープモード時におけるデータ記憶回路の待機消費電力をも低減することができる。
【００９４】
＜実施の形態２＞
図６に、本実施の形態に係るデータ記憶回路の構成を示す。
【００９５】
本実施の形態に係るデータ記憶回路は、２ポートＳＲＡＭセルＳ２と、読み出しビット線ＲＢＬ，／ＲＢＬをプリチャージするプリチャージ回路と、書き込みビット線ＷＢＬ，／ＷＢＬをディスチャージするディスチャージ回路とを備えており、当該両回路は、クロック信号ＣＬＫに基づいて制御されている。
【００９６】
ここで、データ記憶回路には、マトリックス状に配置された複数の２ポートＳＲＡＭセルＳ２と、それぞれの２ポートＳＲＡＭセルＳ２を選択するための複数のワード線ＷＷＬ，ＲＷＬ、および複数のビット線ＲＢＬ，／ＲＢＬ，ＷＢＬ，／ＷＢＬ等を備えているが、図６では、クローズアップして一つの２ポートＳＲＡＭセルＳ２とこれの周辺回路のみを図示している。
【００９７】
以下、図６を基に本実施の形態のデータ記憶回路の構成について具体的に説明する。
【００９８】
＜回路構成＞
まず、２ポートＳＲＡＭセルＳ２は、入出力部が相互に接続されている２つのインバータＩ１，Ｉ２と、４つのＮ型のアクセストランジスタＭＮ７〜ＭＮ１０とで構成されている。
【００９９】
具体的に、インバータＩ１の入力側のデータ保持ノードＮ１１は、Ｎ型のアクセストランジスタＭＮ９を介して書き込みビット線ＷＢＬに接続されており、他方、インバータＩ１の出力側のデータ保持ノードＮ１２は、Ｎ型のアクセストランジスタＭＮ１０を介して書き込みビット線／ＷＢＬに接続されている。
【０１００】
ここで、アクセストランジスタＭＮ９，ＭＮ１０のそれぞれのゲートには、書き込みワード線ＷＷＬが共通に接続されている。
【０１０１】
また、インバータＩ２の出力側のデータ保持ノードＮ１１は、Ｎ型のアクセストランジスタＭＮ７を介して読み出しビット線ＲＢＬに接続されており、他方、インバータＩ２の入力側のデータ保持ノードＮ１２は、Ｎ型のアクセストランジスタＭＮ８を介して読み出しビット線／ＲＢＬに接続されている。
【０１０２】
ここで、アクセストランジスタＭＮ７，ＭＮ８のそれぞれのゲートには、読み出しワード線ＲＷＬが共通に接続されている。
【０１０３】
以上が２ポートＳＲＡＭセルＳ２の構成である。
【０１０４】
次に、プリチャージ回路とディスチャージ回路の構成について説明する。
【０１０５】
プリチャージ回路は、Ｐ型のプリチャージトランジスタＭＰ３，ＭＰ４と電位がＶ１である固定電源ＶＤＤとで構成されいる。具体的には、読み出しビット線ＲＢＬの一端がプリチャージトランジスタＭＰ３を介して固定電源ＶＤＤに接続されており、他方、読み出しビット線／ＲＢＬの一端がプリチャージトランジスタＭＰ４を介して固定電源ＶＤＤに接続されている。
【０１０６】
ここで、プリチャージトランジスタＭＰ３，ＭＰ４の各ゲートにはプリチャージ信号ＳＰが入力されており、当該プリチャージ信号ＳＰにより読み出ししビット線ＲＢＬ，／ＲＢＬのプリチャージが制御されている。
【０１０７】
これに対して、ディスチャージ回路は、一端が接地に接続されているＮ型のディスチャージトランジスタＭＮ５，ＭＮ６で構成されいる。具体的には、書き込みビット線ＷＢＬの一端がディスチャージトランジスタＭＮ５を介して接地に接続されており、他方、書き込みビット線／ＷＢＬの一端がディスチャージトランジスタＭＮ６を介して接地に接続されている。
【０１０８】
ここで、ディスチャージトランジスタＭＮ５，ＭＮ６の各ゲートにはディスチャージ信号ＳＤが入力されており、当該ディスチャージ信号ＳＤにより書き込みみビット線ＷＢＬ，／ＷＢＬのディスチャージが制御されている。
【０１０９】
以上が、プリチャージ回路およびディスチャージ回路の構成である。
【０１１０】
次に、図６で示した本実施の形態に係るデータ記憶回路の動作について、図７に示すタイミングチャートに基づいて、具体的に説明する。
【０１１１】
＜回路動作＞
さて、本実施の形態では、プリチャージ信号ＳＰとしてクロック信号ＣＬＫを採用し、ディスチャージ信号ＳＤとして当該クロック信号ＣＬＫの反転信号を採用する。
【０１１２】
クロック信号ＣＬＫが「０」レベルの期間では、プリチャージ信号ＳＰとして「０」レベルの信号が入力されるので、プリチャージトランジスタＭＰ３，ＭＰ４は共にオン状態となり、読み出しビット線ＲＢＬ，／ＲＢＬを電位Ｖ１となるようにプリチャージが実行される。
【０１１３】
これに対して、クロック信号ＣＬＫが「０」レベルの期間では、ディスチャージ信号ＳＤとして「１」レベルの信号が入力されるので、ディスチャージトランジスタＭＮ５，ＭＮ６は共にオン状態となり、書き込みビット線ＷＢＬ，／ＷＢＬを接地電位となるようにディスチャージが実行される。
【０１１４】
次に、クロック信号ＣＬＫが「１」レベルの期間では、プリチャージ信号ＳＰは「１」レベル、ディスチャージ信号ＳＤは「０」レベルとなるので、各トランジスタＭＰ３，ＭＰ４，ＭＮ５，ＭＮ６はオフ状態となり、書き込みイネーブル信号ＷＥ、および／または、読み出しイネーブル信号ＲＥがイネーブル状態時（図７では「０」レベル）には、通常のデータの読み出し・書き込み動作が行われる。
【０１１５】
したがって、読み出しビット線ＲＢＬ，／ＲＢＬは、ＳＲＡＭセルＳ２に対するデータの読み出し動作に先立って、電位がＶ１となるようにプリチャージが実行され、また、書き込みビット線ＷＢＬ，／ＷＢＬは、当該ＳＲＡＭセルＳ２データの書き込み動作に先立って、電位が接地電位（０Ｖ）となるようにディスチャージが実行される。
【０１１６】
なお、２ポートＳＲＡＭセルＳ２が待機状態のときは、書き込みワード線ＷＷＬ、および読み出しワード線ＲＷＬは「０」レベルである。
【０１１７】
以上が、本実施の形態に係るデータ記憶回路の動作の説明である。
【０１１８】
本実施の形態に係るデータ記憶回路では、待機状態時において、書き込みビット線ＷＢＬ，／ＷＢＬがディスチャージされるので、アクセストランジスタＭＮ９若しくはＭＮ１０におけるリーク電流の発生を無くすことができる。したがって、データ記憶回路の待機消費電力の低減を図ることができる。
【０１１９】
また、プリチャージ回路およびディスチャージ回路はクロック信号ＣＬＫに基づいて制御されているので、簡易な回路設計により読み出ししビット線ＲＢＬ，／ＲＢＬのプリチャージと書き込みみビット線ＷＢＬ，／ＷＢＬのディスチャージとを制御することができる。
【０１２０】
また、読み出しビット線ＲＢＬ，／ＲＢＬの他端にもディスチャージ回路を設け、実施の形態１で記載したプリチャージ信号ＳＰとディスチャージ信号ＳＤの制御を採用することにより、動作モードでのメモリセルに対する非アクセス状態時において、アクセストランジスタＭＮ７若しくはＭＮ８におけるリーク電流の発生を無くすことができる。したがって、データ記憶回路の待機消費電力のさらなる低減を図ることができる。
【０１２１】
また、実施の形態１で説明したように、スリープモード時におけるプリチャージ回路とディスチャージ回路の制御について説明したが、スリープモード時にも本実施の形態の技術を応用することができる。
【０１２２】
具体的には、外部より２ポートＳＲＡＭＳ２を動作させるかスリープさせるかを通知するモード信号ＭＤに基づいて、プリチャージ回路およびディスチャージ回路を制御し、動作モード時には、チップイネーブル信号ＣＥに基づくプリチャージ／ディスチャージ制御（従来技術で行われていたように、クロック信号の「０」レベルの期間にプリチャージするような制御でも良い）が実施され、スリープモード時にはプリチャージ回路をオフ状態にすると共に、ディスチャージ回路のオン状態を維持する。
【０１２３】
これにより、スリープモード時におけるデータ記憶回路の待機消費電力をも低減することができる。
【０１２４】
また、本実施の形態では、２ポートＳＲＡＭセルＳ２と接続関係にある書き込みビット線ＷＢＬ，／ＷＢＬは、プリチャージではなくディスチャージが行われているので、書き込みドライバとしてＰＭＯＳトランジスタを採用することができる。
【０１２５】
なお、２ポートＳＲＡＭセルＳ２として図８に示すように、読み出し用に別途駆動トランジスタＭＮ１１，ＭＮ１２を設けた場合にも、本実施の形態は適用可能であり、上記と同じ効果を得ることができる。
【０１２６】
さらに、本実施の形態では２ポートＳＲＡＭセルＳ２について説明したが、より多ポートのマルチポートＳＲＡＭに対しても適用可能であることは、言うまでもない。
【０１２７】
＜実施の形態３＞
図９に本実施の形態に係るデータ記憶回路の構成を示す。
【０１２８】
本実施の形態に係るデータ記憶回路は、ＳＲＡＭセルＳ１と、ビット線ＢＬ，／ＢＬをプリチャージするプリチャージ回路とを備えており、当該プリチャージ回路は、動作モードとスリープモードとを有するモード信号ＭＤ、およびチップイネーブル信号ＣＥに基づいて、所定の期間、ビット線ＢＬ，／ＢＬが電気的に切り離される（フローティング状態とされる）ように、制御されている。
【０１２９】
ここで、データ記憶回路には、マトリックス状に配置された複数のＳＲＡＭセルＳ１と、それぞれのＳＲＡＭセルＳ１を選択するための複数のワード線ＷＬと、複数のビット線ＢＬ，／ＢＬ等を備えているが、図９では、クローズアップして一のＳＲＡＭセルＳ１とこれの周辺回路のみを図示している。
【０１３０】
以下、図９を基に本実施の形態のデータ記憶回路の構成について具体的に説明する。
【０１３１】
＜回路構成＞
まず、ＳＲＡＭセルＳ１は、実施の形態１で説明したＳＲＡＭセルＳ１と同じ構成であるので、ここでの説明は省略する。
【０１３２】
また、プリチャージ回路においても、実施の形態１で説明したプリチャージ回路と同じ構成であるので、ここでの説明は省略する。
【０１３３】
ここで、プリチャージトランジスタＭＰ３，ＭＰ４の各ゲートにはプリチャージ信号ＳＰが入力されており、当該プリチャージ信号ＳＰによりビット線ＢＬ，／ＢＬのプリチャージが制御されている。
【０１３４】
以上の構成から分かるように、本実施の形態に係るデータ記憶回路は、ディスチャージ回路を構成しない点を除いて、本実施の形態に係るデータ記憶回路は、実施の形態１に係るデータ記憶回路と同じ構成をとっている。
【０１３５】
次に、図９で示した本実施の形態に係るデータ記憶回路の動作について、図１０に示すタイミングチャートに基づいて具体的に説明する。ここで、本実施の形態に係るデータ記憶回路は、実施の形態１と同様に、モード信号ＭＤに基づいた動作モードとスリープモードとを有している。
【０１３６】
なお、図１０では、動作モードにおけるタイミングチャートのみを図示している。
【０１３７】
＜回路動作＞
まず、データ記憶回路が動作モードの場合について説明する。
【０１３８】
プリチャージ信号ＳＰは、チップイネーブル信号ＣＥに基づいて制御されている。
【０１３９】
つまり、ＳＲＡＭセルＳ１をアクセスしないとき、すなわちチップイネーブル信号ＣＥがディセーブル（図１０では、「１」レベル）のとき（待機状態時）、プリチャージ信号ＳＰは、「１」レベルとなるように制御される。
【０１４０】
よって、当該プリチャージ信号ＳＰとして「１」レベルが入力されると、プリチャージトランジスタＭＰ３，ＭＰ４は共にオフ状態となり、また、データ記憶回路の待機状態時には、ワード線ＷＬは「０」レベルに固定されているので、ビット線ＢＬ，／ＢＬは電気的にほぼ独立な状態となり、フローティング状態へと変移する。
【０１４１】
これに対して、ＳＲＡＭセルＳ１をアクセスする場合、すなわちチップイネーブル信号ＣＥがイネーブル（図１０では、「０」レベル）のとき、プリチャージ信号ＳＰは、チップイネーブル信号ＣＥが「０」レベルに変化後のクロック信号ＣＬＫの最初の立下がり（つまり、図１０における時刻ｔ１でのクロック信号ＣＬＫの立下がり）を受けて、クロック信号ＣＬＫの「０」レベルの所定の期間（図１０では、時刻ｔ２までの期間）、「０」レベルとなるように制御される。
【０１４２】
当該動作により、プリチャージ信号ＳＰとして「０」レベルが入力されると、プリチャージトランジスタＭＰ３，ＭＰ４は共にオン状態となり、ビット線ＢＬ，／ＢＬは、固定電源ＶＤＤにより電位Ｖ１にプリチャージされる。
【０１４３】
さて次に、時刻ｔ２でのクロック信号ＣＬＫの立上りに同期してプリチャージ信号ＳＰが「１」レベルに変化し、これ以降においても再びチップイネーブル信号ＣＥがイネーブルとなるまでは、当該プリチャージ信号ＳＰは「１」レベルは維持される。
【０１４４】
また他方で、所定のワード線ＷＬは、時刻ｔ２からｔ３の期間で「１」レベルに設定される。
【０１４５】
これにより、各トランジスタＭＰ３，ＭＰ４はオフ状態となり、所定のビット線ＢＬ，／ＢＬは、通常のデータの読み出し・書き込み動作が行われる。
【０１４６】
したがって、動作モードにおいて、本実施の形態のデータ記憶回路では、ビット線ＢＬ，／ＢＬは、ＳＲＡＭセルＳ１に対するデータの読み出し・書き込みの動作の直前に、電位がＶ１となるように所定の期間プリチャージが実行され、当該ＳＲＡＭセルＳ１の待機状態時には、ハイインピーダンス状態（Ｈｉ−Ｚ）へと変移させられる。
【０１４７】
以上が、図１０のタイミングチャートに基づく本実施の形態に係るデータ記憶回路の動作の説明であるが、図１１または図１２に示すタイミングチャートに基づいた制御方法も可能である。
【０１４８】
図１１に示すタイミングチャートは、図１０におけるタイミングチャートとほとんど同じであるが、プリチャージ信号ＳＰの「０」レベルに立下がるタイミングにおいて異なる。（なお、図１１におけるタイミングチャートでは、アドレス信号およびチップイネーブル信号ＣＥは、クロック信号の立下がりに同期しているものとする。）。
【０１４９】
つまり、ＳＲＡＭセルＳ１をアクセスする場合、すなわちチップイネーブル信号ＣＥがイネーブル（図１１では、「０」レベル）のとき、プリチャージ信号ＳＰは、チップイネーブル信号ＣＥの立下がりを受けて、クロック信号ＣＬＫの「０」レベルの所定の期間（図１１では、時刻ｔ１〜ｔ２までの期間）、「０」レベルとなるように制御される。
【０１５０】
当該動作により、プリチャージ信号ＳＰとして「０」レベルが入力されると、プリチャージトランジスタＭＰ３，ＭＰ４は共にオン状態となり、ビット線ＢＬ，／ＢＬは、固定電源ＶＤＤにより電位Ｖ１にプリチャージされる。
【０１５１】
さて次に、時刻ｔ２でのクロック信号ＣＬＫの立上りに同期してプリチャージ信号ＳＰが「１」レベルに変化し、これ以降においても再びチップイネーブル信号ＣＥがイネーブルとなるまでは、当該プリチャージ信号ＳＰは「１」レベルは維持される。
【０１５２】
以上が、図１１のタイミングチャートに基づくデータ記憶回路の制御方法であり、この方法においても図１０のタイミングチャートに基づく制御と同様に、動作モードにおいて、ＳＲＡＭセルＳ１に対する書き込み・読み込み動作に先立って所定の期間（チップイネーブル信号ＣＥの立下がりを受けた時期から、次のクロック信号ＣＬＫの立上りの時期まで）のみ、ビット線ＢＬ，／ＢＬをプリチャージし、当該書き込み・読み出し動作が終了すると当該ビット線ＢＬ，／ＢＬはＨｉ−Ｚとなる。したがって、上記の同様待機消費電力の低減効果を得ることができる。
【０１５３】
ここで、チップイネーブル信号ＣＥの立下がりを受けた時期からクロック信号ＣＬＫの立上がりエッジまでの期間が、ビット線ＢＬ，／ＢＬのプリチャージ期間となるので、チップイネーブル信号ＣＥのセットアップ時間ｔｓｕにビット線ＢＬ，／ＢＬのプリチャージに要する時間を加味しておく必要がある。
【０１５４】
次に、図１２に示すタイミングチャートについて説明する。
【０１５５】
図１２に示すタイミングチャートは、図１０におけるタイミングチャートとほとんど同じであるが、プリチャージ信号ＳＰの「０」レベルから立上がるタイミングにおいて異なる。
【０１５６】
つまり、ＳＲＡＭセルＳ１をアクセスする場合、すなわちチップイネーブル信号ＣＥがイネーブル（図１２では、「０」レベル）のとき、プリチャージ信号ＳＰは、チップイネーブル信号ＣＥが「０」レベルに変化後のクロック信号ＣＬＫの最初の立下がり（つまり、図１２における時刻ｔ１でのクロック信号ＣＬＫの立下がり）を受けて、クロック信号ＣＬＫの「０」レベルの所定の期間（図１２では、時刻ｔ２までの期間）、「０」レベルとなるように制御される。
【０１５７】
ここで、図１２に示すタイミングチャートでは、クロック信号ＣＬＫが立上る前に、プリチャージ信号ＳＰは立上っている。
【０１５８】
さて次に、時刻ｔ２（クロック信号ＣＬＫが立上る前）において、プリチャージ信号ＳＰが「１」レベルに変化し、これ以降においても再びチップイネーブル信号ＣＥがイネーブルとなるまでは、当該プリチャージ信号ＳＰは「１」レベルは維持される。
【０１５９】
また他方で、所定のワード線ＷＬは、時刻ｔ２からｔ３の期間で「１」レベルに設定される（ワード線ＷＬが「１」レベルに設定されるタイミングも図１０と異なる）。
【０１６０】
以上が、図１２のタイミングチャートに基づくデータ記憶回路の制御方法であり、この方法においても図１０のタイミングチャートに基づく制御と同様に、動作モードにおいて、ＳＲＡＭセルＳ１に対する書き込み・読み込み動作に先立って所定の期間（クロック信号ＣＬＫの立下がりを受けた時期から、次にクロック信号ＣＬＫが立上るまでの所定の期間まで、すなわち図１２ではｔ１〜ｔ２の期間）のみ、ビット線ＢＬ，／ＢＬをプリチャージし、当該書き込み・読み出し動作が終了すると当該ビット線ＢＬ，／ＢＬはＨｉ−Ｚとなる。したがって、上記の同様待機消費電力の低減効果を得ることができる。
【０１６１】
ここで、プリチャージ信号ＳＰの「０」レベルのパルス幅は（つまり、時刻ｔ１〜ｔ２までの期間は）、ビット線ＢＬ，／ＢＬのプリチャージに要する時間に基づいて決定される。
【０１６２】
次に、データ記憶回路がスリープモードの場合について説明する。
【０１６３】
スリープモードの時には、プリチャージ信号ＳＰ、ディスチャージ信号ＳＤともに、「１」レベルとする。これにより、プリチャージトランジスタＭＰ３，ＭＰ４は共にオフ状態となる。
【０１６４】
したがって、データ記憶回路がスリープモードの場合には、ビット線ＢＬ，／ＢＬは電気的に切断された状態となり、Ｈｉ−Ｚとなる。
【０１６５】
以上が、本実施の形態に係るデータ記憶回路の動作の説明である。
【０１６６】
上記のように、待機状態時（動作モードにおけるＳＲＡＭに対する非アクセス時、およびスリープモード時）にビット線ＢＬ，／ＢＬがＨｉ−Ｚ状態となる本実施の形態に係るデータ記憶回路では、当該待機状態時において各種リーク電流が流れ、所定の時間が経過すれば、当該ビット線ＢＬ，／ＢＬは、プリチャージトランジスタＭＰ３，ＭＰ４に流れる各リーク電流Ｉｇａ，Ｉｏｆｆａと、アクセストランジスタＭＮ３，ＭＮ４に流れる各リーク電流Ｉｇａ，Ｉｏｆｆａとの釣合いがとれた電位、つまり電位ＶＤＤより低い電位に落ち着く（ビット線ＢＬ，／ＢＬの平衡状態）。
【０１６７】
図１３に、ビット線ＢＬ，／ＢＬが平衡状態に落ち着いたときの各種リーク電流Ｉｇａ，Ｉｏｆｆａを示す。ここで、データ保持ノードＮ１には「１」レベルが記憶されており、データ保持ノードＮ２には「０」レベルが記憶されているものとする。
【０１６８】
リーク電流Ｉｇａ，Ｉｏｆｆａはトランジスタの端子間の電位差に大きく依存しており、電位差が下がればリーク電流Ｉｇａ，Ｉｏｆｆａも減少する。ここで、図１３において、点線で示したリーク電流Ｉｇａ，Ｉｏｆｆａは、電位差がＶ１以下の箇所で生じるリーク電流である。したがって、電位差Ｖ１に起因して流れる実線で示したリーク電流よりも、当該Ｖ１より低い電位差に起因して流れる点線で示したリーク電流の方が、電流値は小さくなっている。
【０１６９】
以上の考察から、従来技術では、一のＳＲＡＭセルＳ１において、電位差Ｖ１に起因する４つのリーク電流が発生しているのに対し（図４参照）、本実施の形態では、リーク電流の発生箇所が一箇所増えるものの（一のＳＲＡＭセルＳ１において５つリーク電流が発生）、一のリーク電流を除いて他の４つのリーク電流は、Ｖ１より低い電位差に起因するリーク電流であることが分かる。
【０１７０】
よって、待機状態時における合計のリーク電流量を換算すると、本実施の形態に係るデータ記憶回路の方が小さく、従来技術の場合よりも待機状態時の消費電力を低減することができる。
【０１７１】
以上が、待機状態時にビット線ＢＬ，／ＢＬをＨｉ−Ｚ状態とすることにより、待機消費電力の低減を図った本実施の形態に係るデータ記憶回路の説明である。
【０１７２】
なお、上記の説明ではＳＲＡＭセルＳ１の場合について説明したが、マルチポートＳＲＡＭセルを含むデータ記憶回路に対しても適用することができる。つまり、待機状態時に、書き込みビット線および／または読み込みビット線をＨｉ−Ｚ状態にすることにより、待機消費電力の低減を図ることができる。
【０１７３】
このとき、書き込みドライバとして書き込みビット線にトライステイトバッファを採用しても良い。
【０１７４】
＜実施の形態４＞
図１４に本実施の形態に係るデータ記憶回路の構成を示す。
【０１７５】
本実施の形態に係るデータ記憶回路は、ＳＲＡＭセルＳ１と、ビット線ＢＬ，／ＢＬをプリチャージするプリチャージ回路と、ビット線ＢＬ，／ＢＬを前記プリチャージ電位Ｖ１より低い電位Ｖ２に設定する電位設定回路（図１４ではイコライズ回路を図示しており、以下イコライズ回路として説明を進める。）とを備えており、当該プリチャージ回路とイコライズ回路とは、動作モードとスリープモードとを有するモード信号ＭＤ、およびチップイネーブル信号ＣＥに基づいて制御されている。
【０１７６】
ここで、データ記憶回路には、マトリックス状に配置された複数のＳＲＡＭセルＳ１と、それぞれのＳＲＡＭセルＳ１を選択するための複数のワード線ＷＬと、複数のビット線ＢＬ，／ＢＬ等を備えているが、図１４では、クローズアップして一のＳＲＡＭセルＳ１とこれの周辺回路のみを図示している。
【０１７７】
以下、図１４を基に本実施の形態のデータ記憶回路の構成について具体的に説明する。
【０１７８】
＜回路構成＞
まず、ＳＲＡＭセルＳ１は、実施の形態１で説明したＳＲＡＭセルＳ１と同じ構成であるので、ここでの説明は省略する。
【０１７９】
また、プリチャージ回路においても、実施の形態１で説明したプリチャージ回路と同じ構成であるので、ここでの説明は省略する。
【０１８０】
ここで、プリチャージトランジスタＭＰ３，ＭＰ４の各ゲートにはプリチャージ信号ＳＰが入力されており、当該プリチャージ信号ＳＰによりビット線ＢＬ，／ＢＬのプリチャージが制御されている。
【０１８１】
次に、イコライズ回路は、Ｐ型のイコライズトランジスタＭＰ１０，ＭＰ１１と、固定電源ＶＤＤの電位Ｖ１よりも低い電位Ｖ２を発生する電圧源ＶＥとを備えている。
【０１８２】
具体的には、イコライズトランジスタＭＰ１０の一端はビット線ＢＬに接続されており、イコライズトランジスタＭＰ１０の他端は、イコライズトランジスタＭＰ１１の一端に接続されている。さらに、イコライズトランジスタＭＰ１１の他端はビット線／ＢＬに接続されている。
【０１８３】
ここで、イコライズトランジスタＭＰ１０，ＭＰ１１の各ゲートには、共通にイコライズ信号ＳＥが入力される。
【０１８４】
また、電圧源ＶＥの高電位側は、イコライズトランジスタＭＰ１０とＭＰ１１との間に存するノードＮ１０と接続されており、当該電圧源ＶＥの低電位側は接地へと接続されている。
【０１８５】
以上が、本実施の形態に係るデータ記憶回路の構成である。
【０１８６】
次に、図１４で示した本実施の形態に係るデータ記憶回路の動作について、図１５に示すタイミングチャートを用いて具体的に説明する。ここで、本実施の形態に係るデータ記憶回路は、実施の形態１と同様に、モード信号ＭＤに基づいた動作モードとスリープモードとを有している。
【０１８７】
なお、図１５では、動作モードにおけるタイミングチャートのみを図示している。
【０１８８】
＜回路動作＞
まず、データ記憶回路が動作モードの場合について説明する。
【０１８９】
イコライズ信号ＳＥおよびプリチャージ信号ＳＰは、チップイネーブル信号ＣＥに基づいて制御されている。
【０１９０】
つまり、ＳＲＡＭセルＳ１をアクセスしないとき、すなわちチップイネーブル信号ＣＥがディセーブル（図１５では「１」レベル）のとき（待機状態時）、イコライズ信号ＳＥは、チップイネーブル信号ＣＥが「１」レベルに変化後のクロック信号ＣＬＫの最初の立下がりを受けて（図１５では、時刻ｔ３において）、「０」レベルとなるように制御される。
【０１９１】
その後、図１５で示すように、チップイネーブル信号ＣＥが「１」レベルの期間、イコライズ信号ＳＥの「０」レベルを維持しても良く、また、図示していないが、チップイネーブル信号ＣＥが「１」レベルの期間のクロック信号の「０」レベルの期間に限り、イコライズ信号ＳＥを「０」レベルとなるように制御してもかまわない。
【０１９２】
よって、当該イコライズ信号ＳＥとして「０」レベルが入力されると、イコライズトランジスタＭＰ１０，ＭＰ１１は共にオン状態となり、ビット線ＢＬ，／ＢＬは、電圧源ＶＥにより電位Ｖ２に設定される。なお、このときプリチャージ信号ＳＰは「１」レベルであり、プリチャージトランジスタＭＰ３，ＭＰ４はオフ状態となっている。
【０１９３】
なお、データ記憶回路の待機状態には、ワード線ＷＬは「０」レベルに固定されている。
【０１９４】
これに対して、ＳＲＡＭセルＳ１をアクセスする場合、すなわちチップイネーブル信号ＣＥがイネーブル（図１５では、「０」レベル）のとき、プリチャージ信号ＳＰは、チップイネーブル信号ＣＥが「０」レベルに変化後のクロック信号ＣＬＫの最初の立下がり（つまり、図１５における時刻ｔ１でのクロック信号ＣＬＫの立下がり）を受けて、クロック信号ＣＬＫの「０」レベルの所定の期間（図１５では、時刻ｔ２までの期間）、「０」レベルとなるように制御される。
【０１９５】
なお、イコライズ信号ＳＥは、チップイネーブル信号ＣＥが「０」レベルに変化後のクロック信号ＣＬＫの最初の立下がり（つまり、図１５における時刻ｔ１でのクロック信号ＣＬＫの立下がり）に同期して、「１」レベルとなるように制御される。
【０１９６】
当該動作により、プリチャージ信号ＳＰとして「０」レベルが入力されると、プリチャージトランジスタＭＰ３，ＭＰ４は共にオン状態となり、ビット線ＢＬ，／ＢＬは、固定電源ＶＤＤにより電位Ｖ１にプリチャージされる。なお、イコライズ信号ＳＥとして「１」レベルが入力されている期間は、イコライズトランジスタＭＰ１０，ＭＰ１１はオフ状態となっている。
【０１９７】
さて次に、時刻ｔ２でのクロック信号ＣＬＫの立上りに同期してプリチャージ信号ＳＰが「１」レベルに変化すると、時刻ｔ３までの期間は、プリチャージ信号ＳＰは「１」レベル、イコライズ信号ＳＥは「１」レベルとなるように制御されており、他方で所定のワード線ＷＬが選択される。
【０１９８】
これにより、各トランジスタＭＰ３，ＭＰ４，ＭＰ１０，ＭＰ１１はオフ状態となり、所定のビット線ＢＬ，／ＢＬは、通常のデータの読み出し・書き込み動作が行われる。
【０１９９】
したがって、動作モードにおける、本実施の形態のデータ記憶回路では、ビット線ＢＬ，／ＢＬは、ＳＲＡＭセルＳ１に対するデータの読み出し・書き込みの動作の直前に、電位がＶ１となるように所定の期間プリチャージが実行され、当該ＳＲＡＭセルＳ１の待機状態時には、プリチャージ電位Ｖ１より低い電位Ｖ２となるように電位設定される。
【０２００】
次に、データ記憶回路がスリープモードの場合について説明する。
【０２０１】
スリープモードの時には、プリチャージ信号ＳＰは「１」レベルとし、イコライズ信号ＳＥは「０」レベルとする。これにより、イコライズトランジスタＭＰ１０，ＭＰ１１はオン状態となり、プリチャージトランジスタＭＰ３，ＭＰ４は共にオフ状態となる。
【０２０２】
したがって、データ記憶回路がスリープモードの場合には、イコライズ回路によるビット線ＢＬ，／ＢＬの電位は、電位Ｖ１より低い電位Ｖ２でイコライズされる。
【０２０３】
以上が、本実施の形態に係るデータ記憶回路の動作の説明である。
【０２０４】
上記のように、本実施の形態に係るデータ記憶回路では、待機状態時（動作モードにおけるＳＲＡＭに対する非アクセス時、およびスリープモード時）にビット線ＢＬ，／ＢＬに設定される電位が、プリチャージ電位Ｖ１よりも小さい電位Ｖ２であるので、以下に示す効果を得ることができる。
【０２０５】
図１６に、アクセストランジスタＭＮ３，ＭＮ４に流れる各種リーク電流Ｉｇａ，Ｉｏｆｆａを示す。ここで、データ保持ノードＮ１には「１」レベルが記憶されており、データ保持ノードＮ２には「０」レベルが記憶されているものとする。
【０２０６】
リーク電流Ｉｇａ，Ｉｏｆｆａはトランジスタの端子間の電位差に大きく依存しており、電位差が下がればリーク電流Ｉｇａ，Ｉｏｆｆａも減少する。ここで、図１６において、点線で示したリーク電流Ｉｇａ，Ｉｏｆｆａは、電位差がＶ１以下の箇所で生じるリーク電流である。したがって、電位差Ｖ１に起因して流れる実線で示したリーク電流よりも、当該電位差Ｖ１より低い電位差Ｖ２に起因して流れる点線で示したリーク電流の方が、電流値は小さくなっている。
【０２０７】
当該考察は、実施の形態３における考察と同様であることが分かる。よって、本実施の形態に係るデータ記憶回路の待機状態時における合計のリーク電流量は、従来技術の場合（図４参照）よりも小さくすることができ、待機消費電力を低減することができる。
【０２０８】
以上が、待機状態時にビット線ＢＬ，／ＢＬをプリチャージ電位Ｖ１より低い電位Ｖ２に設定することにより、待機消費電力の低減を図った本実施の形態に係るデータ記憶回路の説明である。
【０２０９】
なお、上記の説明ではＳＲＡＭセルＳ１の場合について説明したが、マルチポートＳＲＡＭセルを含むデータ記憶回路に対しても適用することができる。つまり、例えばイコライズ回路により待機状態時に、書き込みビット線および／または読み込みビット線をプリチャージ電位より低い電位Ｖ２に設定することにより、待機消費電力の低減を図ることができる。
【０２１０】
このとき、書き込みドライバとして書き込みビット線にトライステイトバッファを採用しても良い。
【０２１１】
また、待機状態時において、ビット線ＢＬ，／ＢＬをプリチャージ電位Ｖ１より低い電位Ｖ２に設定するに際し、イコライズ回路を用いず独立した回路により、ビット線ＢＬとビット線／ＢＬとを個別に、電位設定しても良いが、イコライズ回路を採用することにより、ビット線ＢＬとビット線／ＢＬとを等電位に設定させることができる。
【０２１２】
また、上記では、プリチャージ信号ＳＰおよびイコライズ信号ＳＥを、モード信号ＭＤとチップイネーブル信号ＣＥとに基づいて制御する場合について、説明したが、実施の形態２のように、クロック信号ＣＬＫに基づいて制御することができることは、言うまでもない。
【０２１３】
＜実施の形態５＞
本実施の形態に係るデータ記憶回路は、複数のメモリセルが集まることにより形成されたメモリセルブロックが、複数個集まることにより構成された回路の場合のものであり、モード信号とアドレス信号とに基づいて各メモリセルブロック毎に、当該メモリセルブロックに属するメモリセルのビット線をディスチャージ・Ｈｉ−Ｚ状態・低電圧等に制御することが特徴である。
【０２１４】
図１７に本実施の形態に係るデータ記憶回路の概略を示す。
【０２１５】
本実施の形態に係るデータ記憶回路は、１つのメモリセルブロックが複数のメモリセル（例えば、ＳＲＡＭやＣＡＭ）より形成される、４個のメモリセルブロックＭＢ１〜ＭＢ４、アドレスデコーダとワード線ドライブから構成されるＤＥＣ＆ＤＲＶ回路、およびセンスアンプとデータ入力部から構成されるＳＡ＆ＩＯ回路により構成されている。
【０２１６】
さて、動作モード状態である上記構成のデータ記憶回路において、所定のメモリセルにアクセスするアドレス信号が送出されると、当該アドレス信号により指定されるアドレスに対応するワード線が立上る。
【０２１７】
図１７に示したデータ記憶回路のように、４個のメモリセルブロックＭＢ１〜ＭＢ４をアドレス空間で分割している場合において、所定のアドレス信号が送出されると、当該４個のメモリセルブロックＭＢ１〜ＭＢ４のうち、当該アドレス信号により定められる１つのメモリセルブロックだけが動作する。
【０２１８】
例えば、上記のようにメモリセルブロックＭＢ１〜ＭＢ４が４個存在する場合には、アドレス信号の上位２ビットを用いてメモリセルブロックＭＢ１〜ＭＢ４の指定を行い、当該指定されたメモリセルブロックに対応するワード線が立上り、当該メモリセルブロックにおいて動作処理が行われる。
【０２１９】
他方、アドレス信号の上位２ビットにより指定されなかった、その他の３つのメモリセルブロックは動作処理を行わず、当該アドレス信号に基づいて、当該他の３つのメモリセルブロックに属するメモリセルのビット線のディスチャージ・Ｈｉ−Ｚ状態・低電圧等の制御を行う。
【０２２０】
つまり、各ビット線には、例えば実施の形態１で示した構成のディスチャージ回路が接続されており、上記アドレス信号に基づいて、当該ディスチャージ回路のオン・オフを制御する。なお、Ｈｉ−Ｚ状態や低電圧に設定する場合も、上記実施の形態の回路構成をとり、アドレス信号に基づいてイコライズ回路やプリチャージ回路を制御すれば、アドレス信号により指定されなかった、その他の３つのメモリセルブロックに属するメモリセルのビット線を、Ｈｉ−Ｚ状態・低電圧に設定することができる。
【０２２１】
また、スリープモード時においては、全メモリセルブロックＭＢ１〜ＭＢ４に属する、メモリセルに接続されているビット線を、ディスチャージ・Ｈｉ−Ｚ状態・低電圧に設定する。
【０２２２】
以上のように、動作モード時において本実施の形態に係るデータ記憶回路は、アドレス信号に基づいて、当該アドレス信号により指定されたメモリセルブロックは通常の動作処理を行い、指定されなかった他のメモリセルブロックについては、ビット線のディスチャージ等の制御を行うので、当該指定されなかった他のメモリセルブロックにおける待機状態時のリーク電流を低減することができる。
【０２２３】
また、スリープモード時においては、全メモリセルブロックＭＢ１〜ＭＢ４について、ビット線のディスチャージ等の制御を行うので、スリープモード時の全メモリセルブロックＭＢ１〜ＭＢ４における待機状態時のリーク電流を低減することができる。
【０２２４】
したがって、チップイネーブル信号ＣＥを用いたビット線のディスチャージ等の制御よりもより木目細やかな制御を行うことができ、データ記憶回路の低電力化を図ることができる。
【０２２５】
また、アドレス信号を用いてワード線の選択のみならず、ビット線の選択をも行うビット線分割方式のＳＲＡＭやＣＡＭにおいても、上記技術を適用することができ、選択されなかったビット線に対して、ディスチャージ・Ｈｉ−Ｚ状態・低電圧等の設定制御を行っても良い。これによっても同様に、リーク電流の低減を図ることができる。
【０２２６】
なお、本実施の形態における説明では、モード信号ＭＤによるモード設定可能なＳＲＡＭやＣＡＭの場合について言及したが、これに加えて、モード信号ＭＤによるモード設定を前提としないＳＲＡＭやＣＡＭの場合であっても良いことは言うまでもない。
【０２２７】
＜実施の形態６＞
図１８に本実施の形態に係るデータ記憶回路の構成を示す。
【０２２８】
本実施の形態に係るデータ記憶回路は、スタティク型の連想メモリ（以下、単にＣＡＭとする）セルＳ３と、マッチ線ＭＬをプリチャージするプリチャージ回路と、マッチ線ＭＬをディスチャージするディスチャージ回路とを備えており、当該プリチャージ回路およびディスチャージ回路は、動作モードとスリープモードとを有するモード信号ＭＤ、および検索用信号ＳＳに基づいて制御されている。
【０２２９】
ここで、データ記憶回路には、マトリックス状に配置された複数のＣＡＭセルＳ３と、それぞれのＣＡＭセルＳ３を選択するための複数のワード線ＷＬと、複数の書き込み・読み出し（Ｗ／Ｒ）用ビット線ＢＬ，／ＢＬと、複数の検索用ビット線ＳＢＬ，／ＳＢＬ等を備えているが、図１８では、クローズアップして一のＣＡＭセルＳ３とこれの周辺回路のみを図示している。
【０２３０】
以下、図１８を基に本実施の形態のデータ記憶回路の構成について具体的に説明する。
【０２３１】
＜回路構成＞
まず、ＣＡＭセルＳ３は、入出力部が相互に接続されている２つのインバータＩ１１，Ｉ１２と、４つのＮ型のアクセストランジスタＭＮ２０〜ＭＮ２３と、Ｎ型のプルダウントランジスタＭＮ２４とで構成されている。
【０２３２】
具体的に、インバータＩ１１の入力側のデータ保持ノードＮ２１は、Ｎ型のアクセストランジスタＭＮ２２を介してＷ／Ｒ用ビット線ＢＬに接続されており、他方、インバータＩ１１の出力側のデータ保持ノードＮ２２は、Ｎ型のアクセストランジスタＭＮ２３を介してＷ／Ｒ用ビット線／ＢＬに接続されている。
【０２３３】
ここで、アクセストランジスタＭＮ２２，ＭＮ２３のそれぞれのゲートには、ワード線ＷＬが共通に接続されている。
【０２３４】
また、データ保持ノードＮ２１は、Ｎ型のアクセストランジスタＭＮ２０のゲートに接続されており、データ保持ノードＮ２２は、Ｎ型のアクセストランジスタＭＮ２１のゲートに接続されている。
【０２３５】
ここで、アクセストランジスタＭＮ２０の一方端は、検索用ビット線ＳＢＬに接続されており、他方端は、アクセストランジスタＭＮ２１の一方端に接続されている。また、アクセストランジスタＭＮ２１の他方端は、検索用ビット線／ＳＢＬに接続されている。
【０２３６】
さらに、アクセストランジスタＭＮ２０，ＭＮ２１の間に存するノードＮ２３は、プルダウントランジスタＭＮ２４のゲートに接続されている。ここで、当該プルダウントランジスタＭＮ２４のソースは、接地に接続されており、ドレインはマッチ線ＭＬに接続されている。
【０２３７】
以上がＣＡＭセルＳ３の構成である。
【０２３８】
次に、プリチャージ回路とディスチャージ回路の構成について説明する。
【０２３９】
プリチャージ回路は、Ｐ型のプリチャージトランジスタＭＰ７と電位がＶ１である固定電源ＶＤＤとで構成されいる。具体的には、マッチ線ＭＬがプリチャージトランジスタＭＰ７を介して固定電源ＶＤＤに接続されている。
【０２４０】
ここで、プリチャージトランジスタＭＰ７のゲートにはプリチャージ信号ＳＰＭが入力されており、当該プリチャージ信号ＳＰＭにより、マッチ線ＭＬのプリチャージが制御されている。
【０２４１】
これに対して、ディスチャージ回路は、接地に接続されているＮ型のディスチャージトランジスタＭＮ２５，ＭＮ２６，ＭＮ２７で構成されいる。具体的には、検索用ビット線ＳＢＬの一端がディスチャージトランジスタＭＮ２５を介して接地に接続されており、また、検索用ビット線／ＳＢＬの一端がディスチャージトランジスタＭＮ２６を介して接地に接続されており、また、マッチ線ＭＬがディスチャージトランジスタＭＮ２７を介して接地に接続されている。
【０２４２】
ここで、ディスチャージトランジスタＭＮ２５，ＭＮ２６の各ゲートには、ディスチャージ信号ＳＤＳが入力されており、また、ディスチャージトランジスタＭＮ２７のゲートには、ディスチャージ信号ＳＤＭが入力されており、当該ディスチャージ信号ＳＤＳ，ＳＤＭにより、検索用ビット線ＳＢＬ，／ＳＢＬおよびマッチ線ＭＬのディスチャージが制御されている。
【０２４３】
以上が、プリチャージ回路およびディスチャージ回路の構成である。
【０２４４】
次に、図１８で示した本実施の形態に係るデータ記憶回路の動作について、図１９に示すタイミングチャートに基づいて、具体的に説明する。ここで、本実施の形態に係るデータ記憶回路は、実施の形態１と同様に、モード信号ＭＤに基づいた動作モードとスリープモードとを有している。
【０２４５】
なお、図１８では、動作モードにおけるタイミングチャートのみを図示している。
【０２４６】
＜回路動作＞
まず、データ記憶回路が動作モードである場合について説明する。
【０２４７】
ディスチャージ信号ＳＤＭ，ＳＤＳおよびプリチャージ信号ＳＰＭは、検索用信号ＳＳに基づいて制御されている。
【０２４８】
つまり、ＣＡＭセルＳ３において照合動作が行われないとき、すなわち検索用信号ＳＳがディセーブル（図１９では、「１」レベル）のとき（待機状態時）、ディスチャージ信号ＳＤＭ，ＳＤＳは、検索用信号ＳＳが「１」レベルに変化後のクロック信号ＣＬＫの最初の立下がりに同期して（図１９では、時刻ｔ１３において）、「１」レベルとなるように制御される。
【０２４９】
その後、図１９で示すように、検索用信号ＳＳが「１」レベルの期間、ディスチャージ信号ＳＤＭ，ＳＤＳの「１」レベルを維持しても良く、また、図示していないが、検索用信号ＳＳが「１」レベルの期間のクロック信号の「０」レベルの期間に限り、ディスチャージ信号ＳＤＭ，ＳＤＳを「１」レベルとなるように制御してもかまわない。
【０２５０】
よって、当該ディスチャージ信号ＳＤＭ，ＳＤＳとして「１」レベルが入力されると、ディスチャージトランジスタＭＮ２５，ＭＮ２６，ＭＮ２７は共にオン状態となり、検索用ビット線ＳＢＬ，／ＳＢＬおよびマッチ線ＭＬは、接地電位にディスチャージされる。
【０２５１】
なお、データ記憶回路の待機状態（検索用信号ＳＳがディセーブルのとき）には、ワード線ＷＬは「０」レベルに固定されている。また、当該検索用信号ＳＳがディセーブルのときは、Ｗ／Ｒ用ビット線ＢＬ，／ＢＬを介してＣＡＭセルＳ３に対し、データの書き込み・読み出しが行われる。
【０２５２】
これに対して、ＣＡＭセルＳ３において照合動作が行われるとき、すなわち検索用信号ＳＳがイネーブル（図１９では、「０」レベル）のとき、プリチャージ信号ＳＰＭは、検索用信号ＳＳが「０」レベルに変化後のクロック信号ＣＬＫの最初の立下がり（つまり、図１９における時刻ｔ１１でのクロック信号ＣＬＫの立下がり）を受けて、クロック信号ＣＬＫの「０」レベルの所定の期間（図１９では、時刻ｔ１２までの期間）、「０」レベルとなるように制御される。
【０２５３】
なお、ディスチャージ信号ＳＤＭは、検索用信号ＳＳが「０」レベルに変化後のクロック信号ＣＬＫの最初の立下がり（つまり、図１９における時刻ｔ１１でのクロック信号ＣＬＫの立下がり）を受けて、「０」レベルとなるように制御される。
【０２５４】
当該動作により、プリチャージ信号ＳＰＭとして「０」レベルが入力されると、プリチャージトランジスタＭＰ７は共にオン状態となり、マッチ線ＭＬは、固定電源ＶＤＤにより電位Ｖ１にプリチャージされる。なお、ディスチャージ信号ＳＤＭとして「０」レベルが入力されている期間は、ディスチャージトランジスタＭＮ２７はオフ状態となっている。以上が、実際の照合処理に先立ったマッチ線ＭＬのプリチャージ処理である。
【０２５５】
さて次に、時刻ｔ１２でのクロック信号ＣＬＫの立上りに同期してプリチャージ信号ＳＰＭが「１」レベルに変化すると、時刻ｔ１３までの期間は、プリチャージ信号ＳＰＭは「１」レベル、ディスチャージ信号ＳＤＭは「０」レベルとなるように制御されており、他方でプリチャージ信号ＳＤＳは、時刻ｔ１２〜ｔ１３までの期間、「０」レベルに変化する。
【０２５６】
これにより、各トランジスタＭＰ７，ＭＮ２５，ＭＮ２６，ＭＮ２７はオフ状態となり、所定の検索用ビット線ＳＢＬ，／ＳＢＬには、所定の期間、検索用信号が流される。つまり、どちらか一方の検索用ビット線ＳＢＬ，／ＳＢＬだけに「１」レベルの信号を流す。
【０２５７】
なお、検索処理以外の状態では、検索用ビット線ＳＢＬ，／ＳＢＬはともに「０」レベルにディスチャージされている。つまり、当該状態時にはノードＮ２３は「０」レベルとなっており、プルダウントランジスタＭＮ２４はオフ状態となっている。
【０２５８】
したがって、動作モードにおいて、本実施の形態のデータ記憶回路では、マッチ線ＭＬは、ＣＡＭセルＳ３に対する照合処理の直前に、電位がＶ１となるように所定の期間プリチャージが実行され、当該ＣＡＭセルＳ３の待機状態時には、電位が接地電位（０Ｖ）となるようにディスチャージが実行される。
【０２５９】
そして、時刻ｔ１２以降の所定の期間の間に、プルダウントランジスタＭＮ２４のオン・オフを利用したマッチ線ＭＬの電位の変化により、マッチ・アンマッチの照合結果を当該マッチ線ＭＬに出力する。
【０２６０】
次に、データ記憶回路がスリープモードの場合について説明する。
【０２６１】
スリープモードの時には、プリチャージ信号ＳＰＭ、ディスチャージ信号ＳＤＭ，ＳＤＳともに、「１」レベルとする。これにより、ディスチャージトランジスタＭＮ２５，ＭＮ２６，ＭＮ２７はオン状態となり、プリチャージトランジスタＭＰ７は共にオフ状態となる。
【０２６２】
したがって、データ記憶回路がスリープモードの場合には、ディスチャージ回路による検索用ビット線ＳＢＬ，／ＳＢＬおよびマッチ線ＭＬのディスチャージが実行され、当該ビット線ＳＢＬ，／ＳＢＬおよびマッチ線ＭＬは接地電位に設定される。
【０２６３】
以上が、本実施の形態に係るデータ記憶回路の動作の説明である。
【０２６４】
さて、図１９に示すタイミングチャートに従う、プリチャージ信号ＳＰＭおよびディスチャージ信号ＳＤＭ，ＳＤＳを生成するためには、例えば図２０に示すような信号生成回路が必要である。
【０２６５】
図２０に示す信号生成回路から分かるように、プリチャージ信号ＳＰＭおよびディスチャージ信号ＳＤＭ，ＳＤＳは、検索用信号ＳＳおよびクロック信号ＣＬＫに基づいて生成されている。以下、当該信号生成回路の構成および動作について説明する。
【０２６６】
＜信号生成回路の構成＞
図２０から分かるように、信号生成回路は、１つのフリップフロップ回路Ｆ１０と、１つの遅延回路ＤＬ１０と、２つのＮＡＮＤゲートＧ１０，Ｇ１１と、１つのＯＲゲートＧ２０と、１つのインバータＩ２０とから構成されている。ここで、遅延回路ＤＬ１０は、Δｔの時間遅延を有する回路である。
【０２６７】
フリップフロップ回路Ｆ１０のＤ端子には、検索用信号ＳＳが入力されており、フリップフロップ回路Ｆ１０のＴ端子には、反転したクロック信号ＣＬＫが入力されている。
【０２６８】
また、フリップフロップ回路Ｆ１０のＱ２端子（Ｑ２端子からはＱ１端子の反転信号が出力される。つまり、クロック信号ＣＬＫに同期してＤ端子に取り込まれる検索用信号ＳＳの反転信号が出力される。）は、ノードＮ５０を介して、ＮＡＮＤゲートＧ１０の一方の入力部に接続され、他方で遅延回路ＤＬ１０の入力部に接続されている。なお、遅延回路ＤＬ１０の出力部は、ＮＡＮＤゲートＧ１０の他方の入力部に接続されており、当該ＮＡＮＤゲートＧ１０の出力部からディスチャージ信号ＳＤＭが出力される。
【０２６９】
また、ＮＡＮＤゲートＧ１０の出力部は、ノードＮ５１で分岐して、ＯＲゲートＧ２０の一方の入力部に接続されており、当該ＯＲゲートＧ２０の他方の入力部には、ノードＮ５２で分岐したクロック信号ＣＬＫが入力されている。なお、当該ＯＲゲートＧ２０からは、プリチャージ信号ＳＰＭが出力される。
【０２７０】
さらに、ＮＡＮＤゲートＧ１０の出力部は、ノードＮ５３で分岐し、インバータＩ２０を介して、ＮＡＮＤゲートＧ１１の一方の入力部に接続されており、当該ＮＡＮＤゲートＧ１１の他方の入力部には、ノードＮ５２，Ｎ５４で分岐したクロック信号ＣＬＫが入力されている。なお、当該ＮＡＮＤゲートＧ１１からは、ディスチャージ信号ＳＤＳが出力される。
【０２７１】
＜信号生成回路の動作＞
次に、図２０のように構成された信号生成回路の動作について、図１９に示したタイミングチャートに基いて説明する。ここで、フリップフロップ回路Ｆ１０は、クロック信号ＣＬＫの立下がりのタイミングで検索用信号ＳＳを取り込むこととする。また、遅延回路ＤＬ１０による遅延時間をΔｔとして、その他の回路の遅延時間は無いものとする。
【０２７２】
フリップフロップ回路Ｆ１０のＤ端子は、時刻ｔ１１におけるクロック信号ＣＬＫの立下がりに同期して、「０」レベルの検索用信号ＳＳを取り込み、次のクロック信号ＣＬＫの立下がり信号が入力されてくるまで、当該「０」レベルの信号を保持し、Ｑ２端子から「１」レベルの信号が出力される。
【０２７３】
また、時刻ｔ１３におけるクロック信号ＣＬＫの立下がりに同期して、「１」レベルの検索用信号ＳＳを取り込み、次のクロック信号ＣＬＫの立下がり信号が入力されてくるまで、当該「１」レベルの信号を保持し、Ｑ２端子から「０」レベルの信号が出力される。
【０２７４】
なお、本実施の形態に係るデータ記憶回路では、検索用信号ＳＳの「０」レベルの期間内に検索処理が実行され、「１」レベルの期間内には検索処理は実行されず、待機状態となる。
【０２７５】
したがって、図１９に示すクロック信号ＣＬＫと検索用信号ＳＳを参照して、フリップフロップ回路Ｆ１０のＱ２端子は、時刻ｔ１１〜ｔ１３までは「１」レベルの信号を出力し、時刻ｔ１３以降には「０」レベルの信号が出力される。
【０２７６】
また、遅延回路ＤＬ１０はΔｔの時間遅延を有しているので、当該遅延回路ＤＬ１０の出力部は、時刻ｔ１１＋Δｔ〜ｔ１３＋Δｔまでは「１」レベルの信号を出力し、ｔ１３＋Δｔ以降には「０」レベルの信号を出力する。
【０２７７】
よって、図２０に示す信号生成回路により、図１９に示すように、ＮＡＮＤゲートＧ１０の出力部から出力されるディスチャージ信号ＳＤＭは、時刻ｔ１１＋Δｔ〜ｔ１３の期間「０」レベルとなり、時刻ｔ１３以降は「１」レベルとなる。
【０２７８】
また、ディスチャージ信号ＳＤＭとクロック信号ＣＬＫとのＯＲ出力であるプリチャージ信号ＳＰＭは、時刻ｔ１１＋Δｔ〜ｔ１２の期間「０」レベルとなり、時刻ｔ１２以降は「１」レベルとなる。
【０２７９】
さらに、ディスチャージ信号ＳＤＭの反転信号とクロック信号ＣＬＫとのＮＡＮＤ出力であるディスチャージ信号ＳＤＳは、時刻ｔ１２〜ｔ１３の期間「０」レベルとなり、時刻ｔ１３以降は「１」レベルとなる。
【０２８０】
以上が、信号生成回路の説明である。
【０２８１】
このように、本実施の形態に係るデータ記憶回路（つまり、モード信号ＭＤおよび検索用信号ＳＳに基づいて制御される、マッチ線のプリチャージ・ディスチャージ回路）では、照合動作以外の状態において、ディスチャージトランジスタＭＮ２７により、マッチ線ＭＬをディスチャージすることにより、以下に示す効果を有する。
【０２８２】
つまり、上記照合動作以外の状態では、検索用ビット線ＳＢＬ，／ＳＢＬは「０」レベルにディスチャージされており、データ保持ノードＮ２１またはＮ２２には、「０」または「１」のデータが記憶されている（図１８では、データ保持ノードＮ２１に「１」のデータが記憶されている）。
【０２８３】
したがって、アクセストランジスタＭＮ２０またはＭＮ２１がオン状態となる（図１８では、アクセストランジスタＭＮ２０がオン状態となる）となり、ノードＮ２３は「０」レベルとなり、プルダウントランジスタＭＮ２４はオフ状態となる。
【０２８４】
この状態において、従来のＣＡＭセルのように、プリチャージトランジスタＭＰ７によりマッチ線ＭＬがプリチャージされるすると、プルダウントランジスタＭＮ２４において、サブスレッショルド電流およびゲートリーク電流が流れ、待機電力が増大する。
【０２８５】
そこで、本実施の形態のようにディスチャージトランジスタＭＮ２７を設け、照合動作以外の状態（つまり、動作モードにおける非照合動作状態およびスリープモード状態）には、マッチ線ＭＬがディスチャージされるように、モード信号ＭＤ、検査用信号ＳＳに基づいた、プリチャージ信号ＳＰＭとディスチャージ信号ＳＤＭにより、プリチャージトランジスタＭＰ７およびディスチャージトランジスタＭＮ２７を所定のタイミングで制御する。
【０２８６】
これにより、照合動作以外の状態には、マッチ線ＭＬは「０」レベルに設定されるので、プルダウントランジスタＭＮ２４におけるサブスレッショルド電流およびゲートリーク電流が発生することも無く、当該状態時の消費電力を低減することができる。
【０２８７】
なお、上記では、照合動作以外の状態において、マッチ線ＭＬをディスチャージする場合について説明したが、上記実施の形態と適用し、マッチ線ＭＬをＨｉ−Ｚ状態・低電圧状態に設定しても、同様な効果を得ることができる。
【０２８８】
また、本実施の形態における説明では、モード信号ＭＤによるモード設定可能なＣＡＭの場合について言及したが、これに加えて、モード信号ＭＤによるモード設定を前提としないＣＡＭの場合であっても良いことは言うまでもない。
【０２８９】
【発明の効果】
本発明の請求項１に記載のデータ記憶回路は、データを記憶する複数のメモリセルと、当該データの転送を担う複数のビット線とを有しており、モード信号に基づいた動作モードとスリープモードとを有するデータ記憶回路において、前記ビット線を第一の電位でプリチャージするプリチャージ回路と、前記ビット線を前記第一の電位よりも低い第二の電位に設定する電位設定回路とを備えており、前記動作モード時において、チップイネーブル信号がイネーブルを示すときには、前記プリチャージ回路により、前記メモリセルへのデータの書き込みまたは読み出しに先立って、前記ビット線を前記第一の電位にプリチャージし、前記動作モード時において、当該チップイネーブル信号がディセーブルを示すとき、および前記スリープモード時には、前記電位設定回路により、前記ビット線を前記第二の電位に設定するので、待機状態時における当該データ記憶回路の待機消費電力の低減を図ることができる。また、前記メモリセルへのデータの書き込みまたは読み出しに先立って前記ビット線を第二の電位に設定した場合には、メモリセルへのドライブトランジスタとして、ＰＭＯＳが必要となる。しかしＰＭＯＳはＮＭＯＳに比べて電流駆動力が小さいため、アクセスタイムが長くなるという問題が生ずる。仮に、アクセスタイムを維持するためにＰＭＯＳサイズを大きくすると、メモリセル面積が増え、データ記憶回路全体の面積が増大してしまう。そこで、動作時に前記ビット線のプリチャージを行い、待機状態時には当該ビット線を第二の電位に設定することにより、ドライブトランジスタとしてＮＭＯＳトランジスタを採用することができるので、待機消費電力の低減を図ると共に、データ記憶回路の動作速度を維持することができる。
【０２９０】
本発明の請求項２に記載のデータ記憶回路は、データを記憶する複数のマルチポートメモリセルと、当該データの転送を担う複数の読み出しビット線と、複数の書き込みビット線とを有するデータ記憶回路において、クロック信号に基づく制御の下、前記読み出しビット線を第一の電位でプリチャージするプリチャージ回路と、前記クロック信号に基づく制御の下、前記書き込みビット線を前記第一の電位よりも低い第二の電位に設定する電位設定回路とを備えているので、簡易な回路設計により、マルチポートメモリセルを備えるデータ記憶回路の待機消費電力の低減を図ることができる。
【０２９１】
本発明の請求項３に記載のデータ記憶回路は、データを記憶する複数のメモリセルにより構成される、複数のメモリセルブロックと、当該データの転送を担う複数のビット線とを有するデータ記憶回路において、前記ビット線を第一の電位でプリチャージするプリチャージ回路と、前記ビット線を前記第一の電位よりも低い第二の電位に設定する電位設定回路とを、備えており、前記プリチャージ回路により、前記メモリセルへのデータの書き込みまたは読み出しに先立って、アドレス信号により指定される前記メモリセルブロックに接続されている前記ビット線を前記第一の電位にプリチャージし、前記アドレス信号により指定されない前記メモリセルブロックに接続されている前記ビット線を、前記電位設定回路により前記第二の電位に設定するので、チップイネーブル信号を用いた制御よりも細やかな制御が可能となり、メモリセルで生じるリーク電流の低減を図ることができる。したがって、同様に低消費電力なデータ記憶回路を提供することができる。
【０２９２】
本発明の請求項４に記載のデータ記憶回路は、検索用信号により記憶されているデータの照合が行われる複数の連想メモリセルと、前記照合結果が出力される複数のマッチ線とを有するデータ記憶回路において、前記マッチ線を第一の電位でプリチャージするプリチャージ回路と、前記マッチ線を前記第一の電位よりも低い第二の電位に設定する電位設定回路とを、備えており、前記検索用信号がイネーブルを示すときには、前記プリチャージ回路により、前記連想メモリセルに記憶されているデータの前記照合に先立って、前記マッチ線を前記第一の電位にプリチャージし、当該検索用信号がディセーブルを示すとき、前記電位設定回路により、前記マッチ線を前記第二の電位に設定するので、動作モードにおける非検索処理状態における、連想メモリを構成するプルダウントランジスタとマッチ線との間で生じるリーク電流の低減を図ることができ、データ記憶回路の低消費電力化を図ることができる。
【０２９３】
本発明の請求項１０に記載のデータ記憶回路は、データを記憶する複数のメモリセルと、当該データの転送を担う複数のビット線とを有しており、モード信号に基づいた動作モードとスリープモードとを有するデータ記憶回路において、前記ビット線を所定の電位でプリチャージするプリチャージ回路を備えており、前記動作モード時において、チップイネーブル信号がイネーブルを示すときには、前記プリチャージ回路により、前記メモリセルへのデータの書き込みまたは読み出しに先立って、前記ビット線を前記所定の電位にプリチャージし、前記動作モード時において当該チップイネーブル信号がディセーブルを示すとき、および前記スリープモード時には、前記プリチャージ回路による前記ビット線のプリチャージを止め、前記ビット線をフローティング状態にするので、本請求項に係るデータ記憶回路では、請求項１に係るデータ記憶回路のように電位設定回路を有さないので、簡易な回路設計により、当該データ記憶回路の待機消費電力の低減を図ることができる。また、メモリセルのアクセス時、待機状態時の変化に応じてビット線のプリチャージおよびフローティング状態を制御するので、木目の細かい制御によりデータ記憶回路の待機消費電力の低減を図ることができる。
【０２９４】
本発明の請求項１２に記載のデータ記憶回路は、データを記憶する複数のメモリセルにより構成される、複数のメモリセルブロックと、当該データの転送を担う複数のビット線とを有するデータ記憶回路において、前記ビット線を第一の電位でプリチャージするプリチャージ回路を、備えており、前記プリチャージ回路により、前記メモリセルへのデータの書き込みまたは読み出しに先立って、アドレス信号により指定される前記メモリセルブロックに接続されている前記ビット線を前記第一の電位にプリチャージし、前記アドレス信号により指定されない前記メモリセルブロックに接続されている前記ビット線に対しては、前記プリチャージ回路による前記ビット線のプリチャージを行わずフローティング状態にするので、本請求項に係るデータ記憶回路では、請求項３に係るデータ記憶回路のように電位設定回路を有さないので、簡易な回路設計により、当該データ記憶回路の待機消費電力の低減を図ることができる。また、チップイネーブル信号を用いた制御よりも細やかな制御が可能となる。
【０２９５】
本発明の請求項１３に記載のデータ記憶回路は、検索用信号により記憶されているデータの照合が行われる複数の連想メモリセルと、前記照合結果が出力される複数のマッチ線とを有するデータ記憶回路において、前記マッチ線を第一の電位でプリチャージするプリチャージ回路を、備えており、前記検索用信号がイネーブルを示すときには、前記プリチャージ回路により、前記連想メモリセルに記憶されているデータの前記照合に先立って、前記マッチ線を前記第一の電位にプリチャージし、当該検索用信号がディセーブルを示すとき、前記プリチャージ回路による前記マッチ線のプリチャージを止め、前記マッチ線をフローティング状態にするので、本請求項に係るデータ記憶回路では、請求項４に係るデータ記憶回路のように電位設定回路を有さないので、簡易な回路設計により、当該データ記憶回路の待機消費電力の低減を図ることができる。
【図面の簡単な説明】
【図１】実施の形態１に係るデータ記憶回路の構成を示す回路図である。
【図２】実施の形態１に係るデータ記憶回路の動作タイミングを示す図である。
【図３】実施の形態１に係る信号生成回路の構成を示す図である。
【図４】従来の技術に係るデータ記憶回路の待機状態時における各リーク電流の様子を示す図である。
【図５】実施の形態１に係るデータ記憶回路の待機状態時における各リーク電流の様子を示す図である。
【図６】実施の形態２に係るデータ記憶回路の構成を示す回路図である。
【図７】実施の形態２に係るデータ記憶回路の動作タイミングを示す図である。
【図８】実施の形態２に係るデータ記憶回路の他の構成例を示す回路図である。
【図９】実施の形態３に係るデータ記憶回路の構成を示す回路図である。
【図１０】実施の形態３に係るデータ記憶回路の第一の動作タイミングを示す図である。
【図１１】実施の形態３に係るデータ記憶回路の第二の動作タイミングを示す図である。
【図１２】実施の形態３に係るデータ記憶回路の第三の動作タイミングを示す図である。
【図１３】実施の形態３に係るデータ記憶回路の待機状態時における各リーク電流の様子を示す図である。
【図１４】実施の形態４に係るデータ記憶回路の構成を示す回路図である。
【図１５】実施の形態４に係るデータ記憶回路の動作タイミングを示す図である。
【図１６】実施の形態４に係るデータ記憶回路の待機状態時における各リーク電流の様子を示す図である。
【図１７】実施の形態５に係るデータ記憶回路の構成を示すブロック図である。
【図１８】実施の形態６に係るデータ記憶回路の構成を示す回路図である。
【図１９】実施の形態６に係るデータ記憶回路の動作タイミングを示す図である。
【図２０】実施の形態６に係る信号生成回路の構成を示す図である。
【符号の説明】
ＢＬ，／ＢＬ ビット線、Ｃ１ ＣＭＯＳインバータ、Ｃ２ ＣＭＯＳインバータ、ＣＥ チップイネーブル信号、ＣＬＫ クロック信号、ＤＬ１，ＤＬ２ ，ＤＬ１０遅延回路、Ｆ１，Ｆ１０ フリップフロップ回路、Ｇ１〜Ｇ４，Ｇ１０，Ｇ１１ ＮＡＮＤゲート、Ｇ５ ＮＯＲゲート、Ｇ２０ ＯＲゲート、Ｉ１，Ｉ２，Ｉ１１，Ｉ１２，Ｉ２０ インバータ、Ｉｇａ ゲートリーク電流、Ｉｏｆｆａ サブスレッショルド電流、ＭＰ１，ＭＰ２ Ｐ型の負荷トランジスタ、ＭＢ１〜ＭＢ４ メモリセルブロック、ＭＬ マッチ線、ＭＰ３，ＭＰ４，ＭＰ７ Ｐ型のプリチャージトランジスタ、ＭＰ１０，ＭＰ１１ Ｐ型のイコライズトランジスタ、ＭＮ１，ＭＮ２，ＭＮ１１，ＭＮ１２ Ｎ型の駆動トランジスタ、ＭＮ３，ＭＮ４、ＭＮ７〜ＭＮ１０，ＭＮ２０〜ＭＮ２３ Ｎ型のアクセストランジスタ、ＭＮ５，ＭＮ６，ＭＮ２５〜ＭＮ２７ Ｎ型のディスチャージトランジスタ、ＭＮ２４ Ｎ型のプルダウントランジスタ、Ｎ１，Ｎ２，Ｎ１１，Ｎ１２，Ｎ２１，Ｎ２２ データ保持ノード、Ｎ１０，Ｎ５０〜Ｎ５４ ノード、ＲＢＬ，／ＲＢＬ 読み出しビット線、ＲＥ 読み出しイネーブル信号、ＲＷＬ 読み出しワード線、Ｓ１ ＳＲＡＭセル、Ｓ２ ２ポートＳＲＡＭセル、Ｓ３ ＣＡＭセル、ＳＢＬ，／ＳＢＬ 検索用ビット線、ＳＤ，ＳＤＳ ディスチャージ信号、ＳＰ，ＳＰＭ プリチャージ信号、ＳＳ 検索用信号、ＶＤＤ 固定電源、ＶＥ 電圧源、ＷＬ ワード線、ＷＢＬ，／ＷＢＬ 書き込みビット線、ＷＥ 書き込みイネーブル信号、ＷＷＬ 書き込みワード線。
【発明の属する技術分野】
この発明は、データ記憶回路に係る発明であって、特に、ビット線またはマッチ線の電位設定に関するものである。
【０００２】
【従来の技術】
従来、スタティックランダムメモリ（ＳＲＡＭ）において、ＳＲＡＭへのデータの書き込み、およびＳＲＡＭからのデータ読み出しを行うに当たり、まず、ビット線をプリチャージしていた。
【０００３】
通常、ビット線のプリチャージは、クロック信号が「０」レベルの期間に行われ、クロック信号が「１」レベルの期間は、データの書き込みまたは読み出しの期間とされていた（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特開２００１−３４４９７９号公報（段落番号００６３、第１図等）
【０００５】
【発明が解決しようとする課題】
しかし、近年、デバイスの微細化によるゲート酸化膜の薄膜化に伴い、ＳＲＡＭの待機状態時（ＳＲＡＭに対してアクセスが無い状態の期間）にビット線のプリチャージを行う従来の技術では、当該待機状態時に、ゲート酸化膜中に流れるゲートリーク電流等（待機電流と把握できる）が大きくなる傾向にあり、当該待機電流の増加に伴い、ＳＲＡＭの待機消費電力が増大するという問題が発生していた。
【０００６】
そこで、この発明は、メモリセルの待機状態時における待機電流を抑制し、待機消費電力の低減を図ることができる、データ記憶回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記の目的を達成するために、本発明に係る請求項１に記載のデータ記憶回路は、データを記憶する複数のメモリセルと、当該データの転送を担う複数のビット線とを有しており、モード信号に基づいた動作モードとスリープモードとを有するデータ記憶回路において、前記ビット線を第一の電位でプリチャージするプリチャージ回路と、前記ビット線を前記第一の電位よりも低い第二の電位に設定する電位設定回路とを備えており、前記動作モード時において、チップイネーブル信号がイネーブルを示すときには、前記プリチャージ回路により、前記メモリセルへのデータの書き込みまたは読み出しに先立って、前記ビット線を前記第一の電位にプリチャージし、前記動作モード時において、当該チップイネーブル信号がディセーブルを示すとき、および前記スリープモード時には、前記電位設定回路により、前記ビット線を前記第二の電位に設定する。
【０００８】
また、本発明に係る請求項２に記載のデータ記憶回路は、データを記憶する複数のマルチポートメモリセルと、当該データの転送を担う複数の読み出しビット線と、複数の書き込みビット線とを有するデータ記憶回路において、クロック信号に基づく制御の下、前記読み出しビット線を第一の電位でプリチャージするプリチャージ回路と、前記クロック信号に基づく制御の下、前記書き込みビット線を前記第一の電位よりも低い第二の電位に設定する電位設定回路とを、備えているものであっても良い。
【０００９】
また、本発明に係る請求項３に記載のデータ記憶回路は、データを記憶する複数のメモリセルにより構成される、複数のメモリセルブロックと、当該データの転送を担う複数のビット線とを有するデータ記憶回路において、前記ビット線を第一の電位でプリチャージするプリチャージ回路と、前記ビット線を前記第一の電位よりも低い第二の電位に設定する電位設定回路とを、備えており、前記プリチャージ回路により、前記メモリセルへのデータの書き込みまたは読み出しに先立って、アドレス信号により指定される前記メモリセルブロックに接続されている前記ビット線を前記第一の電位にプリチャージし、前記アドレス信号により指定されない前記メモリセルブロックに接続されている前記ビット線を、前記電位設定回路により前記第二の電位に設定するものであっても良い。
【００１０】
また、本発明に係る請求項４に記載のデータ記憶回路は、検索用信号により記憶されているデータの照合が行われる複数の連想メモリセルと、前記照合結果が出力される複数のマッチ線とを有するデータ記憶回路において、前記マッチ線を第一の電位でプリチャージするプリチャージ回路と、前記マッチ線を前記第一の電位よりも低い第二の電位に設定する電位設定回路とを、備えており、前記検索用信号がイネーブルを示すときには、前記プリチャージ回路により、前記連想メモリセルに記憶されているデータの前記照合に先立って、前記マッチ線を前記第一の電位にプリチャージし、当該検索用信号がディセーブルを示すとき、前記電位設定回路により、前記マッチ線を前記第二の電位に設定するものであっても良い。
【００１１】
また、本発明に係る請求項１０に記載のデータ記憶回路は、データを記憶する複数のメモリセルと、当該データの転送を担う複数のビット線とを有しており、モード信号に基づいた動作モードとスリープモードとを有するデータ記憶回路において、前記ビット線を所定の電位でプリチャージするプリチャージ回路を備えており、前記動作モード時において、チップイネーブル信号がイネーブルを示すときには、前記プリチャージ回路により、前記メモリセルへのデータの書き込みまたは読み出しに先立って、前記ビット線を前記所定の電位にプリチャージし、前記動作モード時において当該チップイネーブル信号がディセーブルを示すとき、および前記スリープモード時には、前記プリチャージ回路による前記ビット線のプリチャージを止め、前記ビット線をフローティング状態にするものであっても良い。
【００１２】
また、本発明に係る請求項１２に記載のデータ記憶回路は、データを記憶する複数のメモリセルにより構成される、複数のメモリセルブロックと、当該データの転送を担う複数のビット線とを有するデータ記憶回路において、前記ビット線を第一の電位でプリチャージするプリチャージ回路を、備えており、前記プリチャージ回路により、前記メモリセルへのデータの書き込みまたは読み出しに先立って、アドレス信号により指定される前記メモリセルブロックに接続されている前記ビット線を前記第一の電位にプリチャージし、前記アドレス信号により指定されない前記メモリセルブロックに接続されている前記ビット線に対しては、前記プリチャージ回路による前記ビット線のプリチャージを行わずフローティング状態にするものであっても良い。
【００１３】
また、本発明に係る請求項１３に記載のデータ記憶回路は、検索用信号により記憶されているデータの照合が行われる複数の連想メモリセルと、前記照合結果が出力される複数のマッチ線とを有するデータ記憶回路において、前記マッチ線を第一の電位でプリチャージするプリチャージ回路を、備えており、前記検索用信号がイネーブルを示すときには、前記プリチャージ回路により、前記連想メモリセルに記憶されているデータの前記照合に先立って、前記マッチ線を前記第一の電位にプリチャージし、当該検索用信号がディセーブルを示すとき、前記プリチャージ回路による前記マッチ線のプリチャージを止め、前記マッチ線をフローティング状態にするものであっても良い。
【００１４】
【発明の実施の形態】
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００１５】
＜実施の形態１＞
図１に、本実施の形態に係るデータ記憶回路の構成を示す。
【００１６】
本実施の形態に係るデータ記憶回路は、ＳＲＡＭセルＳ１と、ビット線ＢＬ，／ＢＬをプリチャージするプリチャージ回路と、当該ビット線ＢＬ，／ＢＬをディスチャージするディスチャージ回路とを備えており、当該プリチャージ回路およびディスチャージ回路は、動作モードとスリープモードとを有するモード信号ＭＤ、およびチップイネーブル信号ＣＥに基づいて制御されている。
【００１７】
ここで、データ記憶回路には、マトリックス状に配置された複数のＳＲＡＭセルＳ１、それぞれのＳＲＡＭセルＳ１を選択するための複数のワード線ＷＬ、および複数のビット線ＢＬ，／ＢＬ等を備えているが、図１では、クローズアップして一のＳＲＡＭセルＳ１とこれに関する周辺回路のみを図示している。
【００１８】
以下、図１を基に本実施の形態のデータ記憶回路の構成について具体的に説明する。
【００１９】
＜回路構成＞
まず、ＳＲＡＭセルＳ１は、入出力部が相互に接続されている２つのＣＭＯＳインバータＣ１，Ｃ２と、２つのＮ型のアクセストランジスタＭＮ３，ＭＮ４とで構成されている。
【００２０】
具体的に、ＣＭＯＳインバータＣ１は、ソースが固定電源ＶＤＤに接続されているＰ型の負荷トランジスタＭＰ１と、ソースが接地に接続されているＮ型の駆動トランジスタＭＮ１とを直列に接続することにより構成されている。他方、ＣＭＯＳインバータＣ２は、ソースが固定電源ＶＤＤに接続されているＰ型の負荷トランジスタＭＰ２と、ソースが接地に接続されているＮ型の駆動トランジスタＭＮ２とを直列に接続することにより構成されている。ここで、固定電源ＶＤＤの電位はＶ１である。
【００２１】
また、ＣＭＯＳインバータＣ１側のデータ保持ノードＮ１は、Ｎ型のアクセストランジスタＭＮ３を介してビット線ＢＬに接続されており、他方、ＣＭＯＳインバータＣ２側のデータ保持ノードＮ２は、Ｎ型のアクセストランジスタＭＮ４を介してビット線／ＢＬに接続されている。
【００２２】
また、アクセストランジスタＭＮ３，ＭＮ４のそれぞれのゲートには、ワード線ＷＬが共通に接続されている。
【００２３】
以上がＳＲＡＭセルＳ１の構成である。
【００２４】
次に、プリチャージ回路とディスチャージ回路の構成について説明する。
【００２５】
プリチャージ回路は、Ｐ型のプリチャージトランジスタＭＰ３，ＭＰ４と電位がＶ１である固定電源ＶＤＤとで構成されいる。具体的には、ビット線ＢＬの一端がプリチャージトランジスタＭＰ３を介して固定電源ＶＤＤに接続されており、他方、ビット線／ＢＬの一端がプリチャージトランジスタＭＰ４を介して固定電源ＶＤＤに接続されている。
【００２６】
ここで、プリチャージトランジスタＭＰ３，ＭＰ４の各ゲートにはプリチャージ信号ＳＰが入力されており、当該プリチャージ信号ＳＰによりビット線ＢＬ，／ＢＬのプリチャージが制御されている。
【００２７】
これに対して、ディスチャージ回路は、一端が接地に接続されているＮ型のディスチャージトランジスタＭＮ５，ＭＮ６で構成されいる。具体的には、ビット線ＢＬの他端がディスチャージトランジスタＭＮ５を介して接地に接続されており、他方、ビット線／ＢＬの他端がディスチャージトランジスタＭＮ６を介して接地に接続されている。
【００２８】
ここで、ディスチャージトランジスタＭＮ５，ＭＮ６の各ゲートにはディスチャージ信号ＳＤが入力されており、当該ディスチャージ信号ＳＤによりビット線ＢＬ，／ＢＬのディスチャージが制御されている。
【００２９】
以上が、プリチャージ回路およびディスチャージ回路の構成である。
【００３０】
次に、図１で示した本実施の形態に係るデータ記憶回路の動作について、図２に示すタイミングチャートに基づいて、具体的に説明する。ここで、当該データ記憶回路は、モード信号ＭＤに基づいた動作モードとスリープモードとを有している。
【００３１】
つまり、図２で示すように、モード信号ＭＤが「１」レベルのとき、データ記憶回路は動作モードとなり、モード信号ＭＤが「０」レベルのとき、データ記憶回路はスリープモードとなる。ここで、動作モードとは、ＳＲＡＭセルＳ１に対してアクセスが行われる期間をいい、スリープモードとは、一定期間ＳＲＡＭセルＳ１に対してアクセスが行われないなどの条件により自動的に切り替えられる、低電力消費状態の期間をいう。
【００３２】
＜回路動作＞
まず、データ記憶回路が動作モードの場合について説明する。
【００３３】
ディスチャージ信号ＳＤおよびプリチャージ信号ＳＰは、チップイネーブル信号ＣＥに基づいて制御されている。
【００３４】
つまり、ＳＲＡＭセルＳ１をアクセスしないとき、すなわちチップイネーブル信号ＣＥがディセーブル（図２では、「１」レベル）のとき（待機状態時）、ディスチャージ信号ＳＤは、チップイネーブル信号ＣＥが「１」レベルに変化後のクロック信号ＣＬＫの最初の立下がりを受けて（図２では、時刻ｔ３において）、「１」レベルとなるように制御される。
【００３５】
その後、図２で示すように、チップイネーブル信号ＣＥが「１」レベルの期間、ディスチャージ信号ＳＤの「１」レベルを維持しても良く、また、図示していないが、チップイネーブル信号ＣＥが「１」レベルの期間のクロック信号の「０」レベルの期間に限り、ディスチャージ信号ＳＤを「１」レベルとなるように制御してもかまわない。
【００３６】
よって、当該ディスチャージ信号ＳＤとして「１」レベルが入力されると、ディスチャージトランジスタＭＮ５，ＭＮ６は共にオン状態となり、ビット線ＢＬ，／ＢＬは、接地電位にディスチャージされる。なお、このときプリチャージ信号ＳＰは「１」レベルであり、プリチャージトランジスタＭＰ３，ＭＰ４はオフ状態となっている。
【００３７】
なお、データ記憶回路の待機状態には、ワード線ＷＬは「０」レベルに固定されている。
【００３８】
これに対して、ＳＲＡＭセルＳ１をアクセスする場合、すなわちチップイネーブル信号ＣＥがイネーブル（図２では、「０」レベル）のとき、プリチャージ信号ＳＰは、チップイネーブル信号ＣＥが「０」レベルに変化後のクロック信号ＣＬＫの最初の立下がり（つまり、図２における時刻ｔ１でのクロック信号ＣＬＫの立下がり）を受けて、クロック信号ＣＬＫの「０」レベルの所定の期間（図２では、時刻ｔ２までの期間）、「０」レベルとなるように制御される。
【００３９】
なお、ディスチャージ信号ＳＤは、チップイネーブル信号ＣＥが「０」レベルに変化後のクロック信号ＣＬＫの最初の立下がり（つまり、図２における時刻ｔ１でのクロック信号ＣＬＫの立下がり）に同期して、「０」レベルとなるように制御される。
【００４０】
当該動作により、プリチャージ信号ＳＰとして「０」レベルが入力されると、プリチャージトランジスタＭＰ３，ＭＰ４は共にオン状態となり、ビット線ＢＬ，／ＢＬは、固定電源ＶＤＤにより電位Ｖ１にプリチャージされる。なお、ディスチャージ信号ＳＤとして「０」レベルが入力されている期間は、ディスチャージトランジスタＭＮ５，ＭＮ６はオフ状態となっている。
【００４１】
さて次に、時刻ｔ２でのクロック信号ＣＬＫの立上りに同期してプリチャージ信号ＳＰが「１」レベルに変化すると、時刻ｔ３までの期間は、プリチャージ信号ＳＰは「１」レベル、ディスチャージ信号ＳＤは「０」レベルとなるように制御されており、他方で所定のワード線ＷＬが選択される。
【００４２】
これにより、各トランジスタＭＰ３，ＭＰ４，ＭＮ５，ＭＮ６はオフ状態となり、所定のビット線ＢＬ，／ＢＬは、通常のデータの読み出し・書き込み動作が行われる。
【００４３】
したがって、本実施の形態のデータ記憶回路では、動作モード時において、ビット線ＢＬ，／ＢＬは、ＳＲＡＭセルＳ１に対するデータの読み出し・書き込みの動作の直前に、電位がＶ１となるように所定の期間プリチャージが実行され、当該ＳＲＡＭセルＳ１の待機状態時には、電位が接地電位（０Ｖ）となるようにディスチャージが実行される。
【００４４】
次に、データ記憶回路がスリープモードの場合について説明する。
【００４５】
スリープモードの時には、図２に示すように、プリチャージ信号ＳＰ、ディスチャージ信号ＳＤともに、「１」レベルとする。これにより、ディスチャージトランジスタＭＮ５，ＭＮ６はオン状態となり、プリチャージトランジスタＭＰ３，ＭＰ４は共にオフ状態となる。
【００４６】
したがって、データ記憶回路がスリープモードの場合には、ディスチャージ回路によるビット線ＢＬ，／ＢＬのディスチャージが実行され、当該ビット線ＢＬ，／ＢＬは接地電位に設定される。
【００４７】
以上が、本実施の形態に係るデータ記憶回路の動作の説明である。
【００４８】
さて、図２に示すタイミングチャートに従う、プリチャージ信号ＳＰおよびディスチャージ信号ＳＤを生成するためには、例えば図３に示すような信号生成回路が必要である。
【００４９】
図３に示す信号生成回路から分かるように、プリチャージ信号ＳＰおよびディスチャージ信号ＳＤは、モード信号ＭＤ、チップイネーブル信号ＣＥおよびクロック信号ＣＬＫに基づいて生成されている。以下、当該信号生成回路の構成および動作について説明する。
【００５０】
＜信号生成回路の構成＞
図３から分かるように、信号生成回路は、１つのフリップフロップ回路Ｆ１と、２つの遅延回路ＤＬ１，ＤＬ２と、４つのＮＡＮＤゲートＧ１〜Ｇ４と、１つのＮＯＲゲートＧ５とから構成されている。ここで、遅延回路ＤＬ１，ＤＬ２は、例えば複数個のインバータを直列に接続することにより構成され、共にΔｔの時間遅延を有する回路である。
【００５１】
フリップフロップ回路Ｆ１のＤ端子には、チップイネーブル信号ＣＥが入力されており、フリップフロップ回路Ｆ１のＴ端子には、反転したクロック信号ＣＬＫが入力されている。
【００５２】
また、フリップフロップ回路Ｆ１のＱ１端子は、ノードｎ１を介して、ＮＡＮＤゲートＧ１の一方の入力部に接続され、他方で遅延回路ＤＬ１の入力部に接続されている。なお、遅延回路ＤＬ１の出力部は、ＮＡＮＤゲートＧ１の他方の入力部に接続されている。
【００５３】
また、フリップフロップ回路Ｆ１のＱ２端子（Ｑ２端子からはＱ１端子の反転信号が出力される）は、ノードｎ２を介して、ＮＡＮＤゲートＧ２の一方の入力部に接続され、他方で遅延回路ＤＬ２の入力部に接続されている。なお、遅延回路ＤＬ２の出力部は、ＮＡＮＤゲートＧ２の他方の入力部に接続されている。
【００５４】
また、ＮＡＮＤゲートＧ２の出力部は、ＮＯＲゲートＧ５の一方の入力部に接続されており、当該ＮＯＲゲートＧ５の他方の入力部には、ノードｎ３で分岐したクロック信号ＣＬＫが入力されている。
【００５５】
さらに、ＮＡＮＤゲートＧ１の出力部は、ＮＡＮＤゲートＧ３の一方の入力部に接続されており、ＮＯＲゲートＧ５の出力部は、ＮＡＮＤゲートＧ４の一方の入力部に接続されている。なお、ＮＡＮＤゲートＧ３の他方の入力部およびＮＡＮＤゲートＧ４の他方の入力部には、ノードｎ４で分岐してモード信号ＭＤがそれぞれ入力される。
【００５６】
＜信号生成回路の動作＞
次に、図３のように構成された信号生成回路の動作について説明する。ここで、フリップフロップ回路Ｆ１は、クロック信号ＣＬＫの立下がりのタイミングでチップイネーブル信号ＣＥを取り込むこととする。
【００５７】
まず、データ記憶回路が動作モードである場合の、ディスチャージ信号ＳＤの生成について説明する。
【００５８】
時刻ｔ１において、フリップフロップ回路Ｆ１のＴ端子がクロック信号ＣＬＫの立下がり信号を入力すると、フリップフロップ回路Ｆ１のＤ端子は、「０」レベルのチップイネーブル信号ＣＥを取り込み、当該フリップフロップ回路Ｆ１のＱ１端子からは、「０」レベルの信号が出力される。
【００５９】
すると、フリップフロップ回路Ｆ１は、次のクロック信号ＣＬＫの立下がり信号を入力されるまでの間（時刻ｔ３までの間）、当該フリップフロップ回路Ｆ１のＱ１端子は当該「０」レベルの信号を保持し、ｔ１≦Ｔ１＜ｔ３までの期間、「０」レベルの信号を出力し続ける。
【００６０】
したがって、期間Ｔ１では、ＮＡＮＤゲートＧ１の一方の入力部には、「０」レベルの信号が入力し続けることとなるので、当該ＮＡＮＤゲートＧ１の出力部からは、「１」レベルの信号が出力し続ける。
【００６１】
よって、期間Ｔ１では、モード信号ＭＤは「１」レベルであり、ＮＡＮＤゲートＧ１の出力部から出力される信号は「１」レベルであるので、ＮＡＮＤゲートＧ３の出力部からは、「０」レベルのディスチャージ信号ＳＤが出力し続けられる。
【００６２】
さて、時刻ｔ３になると、フリップフロップ回路Ｆ１のＴ端子には、次のクロック信号ＣＬＫの立下がり信号が入力されるので、フリップフロップ回路Ｆ１のＤ端子は、「１」レベルのチップイネーブル信号ＣＥを取り込み、当該フリップフロップ回路Ｆ１のＱ１端子からは、「１」レベルの信号が出力され始める。
【００６３】
しかし、時刻ｔ３≦Ｔ２＜時刻ｔ３＋Δｔの間では、時間遅延Δｔを有する遅延回路ＤＬ１の出力部からは、「０」レベルの信号が出力し続けられているため、ＮＡＮＤゲートＧ１の出力部からは、「１」レベルの信号の出力が維持される。
【００６４】
よって、期間Ｔ２においも、ＮＡＮＤゲートＧ３の出力部からは、「０」レベルのディスチャージ信号ＳＤが出力される。
【００６５】
ところが、時刻ｔ３＋Δｔ以後では、遅延回路ＤＬ１の出力部からは「１」レベルの信号が出力し始めるので、ＮＡＮＤゲートＧ１の両入力部には、共に「１」レベルの信号が入力され、結果として、当該ＮＡＮＤゲートＧ１の出力部から出力される信号は、「０」レベルの信号に変化する。
【００６６】
したがって、時刻ｔ３＋Δｔ以後では、ＮＡＮＤゲートＧ３の一方の入力部には「０」レベルの信号が入力され、他方の入力部には「１」レベルのモード信号ＭＤが入力されるので、当該ＮＡＮＤゲートＧ３の出力部からは、「１」レベルのディスチャージ信号ＳＤが出力し始める。
【００６７】
なお、データ記憶回路がスリープモードである場合には、モード信号ＭＤは「０」レベルとなり、当該「０」レベルのモード信号ＭＤが、ＮＡＮＤゲートＧ３の他方の入力部に入力されるので、当該ＮＡＮＤゲートＧ３の出力部からは、「１」レベルのディスチャージ信号ＳＤが出力される。
【００６８】
次に、データ記憶回路が動作モードである場合の、プリチャージ信号ＳＰの生成について説明する。
【００６９】
上記したように、時刻ｔ１において、フリップフロップ回路Ｆ１のＴ端子がクロック信号ＣＬＫの立下がり信号を入力すると、フリップフロップ回路Ｆ１のＤ端子は、「０」レベルのチップイネーブル信号ＣＥを取り込むので、当該フリップフロップ回路Ｆ１のＱ２端子からは、「１」レベルの信号（Ｑ１端子から出力される信号の反転信号）が出力される。
【００７０】
したがって、時刻ｔ１＋Δｔにおいて、時間遅延Δｔを有する遅延回路ＤＬ２の出力部からも、「１」レベルの信号が出力し始める。
【００７１】
よって、時刻ｔ１＋Δｔからは、ＮＡＮＤゲートＧ２の両入力部には、共に「１」レベルの信号が入力されるので、当該ＮＡＮＤゲートＧ２の出力部において「０」レベルの信号が出力される。そして、ＮＡＮＤゲートＧ２の出力部から主力された「０」レベルの信号は、ＮＯＲゲートＧ５の一方の入力部へと入力される。
【００７２】
時刻ｔ１＋Δｔから時刻ｔ２までの期間（次にクロック信号ＣＬＫが立上るまでの期間）において、ＮＯＲゲートＧ５の他方の入力部には、「０」レベルのクロック信号ＣＬＫが入力される。
【００７３】
したがって、時刻ｔ１＋Δｔから時刻ｔ２までの期間において、ＮＯＲゲートＧ５の出力部からは、「１」レベルの信号が出力される。
【００７４】
よって、時刻ｔ１＋Δｔから時刻ｔ２までの期間では、ＮＡＮＤゲートＧ４の一方の入力部には「１」レベルの信号が入力され、他方の入力部には「１」レベルのモード信号ＭＤが入力されるので、当該ＮＡＮＤゲートＧ４の出力部からは、「０」レベルのプリチャージ信号ＳＰが出力される。
【００７５】
しかし、時刻ｔ２になると、クロック信号ＣＬＫは「１」レベルとなり、当該「１」レベルの信号がＮＯＲゲートＧ５の他方の入力部に入力されるので、当該ＮＯＲゲートＧ５の出力部からは「０」レベルの信号が出力し始める。
【００７６】
したがって、時刻ｔ２になると、ＮＡＮＤゲートＧ４の一方の入力部には「０」レベルの信号が入力されるので、当該ＮＡＮＤゲートＧ４の出力部からは、「１」レベルのプリチャージ信号ＳＰが出力され始める。
【００７７】
なお、データ記憶回路がスリープモードである場合には、モード信号ＭＤは「０」レベルとなり、当該「０」レベルのモード信号ＭＤが、ＮＡＮＤゲートＧ４の他方の入力部に入力されるので、当該ＮＡＮＤゲートＧ４の出力部からは、「１」レベルのプリチャージ信号ＳＰが出力される。
【００７８】
以上のように構成された本実施の形態に係るデータ記憶回路の効果を説明するに際し、まず比較対照として、ビット線ＢＬ，／ＢＬを固定電源ＶＤＤの電位Ｖ１にプリチャージする、従来の技術に係るデータ記憶回路のリーク電流の発生について説明する。
【００７９】
従来の技術に係るデータ記憶回路の待機状態時（ＳＲＡＭに対するアクセスが無い状態）には、当該データ記憶回路において、図４に示すような各リーク電流が生じていた。
【００８０】
ここで、データ保持ノードＮ１には「１」レベルが記憶されており、データ保持ノードＮ２には「０」レベルが記憶されているものとする。また、待機状態時には、ワード線ＷＬは「０」レベルに維持されている。
【００８１】
図４から分かるように、アクセストランジスタＭＮ３には、データ保持ノードＮ１からワード線ＷＬに向かって流れるゲートリーク電流Ｉｇａと、ビット線ＢＬからワード線ＷＬに向かって流れるゲートリーク電流Ｉｇａとが発生している。
【００８２】
また、アクセストランジスタＭＮ４には、ビット線／ＢＬからワード線ＷＬに向かって流れるゲートリーク電流Ｉｇａと、当該ビット線／ＢＬからデータ保持ノードＮ２に向かって流れるサブスレッショルド電流Ｉｏｆｆａとが発生している。
【００８３】
このように、従来の技術に係るデータ記憶回路では、待機状態時にビット線ＢＬ，／ＢＬが電位Ｖ１でプリチャージされているため、単位メモリセル当たり４本のリーク電流パスが発生していた。
【００８４】
しかし、待機状態時（動作モードにおけるＳＲＡＭへの非アクセス状態時、およびスリープモード状態時）に、ビット線ＢＬ，／ＢＬをディスチャージする本実施の形態に係るデータ記憶回路では、図５に示すように待機状態時において、データ保持ノードＮ１からアクセストランジスタＭＮ３のゲートに向かって流れるゲートリーク電流Ｉｇａと、当該データ保持ノードＮ１から接地電位にディスチャージされているビット線ＢＬに向かって流れるサブスレッショルド電流Ｉｏｆｆａとの２本のリーク電流パスが発生するのみである。
【００８５】
ここで、データ保持ノードＮ１には「１」レベルが記憶されており、データ保持ノードＮ２には「０」レベルが記憶されているものとする。また、待機状態時には、ワード線ＷＬは「０」レベルに維持されている。
【００８６】
以上の従来技術との比較からも分かるように、本実施の形態に係るデータ記憶回路（つまり、モード信号ＭＤとチップイネーブル信号ＣＥとに基づいた、ビット線ＢＬ，／ＢＬのプリチャージおよびディスチャージ制御）を採用することにより、リーク電流の発生箇所が減少するので、スリープモード時だけでなく、動作モードにおけるＳＲＡＭに対する非アクセス状態時においても、当該データ記憶回路の消費電力を低減することができる。
【００８７】
また仮に、読み出し動作に先立ってビット線ＢＬ，／ＢＬをディスチャージする場合、ＳＲＡＭセルＳ１のドライブトランジスタとしてＰＭＯＳが必要となる。しかし、ＰＭＯＳはＮＭＯＳに比べて電流駆動力が小さいため、ＳＲＡＭセルＳ１へのアクセスタイムが長くなるという問題が生ずる。
【００８８】
当該問題を解消し、アクセスタイムを維持するためにＰＭＯＳのサイズを大きくすると、ＳＲＡＭセルＳ１の面積が増え、メモリ全体の面積が増大してしまう。
【００８９】
そこで、本実施の形態に係るデータ記憶回路のように、待機状態時にビット線ＢＬ，／ＢＬのディスチャージを行い、動作時に先立った所定の期間のみビット線ＢＬ，／ＢＬのプリチャージを実行することにより、上記問題をメモリセル全体の面積を増大させることなく、解消することができる。
【００９０】
さらに、動作モードにおけるビット線ＢＬ，／ＢＬのプリチャージ、ディスチャージは、チップイネーブル信号ＣＥに基づいて制御されているので、ＳＲＡＭセルＳ１に対するアクセスの有無による制御となり、細かいプリチャージ／ディスチャージ制御が可能となる。
【００９１】
また、本実施の形態に係るデータ記憶回路では、モード信号ＭＤに基づいたスリープモード時においても、ビット線ＢＬ，／ＢＬのディスチャージが実行されいている。
【００９２】
具体的には、外部よりＳＲＡＭを動作させるかスリープさせるかを通知するモード信号ＭＤに基づいて、プリチャージ回路およびディスチャージ回路を制御し、動作モード時には、チップイネーブル信号ＣＥに基づくプリチャージ／ディスチャージ制御（従来技術で行われていたように、クロック信号の「０」レベルの期間にプリチャージするような制御でも良い）が実施され、スリープモード時にはプリチャージ回路をオフ状態にすると共に、ディスチャージ回路のオン状態を維持する。
【００９３】
これにより、スリープモード時におけるデータ記憶回路の待機消費電力をも低減することができる。
【００９４】
＜実施の形態２＞
図６に、本実施の形態に係るデータ記憶回路の構成を示す。
【００９５】
本実施の形態に係るデータ記憶回路は、２ポートＳＲＡＭセルＳ２と、読み出しビット線ＲＢＬ，／ＲＢＬをプリチャージするプリチャージ回路と、書き込みビット線ＷＢＬ，／ＷＢＬをディスチャージするディスチャージ回路とを備えており、当該両回路は、クロック信号ＣＬＫに基づいて制御されている。
【００９６】
ここで、データ記憶回路には、マトリックス状に配置された複数の２ポートＳＲＡＭセルＳ２と、それぞれの２ポートＳＲＡＭセルＳ２を選択するための複数のワード線ＷＷＬ，ＲＷＬ、および複数のビット線ＲＢＬ，／ＲＢＬ，ＷＢＬ，／ＷＢＬ等を備えているが、図６では、クローズアップして一つの２ポートＳＲＡＭセルＳ２とこれの周辺回路のみを図示している。
【００９７】
以下、図６を基に本実施の形態のデータ記憶回路の構成について具体的に説明する。
【００９８】
＜回路構成＞
まず、２ポートＳＲＡＭセルＳ２は、入出力部が相互に接続されている２つのインバータＩ１，Ｉ２と、４つのＮ型のアクセストランジスタＭＮ７〜ＭＮ１０とで構成されている。
【００９９】
具体的に、インバータＩ１の入力側のデータ保持ノードＮ１１は、Ｎ型のアクセストランジスタＭＮ９を介して書き込みビット線ＷＢＬに接続されており、他方、インバータＩ１の出力側のデータ保持ノードＮ１２は、Ｎ型のアクセストランジスタＭＮ１０を介して書き込みビット線／ＷＢＬに接続されている。
【０１００】
ここで、アクセストランジスタＭＮ９，ＭＮ１０のそれぞれのゲートには、書き込みワード線ＷＷＬが共通に接続されている。
【０１０１】
また、インバータＩ２の出力側のデータ保持ノードＮ１１は、Ｎ型のアクセストランジスタＭＮ７を介して読み出しビット線ＲＢＬに接続されており、他方、インバータＩ２の入力側のデータ保持ノードＮ１２は、Ｎ型のアクセストランジスタＭＮ８を介して読み出しビット線／ＲＢＬに接続されている。
【０１０２】
ここで、アクセストランジスタＭＮ７，ＭＮ８のそれぞれのゲートには、読み出しワード線ＲＷＬが共通に接続されている。
【０１０３】
以上が２ポートＳＲＡＭセルＳ２の構成である。
【０１０４】
次に、プリチャージ回路とディスチャージ回路の構成について説明する。
【０１０５】
プリチャージ回路は、Ｐ型のプリチャージトランジスタＭＰ３，ＭＰ４と電位がＶ１である固定電源ＶＤＤとで構成されいる。具体的には、読み出しビット線ＲＢＬの一端がプリチャージトランジスタＭＰ３を介して固定電源ＶＤＤに接続されており、他方、読み出しビット線／ＲＢＬの一端がプリチャージトランジスタＭＰ４を介して固定電源ＶＤＤに接続されている。
【０１０６】
ここで、プリチャージトランジスタＭＰ３，ＭＰ４の各ゲートにはプリチャージ信号ＳＰが入力されており、当該プリチャージ信号ＳＰにより読み出ししビット線ＲＢＬ，／ＲＢＬのプリチャージが制御されている。
【０１０７】
これに対して、ディスチャージ回路は、一端が接地に接続されているＮ型のディスチャージトランジスタＭＮ５，ＭＮ６で構成されいる。具体的には、書き込みビット線ＷＢＬの一端がディスチャージトランジスタＭＮ５を介して接地に接続されており、他方、書き込みビット線／ＷＢＬの一端がディスチャージトランジスタＭＮ６を介して接地に接続されている。
【０１０８】
ここで、ディスチャージトランジスタＭＮ５，ＭＮ６の各ゲートにはディスチャージ信号ＳＤが入力されており、当該ディスチャージ信号ＳＤにより書き込みみビット線ＷＢＬ，／ＷＢＬのディスチャージが制御されている。
【０１０９】
以上が、プリチャージ回路およびディスチャージ回路の構成である。
【０１１０】
次に、図６で示した本実施の形態に係るデータ記憶回路の動作について、図７に示すタイミングチャートに基づいて、具体的に説明する。
【０１１１】
＜回路動作＞
さて、本実施の形態では、プリチャージ信号ＳＰとしてクロック信号ＣＬＫを採用し、ディスチャージ信号ＳＤとして当該クロック信号ＣＬＫの反転信号を採用する。
【０１１２】
クロック信号ＣＬＫが「０」レベルの期間では、プリチャージ信号ＳＰとして「０」レベルの信号が入力されるので、プリチャージトランジスタＭＰ３，ＭＰ４は共にオン状態となり、読み出しビット線ＲＢＬ，／ＲＢＬを電位Ｖ１となるようにプリチャージが実行される。
【０１１３】
これに対して、クロック信号ＣＬＫが「０」レベルの期間では、ディスチャージ信号ＳＤとして「１」レベルの信号が入力されるので、ディスチャージトランジスタＭＮ５，ＭＮ６は共にオン状態となり、書き込みビット線ＷＢＬ，／ＷＢＬを接地電位となるようにディスチャージが実行される。
【０１１４】
次に、クロック信号ＣＬＫが「１」レベルの期間では、プリチャージ信号ＳＰは「１」レベル、ディスチャージ信号ＳＤは「０」レベルとなるので、各トランジスタＭＰ３，ＭＰ４，ＭＮ５，ＭＮ６はオフ状態となり、書き込みイネーブル信号ＷＥ、および／または、読み出しイネーブル信号ＲＥがイネーブル状態時（図７では「０」レベル）には、通常のデータの読み出し・書き込み動作が行われる。
【０１１５】
したがって、読み出しビット線ＲＢＬ，／ＲＢＬは、ＳＲＡＭセルＳ２に対するデータの読み出し動作に先立って、電位がＶ１となるようにプリチャージが実行され、また、書き込みビット線ＷＢＬ，／ＷＢＬは、当該ＳＲＡＭセルＳ２データの書き込み動作に先立って、電位が接地電位（０Ｖ）となるようにディスチャージが実行される。
【０１１６】
なお、２ポートＳＲＡＭセルＳ２が待機状態のときは、書き込みワード線ＷＷＬ、および読み出しワード線ＲＷＬは「０」レベルである。
【０１１７】
以上が、本実施の形態に係るデータ記憶回路の動作の説明である。
【０１１８】
本実施の形態に係るデータ記憶回路では、待機状態時において、書き込みビット線ＷＢＬ，／ＷＢＬがディスチャージされるので、アクセストランジスタＭＮ９若しくはＭＮ１０におけるリーク電流の発生を無くすことができる。したがって、データ記憶回路の待機消費電力の低減を図ることができる。
【０１１９】
また、プリチャージ回路およびディスチャージ回路はクロック信号ＣＬＫに基づいて制御されているので、簡易な回路設計により読み出ししビット線ＲＢＬ，／ＲＢＬのプリチャージと書き込みみビット線ＷＢＬ，／ＷＢＬのディスチャージとを制御することができる。
【０１２０】
また、読み出しビット線ＲＢＬ，／ＲＢＬの他端にもディスチャージ回路を設け、実施の形態１で記載したプリチャージ信号ＳＰとディスチャージ信号ＳＤの制御を採用することにより、動作モードでのメモリセルに対する非アクセス状態時において、アクセストランジスタＭＮ７若しくはＭＮ８におけるリーク電流の発生を無くすことができる。したがって、データ記憶回路の待機消費電力のさらなる低減を図ることができる。
【０１２１】
また、実施の形態１で説明したように、スリープモード時におけるプリチャージ回路とディスチャージ回路の制御について説明したが、スリープモード時にも本実施の形態の技術を応用することができる。
【０１２２】
具体的には、外部より２ポートＳＲＡＭＳ２を動作させるかスリープさせるかを通知するモード信号ＭＤに基づいて、プリチャージ回路およびディスチャージ回路を制御し、動作モード時には、チップイネーブル信号ＣＥに基づくプリチャージ／ディスチャージ制御（従来技術で行われていたように、クロック信号の「０」レベルの期間にプリチャージするような制御でも良い）が実施され、スリープモード時にはプリチャージ回路をオフ状態にすると共に、ディスチャージ回路のオン状態を維持する。
【０１２３】
これにより、スリープモード時におけるデータ記憶回路の待機消費電力をも低減することができる。
【０１２４】
また、本実施の形態では、２ポートＳＲＡＭセルＳ２と接続関係にある書き込みビット線ＷＢＬ，／ＷＢＬは、プリチャージではなくディスチャージが行われているので、書き込みドライバとしてＰＭＯＳトランジスタを採用することができる。
【０１２５】
なお、２ポートＳＲＡＭセルＳ２として図８に示すように、読み出し用に別途駆動トランジスタＭＮ１１，ＭＮ１２を設けた場合にも、本実施の形態は適用可能であり、上記と同じ効果を得ることができる。
【０１２６】
さらに、本実施の形態では２ポートＳＲＡＭセルＳ２について説明したが、より多ポートのマルチポートＳＲＡＭに対しても適用可能であることは、言うまでもない。
【０１２７】
＜実施の形態３＞
図９に本実施の形態に係るデータ記憶回路の構成を示す。
【０１２８】
本実施の形態に係るデータ記憶回路は、ＳＲＡＭセルＳ１と、ビット線ＢＬ，／ＢＬをプリチャージするプリチャージ回路とを備えており、当該プリチャージ回路は、動作モードとスリープモードとを有するモード信号ＭＤ、およびチップイネーブル信号ＣＥに基づいて、所定の期間、ビット線ＢＬ，／ＢＬが電気的に切り離される（フローティング状態とされる）ように、制御されている。
【０１２９】
ここで、データ記憶回路には、マトリックス状に配置された複数のＳＲＡＭセルＳ１と、それぞれのＳＲＡＭセルＳ１を選択するための複数のワード線ＷＬと、複数のビット線ＢＬ，／ＢＬ等を備えているが、図９では、クローズアップして一のＳＲＡＭセルＳ１とこれの周辺回路のみを図示している。
【０１３０】
以下、図９を基に本実施の形態のデータ記憶回路の構成について具体的に説明する。
【０１３１】
＜回路構成＞
まず、ＳＲＡＭセルＳ１は、実施の形態１で説明したＳＲＡＭセルＳ１と同じ構成であるので、ここでの説明は省略する。
【０１３２】
また、プリチャージ回路においても、実施の形態１で説明したプリチャージ回路と同じ構成であるので、ここでの説明は省略する。
【０１３３】
ここで、プリチャージトランジスタＭＰ３，ＭＰ４の各ゲートにはプリチャージ信号ＳＰが入力されており、当該プリチャージ信号ＳＰによりビット線ＢＬ，／ＢＬのプリチャージが制御されている。
【０１３４】
以上の構成から分かるように、本実施の形態に係るデータ記憶回路は、ディスチャージ回路を構成しない点を除いて、本実施の形態に係るデータ記憶回路は、実施の形態１に係るデータ記憶回路と同じ構成をとっている。
【０１３５】
次に、図９で示した本実施の形態に係るデータ記憶回路の動作について、図１０に示すタイミングチャートに基づいて具体的に説明する。ここで、本実施の形態に係るデータ記憶回路は、実施の形態１と同様に、モード信号ＭＤに基づいた動作モードとスリープモードとを有している。
【０１３６】
なお、図１０では、動作モードにおけるタイミングチャートのみを図示している。
【０１３７】
＜回路動作＞
まず、データ記憶回路が動作モードの場合について説明する。
【０１３８】
プリチャージ信号ＳＰは、チップイネーブル信号ＣＥに基づいて制御されている。
【０１３９】
つまり、ＳＲＡＭセルＳ１をアクセスしないとき、すなわちチップイネーブル信号ＣＥがディセーブル（図１０では、「１」レベル）のとき（待機状態時）、プリチャージ信号ＳＰは、「１」レベルとなるように制御される。
【０１４０】
よって、当該プリチャージ信号ＳＰとして「１」レベルが入力されると、プリチャージトランジスタＭＰ３，ＭＰ４は共にオフ状態となり、また、データ記憶回路の待機状態時には、ワード線ＷＬは「０」レベルに固定されているので、ビット線ＢＬ，／ＢＬは電気的にほぼ独立な状態となり、フローティング状態へと変移する。
【０１４１】
これに対して、ＳＲＡＭセルＳ１をアクセスする場合、すなわちチップイネーブル信号ＣＥがイネーブル（図１０では、「０」レベル）のとき、プリチャージ信号ＳＰは、チップイネーブル信号ＣＥが「０」レベルに変化後のクロック信号ＣＬＫの最初の立下がり（つまり、図１０における時刻ｔ１でのクロック信号ＣＬＫの立下がり）を受けて、クロック信号ＣＬＫの「０」レベルの所定の期間（図１０では、時刻ｔ２までの期間）、「０」レベルとなるように制御される。
【０１４２】
当該動作により、プリチャージ信号ＳＰとして「０」レベルが入力されると、プリチャージトランジスタＭＰ３，ＭＰ４は共にオン状態となり、ビット線ＢＬ，／ＢＬは、固定電源ＶＤＤにより電位Ｖ１にプリチャージされる。
【０１４３】
さて次に、時刻ｔ２でのクロック信号ＣＬＫの立上りに同期してプリチャージ信号ＳＰが「１」レベルに変化し、これ以降においても再びチップイネーブル信号ＣＥがイネーブルとなるまでは、当該プリチャージ信号ＳＰは「１」レベルは維持される。
【０１４４】
また他方で、所定のワード線ＷＬは、時刻ｔ２からｔ３の期間で「１」レベルに設定される。
【０１４５】
これにより、各トランジスタＭＰ３，ＭＰ４はオフ状態となり、所定のビット線ＢＬ，／ＢＬは、通常のデータの読み出し・書き込み動作が行われる。
【０１４６】
したがって、動作モードにおいて、本実施の形態のデータ記憶回路では、ビット線ＢＬ，／ＢＬは、ＳＲＡＭセルＳ１に対するデータの読み出し・書き込みの動作の直前に、電位がＶ１となるように所定の期間プリチャージが実行され、当該ＳＲＡＭセルＳ１の待機状態時には、ハイインピーダンス状態（Ｈｉ−Ｚ）へと変移させられる。
【０１４７】
以上が、図１０のタイミングチャートに基づく本実施の形態に係るデータ記憶回路の動作の説明であるが、図１１または図１２に示すタイミングチャートに基づいた制御方法も可能である。
【０１４８】
図１１に示すタイミングチャートは、図１０におけるタイミングチャートとほとんど同じであるが、プリチャージ信号ＳＰの「０」レベルに立下がるタイミングにおいて異なる。（なお、図１１におけるタイミングチャートでは、アドレス信号およびチップイネーブル信号ＣＥは、クロック信号の立下がりに同期しているものとする。）。
【０１４９】
つまり、ＳＲＡＭセルＳ１をアクセスする場合、すなわちチップイネーブル信号ＣＥがイネーブル（図１１では、「０」レベル）のとき、プリチャージ信号ＳＰは、チップイネーブル信号ＣＥの立下がりを受けて、クロック信号ＣＬＫの「０」レベルの所定の期間（図１１では、時刻ｔ１〜ｔ２までの期間）、「０」レベルとなるように制御される。
【０１５０】
当該動作により、プリチャージ信号ＳＰとして「０」レベルが入力されると、プリチャージトランジスタＭＰ３，ＭＰ４は共にオン状態となり、ビット線ＢＬ，／ＢＬは、固定電源ＶＤＤにより電位Ｖ１にプリチャージされる。
【０１５１】
さて次に、時刻ｔ２でのクロック信号ＣＬＫの立上りに同期してプリチャージ信号ＳＰが「１」レベルに変化し、これ以降においても再びチップイネーブル信号ＣＥがイネーブルとなるまでは、当該プリチャージ信号ＳＰは「１」レベルは維持される。
【０１５２】
以上が、図１１のタイミングチャートに基づくデータ記憶回路の制御方法であり、この方法においても図１０のタイミングチャートに基づく制御と同様に、動作モードにおいて、ＳＲＡＭセルＳ１に対する書き込み・読み込み動作に先立って所定の期間（チップイネーブル信号ＣＥの立下がりを受けた時期から、次のクロック信号ＣＬＫの立上りの時期まで）のみ、ビット線ＢＬ，／ＢＬをプリチャージし、当該書き込み・読み出し動作が終了すると当該ビット線ＢＬ，／ＢＬはＨｉ−Ｚとなる。したがって、上記の同様待機消費電力の低減効果を得ることができる。
【０１５３】
ここで、チップイネーブル信号ＣＥの立下がりを受けた時期からクロック信号ＣＬＫの立上がりエッジまでの期間が、ビット線ＢＬ，／ＢＬのプリチャージ期間となるので、チップイネーブル信号ＣＥのセットアップ時間ｔｓｕにビット線ＢＬ，／ＢＬのプリチャージに要する時間を加味しておく必要がある。
【０１５４】
次に、図１２に示すタイミングチャートについて説明する。
【０１５５】
図１２に示すタイミングチャートは、図１０におけるタイミングチャートとほとんど同じであるが、プリチャージ信号ＳＰの「０」レベルから立上がるタイミングにおいて異なる。
【０１５６】
つまり、ＳＲＡＭセルＳ１をアクセスする場合、すなわちチップイネーブル信号ＣＥがイネーブル（図１２では、「０」レベル）のとき、プリチャージ信号ＳＰは、チップイネーブル信号ＣＥが「０」レベルに変化後のクロック信号ＣＬＫの最初の立下がり（つまり、図１２における時刻ｔ１でのクロック信号ＣＬＫの立下がり）を受けて、クロック信号ＣＬＫの「０」レベルの所定の期間（図１２では、時刻ｔ２までの期間）、「０」レベルとなるように制御される。
【０１５７】
ここで、図１２に示すタイミングチャートでは、クロック信号ＣＬＫが立上る前に、プリチャージ信号ＳＰは立上っている。
【０１５８】
さて次に、時刻ｔ２（クロック信号ＣＬＫが立上る前）において、プリチャージ信号ＳＰが「１」レベルに変化し、これ以降においても再びチップイネーブル信号ＣＥがイネーブルとなるまでは、当該プリチャージ信号ＳＰは「１」レベルは維持される。
【０１５９】
また他方で、所定のワード線ＷＬは、時刻ｔ２からｔ３の期間で「１」レベルに設定される（ワード線ＷＬが「１」レベルに設定されるタイミングも図１０と異なる）。
【０１６０】
以上が、図１２のタイミングチャートに基づくデータ記憶回路の制御方法であり、この方法においても図１０のタイミングチャートに基づく制御と同様に、動作モードにおいて、ＳＲＡＭセルＳ１に対する書き込み・読み込み動作に先立って所定の期間（クロック信号ＣＬＫの立下がりを受けた時期から、次にクロック信号ＣＬＫが立上るまでの所定の期間まで、すなわち図１２ではｔ１〜ｔ２の期間）のみ、ビット線ＢＬ，／ＢＬをプリチャージし、当該書き込み・読み出し動作が終了すると当該ビット線ＢＬ，／ＢＬはＨｉ−Ｚとなる。したがって、上記の同様待機消費電力の低減効果を得ることができる。
【０１６１】
ここで、プリチャージ信号ＳＰの「０」レベルのパルス幅は（つまり、時刻ｔ１〜ｔ２までの期間は）、ビット線ＢＬ，／ＢＬのプリチャージに要する時間に基づいて決定される。
【０１６２】
次に、データ記憶回路がスリープモードの場合について説明する。
【０１６３】
スリープモードの時には、プリチャージ信号ＳＰ、ディスチャージ信号ＳＤともに、「１」レベルとする。これにより、プリチャージトランジスタＭＰ３，ＭＰ４は共にオフ状態となる。
【０１６４】
したがって、データ記憶回路がスリープモードの場合には、ビット線ＢＬ，／ＢＬは電気的に切断された状態となり、Ｈｉ−Ｚとなる。
【０１６５】
以上が、本実施の形態に係るデータ記憶回路の動作の説明である。
【０１６６】
上記のように、待機状態時（動作モードにおけるＳＲＡＭに対する非アクセス時、およびスリープモード時）にビット線ＢＬ，／ＢＬがＨｉ−Ｚ状態となる本実施の形態に係るデータ記憶回路では、当該待機状態時において各種リーク電流が流れ、所定の時間が経過すれば、当該ビット線ＢＬ，／ＢＬは、プリチャージトランジスタＭＰ３，ＭＰ４に流れる各リーク電流Ｉｇａ，Ｉｏｆｆａと、アクセストランジスタＭＮ３，ＭＮ４に流れる各リーク電流Ｉｇａ，Ｉｏｆｆａとの釣合いがとれた電位、つまり電位ＶＤＤより低い電位に落ち着く（ビット線ＢＬ，／ＢＬの平衡状態）。
【０１６７】
図１３に、ビット線ＢＬ，／ＢＬが平衡状態に落ち着いたときの各種リーク電流Ｉｇａ，Ｉｏｆｆａを示す。ここで、データ保持ノードＮ１には「１」レベルが記憶されており、データ保持ノードＮ２には「０」レベルが記憶されているものとする。
【０１６８】
リーク電流Ｉｇａ，Ｉｏｆｆａはトランジスタの端子間の電位差に大きく依存しており、電位差が下がればリーク電流Ｉｇａ，Ｉｏｆｆａも減少する。ここで、図１３において、点線で示したリーク電流Ｉｇａ，Ｉｏｆｆａは、電位差がＶ１以下の箇所で生じるリーク電流である。したがって、電位差Ｖ１に起因して流れる実線で示したリーク電流よりも、当該Ｖ１より低い電位差に起因して流れる点線で示したリーク電流の方が、電流値は小さくなっている。
【０１６９】
以上の考察から、従来技術では、一のＳＲＡＭセルＳ１において、電位差Ｖ１に起因する４つのリーク電流が発生しているのに対し（図４参照）、本実施の形態では、リーク電流の発生箇所が一箇所増えるものの（一のＳＲＡＭセルＳ１において５つリーク電流が発生）、一のリーク電流を除いて他の４つのリーク電流は、Ｖ１より低い電位差に起因するリーク電流であることが分かる。
【０１７０】
よって、待機状態時における合計のリーク電流量を換算すると、本実施の形態に係るデータ記憶回路の方が小さく、従来技術の場合よりも待機状態時の消費電力を低減することができる。
【０１７１】
以上が、待機状態時にビット線ＢＬ，／ＢＬをＨｉ−Ｚ状態とすることにより、待機消費電力の低減を図った本実施の形態に係るデータ記憶回路の説明である。
【０１７２】
なお、上記の説明ではＳＲＡＭセルＳ１の場合について説明したが、マルチポートＳＲＡＭセルを含むデータ記憶回路に対しても適用することができる。つまり、待機状態時に、書き込みビット線および／または読み込みビット線をＨｉ−Ｚ状態にすることにより、待機消費電力の低減を図ることができる。
【０１７３】
このとき、書き込みドライバとして書き込みビット線にトライステイトバッファを採用しても良い。
【０１７４】
＜実施の形態４＞
図１４に本実施の形態に係るデータ記憶回路の構成を示す。
【０１７５】
本実施の形態に係るデータ記憶回路は、ＳＲＡＭセルＳ１と、ビット線ＢＬ，／ＢＬをプリチャージするプリチャージ回路と、ビット線ＢＬ，／ＢＬを前記プリチャージ電位Ｖ１より低い電位Ｖ２に設定する電位設定回路（図１４ではイコライズ回路を図示しており、以下イコライズ回路として説明を進める。）とを備えており、当該プリチャージ回路とイコライズ回路とは、動作モードとスリープモードとを有するモード信号ＭＤ、およびチップイネーブル信号ＣＥに基づいて制御されている。
【０１７６】
ここで、データ記憶回路には、マトリックス状に配置された複数のＳＲＡＭセルＳ１と、それぞれのＳＲＡＭセルＳ１を選択するための複数のワード線ＷＬと、複数のビット線ＢＬ，／ＢＬ等を備えているが、図１４では、クローズアップして一のＳＲＡＭセルＳ１とこれの周辺回路のみを図示している。
【０１７７】
以下、図１４を基に本実施の形態のデータ記憶回路の構成について具体的に説明する。
【０１７８】
＜回路構成＞
まず、ＳＲＡＭセルＳ１は、実施の形態１で説明したＳＲＡＭセルＳ１と同じ構成であるので、ここでの説明は省略する。
【０１７９】
また、プリチャージ回路においても、実施の形態１で説明したプリチャージ回路と同じ構成であるので、ここでの説明は省略する。
【０１８０】
ここで、プリチャージトランジスタＭＰ３，ＭＰ４の各ゲートにはプリチャージ信号ＳＰが入力されており、当該プリチャージ信号ＳＰによりビット線ＢＬ，／ＢＬのプリチャージが制御されている。
【０１８１】
次に、イコライズ回路は、Ｐ型のイコライズトランジスタＭＰ１０，ＭＰ１１と、固定電源ＶＤＤの電位Ｖ１よりも低い電位Ｖ２を発生する電圧源ＶＥとを備えている。
【０１８２】
具体的には、イコライズトランジスタＭＰ１０の一端はビット線ＢＬに接続されており、イコライズトランジスタＭＰ１０の他端は、イコライズトランジスタＭＰ１１の一端に接続されている。さらに、イコライズトランジスタＭＰ１１の他端はビット線／ＢＬに接続されている。
【０１８３】
ここで、イコライズトランジスタＭＰ１０，ＭＰ１１の各ゲートには、共通にイコライズ信号ＳＥが入力される。
【０１８４】
また、電圧源ＶＥの高電位側は、イコライズトランジスタＭＰ１０とＭＰ１１との間に存するノードＮ１０と接続されており、当該電圧源ＶＥの低電位側は接地へと接続されている。
【０１８５】
以上が、本実施の形態に係るデータ記憶回路の構成である。
【０１８６】
次に、図１４で示した本実施の形態に係るデータ記憶回路の動作について、図１５に示すタイミングチャートを用いて具体的に説明する。ここで、本実施の形態に係るデータ記憶回路は、実施の形態１と同様に、モード信号ＭＤに基づいた動作モードとスリープモードとを有している。
【０１８７】
なお、図１５では、動作モードにおけるタイミングチャートのみを図示している。
【０１８８】
＜回路動作＞
まず、データ記憶回路が動作モードの場合について説明する。
【０１８９】
イコライズ信号ＳＥおよびプリチャージ信号ＳＰは、チップイネーブル信号ＣＥに基づいて制御されている。
【０１９０】
つまり、ＳＲＡＭセルＳ１をアクセスしないとき、すなわちチップイネーブル信号ＣＥがディセーブル（図１５では「１」レベル）のとき（待機状態時）、イコライズ信号ＳＥは、チップイネーブル信号ＣＥが「１」レベルに変化後のクロック信号ＣＬＫの最初の立下がりを受けて（図１５では、時刻ｔ３において）、「０」レベルとなるように制御される。
【０１９１】
その後、図１５で示すように、チップイネーブル信号ＣＥが「１」レベルの期間、イコライズ信号ＳＥの「０」レベルを維持しても良く、また、図示していないが、チップイネーブル信号ＣＥが「１」レベルの期間のクロック信号の「０」レベルの期間に限り、イコライズ信号ＳＥを「０」レベルとなるように制御してもかまわない。
【０１９２】
よって、当該イコライズ信号ＳＥとして「０」レベルが入力されると、イコライズトランジスタＭＰ１０，ＭＰ１１は共にオン状態となり、ビット線ＢＬ，／ＢＬは、電圧源ＶＥにより電位Ｖ２に設定される。なお、このときプリチャージ信号ＳＰは「１」レベルであり、プリチャージトランジスタＭＰ３，ＭＰ４はオフ状態となっている。
【０１９３】
なお、データ記憶回路の待機状態には、ワード線ＷＬは「０」レベルに固定されている。
【０１９４】
これに対して、ＳＲＡＭセルＳ１をアクセスする場合、すなわちチップイネーブル信号ＣＥがイネーブル（図１５では、「０」レベル）のとき、プリチャージ信号ＳＰは、チップイネーブル信号ＣＥが「０」レベルに変化後のクロック信号ＣＬＫの最初の立下がり（つまり、図１５における時刻ｔ１でのクロック信号ＣＬＫの立下がり）を受けて、クロック信号ＣＬＫの「０」レベルの所定の期間（図１５では、時刻ｔ２までの期間）、「０」レベルとなるように制御される。
【０１９５】
なお、イコライズ信号ＳＥは、チップイネーブル信号ＣＥが「０」レベルに変化後のクロック信号ＣＬＫの最初の立下がり（つまり、図１５における時刻ｔ１でのクロック信号ＣＬＫの立下がり）に同期して、「１」レベルとなるように制御される。
【０１９６】
当該動作により、プリチャージ信号ＳＰとして「０」レベルが入力されると、プリチャージトランジスタＭＰ３，ＭＰ４は共にオン状態となり、ビット線ＢＬ，／ＢＬは、固定電源ＶＤＤにより電位Ｖ１にプリチャージされる。なお、イコライズ信号ＳＥとして「１」レベルが入力されている期間は、イコライズトランジスタＭＰ１０，ＭＰ１１はオフ状態となっている。
【０１９７】
さて次に、時刻ｔ２でのクロック信号ＣＬＫの立上りに同期してプリチャージ信号ＳＰが「１」レベルに変化すると、時刻ｔ３までの期間は、プリチャージ信号ＳＰは「１」レベル、イコライズ信号ＳＥは「１」レベルとなるように制御されており、他方で所定のワード線ＷＬが選択される。
【０１９８】
これにより、各トランジスタＭＰ３，ＭＰ４，ＭＰ１０，ＭＰ１１はオフ状態となり、所定のビット線ＢＬ，／ＢＬは、通常のデータの読み出し・書き込み動作が行われる。
【０１９９】
したがって、動作モードにおける、本実施の形態のデータ記憶回路では、ビット線ＢＬ，／ＢＬは、ＳＲＡＭセルＳ１に対するデータの読み出し・書き込みの動作の直前に、電位がＶ１となるように所定の期間プリチャージが実行され、当該ＳＲＡＭセルＳ１の待機状態時には、プリチャージ電位Ｖ１より低い電位Ｖ２となるように電位設定される。
【０２００】
次に、データ記憶回路がスリープモードの場合について説明する。
【０２０１】
スリープモードの時には、プリチャージ信号ＳＰは「１」レベルとし、イコライズ信号ＳＥは「０」レベルとする。これにより、イコライズトランジスタＭＰ１０，ＭＰ１１はオン状態となり、プリチャージトランジスタＭＰ３，ＭＰ４は共にオフ状態となる。
【０２０２】
したがって、データ記憶回路がスリープモードの場合には、イコライズ回路によるビット線ＢＬ，／ＢＬの電位は、電位Ｖ１より低い電位Ｖ２でイコライズされる。
【０２０３】
以上が、本実施の形態に係るデータ記憶回路の動作の説明である。
【０２０４】
上記のように、本実施の形態に係るデータ記憶回路では、待機状態時（動作モードにおけるＳＲＡＭに対する非アクセス時、およびスリープモード時）にビット線ＢＬ，／ＢＬに設定される電位が、プリチャージ電位Ｖ１よりも小さい電位Ｖ２であるので、以下に示す効果を得ることができる。
【０２０５】
図１６に、アクセストランジスタＭＮ３，ＭＮ４に流れる各種リーク電流Ｉｇａ，Ｉｏｆｆａを示す。ここで、データ保持ノードＮ１には「１」レベルが記憶されており、データ保持ノードＮ２には「０」レベルが記憶されているものとする。
【０２０６】
リーク電流Ｉｇａ，Ｉｏｆｆａはトランジスタの端子間の電位差に大きく依存しており、電位差が下がればリーク電流Ｉｇａ，Ｉｏｆｆａも減少する。ここで、図１６において、点線で示したリーク電流Ｉｇａ，Ｉｏｆｆａは、電位差がＶ１以下の箇所で生じるリーク電流である。したがって、電位差Ｖ１に起因して流れる実線で示したリーク電流よりも、当該電位差Ｖ１より低い電位差Ｖ２に起因して流れる点線で示したリーク電流の方が、電流値は小さくなっている。
【０２０７】
当該考察は、実施の形態３における考察と同様であることが分かる。よって、本実施の形態に係るデータ記憶回路の待機状態時における合計のリーク電流量は、従来技術の場合（図４参照）よりも小さくすることができ、待機消費電力を低減することができる。
【０２０８】
以上が、待機状態時にビット線ＢＬ，／ＢＬをプリチャージ電位Ｖ１より低い電位Ｖ２に設定することにより、待機消費電力の低減を図った本実施の形態に係るデータ記憶回路の説明である。
【０２０９】
なお、上記の説明ではＳＲＡＭセルＳ１の場合について説明したが、マルチポートＳＲＡＭセルを含むデータ記憶回路に対しても適用することができる。つまり、例えばイコライズ回路により待機状態時に、書き込みビット線および／または読み込みビット線をプリチャージ電位より低い電位Ｖ２に設定することにより、待機消費電力の低減を図ることができる。
【０２１０】
このとき、書き込みドライバとして書き込みビット線にトライステイトバッファを採用しても良い。
【０２１１】
また、待機状態時において、ビット線ＢＬ，／ＢＬをプリチャージ電位Ｖ１より低い電位Ｖ２に設定するに際し、イコライズ回路を用いず独立した回路により、ビット線ＢＬとビット線／ＢＬとを個別に、電位設定しても良いが、イコライズ回路を採用することにより、ビット線ＢＬとビット線／ＢＬとを等電位に設定させることができる。
【０２１２】
また、上記では、プリチャージ信号ＳＰおよびイコライズ信号ＳＥを、モード信号ＭＤとチップイネーブル信号ＣＥとに基づいて制御する場合について、説明したが、実施の形態２のように、クロック信号ＣＬＫに基づいて制御することができることは、言うまでもない。
【０２１３】
＜実施の形態５＞
本実施の形態に係るデータ記憶回路は、複数のメモリセルが集まることにより形成されたメモリセルブロックが、複数個集まることにより構成された回路の場合のものであり、モード信号とアドレス信号とに基づいて各メモリセルブロック毎に、当該メモリセルブロックに属するメモリセルのビット線をディスチャージ・Ｈｉ−Ｚ状態・低電圧等に制御することが特徴である。
【０２１４】
図１７に本実施の形態に係るデータ記憶回路の概略を示す。
【０２１５】
本実施の形態に係るデータ記憶回路は、１つのメモリセルブロックが複数のメモリセル（例えば、ＳＲＡＭやＣＡＭ）より形成される、４個のメモリセルブロックＭＢ１〜ＭＢ４、アドレスデコーダとワード線ドライブから構成されるＤＥＣ＆ＤＲＶ回路、およびセンスアンプとデータ入力部から構成されるＳＡ＆ＩＯ回路により構成されている。
【０２１６】
さて、動作モード状態である上記構成のデータ記憶回路において、所定のメモリセルにアクセスするアドレス信号が送出されると、当該アドレス信号により指定されるアドレスに対応するワード線が立上る。
【０２１７】
図１７に示したデータ記憶回路のように、４個のメモリセルブロックＭＢ１〜ＭＢ４をアドレス空間で分割している場合において、所定のアドレス信号が送出されると、当該４個のメモリセルブロックＭＢ１〜ＭＢ４のうち、当該アドレス信号により定められる１つのメモリセルブロックだけが動作する。
【０２１８】
例えば、上記のようにメモリセルブロックＭＢ１〜ＭＢ４が４個存在する場合には、アドレス信号の上位２ビットを用いてメモリセルブロックＭＢ１〜ＭＢ４の指定を行い、当該指定されたメモリセルブロックに対応するワード線が立上り、当該メモリセルブロックにおいて動作処理が行われる。
【０２１９】
他方、アドレス信号の上位２ビットにより指定されなかった、その他の３つのメモリセルブロックは動作処理を行わず、当該アドレス信号に基づいて、当該他の３つのメモリセルブロックに属するメモリセルのビット線のディスチャージ・Ｈｉ−Ｚ状態・低電圧等の制御を行う。
【０２２０】
つまり、各ビット線には、例えば実施の形態１で示した構成のディスチャージ回路が接続されており、上記アドレス信号に基づいて、当該ディスチャージ回路のオン・オフを制御する。なお、Ｈｉ−Ｚ状態や低電圧に設定する場合も、上記実施の形態の回路構成をとり、アドレス信号に基づいてイコライズ回路やプリチャージ回路を制御すれば、アドレス信号により指定されなかった、その他の３つのメモリセルブロックに属するメモリセルのビット線を、Ｈｉ−Ｚ状態・低電圧に設定することができる。
【０２２１】
また、スリープモード時においては、全メモリセルブロックＭＢ１〜ＭＢ４に属する、メモリセルに接続されているビット線を、ディスチャージ・Ｈｉ−Ｚ状態・低電圧に設定する。
【０２２２】
以上のように、動作モード時において本実施の形態に係るデータ記憶回路は、アドレス信号に基づいて、当該アドレス信号により指定されたメモリセルブロックは通常の動作処理を行い、指定されなかった他のメモリセルブロックについては、ビット線のディスチャージ等の制御を行うので、当該指定されなかった他のメモリセルブロックにおける待機状態時のリーク電流を低減することができる。
【０２２３】
また、スリープモード時においては、全メモリセルブロックＭＢ１〜ＭＢ４について、ビット線のディスチャージ等の制御を行うので、スリープモード時の全メモリセルブロックＭＢ１〜ＭＢ４における待機状態時のリーク電流を低減することができる。
【０２２４】
したがって、チップイネーブル信号ＣＥを用いたビット線のディスチャージ等の制御よりもより木目細やかな制御を行うことができ、データ記憶回路の低電力化を図ることができる。
【０２２５】
また、アドレス信号を用いてワード線の選択のみならず、ビット線の選択をも行うビット線分割方式のＳＲＡＭやＣＡＭにおいても、上記技術を適用することができ、選択されなかったビット線に対して、ディスチャージ・Ｈｉ−Ｚ状態・低電圧等の設定制御を行っても良い。これによっても同様に、リーク電流の低減を図ることができる。
【０２２６】
なお、本実施の形態における説明では、モード信号ＭＤによるモード設定可能なＳＲＡＭやＣＡＭの場合について言及したが、これに加えて、モード信号ＭＤによるモード設定を前提としないＳＲＡＭやＣＡＭの場合であっても良いことは言うまでもない。
【０２２７】
＜実施の形態６＞
図１８に本実施の形態に係るデータ記憶回路の構成を示す。
【０２２８】
本実施の形態に係るデータ記憶回路は、スタティク型の連想メモリ（以下、単にＣＡＭとする）セルＳ３と、マッチ線ＭＬをプリチャージするプリチャージ回路と、マッチ線ＭＬをディスチャージするディスチャージ回路とを備えており、当該プリチャージ回路およびディスチャージ回路は、動作モードとスリープモードとを有するモード信号ＭＤ、および検索用信号ＳＳに基づいて制御されている。
【０２２９】
ここで、データ記憶回路には、マトリックス状に配置された複数のＣＡＭセルＳ３と、それぞれのＣＡＭセルＳ３を選択するための複数のワード線ＷＬと、複数の書き込み・読み出し（Ｗ／Ｒ）用ビット線ＢＬ，／ＢＬと、複数の検索用ビット線ＳＢＬ，／ＳＢＬ等を備えているが、図１８では、クローズアップして一のＣＡＭセルＳ３とこれの周辺回路のみを図示している。
【０２３０】
以下、図１８を基に本実施の形態のデータ記憶回路の構成について具体的に説明する。
【０２３１】
＜回路構成＞
まず、ＣＡＭセルＳ３は、入出力部が相互に接続されている２つのインバータＩ１１，Ｉ１２と、４つのＮ型のアクセストランジスタＭＮ２０〜ＭＮ２３と、Ｎ型のプルダウントランジスタＭＮ２４とで構成されている。
【０２３２】
具体的に、インバータＩ１１の入力側のデータ保持ノードＮ２１は、Ｎ型のアクセストランジスタＭＮ２２を介してＷ／Ｒ用ビット線ＢＬに接続されており、他方、インバータＩ１１の出力側のデータ保持ノードＮ２２は、Ｎ型のアクセストランジスタＭＮ２３を介してＷ／Ｒ用ビット線／ＢＬに接続されている。
【０２３３】
ここで、アクセストランジスタＭＮ２２，ＭＮ２３のそれぞれのゲートには、ワード線ＷＬが共通に接続されている。
【０２３４】
また、データ保持ノードＮ２１は、Ｎ型のアクセストランジスタＭＮ２０のゲートに接続されており、データ保持ノードＮ２２は、Ｎ型のアクセストランジスタＭＮ２１のゲートに接続されている。
【０２３５】
ここで、アクセストランジスタＭＮ２０の一方端は、検索用ビット線ＳＢＬに接続されており、他方端は、アクセストランジスタＭＮ２１の一方端に接続されている。また、アクセストランジスタＭＮ２１の他方端は、検索用ビット線／ＳＢＬに接続されている。
【０２３６】
さらに、アクセストランジスタＭＮ２０，ＭＮ２１の間に存するノードＮ２３は、プルダウントランジスタＭＮ２４のゲートに接続されている。ここで、当該プルダウントランジスタＭＮ２４のソースは、接地に接続されており、ドレインはマッチ線ＭＬに接続されている。
【０２３７】
以上がＣＡＭセルＳ３の構成である。
【０２３８】
次に、プリチャージ回路とディスチャージ回路の構成について説明する。
【０２３９】
プリチャージ回路は、Ｐ型のプリチャージトランジスタＭＰ７と電位がＶ１である固定電源ＶＤＤとで構成されいる。具体的には、マッチ線ＭＬがプリチャージトランジスタＭＰ７を介して固定電源ＶＤＤに接続されている。
【０２４０】
ここで、プリチャージトランジスタＭＰ７のゲートにはプリチャージ信号ＳＰＭが入力されており、当該プリチャージ信号ＳＰＭにより、マッチ線ＭＬのプリチャージが制御されている。
【０２４１】
これに対して、ディスチャージ回路は、接地に接続されているＮ型のディスチャージトランジスタＭＮ２５，ＭＮ２６，ＭＮ２７で構成されいる。具体的には、検索用ビット線ＳＢＬの一端がディスチャージトランジスタＭＮ２５を介して接地に接続されており、また、検索用ビット線／ＳＢＬの一端がディスチャージトランジスタＭＮ２６を介して接地に接続されており、また、マッチ線ＭＬがディスチャージトランジスタＭＮ２７を介して接地に接続されている。
【０２４２】
ここで、ディスチャージトランジスタＭＮ２５，ＭＮ２６の各ゲートには、ディスチャージ信号ＳＤＳが入力されており、また、ディスチャージトランジスタＭＮ２７のゲートには、ディスチャージ信号ＳＤＭが入力されており、当該ディスチャージ信号ＳＤＳ，ＳＤＭにより、検索用ビット線ＳＢＬ，／ＳＢＬおよびマッチ線ＭＬのディスチャージが制御されている。
【０２４３】
以上が、プリチャージ回路およびディスチャージ回路の構成である。
【０２４４】
次に、図１８で示した本実施の形態に係るデータ記憶回路の動作について、図１９に示すタイミングチャートに基づいて、具体的に説明する。ここで、本実施の形態に係るデータ記憶回路は、実施の形態１と同様に、モード信号ＭＤに基づいた動作モードとスリープモードとを有している。
【０２４５】
なお、図１８では、動作モードにおけるタイミングチャートのみを図示している。
【０２４６】
＜回路動作＞
まず、データ記憶回路が動作モードである場合について説明する。
【０２４７】
ディスチャージ信号ＳＤＭ，ＳＤＳおよびプリチャージ信号ＳＰＭは、検索用信号ＳＳに基づいて制御されている。
【０２４８】
つまり、ＣＡＭセルＳ３において照合動作が行われないとき、すなわち検索用信号ＳＳがディセーブル（図１９では、「１」レベル）のとき（待機状態時）、ディスチャージ信号ＳＤＭ，ＳＤＳは、検索用信号ＳＳが「１」レベルに変化後のクロック信号ＣＬＫの最初の立下がりに同期して（図１９では、時刻ｔ１３において）、「１」レベルとなるように制御される。
【０２４９】
その後、図１９で示すように、検索用信号ＳＳが「１」レベルの期間、ディスチャージ信号ＳＤＭ，ＳＤＳの「１」レベルを維持しても良く、また、図示していないが、検索用信号ＳＳが「１」レベルの期間のクロック信号の「０」レベルの期間に限り、ディスチャージ信号ＳＤＭ，ＳＤＳを「１」レベルとなるように制御してもかまわない。
【０２５０】
よって、当該ディスチャージ信号ＳＤＭ，ＳＤＳとして「１」レベルが入力されると、ディスチャージトランジスタＭＮ２５，ＭＮ２６，ＭＮ２７は共にオン状態となり、検索用ビット線ＳＢＬ，／ＳＢＬおよびマッチ線ＭＬは、接地電位にディスチャージされる。
【０２５１】
なお、データ記憶回路の待機状態（検索用信号ＳＳがディセーブルのとき）には、ワード線ＷＬは「０」レベルに固定されている。また、当該検索用信号ＳＳがディセーブルのときは、Ｗ／Ｒ用ビット線ＢＬ，／ＢＬを介してＣＡＭセルＳ３に対し、データの書き込み・読み出しが行われる。
【０２５２】
これに対して、ＣＡＭセルＳ３において照合動作が行われるとき、すなわち検索用信号ＳＳがイネーブル（図１９では、「０」レベル）のとき、プリチャージ信号ＳＰＭは、検索用信号ＳＳが「０」レベルに変化後のクロック信号ＣＬＫの最初の立下がり（つまり、図１９における時刻ｔ１１でのクロック信号ＣＬＫの立下がり）を受けて、クロック信号ＣＬＫの「０」レベルの所定の期間（図１９では、時刻ｔ１２までの期間）、「０」レベルとなるように制御される。
【０２５３】
なお、ディスチャージ信号ＳＤＭは、検索用信号ＳＳが「０」レベルに変化後のクロック信号ＣＬＫの最初の立下がり（つまり、図１９における時刻ｔ１１でのクロック信号ＣＬＫの立下がり）を受けて、「０」レベルとなるように制御される。
【０２５４】
当該動作により、プリチャージ信号ＳＰＭとして「０」レベルが入力されると、プリチャージトランジスタＭＰ７は共にオン状態となり、マッチ線ＭＬは、固定電源ＶＤＤにより電位Ｖ１にプリチャージされる。なお、ディスチャージ信号ＳＤＭとして「０」レベルが入力されている期間は、ディスチャージトランジスタＭＮ２７はオフ状態となっている。以上が、実際の照合処理に先立ったマッチ線ＭＬのプリチャージ処理である。
【０２５５】
さて次に、時刻ｔ１２でのクロック信号ＣＬＫの立上りに同期してプリチャージ信号ＳＰＭが「１」レベルに変化すると、時刻ｔ１３までの期間は、プリチャージ信号ＳＰＭは「１」レベル、ディスチャージ信号ＳＤＭは「０」レベルとなるように制御されており、他方でプリチャージ信号ＳＤＳは、時刻ｔ１２〜ｔ１３までの期間、「０」レベルに変化する。
【０２５６】
これにより、各トランジスタＭＰ７，ＭＮ２５，ＭＮ２６，ＭＮ２７はオフ状態となり、所定の検索用ビット線ＳＢＬ，／ＳＢＬには、所定の期間、検索用信号が流される。つまり、どちらか一方の検索用ビット線ＳＢＬ，／ＳＢＬだけに「１」レベルの信号を流す。
【０２５７】
なお、検索処理以外の状態では、検索用ビット線ＳＢＬ，／ＳＢＬはともに「０」レベルにディスチャージされている。つまり、当該状態時にはノードＮ２３は「０」レベルとなっており、プルダウントランジスタＭＮ２４はオフ状態となっている。
【０２５８】
したがって、動作モードにおいて、本実施の形態のデータ記憶回路では、マッチ線ＭＬは、ＣＡＭセルＳ３に対する照合処理の直前に、電位がＶ１となるように所定の期間プリチャージが実行され、当該ＣＡＭセルＳ３の待機状態時には、電位が接地電位（０Ｖ）となるようにディスチャージが実行される。
【０２５９】
そして、時刻ｔ１２以降の所定の期間の間に、プルダウントランジスタＭＮ２４のオン・オフを利用したマッチ線ＭＬの電位の変化により、マッチ・アンマッチの照合結果を当該マッチ線ＭＬに出力する。
【０２６０】
次に、データ記憶回路がスリープモードの場合について説明する。
【０２６１】
スリープモードの時には、プリチャージ信号ＳＰＭ、ディスチャージ信号ＳＤＭ，ＳＤＳともに、「１」レベルとする。これにより、ディスチャージトランジスタＭＮ２５，ＭＮ２６，ＭＮ２７はオン状態となり、プリチャージトランジスタＭＰ７は共にオフ状態となる。
【０２６２】
したがって、データ記憶回路がスリープモードの場合には、ディスチャージ回路による検索用ビット線ＳＢＬ，／ＳＢＬおよびマッチ線ＭＬのディスチャージが実行され、当該ビット線ＳＢＬ，／ＳＢＬおよびマッチ線ＭＬは接地電位に設定される。
【０２６３】
以上が、本実施の形態に係るデータ記憶回路の動作の説明である。
【０２６４】
さて、図１９に示すタイミングチャートに従う、プリチャージ信号ＳＰＭおよびディスチャージ信号ＳＤＭ，ＳＤＳを生成するためには、例えば図２０に示すような信号生成回路が必要である。
【０２６５】
図２０に示す信号生成回路から分かるように、プリチャージ信号ＳＰＭおよびディスチャージ信号ＳＤＭ，ＳＤＳは、検索用信号ＳＳおよびクロック信号ＣＬＫに基づいて生成されている。以下、当該信号生成回路の構成および動作について説明する。
【０２６６】
＜信号生成回路の構成＞
図２０から分かるように、信号生成回路は、１つのフリップフロップ回路Ｆ１０と、１つの遅延回路ＤＬ１０と、２つのＮＡＮＤゲートＧ１０，Ｇ１１と、１つのＯＲゲートＧ２０と、１つのインバータＩ２０とから構成されている。ここで、遅延回路ＤＬ１０は、Δｔの時間遅延を有する回路である。
【０２６７】
フリップフロップ回路Ｆ１０のＤ端子には、検索用信号ＳＳが入力されており、フリップフロップ回路Ｆ１０のＴ端子には、反転したクロック信号ＣＬＫが入力されている。
【０２６８】
また、フリップフロップ回路Ｆ１０のＱ２端子（Ｑ２端子からはＱ１端子の反転信号が出力される。つまり、クロック信号ＣＬＫに同期してＤ端子に取り込まれる検索用信号ＳＳの反転信号が出力される。）は、ノードＮ５０を介して、ＮＡＮＤゲートＧ１０の一方の入力部に接続され、他方で遅延回路ＤＬ１０の入力部に接続されている。なお、遅延回路ＤＬ１０の出力部は、ＮＡＮＤゲートＧ１０の他方の入力部に接続されており、当該ＮＡＮＤゲートＧ１０の出力部からディスチャージ信号ＳＤＭが出力される。
【０２６９】
また、ＮＡＮＤゲートＧ１０の出力部は、ノードＮ５１で分岐して、ＯＲゲートＧ２０の一方の入力部に接続されており、当該ＯＲゲートＧ２０の他方の入力部には、ノードＮ５２で分岐したクロック信号ＣＬＫが入力されている。なお、当該ＯＲゲートＧ２０からは、プリチャージ信号ＳＰＭが出力される。
【０２７０】
さらに、ＮＡＮＤゲートＧ１０の出力部は、ノードＮ５３で分岐し、インバータＩ２０を介して、ＮＡＮＤゲートＧ１１の一方の入力部に接続されており、当該ＮＡＮＤゲートＧ１１の他方の入力部には、ノードＮ５２，Ｎ５４で分岐したクロック信号ＣＬＫが入力されている。なお、当該ＮＡＮＤゲートＧ１１からは、ディスチャージ信号ＳＤＳが出力される。
【０２７１】
＜信号生成回路の動作＞
次に、図２０のように構成された信号生成回路の動作について、図１９に示したタイミングチャートに基いて説明する。ここで、フリップフロップ回路Ｆ１０は、クロック信号ＣＬＫの立下がりのタイミングで検索用信号ＳＳを取り込むこととする。また、遅延回路ＤＬ１０による遅延時間をΔｔとして、その他の回路の遅延時間は無いものとする。
【０２７２】
フリップフロップ回路Ｆ１０のＤ端子は、時刻ｔ１１におけるクロック信号ＣＬＫの立下がりに同期して、「０」レベルの検索用信号ＳＳを取り込み、次のクロック信号ＣＬＫの立下がり信号が入力されてくるまで、当該「０」レベルの信号を保持し、Ｑ２端子から「１」レベルの信号が出力される。
【０２７３】
また、時刻ｔ１３におけるクロック信号ＣＬＫの立下がりに同期して、「１」レベルの検索用信号ＳＳを取り込み、次のクロック信号ＣＬＫの立下がり信号が入力されてくるまで、当該「１」レベルの信号を保持し、Ｑ２端子から「０」レベルの信号が出力される。
【０２７４】
なお、本実施の形態に係るデータ記憶回路では、検索用信号ＳＳの「０」レベルの期間内に検索処理が実行され、「１」レベルの期間内には検索処理は実行されず、待機状態となる。
【０２７５】
したがって、図１９に示すクロック信号ＣＬＫと検索用信号ＳＳを参照して、フリップフロップ回路Ｆ１０のＱ２端子は、時刻ｔ１１〜ｔ１３までは「１」レベルの信号を出力し、時刻ｔ１３以降には「０」レベルの信号が出力される。
【０２７６】
また、遅延回路ＤＬ１０はΔｔの時間遅延を有しているので、当該遅延回路ＤＬ１０の出力部は、時刻ｔ１１＋Δｔ〜ｔ１３＋Δｔまでは「１」レベルの信号を出力し、ｔ１３＋Δｔ以降には「０」レベルの信号を出力する。
【０２７７】
よって、図２０に示す信号生成回路により、図１９に示すように、ＮＡＮＤゲートＧ１０の出力部から出力されるディスチャージ信号ＳＤＭは、時刻ｔ１１＋Δｔ〜ｔ１３の期間「０」レベルとなり、時刻ｔ１３以降は「１」レベルとなる。
【０２７８】
また、ディスチャージ信号ＳＤＭとクロック信号ＣＬＫとのＯＲ出力であるプリチャージ信号ＳＰＭは、時刻ｔ１１＋Δｔ〜ｔ１２の期間「０」レベルとなり、時刻ｔ１２以降は「１」レベルとなる。
【０２７９】
さらに、ディスチャージ信号ＳＤＭの反転信号とクロック信号ＣＬＫとのＮＡＮＤ出力であるディスチャージ信号ＳＤＳは、時刻ｔ１２〜ｔ１３の期間「０」レベルとなり、時刻ｔ１３以降は「１」レベルとなる。
【０２８０】
以上が、信号生成回路の説明である。
【０２８１】
このように、本実施の形態に係るデータ記憶回路（つまり、モード信号ＭＤおよび検索用信号ＳＳに基づいて制御される、マッチ線のプリチャージ・ディスチャージ回路）では、照合動作以外の状態において、ディスチャージトランジスタＭＮ２７により、マッチ線ＭＬをディスチャージすることにより、以下に示す効果を有する。
【０２８２】
つまり、上記照合動作以外の状態では、検索用ビット線ＳＢＬ，／ＳＢＬは「０」レベルにディスチャージされており、データ保持ノードＮ２１またはＮ２２には、「０」または「１」のデータが記憶されている（図１８では、データ保持ノードＮ２１に「１」のデータが記憶されている）。
【０２８３】
したがって、アクセストランジスタＭＮ２０またはＭＮ２１がオン状態となる（図１８では、アクセストランジスタＭＮ２０がオン状態となる）となり、ノードＮ２３は「０」レベルとなり、プルダウントランジスタＭＮ２４はオフ状態となる。
【０２８４】
この状態において、従来のＣＡＭセルのように、プリチャージトランジスタＭＰ７によりマッチ線ＭＬがプリチャージされるすると、プルダウントランジスタＭＮ２４において、サブスレッショルド電流およびゲートリーク電流が流れ、待機電力が増大する。
【０２８５】
そこで、本実施の形態のようにディスチャージトランジスタＭＮ２７を設け、照合動作以外の状態（つまり、動作モードにおける非照合動作状態およびスリープモード状態）には、マッチ線ＭＬがディスチャージされるように、モード信号ＭＤ、検査用信号ＳＳに基づいた、プリチャージ信号ＳＰＭとディスチャージ信号ＳＤＭにより、プリチャージトランジスタＭＰ７およびディスチャージトランジスタＭＮ２７を所定のタイミングで制御する。
【０２８６】
これにより、照合動作以外の状態には、マッチ線ＭＬは「０」レベルに設定されるので、プルダウントランジスタＭＮ２４におけるサブスレッショルド電流およびゲートリーク電流が発生することも無く、当該状態時の消費電力を低減することができる。
【０２８７】
なお、上記では、照合動作以外の状態において、マッチ線ＭＬをディスチャージする場合について説明したが、上記実施の形態と適用し、マッチ線ＭＬをＨｉ−Ｚ状態・低電圧状態に設定しても、同様な効果を得ることができる。
【０２８８】
また、本実施の形態における説明では、モード信号ＭＤによるモード設定可能なＣＡＭの場合について言及したが、これに加えて、モード信号ＭＤによるモード設定を前提としないＣＡＭの場合であっても良いことは言うまでもない。
【０２８９】
【発明の効果】
本発明の請求項１に記載のデータ記憶回路は、データを記憶する複数のメモリセルと、当該データの転送を担う複数のビット線とを有しており、モード信号に基づいた動作モードとスリープモードとを有するデータ記憶回路において、前記ビット線を第一の電位でプリチャージするプリチャージ回路と、前記ビット線を前記第一の電位よりも低い第二の電位に設定する電位設定回路とを備えており、前記動作モード時において、チップイネーブル信号がイネーブルを示すときには、前記プリチャージ回路により、前記メモリセルへのデータの書き込みまたは読み出しに先立って、前記ビット線を前記第一の電位にプリチャージし、前記動作モード時において、当該チップイネーブル信号がディセーブルを示すとき、および前記スリープモード時には、前記電位設定回路により、前記ビット線を前記第二の電位に設定するので、待機状態時における当該データ記憶回路の待機消費電力の低減を図ることができる。また、前記メモリセルへのデータの書き込みまたは読み出しに先立って前記ビット線を第二の電位に設定した場合には、メモリセルへのドライブトランジスタとして、ＰＭＯＳが必要となる。しかしＰＭＯＳはＮＭＯＳに比べて電流駆動力が小さいため、アクセスタイムが長くなるという問題が生ずる。仮に、アクセスタイムを維持するためにＰＭＯＳサイズを大きくすると、メモリセル面積が増え、データ記憶回路全体の面積が増大してしまう。そこで、動作時に前記ビット線のプリチャージを行い、待機状態時には当該ビット線を第二の電位に設定することにより、ドライブトランジスタとしてＮＭＯＳトランジスタを採用することができるので、待機消費電力の低減を図ると共に、データ記憶回路の動作速度を維持することができる。
【０２９０】
本発明の請求項２に記載のデータ記憶回路は、データを記憶する複数のマルチポートメモリセルと、当該データの転送を担う複数の読み出しビット線と、複数の書き込みビット線とを有するデータ記憶回路において、クロック信号に基づく制御の下、前記読み出しビット線を第一の電位でプリチャージするプリチャージ回路と、前記クロック信号に基づく制御の下、前記書き込みビット線を前記第一の電位よりも低い第二の電位に設定する電位設定回路とを備えているので、簡易な回路設計により、マルチポートメモリセルを備えるデータ記憶回路の待機消費電力の低減を図ることができる。
【０２９１】
本発明の請求項３に記載のデータ記憶回路は、データを記憶する複数のメモリセルにより構成される、複数のメモリセルブロックと、当該データの転送を担う複数のビット線とを有するデータ記憶回路において、前記ビット線を第一の電位でプリチャージするプリチャージ回路と、前記ビット線を前記第一の電位よりも低い第二の電位に設定する電位設定回路とを、備えており、前記プリチャージ回路により、前記メモリセルへのデータの書き込みまたは読み出しに先立って、アドレス信号により指定される前記メモリセルブロックに接続されている前記ビット線を前記第一の電位にプリチャージし、前記アドレス信号により指定されない前記メモリセルブロックに接続されている前記ビット線を、前記電位設定回路により前記第二の電位に設定するので、チップイネーブル信号を用いた制御よりも細やかな制御が可能となり、メモリセルで生じるリーク電流の低減を図ることができる。したがって、同様に低消費電力なデータ記憶回路を提供することができる。
【０２９２】
本発明の請求項４に記載のデータ記憶回路は、検索用信号により記憶されているデータの照合が行われる複数の連想メモリセルと、前記照合結果が出力される複数のマッチ線とを有するデータ記憶回路において、前記マッチ線を第一の電位でプリチャージするプリチャージ回路と、前記マッチ線を前記第一の電位よりも低い第二の電位に設定する電位設定回路とを、備えており、前記検索用信号がイネーブルを示すときには、前記プリチャージ回路により、前記連想メモリセルに記憶されているデータの前記照合に先立って、前記マッチ線を前記第一の電位にプリチャージし、当該検索用信号がディセーブルを示すとき、前記電位設定回路により、前記マッチ線を前記第二の電位に設定するので、動作モードにおける非検索処理状態における、連想メモリを構成するプルダウントランジスタとマッチ線との間で生じるリーク電流の低減を図ることができ、データ記憶回路の低消費電力化を図ることができる。
【０２９３】
本発明の請求項１０に記載のデータ記憶回路は、データを記憶する複数のメモリセルと、当該データの転送を担う複数のビット線とを有しており、モード信号に基づいた動作モードとスリープモードとを有するデータ記憶回路において、前記ビット線を所定の電位でプリチャージするプリチャージ回路を備えており、前記動作モード時において、チップイネーブル信号がイネーブルを示すときには、前記プリチャージ回路により、前記メモリセルへのデータの書き込みまたは読み出しに先立って、前記ビット線を前記所定の電位にプリチャージし、前記動作モード時において当該チップイネーブル信号がディセーブルを示すとき、および前記スリープモード時には、前記プリチャージ回路による前記ビット線のプリチャージを止め、前記ビット線をフローティング状態にするので、本請求項に係るデータ記憶回路では、請求項１に係るデータ記憶回路のように電位設定回路を有さないので、簡易な回路設計により、当該データ記憶回路の待機消費電力の低減を図ることができる。また、メモリセルのアクセス時、待機状態時の変化に応じてビット線のプリチャージおよびフローティング状態を制御するので、木目の細かい制御によりデータ記憶回路の待機消費電力の低減を図ることができる。
【０２９４】
本発明の請求項１２に記載のデータ記憶回路は、データを記憶する複数のメモリセルにより構成される、複数のメモリセルブロックと、当該データの転送を担う複数のビット線とを有するデータ記憶回路において、前記ビット線を第一の電位でプリチャージするプリチャージ回路を、備えており、前記プリチャージ回路により、前記メモリセルへのデータの書き込みまたは読み出しに先立って、アドレス信号により指定される前記メモリセルブロックに接続されている前記ビット線を前記第一の電位にプリチャージし、前記アドレス信号により指定されない前記メモリセルブロックに接続されている前記ビット線に対しては、前記プリチャージ回路による前記ビット線のプリチャージを行わずフローティング状態にするので、本請求項に係るデータ記憶回路では、請求項３に係るデータ記憶回路のように電位設定回路を有さないので、簡易な回路設計により、当該データ記憶回路の待機消費電力の低減を図ることができる。また、チップイネーブル信号を用いた制御よりも細やかな制御が可能となる。
【０２９５】
本発明の請求項１３に記載のデータ記憶回路は、検索用信号により記憶されているデータの照合が行われる複数の連想メモリセルと、前記照合結果が出力される複数のマッチ線とを有するデータ記憶回路において、前記マッチ線を第一の電位でプリチャージするプリチャージ回路を、備えており、前記検索用信号がイネーブルを示すときには、前記プリチャージ回路により、前記連想メモリセルに記憶されているデータの前記照合に先立って、前記マッチ線を前記第一の電位にプリチャージし、当該検索用信号がディセーブルを示すとき、前記プリチャージ回路による前記マッチ線のプリチャージを止め、前記マッチ線をフローティング状態にするので、本請求項に係るデータ記憶回路では、請求項４に係るデータ記憶回路のように電位設定回路を有さないので、簡易な回路設計により、当該データ記憶回路の待機消費電力の低減を図ることができる。
【図面の簡単な説明】
【図１】実施の形態１に係るデータ記憶回路の構成を示す回路図である。
【図２】実施の形態１に係るデータ記憶回路の動作タイミングを示す図である。
【図３】実施の形態１に係る信号生成回路の構成を示す図である。
【図４】従来の技術に係るデータ記憶回路の待機状態時における各リーク電流の様子を示す図である。
【図５】実施の形態１に係るデータ記憶回路の待機状態時における各リーク電流の様子を示す図である。
【図６】実施の形態２に係るデータ記憶回路の構成を示す回路図である。
【図７】実施の形態２に係るデータ記憶回路の動作タイミングを示す図である。
【図８】実施の形態２に係るデータ記憶回路の他の構成例を示す回路図である。
【図９】実施の形態３に係るデータ記憶回路の構成を示す回路図である。
【図１０】実施の形態３に係るデータ記憶回路の第一の動作タイミングを示す図である。
【図１１】実施の形態３に係るデータ記憶回路の第二の動作タイミングを示す図である。
【図１２】実施の形態３に係るデータ記憶回路の第三の動作タイミングを示す図である。
【図１３】実施の形態３に係るデータ記憶回路の待機状態時における各リーク電流の様子を示す図である。
【図１４】実施の形態４に係るデータ記憶回路の構成を示す回路図である。
【図１５】実施の形態４に係るデータ記憶回路の動作タイミングを示す図である。
【図１６】実施の形態４に係るデータ記憶回路の待機状態時における各リーク電流の様子を示す図である。
【図１７】実施の形態５に係るデータ記憶回路の構成を示すブロック図である。
【図１８】実施の形態６に係るデータ記憶回路の構成を示す回路図である。
【図１９】実施の形態６に係るデータ記憶回路の動作タイミングを示す図である。
【図２０】実施の形態６に係る信号生成回路の構成を示す図である。
【符号の説明】
ＢＬ，／ＢＬ ビット線、Ｃ１ ＣＭＯＳインバータ、Ｃ２ ＣＭＯＳインバータ、ＣＥ チップイネーブル信号、ＣＬＫ クロック信号、ＤＬ１，ＤＬ２ ，ＤＬ１０遅延回路、Ｆ１，Ｆ１０ フリップフロップ回路、Ｇ１〜Ｇ４，Ｇ１０，Ｇ１１ ＮＡＮＤゲート、Ｇ５ ＮＯＲゲート、Ｇ２０ ＯＲゲート、Ｉ１，Ｉ２，Ｉ１１，Ｉ１２，Ｉ２０ インバータ、Ｉｇａ ゲートリーク電流、Ｉｏｆｆａ サブスレッショルド電流、ＭＰ１，ＭＰ２ Ｐ型の負荷トランジスタ、ＭＢ１〜ＭＢ４ メモリセルブロック、ＭＬ マッチ線、ＭＰ３，ＭＰ４，ＭＰ７ Ｐ型のプリチャージトランジスタ、ＭＰ１０，ＭＰ１１ Ｐ型のイコライズトランジスタ、ＭＮ１，ＭＮ２，ＭＮ１１，ＭＮ１２ Ｎ型の駆動トランジスタ、ＭＮ３，ＭＮ４、ＭＮ７〜ＭＮ１０，ＭＮ２０〜ＭＮ２３ Ｎ型のアクセストランジスタ、ＭＮ５，ＭＮ６，ＭＮ２５〜ＭＮ２７ Ｎ型のディスチャージトランジスタ、ＭＮ２４ Ｎ型のプルダウントランジスタ、Ｎ１，Ｎ２，Ｎ１１，Ｎ１２，Ｎ２１，Ｎ２２ データ保持ノード、Ｎ１０，Ｎ５０〜Ｎ５４ ノード、ＲＢＬ，／ＲＢＬ 読み出しビット線、ＲＥ 読み出しイネーブル信号、ＲＷＬ 読み出しワード線、Ｓ１ ＳＲＡＭセル、Ｓ２ ２ポートＳＲＡＭセル、Ｓ３ ＣＡＭセル、ＳＢＬ，／ＳＢＬ 検索用ビット線、ＳＤ，ＳＤＳ ディスチャージ信号、ＳＰ，ＳＰＭ プリチャージ信号、ＳＳ 検索用信号、ＶＤＤ 固定電源、ＶＥ 電圧源、ＷＬ ワード線、ＷＢＬ，／ＷＢＬ 書き込みビット線、ＷＥ 書き込みイネーブル信号、ＷＷＬ 書き込みワード線。
Claims (14)
- データを記憶する複数のメモリセルと、当該データの転送を担う複数のビット線とを有しており、モード信号に基づいた動作モードとスリープモードとを有するデータ記憶回路において、
前記ビット線を第一の電位でプリチャージするプリチャージ回路と、
前記ビット線を前記第一の電位よりも低い第二の電位に設定する電位設定回路とを、備えており、
前記動作モード時において、チップイネーブル信号がイネーブルを示すときには、前記プリチャージ回路により、前記メモリセルへのデータの書き込みまたは読み出しに先立って、前記ビット線を前記第一の電位にプリチャージし、前記動作モード時において、当該チップイネーブル信号がディセーブルを示すとき、および前記スリープモード時には、前記電位設定回路により、前記ビット線を前記第二の電位に設定する、
ことを特徴とするデータ記憶回路。 - データを記憶する複数のマルチポートメモリセルと、当該データの転送を担う複数の読み出しビット線と、複数の書き込みビット線とを有するデータ記憶回路において、
クロック信号に基づく制御の下、前記読み出しビット線を第一の電位でプリチャージするプリチャージ回路と、
前記クロック信号に基づく制御の下、前記書き込みビット線を前記第一の電位よりも低い第二の電位に設定する電位設定回路とを、
備えていることを特徴とするデータ記憶回路。 - データを記憶する複数のメモリセルにより構成される、複数のメモリセルブロックと、当該データの転送を担う複数のビット線とを有するデータ記憶回路において、
前記ビット線を第一の電位でプリチャージするプリチャージ回路と、
前記ビット線を前記第一の電位よりも低い第二の電位に設定する電位設定回路とを、備えており、
前記プリチャージ回路により、前記メモリセルへのデータの書き込みまたは読み出しに先立って、アドレス信号により指定される前記メモリセルブロックに接続されている前記ビット線を前記第一の電位にプリチャージし、前記アドレス信号により指定されない前記メモリセルブロックに接続されている前記ビット線を、前記電位設定回路により前記第二の電位に設定する、
ことを特徴とするデータ記憶回路。 - 検索用信号により記憶されているデータの照合が行われる複数の連想メモリセルと、前記照合結果が出力される複数のマッチ線とを有するデータ記憶回路において、
前記マッチ線を第一の電位でプリチャージするプリチャージ回路と、
前記マッチ線を前記第一の電位よりも低い第二の電位に設定する電位設定回路とを、備えており、
前記検索用信号がイネーブルを示すときには、前記プリチャージ回路により、前記連想メモリセルに記憶されているデータの前記照合に先立って、前記マッチ線を前記第一の電位にプリチャージし、当該検索用信号がディセーブルを示すとき、前記電位設定回路により、前記マッチ線を前記第二の電位に設定する、
ことを特徴とするデータ記憶回路。 - 前記ビット線は、読み出しビット線と書き込みビット線とから構成されており、
前記プリチャージ回路は、前記読み出しビット線をプリチャージしており、
前記電位設定回路は、前記読み出しビット線および前記書き込みビット線を前記第二の電位に設定している、
ことを特徴とする請求項１に記載のデータ記憶回路。 - 前記メモリセルは、ビット線分割方式のメモリセルであり、
前記アドレス信号によって選択されなかった前記ビット線に対して、前記プリチャージ回路および電位設定回路による前記電位設定を実行する、
ことを特徴とする請求項３に記載のデータ記憶回路。 - 前記電位設定回路は、前記ビット線を接地電位にディスチャージするディスチャージ回路である、
ことを特徴とする請求項１、２、３、５または請求項６に記載のデータ記憶回路。 - 前記電位設定回路は、前記マッチ線を接地電位にディスチャージするディスチャージ回路である、
ことを特徴とする請求項４に記載のデータ記憶回路。 - 前記メモリセルには、少なくとも一対以上のビット線が接続されており
前記電位設定回路は、前記対のビット線の電位を同電位にするイコライズ回路である、
ことを特徴とする請求項１、２または請求項５に記載のデータ記憶回路。 - データを記憶する複数のメモリセルと、当該データの転送を担う複数のビット線とを有しており、モード信号に基づいた動作モードとスリープモードとを有するデータ記憶回路において、
前記ビット線を所定の電位でプリチャージするプリチャージ回路を、
備えており、
前記動作モード時において、チップイネーブル信号がイネーブルを示すときには、前記プリチャージ回路により、前記メモリセルへのデータの書き込みまたは読み出しに先立って、前記ビット線を前記所定の電位にプリチャージし、前記動作モード時において当該チップイネーブル信号がディセーブルを示すとき、および前記スリープモード時には、前記プリチャージ回路による前記ビット線のプリチャージを止め、前記ビット線をフローティング状態にする、
ことを特徴とするデータ記憶回路。 - 前記プリチャージ回路は、
前記動作モード時において前記チップイネーブル信号がイネーブルを示すときにおける、クロック信号の「０」レベルの所定の期間に、前記ビット線をプリチャージする、
ことを特徴とする請求項１または請求項１０に記載のデータ記憶回路。 - データを記憶する複数のメモリセルにより構成される、複数のメモリセルブロックと、当該データの転送を担う複数のビット線とを有するデータ記憶回路において、
前記ビット線を第一の電位でプリチャージするプリチャージ回路を、
備えており、
前記プリチャージ回路により、前記メモリセルへのデータの書き込みまたは読み出しに先立って、アドレス信号により指定される前記メモリセルブロックに接続されている前記ビット線を前記第一の電位にプリチャージし、前記アドレス信号により指定されない前記メモリセルブロックに接続されている前記ビット線に対しては、前記プリチャージ回路による前記ビット線のプリチャージを行わずフローティング状態にする、
ことを特徴とするデータ記憶回路。 - 検索用信号により記憶されているデータの照合が行われる複数の連想メモリセルと、前記照合結果が出力される複数のマッチ線とを有するデータ記憶回路において、
前記マッチ線を第一の電位でプリチャージするプリチャージ回路を、
備えており、
前記検索用信号がイネーブルを示すときには、前記プリチャージ回路により、前記連想メモリセルに記憶されているデータの前記照合に先立って、前記マッチ線を前記第一の電位にプリチャージし、当該検索用信号がディセーブルを示すとき、前記プリチャージ回路による前記マッチ線のプリチャージを止め、前記マッチ線をフローティング状態にする、
ことを特徴とするデータ記憶回路。 - 前記メモリセルは、ビット線分割方式のメモリセルであり、
前記アドレス信号によって選択されなかった前記ビット線に対して、前記プリチャージ回路によるプリチャージを止め、当該ビット線をフローティング状態にする、
ことを特徴とする請求項１２に記載のデータ記憶回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003154519A JP2004355760A (ja) | 2003-05-30 | 2003-05-30 | データ記憶回路 |
| US10/739,090 US7345936B2 (en) | 2003-05-30 | 2003-12-19 | Data storage circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003154519A JP2004355760A (ja) | 2003-05-30 | 2003-05-30 | データ記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004355760A true JP2004355760A (ja) | 2004-12-16 |
Family
ID=33447858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003154519A Pending JP2004355760A (ja) | 2003-05-30 | 2003-05-30 | データ記憶回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7345936B2 (ja) |
| JP (1) | JP2004355760A (ja) |
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Also Published As
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| US20040243758A1 (en) | 2004-12-02 |
| US7345936B2 (en) | 2008-03-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060425 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090327 |
|
| A131 | Notification of reasons for refusal |
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|
| A02 | Decision of refusal |
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