JP2004361111A - 半導体試験装置および半導体集積回路の試験方法 - Google Patents
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Abstract
【課題】被試験半導体集積回路のピンの総和が、半導体試験装置の搭載ピン数を上回る場合に、半導体集積回路の試験が困難である。
【解決手段】半導体試験装置１のピンエレクトロニクス２ａ〜２ｄと半導体集積回路２０〜２３との間の試験信号および応答信号の授受を行う中間回路２５を有し、中間回路２５は、ピンエレクトロニクス２ａ〜２ｄからの試験信号を分配し、半導体集積回路２０〜２３の入力端子に出力する第一のバッファ分岐手段と、半導体集積回路２０〜２３の出力端子からの応答信号を順次切替え、応答信号をピンエレクトロニクス２ａ〜２ｄへ出力する第一の切替手段とを有し、ピンエレクトロニクス２ａ〜２ｄの出力信号または半導体試験装置１が有する制御バスの信号を用いて、第一の切替手段を制御する半導体試験装置。
【選択図】 図１
【解決手段】半導体試験装置１のピンエレクトロニクス２ａ〜２ｄと半導体集積回路２０〜２３との間の試験信号および応答信号の授受を行う中間回路２５を有し、中間回路２５は、ピンエレクトロニクス２ａ〜２ｄからの試験信号を分配し、半導体集積回路２０〜２３の入力端子に出力する第一のバッファ分岐手段と、半導体集積回路２０〜２３の出力端子からの応答信号を順次切替え、応答信号をピンエレクトロニクス２ａ〜２ｄへ出力する第一の切替手段とを有し、ピンエレクトロニクス２ａ〜２ｄの出力信号または半導体試験装置１が有する制御バスの信号を用いて、第一の切替手段を制御する半導体試験装置。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、試験対象である半導体集積回路の試験方法および半導体試験装置に関する。例えば、１つまたは複数の半導体集積回路のピン数（端子数）の総和が半導体試験装置のピン数（チャネル数）を上回る場合でも、試験可能な半導体集積回路の試験方法、および半導体試験装置に関する。また、複数の半導体集積回路の一括試験に適した半導体集積回路の試験方法、および半導体試験装置に関する。
【０００２】
【従来の技術】
半導体集積回路の電気的な動作試験は、一般に半導体試験装置を用いて試験を行う。
【０００３】
図１９は、従来の半導体試験装置と試験対象である半導体集積回路（以下、ＤＵＴと記す）との接続関係を示す。
【０００４】
半導体試験装置１００は、半導体試験装置１００のピンエレクトロニクス１０１の１ピン（１個）とＤＵＴの１ピン１１５を電気的に接続して、ＤＵＴ１１２の試験を実施する。例えば、２５６ピンを有するＤＵＴを試験する半導体試験装置は、２５６個のピンエレクトロニクス１０１を搭載している。図１９では、ＤＵＴ１１２を１個のみ図示しているが、試験時間の短縮を図り、複数のＤＵＴを同時に試験する場合もある。
【０００５】
従来の半導体試験装置では、試験対象となるＤＵＴのピンの総数が半導体試験装置のピン数を上回る場合、その半導体試験装置では試験することができないという問題があった。また、現状試験を実施しているＤＵＴの個数よりも多くのＤＵＴを一括して試験しようとした場合、半導体試験装置のピン数の制限を受けてしまう問題があった。このため、半導体装置の製造コストを低減することができないという問題があった。
【０００６】
特許文献１には、半導体試験装置とＤＵＴの間に切替スイッチを設ける半導体試験装置が開示されている。具体的には、この切替スイッチが、半導体試験装置内のＣＰＵからの切替信号に基づき、ドライバまたはコンパレータと、ＤＵＴの各ピンの接続を順次切替えながら試験を行うことが開示されている。このため、ＤＵＴのピン数が半導体試験装置のピン数を上回っても試験を行うことができる。
【０００７】
【特許文献１】
特開平１０−２６６５５号公報（第２図、第７図）
【０００８】
【発明が解決しようとする課題】
しかし、特許文献１記載の技術を用いて、半導体試験装置のピン数を上回るＤＵＴを試験する場合、半導体装置の試験信頼性が低下するという問題がある。この問題は、ＤＵＴの全入力ピンに同時に試験信号を印加することができないため、ＤＵＴの一部の回路や、ＤＵＴの有する一部の機能試験しか実施できないために生じる。
【０００９】
また、特許文献１記載の技術では、複数のＤＵＴを同時試験することはできないという問題がある。複数（例えば４つ）のＤＵＴを同時に試験しようとする場合には、４つのＤＵＴの入力ピンに同時に試験信号を印加する必要がある。しかし、特許文献１記載の技術では、複数の入力信号の切替が必要であるため、複数のＤＵＴを同時試験することはできない。
【００１０】
上記問題に鑑み、本発明は、被試験半導体集積回路のピンの総和が半導体試験装置の搭載ピン数を上回る場合であっても、半導半導体集積回路の試験が可能な半導体試験装置および試験方法を提供することを目的とする。
【００１１】
また、本発明は、複数の半導体集積回路の一括試験に適した半導体試験装置および半導体集積回路の試験方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、本願において開示される発明のうち代表的なものの概要を簡単に説明すると次の通りである。
【００１３】
（１）複数の半導体集積回路の電気的動作を試験する半導体試験装置であって、前記半導体試験装置のピンエレクトロニクスと前記半導体集積回路との間の試験信号および応答信号の授受を行う中間回路を有し、前記中間回路は、前記ピンエレクトロニクスからの試験信号を分配し、前記半導体集積回路の入力端子に出力する第一のバッファ分岐手段と、前記半導体集積回路の出力端子からの応答信号を順次切替え、前記応答信号を前記ピンエレクトロニクスへ出力する第一の切替手段とを有し、前記ピンエレクトロニクスの出力信号または前記半導体試験装置が有する制御バスの信号を用いて、前記第一の切替手段を制御するものである。
【００１４】
（２）複数の半導体集積回路の電気的動作を試験する半導体試験装置であって、前記半導体試験装置のピンエレクトロニクスと前記半導体集積回路との間の試験信号および応答信号の授受を行う中間回路を有し、前記中間回路は、前記ピンエレクトロニクスからの試験信号を分配し、前記半導体集積回路の入出力端子に出力する第二のバッファ分岐手段と、前記半導体集積回路の入出力端子からの応答信号を順次切替え、前記応答信号を前記ピンエレクトロニクスへ出力する第二の切替手段と、を備えた入出力手段、前記入出力手段の入力または出力の切替制御を行う入出力制御手段とを有し、前記ピンエレクトロニクスの出力信号または前記半導体試験装置が有する制御バスの信号を用いて、前記入出力手段を制御するものである。
【００１５】
（３）複数の半導体集積回路の電気的動作を試験する半導体試験装置であって、前記半導体試験装置のピンエレクトロニクスと前記半導体集積回路との間の試験信号および応答信号の授受を行う中間回路を有し、前記中間回路は、前記ピンエレクトロニクスからの試験信号を分配し、前記半導体集積回路の入力端子に出力する第一のバッファ分岐手段と、前記半導体集積回路の出力端子からの応答信号と前記ピンエレクトロニクス出力信号または前記半導体試験装置が有する制御バスが出力する基準電圧とを比較する第一の比較手段と、前記第一の比較手段の出力と前記ピンエレクトロニクスまたは前記半導体試験装置が有する制御バスの出力信号からの期待値を用いて、前記半導体集積回路の良否判定情報を前記ピンエレクトロニクスへ出力する第一の判定手段とを有するものである。
【００１６】
（４）複数の半導体集積回路の電気的動作を試験する半導体試験装置であって、前記半導体試験装置のピンエレクトロニクスと前記半導体集積回路との間の試験信号および応答信号の授受を行う中間回路を有し、前記中間回路は、前記ピンエレクトロニクスからの試験信号を分配し、前記半導体集積回路の入力端子に出力する第二のバッファ分岐手段と、前記半導体集積回路の入出力端子からの応答信号と前記ピンエレクトロニクスまたは前記半導体試験装置が有する制御バスが出力する基準電圧とを比較する第二の比較手段と、を備えた入出力手段と、前記第二の比較手段の出力と前記ピンエレクトロニクスまたは前記半導体試験装置が有する制御バスの出力信号からの期待値を用いて、前記半導体集積回路の良否判定情報を前記半導体試験装置へ出力する第二の判定手段とを有し、前記ピンエレクトロニクスの出力信号または前記半導体試験装置が有する制御バスの信号を用いて、前記入出力手段の制御信号および前記期待値を制御するものである。
【００１７】
（５）半導体試験装置のピン数を上回る端子数を有する半導体集積回路の電気的動作試験を行う半導体試験装置であって、前記半導体試験装置のピンエレクトロニクスと前記半導体集積回路との間の試験信号および応答信号の授受を行う中間回路を有し、前記中間回路は、前記ピンエレクトロニクスから前記半導体集積回路の複数端子分の試験信号を入力し、前記複数端子分の試験信号を前記半導体集積回路の１端子毎の試験信号に分離して前記半導体集積回路の入力端子に出力する信号分離手段と、前記半導体集積回路の出力端子からの応答信号を順次切替え、前記ピンエレクトロニクスへ出力する第一の切替手段とを有し、前記ピンエレクトロニクスの出力信号または前記半導体試験装置が有する制御バスの信号を用いて前記第一の切替手段を制御するものである。
【００１８】
（６）半導体試験装置のピン数を上回る端子数を有する半導体集積回路の電気的動作試験を行う半導体試験装置であって、前記ピンエレクトロニクスと前記半導体集積回路との間の試験信号および応答信号の授受を行う中間回路を有し、前記中間回路は、前記ピンエレクトロニクスから出力された前記半導体集積回路の複数端子分の試験信号を入力し、かつ前記複数端子分の試験信号を前記半導体集積回路の１ピン毎の試験信号に分離して前記半導体集積回路に出力する信号分離手段と、前記半導体集積回路の出力端子からの応答信号と前記ピンエレクトロニクスまたは前記半導体試験装置が有する制御バスの信号が出力する基準電圧とを比較する第一の比較手段と、前記第一の比較手段の出力と前記ピンエレクトロニクスまたは前記半導体試験装置が有する制御バスの信号からの期待値を用いて、前記半導体集積回路の良否判定情報を前記ピンエレクトロニクスへ出力する第一の判定手段と、を有し、前記ピンエレクトロニクスの制御信号を用いて、前記期待値を制御するものである。
【００１９】
（７）複数の半導体集積回路の電気的動作を試験する半導体集積回路の試験方法であって、前記半導体試験装置のピンエレクトロニクスと前記半導体集積回路との間にある中間回路を介して、半導体集積回路への試験信号および前記半導体集積回路からの応答信号の授受が行われ、前記中間回路は、前記ピンエレクトロニクスからの試験信号を分配し、前記半導体集積回路の入力端子に出力する第一のバッファ分岐手段と、前記半導体集積回路の出力端子からの応答信号を順次切替え、前記応答信号を前記ピンエレクトロニクスへ出力する第一の切替手段と、を有し、前記ピンエレクトロニクスの出力信号または前記半導体試験装置が有する制御バスの信号を用いて、前記第一の切替手段を制御することを特徴とする試験方法である。
【００２０】
（８）複数の半導体集積回路の電気的動作を試験する半導体集積回路の試験方法であって、前記半導体試験装置のピンエレクトロニクスと前記半導体集積回路との間にある中間回路を介して、半導体集積回路への試験信号および前記半導体集積回路からの応答信号の授受が行われ、前記中間回路は、前記ピンエレクトロニクスからの試験信号を分配し、前記半導体集積回路の入力端子に出力する第一のバッファ分岐手段と、前記半導体集積回路の出力端子からの応答信号と前記ピンエレクトロニクスまたは前記半導体試験装置が有する制御バスの信号が出力する基準電圧とを比較する第一の比較手段と、前記第一の比較手段の出力と前記ピンエレクトロニクスからの期待値を用いて、前記半導体集積回路の良否判定情報を前記ピンエレクトロニクスへ出力する第一の判定手段とを有し、前記ピンエレクトロニクスの出力信号または前記半導体試験装置が有する制御バスの信号を用いて、前記期待値を制御することを特徴とする試験方法である。
【００２１】
（９）半導体試験装置のピン数を上回る端子数を有する半導体集積回路の電気的動作試験を行う半導体集積回路の試験方法であって、前記半導体試験装置のピンエレクトロニクスと前記半導体集積回路との間にある中間回路を介して、半導体集積回路への試験信号および前記半導体集積回路からの応答信号の授受が行われ、 前記中間回路は、前記ピンエレクトロニクスから前記半導体集積回路の複数端子分の試験信号を入力し、前記複数端子分の試験信号を前記半導体集積回路の１端子毎の試験信号に分離して前記半導体集積回路の入力端子に出力する信号分離手段と、前記半導体集積回路の出力端子からの応答信号を順次切替え、前記ピンエレクトロニクスへ出力する第一の切替手段とを有し、前記ピンエレクトロニクスの出力信号または前記半導体試験装置が有する制御バスの信号を用いて前記第一の切替手段を制御することを特徴とする試験方法である。
【００２２】
（１０）半導体試験装置のピン数を上回る端子数を有する半導体集積回路の電気的動作試験を行う半導体集積回路の試験方法であって、前記半導体試験装置のピンエレクトロニクスと前記半導体集積回路との間にある中間回路を介して、半導体集積回路への試験信号および前記半導体集積回路からの応答信号の授受が行われ、前記中間回路は、前記ピンエレクトロニクスから出力された前記半導体集積回路の複数端子分の試験信号を入力し、かつ前記複数端子分の試験信号を前記半導体集積回路の１ピン毎の試験信号に分離して前記半導体集積回路に出力する信号分離手段と、前記半導体集積回路の出力端子からの応答信号と前記ピンエレクトロニクスまたは前記半導体試験装置が有する制御バスの信号が出力する基準電圧とを比較する第一の比較手段と、前記第一の比較手段の出力と前記ピンエレクトロニクスまたは前記半導体試験装置が有する制御バスの信号からの期待値とを用いて、前記半導体集積回路の良否判定情報を前記ピンエレクトロニクスへ出力する第一の判定手段とを有し、前記ピンエレクトロニクスの出力信号または前記半導体試験装置が有する制御バスの信号を用いて、前記期待値を制御することを特徴とする試験方法である。
【００２３】
【発明の実施の形態】
まず、各実施例に共通した半導体試験装置の概略を図１８に示す。
【００２４】
半導体試験装置１００は、被試験半導体集積回路１１２（ＤＵＴ１１２）に試験信号を与え、ＤＵＴ１１２が出力する応答信号を、予め用意されている期待値との比較および判定を行うことで、ＤＵＴ１１２の動作試験を行う装置である。
【００２５】
具体的には、タイミング発生器１０５は、基準信号発生器１０４から供給された原振クロックを用いて、試験周期を決定する周期クロック、印加試験信号のタイミングと応答信号の判定タイミング（立上り／立下りのタイミング）を決定するエッジクロックを発生する。これらのクロックは、クロック間の位相のずれを調整するための遅延回路（図示せず）を経て、波形フォーマッタ１０７およびデジタルコンパレータ１０８へ供給される。パターン発生器１０６は、試験信号や期待値の情報を含んだテストパターンデータを生成する。波形フォーマッタ１０７は、タイミング発生器１０５が出力した試験信号の立上り／立下りのタイミングを示す試験信号のタイミングエッジと、パターン発生器１０６が出力したテストパターンデータを基に試験信号の基準となる信号を形成し、ドライバ１０２に出力する。ドライバ１０２は、波形フォーマッタ１０７から出力された試験信号の基準となる信号と、ＤＵＴ１１２の信号レベルに合致させるための基準電圧（図示せず）を基に、試験信号を生成し、伝送線路１１１を通してＤＵＴ１１２に印加する。ＤＵＴ１１２は、印加された試験信号に基づく応答信号を出力する。コンパレータ１０３では、伝送線路１１１を通して入力するＤＵＴ１１２の応答信号レベルと、比較（基準）電圧発生器１０９より供給された基準電圧との比較を行い、比較結果（Ｈ／Ｌ）を出力する。デジタルコンパレータ１０８では、コンパレータ１０３の比較結果と、パターン発生器１０６から送られてくる期待値との判定を、タイミング発生器１０５からのタイミングで行う。ここでＤＵＴ１１２から出力される応答信号が期待値と一致しなかった場合、このＤＵＴ１１２は不良と判定され、不良判定結果がフェイルメモリ１１０に書き込まれる。
【００２６】
本発明にかかる半導体試験装置における第一の実施例を図１に示す。なお、図１は、４個のＤＵＴを同時に試験する例を示している。
【００２７】
第一の実施例における半導体試験装置（半導体試験システム）は、半導体試験装置１と、試験信号の分配および試験信号に基づく応答信号の切替えを行う中間回路２５とを有する。なお、信号線上の斜線は、複数の信号線が集まっていることを示す。
【００２８】
半導体試験装置１は、ドライバ３ａ〜３ｄと、コンパレータ４ａ〜４ｄの対で構成する複数のピンエレクトロニクス２ａ〜２ｄとを有する。例えば、２５６ピンのＤＵＴを試験する半導体試験装置は２５６個のピンエレクトロニクス１０１を有する。ピンエレクトロニクス群７０〜７３は、複数のピンエレクトロニクス２ａ〜２ｄの集まりを示す（以下、ピンエレクトロニクスの集まりをピンエレクトロニクス群と記す。）。
【００２９】
このピンエレクトロニクス２ａ〜２ｄは、ドライバモードとコンパレータモードを有する。ドライバモードとは、ＤＵＴに印加する試験信号を出力するために、ドライバ３ａ〜３ｄが動作するモードである。コンパレータモードとは、ＤＵＴが出力する応答信号を基準電圧と比較するために、ドライバ３ａ〜３ｄの出力を高インピーダンス状態に設定するモードである。両モードにおいて、コンパレータ４ａ〜４ｄは常時動作状態にある。
【００３０】
また、半導体試験装置１は、ＤＵＴに電源電圧を印加するためのＤＣユニット１６を複数有する。通常、ＤＣユニット１６は、電圧印加のみでなく電流測定できる電圧印加−電流測定機能や電流印加−電圧測定機能を有する。
【００３１】
このピンエレクトロニクスのモード切替、およびＤＣユニットの機能切替え等の制御は、テストプログラムと呼ばれる半導体試験装置１を制御するためのプログラムによって任意に行うことができる。以後、ピンエレクトロニクス等の制御については詳細に特記しないが、テストプログラムで半導体試験装置１を制御することを意味する。
【００３２】
なお、各実施例では、半導体試験装置１のピンエレクトロニクスは、全てドライバおよびコンパレータの対で図示して説明する。しかし、半導体試験装置１のピンエレクトロニクスの一部が、ドライバまたはコンパレータの何れか一方のみで構成する半導体試験装置であってもよい。
【００３３】
中間回路２５は、半導体試験装置１とＤＵＴ２０〜２３の間に設ける回路である。中間回路２５は、半導体試験装置１に内蔵される場合と、半導体試験装置１に外付けされる場合がある。
【００３４】
中間回路２５は、複数のバッファ回路５で構成されたバッファ分岐回路６と、スイッチＳ１〜Ｓ４で構成するスイッチ切替回路７と、入出力回路９と、入出力制御回路１０とを有する。さらに、入出力回路９は、バッファ分岐回路１２とスイッチ切替回路１４を有する。なお、入出力回路９におけるバッファ回路１３は、入出力制御回路１０からの制御信号に基づき、出力を高インピーダンス状態に制御することが可能である。ここで、半導体試験装置１は、ピンエレクトロニクス１ピンとＤＵＴ１ピン同士を接続して試験するため、ＤＵＴの１ピンを駆動できるように設計されている。このため、ＤＵＴ２０〜２３のＩピンを駆動するのに必要な駆動能力を持つバッファ回路５および１３を介して試験信号を分配し、各ＤＵＴ２０〜２３のＩピンおよびＩ／Ｏピンへ試験信号を印加する。
【００３５】
バッファ分岐回路６は、ＤＵＴ２０〜２３入力専用ピン（以下、Ｉピンと記す。）、スイッチ切替回路７は、ＤＵＴ２０〜２３の出力専用ピン（以下、Ｏピンと記す。）、入出力回路９は、ＤＵＴ２０〜２３の入出力ピン（以下、Ｉ／Ｏピンと記す。）とそれぞれ接続する。なお、ＤＵＴ２０〜２３はＩピン、Ｏピン、およびＩ／Ｏ各ピンを、複数備えているものとする。
【００３６】
図２は、図１に示す第一の実施例における試験方法および動作を示す。
【００３７】
図１のピンエレクトロニクス群７０の内、ｘピンをバッファ分岐回路６へ接続する。ピンエレクトロニクス群７０は、ＤＵＴ２０〜２３のＩピンへ試験信号を印加するため、常時ドライバモードに設定し、例えば図２（ａ）の試験信号を出力する。
【００３８】
印加された試験信号に基づき、ＤＵＴ２０〜２３は、Ｏピンより応答信号を出力する。スイッチ切替回路７の各スイッチＳ１〜Ｓ４は、スイッチ切替回路７に入力される制御信号Ａ１〜Ａ４がそれぞれＨレベルの時にＯＮする。
【００３９】
図２に示す時間ｔ１からｔ１４の間でＤＵＴ２０〜２３が応答信号を出力するように設定したとき（試験信号を入力したとき）、ピンエレクトロニクス群７３のピンのなかで制御信号Ａ１〜Ａ４を出力する４ピンは、時間ｔ１からｔ１４内で順次スイッチＳ１〜Ｓ４を切替えるように制御信号をスイッチ切替回路７へ出力する（図２（ｂ）〜（ｅ））。ピンエレクトロニクス群７１は、ＤＵＴ２０〜２３が出力する応答信号を判定するために、常時コンパレータモードに設定する。この時、コンパレータ４ｂには、図２（ｆ）に示すように、時間ｔ１〜ｔ４，ｔ５〜ｔ７，ｔ８〜ｔ１０，ｔ１１〜ｔ１３にＤＵＴ２０〜２３の各Ｏピンの応答信号のタイミングがずれて（時分割で）入力される。
【００４０】
コンパレータ４ｂでは、時分割で入力した応答信号と比較電圧Ｖｒｅｆ＿ｂとの大小関係を比較し、比較結果（Ｈ／Ｌ）を出力する。この結果は、デジタルコンパレータ（図示せず）に送られ、図２（ｇ）に示すようにｔ３，ｔ６，ｔ９，ｔ１２の判定タイミングでＤＵＴ応答信号の良／不良が判定される。なお、この判定タイミングの設定は、ピンエレクトロニクス等の設定と同様に、テストプログラムで任意に行うことができる。
【００４１】
続いて、図１において、ＤＵＴ２０〜２３のＩ／Ｏピンに接続する入出力回路９と、入出力制御回路１０の動作およびその試験方法について説明する。
【００４２】
入出力制御回路１０は、入出力回路９の信号経路を切替えるための制御回路で、切替を行うための制御信号ＶＩＮＶは、ピンエレクトロニクス群７３内の１ピンで制御する。図２において、時間ｔ０〜ｔ１では、ピンエレクトロニクス群７２をドライバモードに設定し、ドライバ３ｃは、例えば図２（ｍ）のような試験信号を出力する。同時間で、入出力制御信号ＶＩＮＶは、図２（ｌ）に示すようにＬレベルに設定することで、ドライバ３ｃ出力の試験信号が、図１のバッファ分岐回路１２を介してＤＵＴ２０〜２３のＩ／Ｏピンへ印加される。コンパレータ４ｃの入力は、ドライバ３ｃの出力と接続されているため、ドライバ３ｃが出力する試験信号そのものとなる。（図２（ｎ））。
【００４３】
ＤＵＴ２０〜２３は、動作状態に応じてＩ／Ｏピンを出力モードに切替え、試験信号に基づく応答信号を出力する。これに対応するために、応答信号が出力される時間ｔ１〜ｔ１４では、ピンエレクトロニクス群７２をコンパレータモードに設定する。同時に、入出力制御信号ＶＩＮＶ をＨレベル（図２（ｌ））に設定することで、図１の入出力制御回路１０は、ピンエレクトロニクス群７２とスイッチ切替回路１４とを接続し、バッファ回路１３の出力を高インピーダンス状態に制御する。
【００４４】
以後、スイッチ切替回路１４の制御方法は、図２（ｈ）〜（ｋ）、コンパレータ４ｃへのＤＵＴ２０〜２３の応答信号入力、および良否判定については図２（ｎ）、（ｏ）に示す通りで、上述したＯピンの時と同様であるため試験方法および動作の説明を省略する。
【００４５】
なお、半導体試験装置１のピンエレクトロニクスのモードは、上述したドライバモード、コンパレータモードの他に終端モードを備えている場合がある。終端モードとは、定電圧をドライバから出力した状態で、ＤＵＴの応答信号をコンパレータを介して試験するモードあり、終端接続を必要とするＤＵＴを試験する場合に、このモードを選択する。本実施例は、この種のＤＵＴにも対応することができ、ＤＵＴの応答信号を半導体試験装置へ出力する際には、ピンエレクトロニクスのモードをコンパレータモードから終端モードに変更して上述と同様の試験を行えばよい。
【００４６】
続いて、スイッチ切替回路とＤＵＴ２０〜２３の接続方法について説明する。図１６は、第一の実施例における半導体試験装置において、ＤＵＴのＯピンに関する部分を平面的に表現し直した図である。
【００４７】
スイッチ切替回路７とＤＵＴ２０〜２３の第１の接続方法として、＃ｎ−ａ（ｎ＝１，２，３，４）をＤＵＴ２０、＃ｎ−ｂ（ｎ＝１，２，３，４）をＤＵＴ２１、＃ｎ−ｃ（ｎ＝１，２，３，４）をＤＵＴ２２、＃ｎ−ｄ（ｎ＝１，２，３，４）をＤＵＴ２３の各Ｏピンへ接続した場合、ＤＵＴ毎の同一ピンの応答信号がコンパレータに時分割で入力される（図２（ｆ））。第１の接続方法によれば、一つのコンパレータに入力される応答信号の期待値は同じであるため、期待値（Ｈ／Ｌ）を生成するパターン発生器のパターンは小さくすることができる。
【００４８】
また、第２の接続方法として、＃１−ｍ（ｍ＝ａ，ｂ，ｃ，ｄ）をＤＵＴ２０、＃２−ｍ（ｍ＝ａ，ｂ，ｃ，ｄ）をＤＵＴ２１、＃３−ｍ（ｍ＝ａ，ｂ，ｃ，ｄ）をＤＵＴ２２、＃４−ｍ（ｍ＝ａ，ｂ，ｃ，ｄ）をＤＵＴ２３の各Ｏピンのピンへ接続した場合、コンパレータには同一ＤＵＴの異なるピンの応答信号が時分割で入力される。第２の接続方法によれば、ＤＵＴの応答信号を全ピン同一タイミングで判定しなくともよい場合には、試験時間を短縮することができる。
【００４９】
このように、中間回路と複数のＤＵＴとの接続方法によって、コンパレータに入力される情報が異なる。図１では上記第１の接続形態を示したが、第２の接続形態の接続を行っても構わない。但し、ＤＵＴのＩピンおよびＩ／Ｏピンの接続に関しては、試験信号を分配するため第１の接続形態を採らなければならない。
【００５０】
上記で説明した半導体試験装置および試験方法に関する第一の実施例の効果は次の通りである。
【００５１】
（１）被試験半導体集積回路のピンの総和が、半導体試験装置の搭載ピン数を上回る場合であっても、半導半導体集積回路の試験を行うことができる。これにより、被試験半導体集積回路のピンが増加した場合であっても、新規の半導体試験装置や、半導体試験装置のピン数増加のための高価なオプション品を購入せず既存の半導体試験装置を有効に利用して試験することができるため、半導体装置の製造コストの低減に貢献できる。また、半導体試験装置の外付けとして中間回路を利用する場合は、既存のいかなるメーカの半導体試験装置にも適用できる。
【００５２】
（２）また、一括して複数ＤＵＴを効率よく試験することができ、試験時間を短縮することが可能となる。
【００５３】
（３）また、半導体試験装置おいて現在試験しているよりも多くのＤＵＴを一括して試験することができるため、試験の高スループット化を実現し、製造コストを低減できる。
【００５４】
（４）例えば、１つのＤＵＴのＩピン、Ｏピン、Ｉ／Ｏピンが、それぞれｘ，ｙ，ｚピンであるＤＵＴをｋ個（ｋ≧２）同時に試験する場合、既存の半導体試験装置では、ｋ（ｘ＋ｙ＋ｚ）ピン以上必要となる。しかし、本実施例によれば、（ｘ＋ｙ＋ｚ＋２ｋ＋１）ピンの半導体試験装置で同様の試験を行うことが可能である。
【００５５】
なお、本実施例において、例として４つのＤＵＴを同時に試験する半導体試験装置、およびその試験方法について図示および説明したが、ＤＵＴの同時試験個数を限定するものではなく、バッファ回路数および、スイッチの数等を変更することで、任意の複数ＤＵＴを試験できることは言うまでもない。
【００５６】
また、上述の試験方法および動作説明では、スイッチ切替回路７および１４の制御信号Ａ１〜Ａ８、入出力制御回路１０の制御信号ＶＩＮＶは、ピンエレクトロニクスを用いて制御する例で説明したが、半導体試験装置１が有する制御バス信号（コントロールワード等）を用いても構わない。
【００５７】
図１のバッファ回路５および１３は、ＤＵＴを駆動することが目的であり、バッファ回路の駆動能力に応じて、バッファ回路５および１３に接続するＤＵＴのピン数を変更してもよい。バッファ回路１３は、出力を高インピーダンス状態に制御できるものであるが、これは電気的に高インピーダンスに制御できるものであっても、出力にスイッチを配設し、物理的に切断することで高インピーダンス状態にするものであってもよい。また、高インピーダンス状態とする部位は、バッファ回路内に組み込まれていても、バッファ回路の外に別途設ける構成であってもよい。
【００５８】
バッファ回路１３の出力は、制御信号Ｈ／Ｌのどちらで高インピーダンス状態の制御できるものであってもよい。また、スイッチＳ１〜Ｓ８も制御信号も同様に、Ｈ／Ｌのどちらでオン状態に制御できるものであってもよい。
【００５９】
スイッチ切替回路７および１４の制御は、各スイッチを順次切替えることが目的であり、必ずしもスイッチ１つに対して、ピンエレクトロニクス１ピンで制御する必要はなく、例えばシフトレジスタのような回路を通してスイッチを順次切り替える構成であってもよい。
【００６０】
ＤＵＴの電源は１電源で動作するように図示されているが、特にＤＵＴの電源数を限定するものではい。ＤＵＴの電源ピンの数は何ピンでもよく、半導体試験装置に搭載しているＤＣユニットの数が電源ピン分あればよい。
【００６１】
図１では、ＤＵＴ２０〜２３のＩピン、Ｏピン、Ｉ／Ｏピンの各ピンの種類によって、中間回路２５内の回路を区別した構成としているが、汎用性を持たせるために、全て入出力回路９と入出力制御回路１０で構成し、接続するＤＵＴピンの種類によって制御する構成であっても構わない。
【００６２】
スイッチ切替回路は複数のスイッチを用いて構成したが、本実施例で説明したものと同様の動作を行うものであればよく、例えば、１：ｎのマルチプレクサ等を用いても構わない。
【００６３】
以後説明する実施例では、このような点を特記しないが、本発明による実施の形態では全て同様のであることは明らかである。
【００６４】
続いて、図３から図５を用いて、第一の実施例で説明した半導体試験装置の入出力制御回路１０について、具体的な３つの構成例を説明する。なお、ＤＵＴのＩピン、およびＯピンに関する中間回路２５の構成は、図１に示す第一の実施例と同様であるため、図示および説明を省略している。
【００６５】
図３は、入出力制御回路１０の第１の構成例を示す。この入出力制御回路１０は、スイッチ４０で構成されている。スイッチ４０、およびバッファ回路１３の制御信号ＶＩＮＶは、ピンエレクトロニクス群７３の１ピンにより制御されている。
【００６６】
ＤＵＴに試験信号を印加するときは、ピンエレクトロニクス群７２をドライバモードに設定し、バッファ回路１３を介して、ＤＵＴに試験信号を印加する。試験信号をＤＵＴに印加している間、スイッチ４０をオフ状態とするために制御信号ＶＩＮＶをＬレベルにする。
【００６７】
一方、ＤＵＴからの応答信号を判定するときは、ピンエレクトロニクス群７２をコンパレータモードに設定し、コンパレータ４ｃに応答信号を入力する。応答信号を入力する間、スイッチ４０をオン状態にして、かつバッファ回路１３の出力を高インピーダンス状態とするため、制御信号ＶＩＮＶをＨレベルにする。そして、スイッチＳ５〜Ｓ８の制御信号Ａ５〜Ａ８を、図１および２に示したように制御することで、複数のＤＵＴの応答信号を時分割に試験することができる。
【００６８】
入出力制御回路１０の第１の構成例によれば、スイッチ１つという簡単な回路構成で実現できるため、中間回路を構成する部品数を少なくでき、中間回路２５の実装面積を小さくすることができる。
【００６９】
図４は、入出力制御回路１０の第２の構成例を示す。図３と異なる点は、スイッチ切替回路１４の制御信号Ａ５〜Ａ８を用いて、スイッチ４０およびバッファ回路１３の制御信号ＶＩＮＶを生成することである。なお、ＤＵＴのＩピン、およびＯピンに関する中間回路２５の構成は、図１に示す第一の実施例と同様であるため、図示および説明を省略する。
【００７０】
ＤＵＴが応答信号を出力する際には、スイッチＳ５〜Ｓ８の何れか１つがオン状態になるように制御信号Ａ５〜Ａ８を制御して、ＯＲ回路４１の出力をＨレベルにする。これによりスイッチ４０はオン状態に、バッファ回路１３の出力は高インピーダンス状態になる。以後、図１で説明したのと同様に複数のＤＵＴの応答信号を時分割に試験することができる。
【００７１】
この入出力制御回路を用いれば、中間回路２５の入出力切替回路１０の制御は、スイッチ切替回路１４を制御する４ピン分のピンエレクトロニクスで実現することができるため、半導体試験装置のピン数を更に節約することができる。
【００７２】
また、図４の入出力制御回路１０の制御信号は直接ピンエレクトロニクスで制御しないため、図３に比べて半導体試験装置の使用するピン数を少なくすることができる。
【００７３】
なお、ＯＲ回路４１は、制御信号Ａ５〜Ａ８を用いて、スイッチ４０およびバッファ回路１３の制御信号ＶＩＮＶを生成することが目的である。従って、スイッチＳ５〜Ｓ８および４０がＬレベルでオン状態となるもの、またはバッファ回路１３の出力がＬレベルで高インピーダンス状態に制御するものを用いた場合には、ＯＲ回路４１が変更されることは言うまでもない。
【００７４】
図５は、入出力制御回路の第３の構成例を示す。第３の構成例では、Ｄ型フリップ・フロップ回路（以下、Ｄ−ＦＦと記す。）４３とスイッチ４０とで入出力制御回路１０を構成する。また、ピンエレクトロニクス群７３の内、２ピンは入出力制御回路１０に、４ピンはスイッチ切替回路１４の制御信号に用いる。なお、ＤＵＴのＩピン、Ｏピンに関する中間回路２５の構成は、図１に示す第一の実施例と同様であるため、図示および説明を省略する。
【００７５】
図６は、図５に示す中間回路２５の試験方法および動作を示す。まず、ＤＵＴへ試験信号を印加するドライバモードについて説明する。図５のピンエレクトロニクス群７２をドライバモードに設定し、例えば、図６（ａ）に示すような試験信号を、時間ｔ０〜ｔ６の間ドライバ３ｃから出力する。この試験信号は、バッファ分岐回路１２とＤ−ＦＦ４３とに入力される。同時間にＤ−ＦＦ４３のＲｅｓｅｔ端子にＨレベルを印加し（図６（ｃ））、出力Ｑを入力Ｄに関わらずＬレベルにすると（図６（ｄ））、スイッチ４０はオフ状態となり、ドライバ３ｃ出力の試験信号は、バッファ回路１３を介して、ＤＵＴ（図示せず）に印加する。
【００７６】
次に、ＤＵＴからの応答信号を受け良否判定する場合について説明する。コンパレータ４ｃにＤＵＴが出力する応答信号を入力するために、スイッチ４０をオン状態にし、バッファ回路１３の出力を高インピーダンス状態にする。この制御を行うために、ドライバ３ｃは、試験信号を出力した後に、入出力制御信号を出力するように設定する（図６（ａ）の時間ｔ６〜ｔ８）。この入出力制御信号を出力する時間ｔ６に、Ｄ−ＦＦ４３のＶＩＮＶをクロック入力（図６（ｂ） ）することで、Ｄ−ＦＦ４３の出力ＱはＨレベル（図６（ｅ））となり、スイッチ４０はオン状態に、バッファ回路１３の出力は、高インピーダンス状態に制御される。
【００７７】
次に、ＤＵＴが出力する応答信号を判定するために、時間ｔ８でピンエレクトロニクス群７２をコンパレータモードに切替える。以下、図１で説明したのと同様にスイッチＳ５〜Ｓ８の制御信号Ａ５〜Ａ８を、図６（ｆ）〜（ｉ）に示すように制御し、各ＤＵＴの応答信号の判定を順次実施することで、複数のＤＵＴの応答信号を時分割で試験することができる。
【００７８】
このように、入出力制御回路の第３の構成例では、ＤＵＴの試験信号を出力するピンエレクトロニクスを、試験信号の後に入出力制御信号を出力し、この制御信号をＤ−ＦＦという一時記憶回路で保持して入出力制御を行うことができる。
【００７９】
また、図３および図４の入出力制御回路は、ＤＵＴのピン毎で応答信号出力タイミングが異なる場合、制御信号数を増加させる必要があるが、図５の場合には、制御信号数を増加する必要が無いため、この種のＤＵＴを試験する場合には、図３および図４に示す入出力制御回路に比べて、より少ないピン数の半導体試験装置で試験を実施することができる。
【００８０】
なお、図５の入出力回路の場合には、図６（ｆ）に示すように、ＤＵＴに入出力制御信号の一部がノイズ（図６の時間ｔ６〜ｔ６’）として入力されてしまう。このノイズが大きくＤＵＴの誤動作を招く場合には、例えばバッファ回路の遅延量を調整したり、バッファ回路出力１３出力にスイッチを設け、試験信号のみをＤＵＴへ印加する等の回路が別途必要となる。
【００８１】
図５では、一時記憶回路の例として本説明ではＤ−ＦＦを用いたが、試験信号の後に続く入出力制御信号を保持し、スイッチ４０および、バッファ回路１３の出力状態を制御できる構成であればよいことは言うまでもない。
【００８２】
続いて、図７を用いて、本発明の半導体試験装置における第二の実施例を説明する。
【００８３】
本実施例における半導体試験装置（半導体試験システム）は、半導体試験装置１と、試験信号の分配および試験信号に基づく応答信号の判定を行う中間回路２５を有する。中間回路２５は、半導体試験装置１とＤＵＴ２０〜２３の間に設ける回路であり、半導体試験装置１に内蔵される場合と、半導体試験装置１に外付けされる場合がある。中間回路２５は、複数のバッファ回路５で構成するバッファ分岐回路６と、複数のコンパレータで構成する２値化回路３２と、入出力回路９と、論理判定回路３４を有する。入出力回路９は、バッファ分岐回路１２と、２値化回路３１を有する。
【００８４】
図１に示す第一の実施例と異なる点は、中間回路２５において、ＤＵＴ２０〜２３の応答信号を２値化回路３１および３２を介して、論理判定回路３４で判定し、ＤＵＴの良否判定情報を半導体試験装置１へ出力する構成にしたことである。
【００８５】
ＤＵＴ２０〜２３へのＩピンおよびＩ／Ｏピンへの試験信号印加方法については、図１に示す第一の実施例と同様であるため説明を省略する。以下では、ＤＵＴ２０〜２３が出力する応答信号の試験方法、および動作をＤＵＴのＩ／Ｏピンを例に挙げて説明する。
【００８６】
中間回路２５において、ＤＵＴ２０〜２３が出力する応答信号を判定するために、制御信号ＶＩＮＶによって、バッファ回路１３の出力を高インピーダンス状態に設定する。コンパレータ３０では、ＤＵＴが出力する応答信号と、ピンエレクトロニクス群７４の１ピンから出力する比較電圧Ｖｒｅｆ２との大小関係を比較し、比較結果（Ｈ／Ｌ）を出力する。論理判定回路３４は、コンパレータ３０の比較結果と、比較結果の期待値との一致・不一致を判定し、この結果を半導体試験装置１のピンエレクトロニクスへ出力する。半導体試験装置１では、論理判定回路３４の一致情報から、ＤＵＴが良／不良であることを判定する。
【００８７】
ＤＵＴ２０〜２３が出力する応答信号レベルを判定する方法として、ある基準レベルを満たしているか否かを試験する場合には、上記のように一回の判定で試験することができる。また、応答信号がある範囲内のレベルであるかを試験するためには、コンパレータ３０の比較電圧Ｖｒｅｆ１、Ｖｒｅｆ２を範囲の下限値に設定して試験し、次に比較電圧Ｖｒｅｆ１、Ｖｒｅｆ２を範囲の上限値に設定して試験を行えばよい。なお、コンパレータ３０は、一般的な半導体試験装置のピンエレクトロニクスを構成するコンパレータのように、比較電圧をＨ／Ｌの両レベル入力を持ち、一度にある範囲内のレベルかの否かの判定することが可能な、いわゆるウィンドウコンパレータで構成しても構わない。
【００８８】
本実施例においても、終端接続を必要とするＤＵＴにも対応することが可能である。この場合、ピンエレクトロニクスを終端モードに設定し、バッファ回路１３の出力を高インピーダンス状態としないように制御信号ＶＩＮＶを設定する。
【００８９】
また、中間回路２５とＤＵＴとの接続は、図１６において、スイッチ切替回路７の部分を図７における２値化回路３２および論理判定回路３４に置き換え、＃ｎ−ａ（ｎ＝１，２，３，４）をＤＵＴ２０、＃ｎ−ｂ（ｎ＝１，２，３，４）をＤＵＴ２１、＃ｎ−ｃ（ｎ＝１，２，３，４）をＤＵＴ２２、＃ｎ−ｄ（ｎ＝１，２，３，４）をＤＵＴ２３の各Ｏピンのへ接続することで、ＤＵＴ毎の良否判定結果を一括して半導体試験装置１へ出力することができる。なお、ＩピンおよびＩ／Ｏピンに関する接続も、上記と同様である。
【００９０】
半導体試験装置における第二の実施実施例の効果は次の通りである。
【００９１】
（１）半導体装置における第一の実施例の効果（１）〜（３）を有する。
【００９２】
（２）さらに、図１に示す第一実施例より応答信号の判定時間を短縮することができるため、製造コストを更に低減することができる。
【００９３】
（３）例えば、１つのＤＵＴのＩピン、Ｏピン、Ｉ／Ｏピンが、それぞれｘ，ｙ，ｚピンであるＤＵＴをｋ個（ｋ≧２）同時に試験する場合、既存の半導体試験装置では、ｋ（ｘ＋ｙ＋ｚ）ピン以上必要となる。しかし、本実施例によれば、（ｘ＋ｙ＋２ｚ＋２ｋ＋３）ピンの半導体試験装置で同様の試験を行うことが可能である。
【００９４】
論理判定回路３４は、２値化回路３２用と、２値化回路３１用と別々に図示しているが、両２値化回路の出力を１つの論理判定回路で判定する構成でも構わない。
【００９５】
本実施例では、コンパレータ３０の比較電圧Ｖｒｅｆ１、Ｖｒｅｆ２はそれぞれピンエレクトロニクスの１ピンを用いているが、必ずしもピンエレクトロニクスに限定するものではなく、例えば半導体試験装置１搭載のＤＣユニット１６の電圧や中間回路内に電源回路を設ける等、比較電圧を与えることのできるものであれば構わない。以後説明する実施例では、コンパレータ３０の比較電圧について特記しないが、本発明による実施例では全て同様であることは明らかである。
【００９６】
続いて、図８および図１０を用いて、第二の実施例で記載した半導体試験装置の論理判定回路について、具体的な構成例を説明する。なお、ＤＵＴのＩピン、Ｏピンに関する中間回路２５の構成および試験信号の印加方法については、図１に示す第一の実施例と同様であるため、図示および説明を省略する。
【００９７】
図８は、論理判定回路３４の第１の構成例を示す。この論理判定回路３４は、Ｅｘ−ＮＯＲ回路６０ａ〜６０ｄと、ＡＮＤ回路６１ａ〜６１ｄで構成する。
【００９８】
図９は、図８において、ＤＵＴが応答信号を出力する際の２値化回路３１と論理判定回路３４の動作についてまとめたものである。図８において、コンパレータ３０ａ〜３０ｄは、ＤＵＴから出力する応答信号と、比較電圧Ｖｒｅｆ２との大小関係を比較し、比較結果（Ｈ／Ｌ）を出力する。この出力レベルは、ＤＵＴの応答信号レベルによって、図９のＮｏ．１〜１６の何れかが出力される。
【００９９】
図８＃１〜＃４に入力されるＤＵＴの応答信号は、比較電圧Ｖｒｅｆ２よりも大きい場合を良品であるものとし、コンパレータ３０ａ〜３０ｄの出力は、比較電圧Ｖｒｅｆ２よりもＤＵＴの応答信号レベルが大きいときにＨレベルを出力するものとすると、Ｎｏ．１６の状態が図８＃１〜＃４の全てに入力される応答信号レベルは正しいことになる。これを判断するために、Ｅｘ−ＮＯＲ回路６０ａ〜６０ｄに、コンパレータ３０ａ〜３０ｄの出力値と、ピンエレクトロニクス群７４が出力する期待値Ｖｅｘとを入力し、両者一致の可否情報を出力（Ｈ／Ｌ）し、Ｈレベルのとき、その応答信号は正しいと判断できる。更に、図８に示すようにＤＵＴ１ピン分の応答信号の良否情報、つまりＥｘ−ＮＯＲ回路６０ａ〜６０ｄの出力を、ＤＵＴのピン数分を纏めてＡＮＤ回路６１ａ〜６１ｄに入力し、ＤＵＴ毎の良否判定情報（Ｈ／Ｌ）を半導体試験装置１へ送る。
【０１００】
論理判定回路にかかる第一の構成例によれば、ＤＵＴピン数毎の良否判定を一括して行う方式であるため、図１の半導体試験装置よりも試験時間をより短縮することができる。
【０１０１】
なお、図８では、論理判定回路３４の一例として、Ｅｘ−ＮＯＲ回路６０ａ〜６０ｄと、ＡＮＤ回路６１ａ〜６１ｄとを用いて図示したが、ＤＵＴ毎の良否情報を一括判定し、半導体試験装置１へ出力する回路構成であればよいことは明らかである。
【０１０２】
また、論理判定回路の期待値は、ピンエレクトロニクスをｚピン用いて図示したが、例えば図１７のように、Ｄ−ＦＦ６５ａ〜６５ｄを用いて、期待値をシリアルで書き込む形式を採っても構わない。この場合、期待値用として用いるピンエレクトロニクスは１ピンで済むため、よりピン数の少ない半導体試験装置で図８と同様の試験を実施することができる。なお、図１７では、ピンエレクトロニクス１ピンを用いて、期待値をシリアルに転送する例としてＤ−ＦＦを用いたが、Ｄ−ＦＦに限定するものではなく、同様の働きをする回路構成であればよいことは言うまでもない。
【０１０３】
図１０は、第二の実施例における論理判定回路の第二の構成例を示す。第二の構成例は、Ｄ−ＦＦ４３および４４で構成する出力状態制御回路３５を有する。
【０１０４】
図１１は、図１０における試験方法および動作を説明する図である。ＤＵＴへ試験信号を印加する場合には、図１０のピンエレクトロニクス群７２をドライバモードに設定する。ドライバ３ｃは、例えば、図１１（ａ）のような試験信号を時間ｔ０〜ｔ６の間出力し、バッファ分岐回路１２と、Ｄ−ＦＦ４３および４４に入力する。Ｄ−ＦＦ４３は、Ｒｅｓｅｔ１端子にＨレベルを印加し（図１１（ｅ））すると、入力Ｄに関わらず出力ＱはＬレベル出力となり（図１１（ｄ））、ドライバ３ｃ出力の試験信号は、バッファ回路１３を介して、ＤＵＴ（図示せず）に印加する。
【０１０５】
次に、ＤＵＴが出力する応答信号を判定するために、ドライバ３ｃは、試験信号を出力した後に、入出力制御信号を出力（図１１（ａ） ｔ６〜ｔ７）する。入出力制御信号がＨレベルになる時間ｔ６に、Ｄ−ＦＦ４３のＣＬＫ１を入力するように（図１１（ｂ））設定することで、Ｄ−ＦＦ４３の出力ＱはＨレベルとなり、バッファ回路１３の出力は、高インピーダンス状態に制御される（図１１（ｈ））。
【０１０６】
ドライバ３ｃは、試験信号、入出力制御信号に続き、論理判定回路３４の期待値として用いる期待値用信号を出力する（図１１（ａ） ｔ７〜ｔ９）。Ｄ−ＦＦ４４の出力Ｑは、ドライバ３ｃが期待値用信号を出力する時間ｔ７まで、Ｒｅｓｅｔ２信号をＨレベルに設定（図１１（ｅ））することで、時間ｔ０〜ｔ７でＬレベルを出力する（図１１（ｇ））。そして、時間ｔ８でＣＬＫ２信号を入力（図１１（ｃ））し、ドライバ３ｃの期待値Ｈレベルを保持する（図１１（ｇ））。次にＤＵＴが出力する応答信号を判定するために、時間ｔ９でピンエレクトロニクス群７２をコンパレータモードに切替える。以後、論理判定回路３４の動作および試験方法については、図８に示したものと同様であるため省略する。
【０１０７】
図１０に示す半導体試験装置によれば、期待値を直接ピンエレクトロニクスで生成する必要がない。従って、図８に示す半導体試験装置に比べ、より少ないピン数の半導体試験装置を用いて試験を実施することができる。
【０１０８】
また、ＤＵＴのピン毎で応答信号出力タイミングが異なる場合であっても、制御信号数を増加する必要が無い。従って、応答信号出力タイミングが異なるＤＵＴを試験する場合には、図８に示す半導体試験装置に比べて、より少ないピン数の半導体試験装置で試験を実施することができる。
【０１０９】
なお、図１０の場合には、図１１に示すように、ＤＵＴに入出力制御信号の一部がノイズ（図１１ 時間ｔ６〜ｔ６’）として入力されてしまう。このノイズが大きくＤＵＴの誤動作を招く場合には、例えばバッファ回路の遅延量を調整したり、バッファ回路出力１３出力にスイッチを設け、試験信号のみをＤＵＴへ印加する等の回路が別途必要となる。
【０１１０】
図１０では、一時記憶回路の例としてＤ−ＦＦを用いたが、試験信号の後に続く入出力制御信号および期待値をそれぞれ保持し、バッファ回路１３の出力状態を制御でき、論理判定回路３４に期待値を出力できる構成であればよいことは言うまでもない。
【０１１１】
上記実施例１および実施例２では、主に、複数ＤＵＴを一括して試験するときに、ＤＵＴのピン数の総和が半導体試験装置のピン数を上回る場合であっても、半導体装置の試験を実現する半導体試験装置および試験方法について説明した。しかし、本発明にかかる半導体試験装置は、複数ＤＵＴの一括試験のみならず、１つのＤＵＴが有するピン数が半導体試験装置のピン数を上回る場合にも対応することができる。そこで、続いて、液晶ドライバ（例えば、ＬＣＤドライバ）やシステムＬＳＩのような多ピンを有する半導体装置の検査装置について説明する。
【０１１２】
図１２は、本発明にかかる半導体試験装置の第三の実施例を示す。
【０１１３】
第三の実施例における中間回路２５は、シフトレジスタ９７とスイッチ９１ａ〜９１ｃとで構成する信号分離回路９５を有する。なお、ＤＵＴ１１２のＯピンに接続する中間回路２５は、本発明の第一の実施例または第二の実施例と同様の回路を用いるため図示および説明を省略する。また、Ｉ／Ｏピンに接続する回路も、本発明の第一の実施例または第二の実施例と同様の回路において、バッファ分岐回路を、本実施例の信号分離回路９５に置き換えるのみのため、図示および説明を省略する。
【０１１４】
図１３は、図１２における半導体試験装置の試験方法および動作を説明する図である。図１２において、ピンエレクトロニクス群７０は、ＤＵＴ１１２のＩピンに試験信号を印加するため、常時ドライバモードに設定する。ピンエレクトロニクス群７４は、シフトレジスタ９７およびスイッチ９１ａ〜９１ｃの制御を行うため、同様に常時ドライバモードに設定する。ドライバ３ａは、時間ｔ０〜ｔ１にＩ３ピン、時間ｔ１〜ｔ２にはＩ２ピン、時間ｔ２〜ｔ３にはＩ１ピンに印加するための試験信号を連続して出力し（図１３（ａ））、シフトレジスタ９７の入力Ｄに入力する。
【０１１５】
図１２のシフトレジスタ９７は、ＣＬＫと共にデータがＱ１からＱ２、Ｑ２からＱ３へとシフトし、ＳＴＲ信号でＱ１〜Ｑ３の状態を保持する、いわゆるシフトストアレジスタである。ＤＵＴ１１２には誤った試験信号を入力しないように、スイッチ９１ａ〜９１ｃをオフ状態とするため、スイッチ９１ａ〜９１ｃの制御信号をＬレベルに設定する。（図１３（ｄ））。図１３において、時間ｔ０〜ｔ１でＩ３ピンに印加する試験信号は、時間ｔ１のＣＬＫ信号で、出力Ｑ１からＱ２へ信号がシフトする（図１３（ｅ），（ｆ））。時間ｔ１〜ｔ２でＩ２ピンに印加する試験信号は、時間ｔ２のＣＬＫ信号で、出力Ｑ１からＱ２へ信号がシフトすると同時に、Ｉ３ピンへ印加する試験信号がＱ２〜Ｑ３へシフトする（図１３（ｆ），（ｇ））。時間ｔ２からＩ１ピンへ印加する試験信号がシフトレジスタ９７のＤへ入力すると、シフトレジスタ９７の各出力Ｑ１，Ｑ２，Ｑ３は、Ｉ１，Ｉ２，Ｉ３ピンへ印加する試験信号が出力し、時間ｔ３にＳＴＲ信号を入力すると、シフトレジスタ各出力Ｑ１，Ｑ２，Ｑ３は、そのデータを保持する。そして、スイッチ９１ａ〜９１ｃをオンするように制御信号をＨレベル（図１３（ｄ））とすることで、ＤＵＴのＩピンに試験信号が同時に印加される（図１３（ｅ）〜（ｇ）実線部）。同じＩピンに他の試験信号を入力する場合には、スイッチ９１ａ〜９１ｃをオフ状態とし、新たな試験信号をドライバ３ａから出力し、上記の方法ＣＬＫ信号を入力すればよいことは明らかである。
【０１１６】
半導体試験装置の第三の実施例によれば、試験信号を出力する半導体試験装置のピン数よりも多くのＩピンおよびＩ／ＯピンのＤＵＴに試験信号を印加することができる。このため、ＤＵＴのピン数が半導体試験装置のピン数を上回る場合であっても、既存の半導体試験装置を用いて試験を行うことが可能となる。
【０１１７】
本実施例の図１２は、半導体試験装置１が出力する試験信号を分離する一例を示したものであり、ＤＵＴ１１２の信号レベルに合致させるための回路、例えばレベルシフト回路をシフトレジスタ９７の出力に設けてもよい。本実施例では、信号分離手段の一例としてシフトレジスタを用いたが、複数ピン分試験信号を分離でき、ＤＵＴへ印加することができる構成であればよいことは言うまでもない。また、シフトレジスタの入出力数は幾つであっても構わない。
【０１１８】
図１２のスイッチ９１ａ〜９１ｃは、Ｄ−ＦＦ９０ａ〜９０ｃが信号を保持するまでの時間、ＤＵＴ１１２に誤った試験信号を印加しない目的であり、スイッチでなくてもよい。また、ピンエレクトロニクスから出力する複数ピン分の試験信号を１ピン毎に分離する間、ＤＵＴの入力をＬレベル等に固定するように、例えばスイッチの変わりにＡＮＤ回路を用いて構わない。
【０１１９】
上記説明では、スイッチ９１ａ〜９１ｃを一括してオン状態に制御し、ＤＵＴ１１２の全Ｉピンに同時に試験信号を入力する例を説明したが、ＤＵＴ１１２が全Ｉピンに同時に信号が入力されなくとも動作可能なものであれば、Ｄ−ＦＦに信号は保持された時点で、順次オン状態に制御しても構わない。
【０１２０】
図１４は、本発明の第四の実施例を示す図である。本発明の第一、第二および第三の実施例と異なる点は、ＤＣユニット１６と、ＤＵＴ２０〜２３の電源ピン間に、スイッチ切替回路１８を備えたことである。なお、ＤＵＴのＩピン、Ｏピン、Ｉ／Ｏピンの接続、およびこれらピンに関する中間回路２５内の構成は、図１、図９、図１２に示す実施例と同様であるため、図示および説明を省略する。
【０１２１】
図１５は、図１４における第四の実施例における試験方法、および動作を説明する図である。図１４のピンエレクトロニクス群７４の内、スイッチ切替回路１８の制御信号Ａ９〜Ａ１２に接続する４ピンは、常時ドライバモードに設定する。制御信号Ａ９〜Ａ１２がＨレベルのとき、各スイッチＳ９〜Ｓ１２がオン状態に制御される。図１５における時間ｔ０〜ｔ１では、制御信号Ａ９〜Ａ１２はように全てＨレベルに設定（図１５（ａ）〜（ｄ））し、ＤＣユニット１６を、電圧出力するように設定すると、ＤＵＴ２０〜２３の全ての電源ピンに、電源電圧が印加される。この状態で第一、第二および第三の実施例で説明したような方法で、ＤＵＴ２０〜２３の試験（機能試験）を同時に行う。
【０１２２】
ＤＵＴの試験項目の一つとして、消費電流やリーク電流等の電流測定試験を行う場合がある。電流測定は、ＤＣユニット１６で行ことができるが、ＤＵＴ２０〜２３の全電源ピンに電圧を印加した時間ｔ０〜ｔ１間で行うと、ＤＵＴ２０〜２３の全電流を測定することになるため、ＤＵＴ２０〜２３を個別に良否判定ができない。
【０１２３】
第四の実施例にかかる半導体装置によれば、電流測定を行う場合には、時間ｔ１〜ｔ１０の間でのＡ９〜Ａ１２の制御信号を、図１５（ａ）〜（ｄ）に示すように、オン／オフ制御を個別に行うことで、図１５（ｆ）に示すように、ＤＵＴ毎に電流測定を行うことができるため、ＤＵＴ個別の良否判定ができる。本実施例を本発明の第一〜第三の実施例へ適用すれば、半導体試験装置のＤＣユニットの搭載数が少ない場合でも、試験することが可能となる。
【０１２４】
なお、第四の実施例では、電源ピンの電流を測定する場合について説明したが、特に電源ピンに限定するものではなく、例えばＩピンのリーク電流測定等、他のピンの電流測定、または電流印加−電圧測定を行ってもよい。なお、ＩピンおよびＩ／ＯピンとＤＣユニットを接続する場合には、第一、第二および第三の実施例と併用するために、ＤＣユニット出力と試験信号の切替スイッチ等が必要になることは明らかである。
【０１２５】
また、図１５では、例として機能試験の後に電流測定試験を行うように図示したが、試験項目の順序を限定するものではなく、電流測定後に機能試験を行っても、機能試験と機能試験の間に電流測定を行ってもよい。なお、ここで言う機能試験とは、ＤＵＴを試験する試験項目の内、電流測定に関する試験項目を除いた全ての試験を指す。
【０１２６】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１２７】
【発明の効果】
本願において開示される発明によって得られる効果を簡単に説明すれば次の通りである。
【０１２８】
（１）試験対象である１つまたは複数の半導体集積回路ピンの総数が、半導体試験装置の搭載ピン数を上回る場合であっても、半導体集積回路の試験が可能な半導体試験装置および試験方法を提供することができる。
【０１２９】
（２）一括して複数のＤＵＴを効率よく試験することができ、半導体装置の製造コストを低減することができる。
【図面の簡単な説明】
【図１】半導体試験装置の第一の実施例を示す図である。
【図２】第一の実施例における試験方法、およびその動作を説明する図である。
【図３】第一の実施例における入出力制御回路の具体的構成例を示す図である。
【図４】第一の実施例における入出力制御回路の他の具体的構成例を示す図である。
【図５】第一の実施例における入出力制御回路の更に他の具体的構成例を示す図である。
【図６】図５における半導体集積回路の試験方法および動作を示す図である。
【図７】半導体試験装置の第二の実施例を示す図である。
【図８】第二の実施例における論理判定回路の具体的構成例を示す図である。
【図９】論理判定回路の動作を示す図である。
【図１０】第二の実施例における出力状態制御回路の更に具体的構成例を示す図である。
【図１１】図１０における半導体集積回路の試験方法、および動作を示す図である。
【図１２】半導体試験装置の第三の実施例を示す図である。
【図１３】図１２における半導体集積回路の試験方法および動作を示す図である。
【図１４】半導体試験装置の第四の実施例を示す図である。
【図１５】図１４における半導体集積回路の試験方法および動作を示す図である。
【図１６】図１の一部を表現し直した図である。
【図１７】論理判定回路の他の構成例を示す図である。
【図１８】半導体試験装置の構成概要を示す図である。
【図１９】従来の半導体試験装置と被試験半導体集積回路との接続関係を示す図である。
【符号の説明】
１，１００…半導体試験装置
２ａ〜２ｆ，１０１…ピンエレクトロニクス
３ａ〜３ｆ，１０２…ドライバ
４ａ〜４ｆ，１０３…コンパレータ
５，１３…バッファ回路
６，１２…バッファ分岐回路
７，１４，１８…スイッチ切替回路
１０…入出力制御回路
２０〜２３，１１２…半導体集積回路（ＤＵＴ）
２５…中間回路
３０，３０ａ〜３０ｄ…コンパレータ
３４…論理判定回路
４３，４４…Ｄ型フリップ・フロップ回路
７０〜７５…ピンエレクトロニクス群
【発明の属する技術分野】
本発明は、試験対象である半導体集積回路の試験方法および半導体試験装置に関する。例えば、１つまたは複数の半導体集積回路のピン数（端子数）の総和が半導体試験装置のピン数（チャネル数）を上回る場合でも、試験可能な半導体集積回路の試験方法、および半導体試験装置に関する。また、複数の半導体集積回路の一括試験に適した半導体集積回路の試験方法、および半導体試験装置に関する。
【０００２】
【従来の技術】
半導体集積回路の電気的な動作試験は、一般に半導体試験装置を用いて試験を行う。
【０００３】
図１９は、従来の半導体試験装置と試験対象である半導体集積回路（以下、ＤＵＴと記す）との接続関係を示す。
【０００４】
半導体試験装置１００は、半導体試験装置１００のピンエレクトロニクス１０１の１ピン（１個）とＤＵＴの１ピン１１５を電気的に接続して、ＤＵＴ１１２の試験を実施する。例えば、２５６ピンを有するＤＵＴを試験する半導体試験装置は、２５６個のピンエレクトロニクス１０１を搭載している。図１９では、ＤＵＴ１１２を１個のみ図示しているが、試験時間の短縮を図り、複数のＤＵＴを同時に試験する場合もある。
【０００５】
従来の半導体試験装置では、試験対象となるＤＵＴのピンの総数が半導体試験装置のピン数を上回る場合、その半導体試験装置では試験することができないという問題があった。また、現状試験を実施しているＤＵＴの個数よりも多くのＤＵＴを一括して試験しようとした場合、半導体試験装置のピン数の制限を受けてしまう問題があった。このため、半導体装置の製造コストを低減することができないという問題があった。
【０００６】
特許文献１には、半導体試験装置とＤＵＴの間に切替スイッチを設ける半導体試験装置が開示されている。具体的には、この切替スイッチが、半導体試験装置内のＣＰＵからの切替信号に基づき、ドライバまたはコンパレータと、ＤＵＴの各ピンの接続を順次切替えながら試験を行うことが開示されている。このため、ＤＵＴのピン数が半導体試験装置のピン数を上回っても試験を行うことができる。
【０００７】
【特許文献１】
特開平１０−２６６５５号公報（第２図、第７図）
【０００８】
【発明が解決しようとする課題】
しかし、特許文献１記載の技術を用いて、半導体試験装置のピン数を上回るＤＵＴを試験する場合、半導体装置の試験信頼性が低下するという問題がある。この問題は、ＤＵＴの全入力ピンに同時に試験信号を印加することができないため、ＤＵＴの一部の回路や、ＤＵＴの有する一部の機能試験しか実施できないために生じる。
【０００９】
また、特許文献１記載の技術では、複数のＤＵＴを同時試験することはできないという問題がある。複数（例えば４つ）のＤＵＴを同時に試験しようとする場合には、４つのＤＵＴの入力ピンに同時に試験信号を印加する必要がある。しかし、特許文献１記載の技術では、複数の入力信号の切替が必要であるため、複数のＤＵＴを同時試験することはできない。
【００１０】
上記問題に鑑み、本発明は、被試験半導体集積回路のピンの総和が半導体試験装置の搭載ピン数を上回る場合であっても、半導半導体集積回路の試験が可能な半導体試験装置および試験方法を提供することを目的とする。
【００１１】
また、本発明は、複数の半導体集積回路の一括試験に適した半導体試験装置および半導体集積回路の試験方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、本願において開示される発明のうち代表的なものの概要を簡単に説明すると次の通りである。
【００１３】
（１）複数の半導体集積回路の電気的動作を試験する半導体試験装置であって、前記半導体試験装置のピンエレクトロニクスと前記半導体集積回路との間の試験信号および応答信号の授受を行う中間回路を有し、前記中間回路は、前記ピンエレクトロニクスからの試験信号を分配し、前記半導体集積回路の入力端子に出力する第一のバッファ分岐手段と、前記半導体集積回路の出力端子からの応答信号を順次切替え、前記応答信号を前記ピンエレクトロニクスへ出力する第一の切替手段とを有し、前記ピンエレクトロニクスの出力信号または前記半導体試験装置が有する制御バスの信号を用いて、前記第一の切替手段を制御するものである。
【００１４】
（２）複数の半導体集積回路の電気的動作を試験する半導体試験装置であって、前記半導体試験装置のピンエレクトロニクスと前記半導体集積回路との間の試験信号および応答信号の授受を行う中間回路を有し、前記中間回路は、前記ピンエレクトロニクスからの試験信号を分配し、前記半導体集積回路の入出力端子に出力する第二のバッファ分岐手段と、前記半導体集積回路の入出力端子からの応答信号を順次切替え、前記応答信号を前記ピンエレクトロニクスへ出力する第二の切替手段と、を備えた入出力手段、前記入出力手段の入力または出力の切替制御を行う入出力制御手段とを有し、前記ピンエレクトロニクスの出力信号または前記半導体試験装置が有する制御バスの信号を用いて、前記入出力手段を制御するものである。
【００１５】
（３）複数の半導体集積回路の電気的動作を試験する半導体試験装置であって、前記半導体試験装置のピンエレクトロニクスと前記半導体集積回路との間の試験信号および応答信号の授受を行う中間回路を有し、前記中間回路は、前記ピンエレクトロニクスからの試験信号を分配し、前記半導体集積回路の入力端子に出力する第一のバッファ分岐手段と、前記半導体集積回路の出力端子からの応答信号と前記ピンエレクトロニクス出力信号または前記半導体試験装置が有する制御バスが出力する基準電圧とを比較する第一の比較手段と、前記第一の比較手段の出力と前記ピンエレクトロニクスまたは前記半導体試験装置が有する制御バスの出力信号からの期待値を用いて、前記半導体集積回路の良否判定情報を前記ピンエレクトロニクスへ出力する第一の判定手段とを有するものである。
【００１６】
（４）複数の半導体集積回路の電気的動作を試験する半導体試験装置であって、前記半導体試験装置のピンエレクトロニクスと前記半導体集積回路との間の試験信号および応答信号の授受を行う中間回路を有し、前記中間回路は、前記ピンエレクトロニクスからの試験信号を分配し、前記半導体集積回路の入力端子に出力する第二のバッファ分岐手段と、前記半導体集積回路の入出力端子からの応答信号と前記ピンエレクトロニクスまたは前記半導体試験装置が有する制御バスが出力する基準電圧とを比較する第二の比較手段と、を備えた入出力手段と、前記第二の比較手段の出力と前記ピンエレクトロニクスまたは前記半導体試験装置が有する制御バスの出力信号からの期待値を用いて、前記半導体集積回路の良否判定情報を前記半導体試験装置へ出力する第二の判定手段とを有し、前記ピンエレクトロニクスの出力信号または前記半導体試験装置が有する制御バスの信号を用いて、前記入出力手段の制御信号および前記期待値を制御するものである。
【００１７】
（５）半導体試験装置のピン数を上回る端子数を有する半導体集積回路の電気的動作試験を行う半導体試験装置であって、前記半導体試験装置のピンエレクトロニクスと前記半導体集積回路との間の試験信号および応答信号の授受を行う中間回路を有し、前記中間回路は、前記ピンエレクトロニクスから前記半導体集積回路の複数端子分の試験信号を入力し、前記複数端子分の試験信号を前記半導体集積回路の１端子毎の試験信号に分離して前記半導体集積回路の入力端子に出力する信号分離手段と、前記半導体集積回路の出力端子からの応答信号を順次切替え、前記ピンエレクトロニクスへ出力する第一の切替手段とを有し、前記ピンエレクトロニクスの出力信号または前記半導体試験装置が有する制御バスの信号を用いて前記第一の切替手段を制御するものである。
【００１８】
（６）半導体試験装置のピン数を上回る端子数を有する半導体集積回路の電気的動作試験を行う半導体試験装置であって、前記ピンエレクトロニクスと前記半導体集積回路との間の試験信号および応答信号の授受を行う中間回路を有し、前記中間回路は、前記ピンエレクトロニクスから出力された前記半導体集積回路の複数端子分の試験信号を入力し、かつ前記複数端子分の試験信号を前記半導体集積回路の１ピン毎の試験信号に分離して前記半導体集積回路に出力する信号分離手段と、前記半導体集積回路の出力端子からの応答信号と前記ピンエレクトロニクスまたは前記半導体試験装置が有する制御バスの信号が出力する基準電圧とを比較する第一の比較手段と、前記第一の比較手段の出力と前記ピンエレクトロニクスまたは前記半導体試験装置が有する制御バスの信号からの期待値を用いて、前記半導体集積回路の良否判定情報を前記ピンエレクトロニクスへ出力する第一の判定手段と、を有し、前記ピンエレクトロニクスの制御信号を用いて、前記期待値を制御するものである。
【００１９】
（７）複数の半導体集積回路の電気的動作を試験する半導体集積回路の試験方法であって、前記半導体試験装置のピンエレクトロニクスと前記半導体集積回路との間にある中間回路を介して、半導体集積回路への試験信号および前記半導体集積回路からの応答信号の授受が行われ、前記中間回路は、前記ピンエレクトロニクスからの試験信号を分配し、前記半導体集積回路の入力端子に出力する第一のバッファ分岐手段と、前記半導体集積回路の出力端子からの応答信号を順次切替え、前記応答信号を前記ピンエレクトロニクスへ出力する第一の切替手段と、を有し、前記ピンエレクトロニクスの出力信号または前記半導体試験装置が有する制御バスの信号を用いて、前記第一の切替手段を制御することを特徴とする試験方法である。
【００２０】
（８）複数の半導体集積回路の電気的動作を試験する半導体集積回路の試験方法であって、前記半導体試験装置のピンエレクトロニクスと前記半導体集積回路との間にある中間回路を介して、半導体集積回路への試験信号および前記半導体集積回路からの応答信号の授受が行われ、前記中間回路は、前記ピンエレクトロニクスからの試験信号を分配し、前記半導体集積回路の入力端子に出力する第一のバッファ分岐手段と、前記半導体集積回路の出力端子からの応答信号と前記ピンエレクトロニクスまたは前記半導体試験装置が有する制御バスの信号が出力する基準電圧とを比較する第一の比較手段と、前記第一の比較手段の出力と前記ピンエレクトロニクスからの期待値を用いて、前記半導体集積回路の良否判定情報を前記ピンエレクトロニクスへ出力する第一の判定手段とを有し、前記ピンエレクトロニクスの出力信号または前記半導体試験装置が有する制御バスの信号を用いて、前記期待値を制御することを特徴とする試験方法である。
【００２１】
（９）半導体試験装置のピン数を上回る端子数を有する半導体集積回路の電気的動作試験を行う半導体集積回路の試験方法であって、前記半導体試験装置のピンエレクトロニクスと前記半導体集積回路との間にある中間回路を介して、半導体集積回路への試験信号および前記半導体集積回路からの応答信号の授受が行われ、 前記中間回路は、前記ピンエレクトロニクスから前記半導体集積回路の複数端子分の試験信号を入力し、前記複数端子分の試験信号を前記半導体集積回路の１端子毎の試験信号に分離して前記半導体集積回路の入力端子に出力する信号分離手段と、前記半導体集積回路の出力端子からの応答信号を順次切替え、前記ピンエレクトロニクスへ出力する第一の切替手段とを有し、前記ピンエレクトロニクスの出力信号または前記半導体試験装置が有する制御バスの信号を用いて前記第一の切替手段を制御することを特徴とする試験方法である。
【００２２】
（１０）半導体試験装置のピン数を上回る端子数を有する半導体集積回路の電気的動作試験を行う半導体集積回路の試験方法であって、前記半導体試験装置のピンエレクトロニクスと前記半導体集積回路との間にある中間回路を介して、半導体集積回路への試験信号および前記半導体集積回路からの応答信号の授受が行われ、前記中間回路は、前記ピンエレクトロニクスから出力された前記半導体集積回路の複数端子分の試験信号を入力し、かつ前記複数端子分の試験信号を前記半導体集積回路の１ピン毎の試験信号に分離して前記半導体集積回路に出力する信号分離手段と、前記半導体集積回路の出力端子からの応答信号と前記ピンエレクトロニクスまたは前記半導体試験装置が有する制御バスの信号が出力する基準電圧とを比較する第一の比較手段と、前記第一の比較手段の出力と前記ピンエレクトロニクスまたは前記半導体試験装置が有する制御バスの信号からの期待値とを用いて、前記半導体集積回路の良否判定情報を前記ピンエレクトロニクスへ出力する第一の判定手段とを有し、前記ピンエレクトロニクスの出力信号または前記半導体試験装置が有する制御バスの信号を用いて、前記期待値を制御することを特徴とする試験方法である。
【００２３】
【発明の実施の形態】
まず、各実施例に共通した半導体試験装置の概略を図１８に示す。
【００２４】
半導体試験装置１００は、被試験半導体集積回路１１２（ＤＵＴ１１２）に試験信号を与え、ＤＵＴ１１２が出力する応答信号を、予め用意されている期待値との比較および判定を行うことで、ＤＵＴ１１２の動作試験を行う装置である。
【００２５】
具体的には、タイミング発生器１０５は、基準信号発生器１０４から供給された原振クロックを用いて、試験周期を決定する周期クロック、印加試験信号のタイミングと応答信号の判定タイミング（立上り／立下りのタイミング）を決定するエッジクロックを発生する。これらのクロックは、クロック間の位相のずれを調整するための遅延回路（図示せず）を経て、波形フォーマッタ１０７およびデジタルコンパレータ１０８へ供給される。パターン発生器１０６は、試験信号や期待値の情報を含んだテストパターンデータを生成する。波形フォーマッタ１０７は、タイミング発生器１０５が出力した試験信号の立上り／立下りのタイミングを示す試験信号のタイミングエッジと、パターン発生器１０６が出力したテストパターンデータを基に試験信号の基準となる信号を形成し、ドライバ１０２に出力する。ドライバ１０２は、波形フォーマッタ１０７から出力された試験信号の基準となる信号と、ＤＵＴ１１２の信号レベルに合致させるための基準電圧（図示せず）を基に、試験信号を生成し、伝送線路１１１を通してＤＵＴ１１２に印加する。ＤＵＴ１１２は、印加された試験信号に基づく応答信号を出力する。コンパレータ１０３では、伝送線路１１１を通して入力するＤＵＴ１１２の応答信号レベルと、比較（基準）電圧発生器１０９より供給された基準電圧との比較を行い、比較結果（Ｈ／Ｌ）を出力する。デジタルコンパレータ１０８では、コンパレータ１０３の比較結果と、パターン発生器１０６から送られてくる期待値との判定を、タイミング発生器１０５からのタイミングで行う。ここでＤＵＴ１１２から出力される応答信号が期待値と一致しなかった場合、このＤＵＴ１１２は不良と判定され、不良判定結果がフェイルメモリ１１０に書き込まれる。
【００２６】
本発明にかかる半導体試験装置における第一の実施例を図１に示す。なお、図１は、４個のＤＵＴを同時に試験する例を示している。
【００２７】
第一の実施例における半導体試験装置（半導体試験システム）は、半導体試験装置１と、試験信号の分配および試験信号に基づく応答信号の切替えを行う中間回路２５とを有する。なお、信号線上の斜線は、複数の信号線が集まっていることを示す。
【００２８】
半導体試験装置１は、ドライバ３ａ〜３ｄと、コンパレータ４ａ〜４ｄの対で構成する複数のピンエレクトロニクス２ａ〜２ｄとを有する。例えば、２５６ピンのＤＵＴを試験する半導体試験装置は２５６個のピンエレクトロニクス１０１を有する。ピンエレクトロニクス群７０〜７３は、複数のピンエレクトロニクス２ａ〜２ｄの集まりを示す（以下、ピンエレクトロニクスの集まりをピンエレクトロニクス群と記す。）。
【００２９】
このピンエレクトロニクス２ａ〜２ｄは、ドライバモードとコンパレータモードを有する。ドライバモードとは、ＤＵＴに印加する試験信号を出力するために、ドライバ３ａ〜３ｄが動作するモードである。コンパレータモードとは、ＤＵＴが出力する応答信号を基準電圧と比較するために、ドライバ３ａ〜３ｄの出力を高インピーダンス状態に設定するモードである。両モードにおいて、コンパレータ４ａ〜４ｄは常時動作状態にある。
【００３０】
また、半導体試験装置１は、ＤＵＴに電源電圧を印加するためのＤＣユニット１６を複数有する。通常、ＤＣユニット１６は、電圧印加のみでなく電流測定できる電圧印加−電流測定機能や電流印加−電圧測定機能を有する。
【００３１】
このピンエレクトロニクスのモード切替、およびＤＣユニットの機能切替え等の制御は、テストプログラムと呼ばれる半導体試験装置１を制御するためのプログラムによって任意に行うことができる。以後、ピンエレクトロニクス等の制御については詳細に特記しないが、テストプログラムで半導体試験装置１を制御することを意味する。
【００３２】
なお、各実施例では、半導体試験装置１のピンエレクトロニクスは、全てドライバおよびコンパレータの対で図示して説明する。しかし、半導体試験装置１のピンエレクトロニクスの一部が、ドライバまたはコンパレータの何れか一方のみで構成する半導体試験装置であってもよい。
【００３３】
中間回路２５は、半導体試験装置１とＤＵＴ２０〜２３の間に設ける回路である。中間回路２５は、半導体試験装置１に内蔵される場合と、半導体試験装置１に外付けされる場合がある。
【００３４】
中間回路２５は、複数のバッファ回路５で構成されたバッファ分岐回路６と、スイッチＳ１〜Ｓ４で構成するスイッチ切替回路７と、入出力回路９と、入出力制御回路１０とを有する。さらに、入出力回路９は、バッファ分岐回路１２とスイッチ切替回路１４を有する。なお、入出力回路９におけるバッファ回路１３は、入出力制御回路１０からの制御信号に基づき、出力を高インピーダンス状態に制御することが可能である。ここで、半導体試験装置１は、ピンエレクトロニクス１ピンとＤＵＴ１ピン同士を接続して試験するため、ＤＵＴの１ピンを駆動できるように設計されている。このため、ＤＵＴ２０〜２３のＩピンを駆動するのに必要な駆動能力を持つバッファ回路５および１３を介して試験信号を分配し、各ＤＵＴ２０〜２３のＩピンおよびＩ／Ｏピンへ試験信号を印加する。
【００３５】
バッファ分岐回路６は、ＤＵＴ２０〜２３入力専用ピン（以下、Ｉピンと記す。）、スイッチ切替回路７は、ＤＵＴ２０〜２３の出力専用ピン（以下、Ｏピンと記す。）、入出力回路９は、ＤＵＴ２０〜２３の入出力ピン（以下、Ｉ／Ｏピンと記す。）とそれぞれ接続する。なお、ＤＵＴ２０〜２３はＩピン、Ｏピン、およびＩ／Ｏ各ピンを、複数備えているものとする。
【００３６】
図２は、図１に示す第一の実施例における試験方法および動作を示す。
【００３７】
図１のピンエレクトロニクス群７０の内、ｘピンをバッファ分岐回路６へ接続する。ピンエレクトロニクス群７０は、ＤＵＴ２０〜２３のＩピンへ試験信号を印加するため、常時ドライバモードに設定し、例えば図２（ａ）の試験信号を出力する。
【００３８】
印加された試験信号に基づき、ＤＵＴ２０〜２３は、Ｏピンより応答信号を出力する。スイッチ切替回路７の各スイッチＳ１〜Ｓ４は、スイッチ切替回路７に入力される制御信号Ａ１〜Ａ４がそれぞれＨレベルの時にＯＮする。
【００３９】
図２に示す時間ｔ１からｔ１４の間でＤＵＴ２０〜２３が応答信号を出力するように設定したとき（試験信号を入力したとき）、ピンエレクトロニクス群７３のピンのなかで制御信号Ａ１〜Ａ４を出力する４ピンは、時間ｔ１からｔ１４内で順次スイッチＳ１〜Ｓ４を切替えるように制御信号をスイッチ切替回路７へ出力する（図２（ｂ）〜（ｅ））。ピンエレクトロニクス群７１は、ＤＵＴ２０〜２３が出力する応答信号を判定するために、常時コンパレータモードに設定する。この時、コンパレータ４ｂには、図２（ｆ）に示すように、時間ｔ１〜ｔ４，ｔ５〜ｔ７，ｔ８〜ｔ１０，ｔ１１〜ｔ１３にＤＵＴ２０〜２３の各Ｏピンの応答信号のタイミングがずれて（時分割で）入力される。
【００４０】
コンパレータ４ｂでは、時分割で入力した応答信号と比較電圧Ｖｒｅｆ＿ｂとの大小関係を比較し、比較結果（Ｈ／Ｌ）を出力する。この結果は、デジタルコンパレータ（図示せず）に送られ、図２（ｇ）に示すようにｔ３，ｔ６，ｔ９，ｔ１２の判定タイミングでＤＵＴ応答信号の良／不良が判定される。なお、この判定タイミングの設定は、ピンエレクトロニクス等の設定と同様に、テストプログラムで任意に行うことができる。
【００４１】
続いて、図１において、ＤＵＴ２０〜２３のＩ／Ｏピンに接続する入出力回路９と、入出力制御回路１０の動作およびその試験方法について説明する。
【００４２】
入出力制御回路１０は、入出力回路９の信号経路を切替えるための制御回路で、切替を行うための制御信号ＶＩＮＶは、ピンエレクトロニクス群７３内の１ピンで制御する。図２において、時間ｔ０〜ｔ１では、ピンエレクトロニクス群７２をドライバモードに設定し、ドライバ３ｃは、例えば図２（ｍ）のような試験信号を出力する。同時間で、入出力制御信号ＶＩＮＶは、図２（ｌ）に示すようにＬレベルに設定することで、ドライバ３ｃ出力の試験信号が、図１のバッファ分岐回路１２を介してＤＵＴ２０〜２３のＩ／Ｏピンへ印加される。コンパレータ４ｃの入力は、ドライバ３ｃの出力と接続されているため、ドライバ３ｃが出力する試験信号そのものとなる。（図２（ｎ））。
【００４３】
ＤＵＴ２０〜２３は、動作状態に応じてＩ／Ｏピンを出力モードに切替え、試験信号に基づく応答信号を出力する。これに対応するために、応答信号が出力される時間ｔ１〜ｔ１４では、ピンエレクトロニクス群７２をコンパレータモードに設定する。同時に、入出力制御信号ＶＩＮＶ をＨレベル（図２（ｌ））に設定することで、図１の入出力制御回路１０は、ピンエレクトロニクス群７２とスイッチ切替回路１４とを接続し、バッファ回路１３の出力を高インピーダンス状態に制御する。
【００４４】
以後、スイッチ切替回路１４の制御方法は、図２（ｈ）〜（ｋ）、コンパレータ４ｃへのＤＵＴ２０〜２３の応答信号入力、および良否判定については図２（ｎ）、（ｏ）に示す通りで、上述したＯピンの時と同様であるため試験方法および動作の説明を省略する。
【００４５】
なお、半導体試験装置１のピンエレクトロニクスのモードは、上述したドライバモード、コンパレータモードの他に終端モードを備えている場合がある。終端モードとは、定電圧をドライバから出力した状態で、ＤＵＴの応答信号をコンパレータを介して試験するモードあり、終端接続を必要とするＤＵＴを試験する場合に、このモードを選択する。本実施例は、この種のＤＵＴにも対応することができ、ＤＵＴの応答信号を半導体試験装置へ出力する際には、ピンエレクトロニクスのモードをコンパレータモードから終端モードに変更して上述と同様の試験を行えばよい。
【００４６】
続いて、スイッチ切替回路とＤＵＴ２０〜２３の接続方法について説明する。図１６は、第一の実施例における半導体試験装置において、ＤＵＴのＯピンに関する部分を平面的に表現し直した図である。
【００４７】
スイッチ切替回路７とＤＵＴ２０〜２３の第１の接続方法として、＃ｎ−ａ（ｎ＝１，２，３，４）をＤＵＴ２０、＃ｎ−ｂ（ｎ＝１，２，３，４）をＤＵＴ２１、＃ｎ−ｃ（ｎ＝１，２，３，４）をＤＵＴ２２、＃ｎ−ｄ（ｎ＝１，２，３，４）をＤＵＴ２３の各Ｏピンへ接続した場合、ＤＵＴ毎の同一ピンの応答信号がコンパレータに時分割で入力される（図２（ｆ））。第１の接続方法によれば、一つのコンパレータに入力される応答信号の期待値は同じであるため、期待値（Ｈ／Ｌ）を生成するパターン発生器のパターンは小さくすることができる。
【００４８】
また、第２の接続方法として、＃１−ｍ（ｍ＝ａ，ｂ，ｃ，ｄ）をＤＵＴ２０、＃２−ｍ（ｍ＝ａ，ｂ，ｃ，ｄ）をＤＵＴ２１、＃３−ｍ（ｍ＝ａ，ｂ，ｃ，ｄ）をＤＵＴ２２、＃４−ｍ（ｍ＝ａ，ｂ，ｃ，ｄ）をＤＵＴ２３の各Ｏピンのピンへ接続した場合、コンパレータには同一ＤＵＴの異なるピンの応答信号が時分割で入力される。第２の接続方法によれば、ＤＵＴの応答信号を全ピン同一タイミングで判定しなくともよい場合には、試験時間を短縮することができる。
【００４９】
このように、中間回路と複数のＤＵＴとの接続方法によって、コンパレータに入力される情報が異なる。図１では上記第１の接続形態を示したが、第２の接続形態の接続を行っても構わない。但し、ＤＵＴのＩピンおよびＩ／Ｏピンの接続に関しては、試験信号を分配するため第１の接続形態を採らなければならない。
【００５０】
上記で説明した半導体試験装置および試験方法に関する第一の実施例の効果は次の通りである。
【００５１】
（１）被試験半導体集積回路のピンの総和が、半導体試験装置の搭載ピン数を上回る場合であっても、半導半導体集積回路の試験を行うことができる。これにより、被試験半導体集積回路のピンが増加した場合であっても、新規の半導体試験装置や、半導体試験装置のピン数増加のための高価なオプション品を購入せず既存の半導体試験装置を有効に利用して試験することができるため、半導体装置の製造コストの低減に貢献できる。また、半導体試験装置の外付けとして中間回路を利用する場合は、既存のいかなるメーカの半導体試験装置にも適用できる。
【００５２】
（２）また、一括して複数ＤＵＴを効率よく試験することができ、試験時間を短縮することが可能となる。
【００５３】
（３）また、半導体試験装置おいて現在試験しているよりも多くのＤＵＴを一括して試験することができるため、試験の高スループット化を実現し、製造コストを低減できる。
【００５４】
（４）例えば、１つのＤＵＴのＩピン、Ｏピン、Ｉ／Ｏピンが、それぞれｘ，ｙ，ｚピンであるＤＵＴをｋ個（ｋ≧２）同時に試験する場合、既存の半導体試験装置では、ｋ（ｘ＋ｙ＋ｚ）ピン以上必要となる。しかし、本実施例によれば、（ｘ＋ｙ＋ｚ＋２ｋ＋１）ピンの半導体試験装置で同様の試験を行うことが可能である。
【００５５】
なお、本実施例において、例として４つのＤＵＴを同時に試験する半導体試験装置、およびその試験方法について図示および説明したが、ＤＵＴの同時試験個数を限定するものではなく、バッファ回路数および、スイッチの数等を変更することで、任意の複数ＤＵＴを試験できることは言うまでもない。
【００５６】
また、上述の試験方法および動作説明では、スイッチ切替回路７および１４の制御信号Ａ１〜Ａ８、入出力制御回路１０の制御信号ＶＩＮＶは、ピンエレクトロニクスを用いて制御する例で説明したが、半導体試験装置１が有する制御バス信号（コントロールワード等）を用いても構わない。
【００５７】
図１のバッファ回路５および１３は、ＤＵＴを駆動することが目的であり、バッファ回路の駆動能力に応じて、バッファ回路５および１３に接続するＤＵＴのピン数を変更してもよい。バッファ回路１３は、出力を高インピーダンス状態に制御できるものであるが、これは電気的に高インピーダンスに制御できるものであっても、出力にスイッチを配設し、物理的に切断することで高インピーダンス状態にするものであってもよい。また、高インピーダンス状態とする部位は、バッファ回路内に組み込まれていても、バッファ回路の外に別途設ける構成であってもよい。
【００５８】
バッファ回路１３の出力は、制御信号Ｈ／Ｌのどちらで高インピーダンス状態の制御できるものであってもよい。また、スイッチＳ１〜Ｓ８も制御信号も同様に、Ｈ／Ｌのどちらでオン状態に制御できるものであってもよい。
【００５９】
スイッチ切替回路７および１４の制御は、各スイッチを順次切替えることが目的であり、必ずしもスイッチ１つに対して、ピンエレクトロニクス１ピンで制御する必要はなく、例えばシフトレジスタのような回路を通してスイッチを順次切り替える構成であってもよい。
【００６０】
ＤＵＴの電源は１電源で動作するように図示されているが、特にＤＵＴの電源数を限定するものではい。ＤＵＴの電源ピンの数は何ピンでもよく、半導体試験装置に搭載しているＤＣユニットの数が電源ピン分あればよい。
【００６１】
図１では、ＤＵＴ２０〜２３のＩピン、Ｏピン、Ｉ／Ｏピンの各ピンの種類によって、中間回路２５内の回路を区別した構成としているが、汎用性を持たせるために、全て入出力回路９と入出力制御回路１０で構成し、接続するＤＵＴピンの種類によって制御する構成であっても構わない。
【００６２】
スイッチ切替回路は複数のスイッチを用いて構成したが、本実施例で説明したものと同様の動作を行うものであればよく、例えば、１：ｎのマルチプレクサ等を用いても構わない。
【００６３】
以後説明する実施例では、このような点を特記しないが、本発明による実施の形態では全て同様のであることは明らかである。
【００６４】
続いて、図３から図５を用いて、第一の実施例で説明した半導体試験装置の入出力制御回路１０について、具体的な３つの構成例を説明する。なお、ＤＵＴのＩピン、およびＯピンに関する中間回路２５の構成は、図１に示す第一の実施例と同様であるため、図示および説明を省略している。
【００６５】
図３は、入出力制御回路１０の第１の構成例を示す。この入出力制御回路１０は、スイッチ４０で構成されている。スイッチ４０、およびバッファ回路１３の制御信号ＶＩＮＶは、ピンエレクトロニクス群７３の１ピンにより制御されている。
【００６６】
ＤＵＴに試験信号を印加するときは、ピンエレクトロニクス群７２をドライバモードに設定し、バッファ回路１３を介して、ＤＵＴに試験信号を印加する。試験信号をＤＵＴに印加している間、スイッチ４０をオフ状態とするために制御信号ＶＩＮＶをＬレベルにする。
【００６７】
一方、ＤＵＴからの応答信号を判定するときは、ピンエレクトロニクス群７２をコンパレータモードに設定し、コンパレータ４ｃに応答信号を入力する。応答信号を入力する間、スイッチ４０をオン状態にして、かつバッファ回路１３の出力を高インピーダンス状態とするため、制御信号ＶＩＮＶをＨレベルにする。そして、スイッチＳ５〜Ｓ８の制御信号Ａ５〜Ａ８を、図１および２に示したように制御することで、複数のＤＵＴの応答信号を時分割に試験することができる。
【００６８】
入出力制御回路１０の第１の構成例によれば、スイッチ１つという簡単な回路構成で実現できるため、中間回路を構成する部品数を少なくでき、中間回路２５の実装面積を小さくすることができる。
【００６９】
図４は、入出力制御回路１０の第２の構成例を示す。図３と異なる点は、スイッチ切替回路１４の制御信号Ａ５〜Ａ８を用いて、スイッチ４０およびバッファ回路１３の制御信号ＶＩＮＶを生成することである。なお、ＤＵＴのＩピン、およびＯピンに関する中間回路２５の構成は、図１に示す第一の実施例と同様であるため、図示および説明を省略する。
【００７０】
ＤＵＴが応答信号を出力する際には、スイッチＳ５〜Ｓ８の何れか１つがオン状態になるように制御信号Ａ５〜Ａ８を制御して、ＯＲ回路４１の出力をＨレベルにする。これによりスイッチ４０はオン状態に、バッファ回路１３の出力は高インピーダンス状態になる。以後、図１で説明したのと同様に複数のＤＵＴの応答信号を時分割に試験することができる。
【００７１】
この入出力制御回路を用いれば、中間回路２５の入出力切替回路１０の制御は、スイッチ切替回路１４を制御する４ピン分のピンエレクトロニクスで実現することができるため、半導体試験装置のピン数を更に節約することができる。
【００７２】
また、図４の入出力制御回路１０の制御信号は直接ピンエレクトロニクスで制御しないため、図３に比べて半導体試験装置の使用するピン数を少なくすることができる。
【００７３】
なお、ＯＲ回路４１は、制御信号Ａ５〜Ａ８を用いて、スイッチ４０およびバッファ回路１３の制御信号ＶＩＮＶを生成することが目的である。従って、スイッチＳ５〜Ｓ８および４０がＬレベルでオン状態となるもの、またはバッファ回路１３の出力がＬレベルで高インピーダンス状態に制御するものを用いた場合には、ＯＲ回路４１が変更されることは言うまでもない。
【００７４】
図５は、入出力制御回路の第３の構成例を示す。第３の構成例では、Ｄ型フリップ・フロップ回路（以下、Ｄ−ＦＦと記す。）４３とスイッチ４０とで入出力制御回路１０を構成する。また、ピンエレクトロニクス群７３の内、２ピンは入出力制御回路１０に、４ピンはスイッチ切替回路１４の制御信号に用いる。なお、ＤＵＴのＩピン、Ｏピンに関する中間回路２５の構成は、図１に示す第一の実施例と同様であるため、図示および説明を省略する。
【００７５】
図６は、図５に示す中間回路２５の試験方法および動作を示す。まず、ＤＵＴへ試験信号を印加するドライバモードについて説明する。図５のピンエレクトロニクス群７２をドライバモードに設定し、例えば、図６（ａ）に示すような試験信号を、時間ｔ０〜ｔ６の間ドライバ３ｃから出力する。この試験信号は、バッファ分岐回路１２とＤ−ＦＦ４３とに入力される。同時間にＤ−ＦＦ４３のＲｅｓｅｔ端子にＨレベルを印加し（図６（ｃ））、出力Ｑを入力Ｄに関わらずＬレベルにすると（図６（ｄ））、スイッチ４０はオフ状態となり、ドライバ３ｃ出力の試験信号は、バッファ回路１３を介して、ＤＵＴ（図示せず）に印加する。
【００７６】
次に、ＤＵＴからの応答信号を受け良否判定する場合について説明する。コンパレータ４ｃにＤＵＴが出力する応答信号を入力するために、スイッチ４０をオン状態にし、バッファ回路１３の出力を高インピーダンス状態にする。この制御を行うために、ドライバ３ｃは、試験信号を出力した後に、入出力制御信号を出力するように設定する（図６（ａ）の時間ｔ６〜ｔ８）。この入出力制御信号を出力する時間ｔ６に、Ｄ−ＦＦ４３のＶＩＮＶをクロック入力（図６（ｂ） ）することで、Ｄ−ＦＦ４３の出力ＱはＨレベル（図６（ｅ））となり、スイッチ４０はオン状態に、バッファ回路１３の出力は、高インピーダンス状態に制御される。
【００７７】
次に、ＤＵＴが出力する応答信号を判定するために、時間ｔ８でピンエレクトロニクス群７２をコンパレータモードに切替える。以下、図１で説明したのと同様にスイッチＳ５〜Ｓ８の制御信号Ａ５〜Ａ８を、図６（ｆ）〜（ｉ）に示すように制御し、各ＤＵＴの応答信号の判定を順次実施することで、複数のＤＵＴの応答信号を時分割で試験することができる。
【００７８】
このように、入出力制御回路の第３の構成例では、ＤＵＴの試験信号を出力するピンエレクトロニクスを、試験信号の後に入出力制御信号を出力し、この制御信号をＤ−ＦＦという一時記憶回路で保持して入出力制御を行うことができる。
【００７９】
また、図３および図４の入出力制御回路は、ＤＵＴのピン毎で応答信号出力タイミングが異なる場合、制御信号数を増加させる必要があるが、図５の場合には、制御信号数を増加する必要が無いため、この種のＤＵＴを試験する場合には、図３および図４に示す入出力制御回路に比べて、より少ないピン数の半導体試験装置で試験を実施することができる。
【００８０】
なお、図５の入出力回路の場合には、図６（ｆ）に示すように、ＤＵＴに入出力制御信号の一部がノイズ（図６の時間ｔ６〜ｔ６’）として入力されてしまう。このノイズが大きくＤＵＴの誤動作を招く場合には、例えばバッファ回路の遅延量を調整したり、バッファ回路出力１３出力にスイッチを設け、試験信号のみをＤＵＴへ印加する等の回路が別途必要となる。
【００８１】
図５では、一時記憶回路の例として本説明ではＤ−ＦＦを用いたが、試験信号の後に続く入出力制御信号を保持し、スイッチ４０および、バッファ回路１３の出力状態を制御できる構成であればよいことは言うまでもない。
【００８２】
続いて、図７を用いて、本発明の半導体試験装置における第二の実施例を説明する。
【００８３】
本実施例における半導体試験装置（半導体試験システム）は、半導体試験装置１と、試験信号の分配および試験信号に基づく応答信号の判定を行う中間回路２５を有する。中間回路２５は、半導体試験装置１とＤＵＴ２０〜２３の間に設ける回路であり、半導体試験装置１に内蔵される場合と、半導体試験装置１に外付けされる場合がある。中間回路２５は、複数のバッファ回路５で構成するバッファ分岐回路６と、複数のコンパレータで構成する２値化回路３２と、入出力回路９と、論理判定回路３４を有する。入出力回路９は、バッファ分岐回路１２と、２値化回路３１を有する。
【００８４】
図１に示す第一の実施例と異なる点は、中間回路２５において、ＤＵＴ２０〜２３の応答信号を２値化回路３１および３２を介して、論理判定回路３４で判定し、ＤＵＴの良否判定情報を半導体試験装置１へ出力する構成にしたことである。
【００８５】
ＤＵＴ２０〜２３へのＩピンおよびＩ／Ｏピンへの試験信号印加方法については、図１に示す第一の実施例と同様であるため説明を省略する。以下では、ＤＵＴ２０〜２３が出力する応答信号の試験方法、および動作をＤＵＴのＩ／Ｏピンを例に挙げて説明する。
【００８６】
中間回路２５において、ＤＵＴ２０〜２３が出力する応答信号を判定するために、制御信号ＶＩＮＶによって、バッファ回路１３の出力を高インピーダンス状態に設定する。コンパレータ３０では、ＤＵＴが出力する応答信号と、ピンエレクトロニクス群７４の１ピンから出力する比較電圧Ｖｒｅｆ２との大小関係を比較し、比較結果（Ｈ／Ｌ）を出力する。論理判定回路３４は、コンパレータ３０の比較結果と、比較結果の期待値との一致・不一致を判定し、この結果を半導体試験装置１のピンエレクトロニクスへ出力する。半導体試験装置１では、論理判定回路３４の一致情報から、ＤＵＴが良／不良であることを判定する。
【００８７】
ＤＵＴ２０〜２３が出力する応答信号レベルを判定する方法として、ある基準レベルを満たしているか否かを試験する場合には、上記のように一回の判定で試験することができる。また、応答信号がある範囲内のレベルであるかを試験するためには、コンパレータ３０の比較電圧Ｖｒｅｆ１、Ｖｒｅｆ２を範囲の下限値に設定して試験し、次に比較電圧Ｖｒｅｆ１、Ｖｒｅｆ２を範囲の上限値に設定して試験を行えばよい。なお、コンパレータ３０は、一般的な半導体試験装置のピンエレクトロニクスを構成するコンパレータのように、比較電圧をＨ／Ｌの両レベル入力を持ち、一度にある範囲内のレベルかの否かの判定することが可能な、いわゆるウィンドウコンパレータで構成しても構わない。
【００８８】
本実施例においても、終端接続を必要とするＤＵＴにも対応することが可能である。この場合、ピンエレクトロニクスを終端モードに設定し、バッファ回路１３の出力を高インピーダンス状態としないように制御信号ＶＩＮＶを設定する。
【００８９】
また、中間回路２５とＤＵＴとの接続は、図１６において、スイッチ切替回路７の部分を図７における２値化回路３２および論理判定回路３４に置き換え、＃ｎ−ａ（ｎ＝１，２，３，４）をＤＵＴ２０、＃ｎ−ｂ（ｎ＝１，２，３，４）をＤＵＴ２１、＃ｎ−ｃ（ｎ＝１，２，３，４）をＤＵＴ２２、＃ｎ−ｄ（ｎ＝１，２，３，４）をＤＵＴ２３の各Ｏピンのへ接続することで、ＤＵＴ毎の良否判定結果を一括して半導体試験装置１へ出力することができる。なお、ＩピンおよびＩ／Ｏピンに関する接続も、上記と同様である。
【００９０】
半導体試験装置における第二の実施実施例の効果は次の通りである。
【００９１】
（１）半導体装置における第一の実施例の効果（１）〜（３）を有する。
【００９２】
（２）さらに、図１に示す第一実施例より応答信号の判定時間を短縮することができるため、製造コストを更に低減することができる。
【００９３】
（３）例えば、１つのＤＵＴのＩピン、Ｏピン、Ｉ／Ｏピンが、それぞれｘ，ｙ，ｚピンであるＤＵＴをｋ個（ｋ≧２）同時に試験する場合、既存の半導体試験装置では、ｋ（ｘ＋ｙ＋ｚ）ピン以上必要となる。しかし、本実施例によれば、（ｘ＋ｙ＋２ｚ＋２ｋ＋３）ピンの半導体試験装置で同様の試験を行うことが可能である。
【００９４】
論理判定回路３４は、２値化回路３２用と、２値化回路３１用と別々に図示しているが、両２値化回路の出力を１つの論理判定回路で判定する構成でも構わない。
【００９５】
本実施例では、コンパレータ３０の比較電圧Ｖｒｅｆ１、Ｖｒｅｆ２はそれぞれピンエレクトロニクスの１ピンを用いているが、必ずしもピンエレクトロニクスに限定するものではなく、例えば半導体試験装置１搭載のＤＣユニット１６の電圧や中間回路内に電源回路を設ける等、比較電圧を与えることのできるものであれば構わない。以後説明する実施例では、コンパレータ３０の比較電圧について特記しないが、本発明による実施例では全て同様であることは明らかである。
【００９６】
続いて、図８および図１０を用いて、第二の実施例で記載した半導体試験装置の論理判定回路について、具体的な構成例を説明する。なお、ＤＵＴのＩピン、Ｏピンに関する中間回路２５の構成および試験信号の印加方法については、図１に示す第一の実施例と同様であるため、図示および説明を省略する。
【００９７】
図８は、論理判定回路３４の第１の構成例を示す。この論理判定回路３４は、Ｅｘ−ＮＯＲ回路６０ａ〜６０ｄと、ＡＮＤ回路６１ａ〜６１ｄで構成する。
【００９８】
図９は、図８において、ＤＵＴが応答信号を出力する際の２値化回路３１と論理判定回路３４の動作についてまとめたものである。図８において、コンパレータ３０ａ〜３０ｄは、ＤＵＴから出力する応答信号と、比較電圧Ｖｒｅｆ２との大小関係を比較し、比較結果（Ｈ／Ｌ）を出力する。この出力レベルは、ＤＵＴの応答信号レベルによって、図９のＮｏ．１〜１６の何れかが出力される。
【００９９】
図８＃１〜＃４に入力されるＤＵＴの応答信号は、比較電圧Ｖｒｅｆ２よりも大きい場合を良品であるものとし、コンパレータ３０ａ〜３０ｄの出力は、比較電圧Ｖｒｅｆ２よりもＤＵＴの応答信号レベルが大きいときにＨレベルを出力するものとすると、Ｎｏ．１６の状態が図８＃１〜＃４の全てに入力される応答信号レベルは正しいことになる。これを判断するために、Ｅｘ−ＮＯＲ回路６０ａ〜６０ｄに、コンパレータ３０ａ〜３０ｄの出力値と、ピンエレクトロニクス群７４が出力する期待値Ｖｅｘとを入力し、両者一致の可否情報を出力（Ｈ／Ｌ）し、Ｈレベルのとき、その応答信号は正しいと判断できる。更に、図８に示すようにＤＵＴ１ピン分の応答信号の良否情報、つまりＥｘ−ＮＯＲ回路６０ａ〜６０ｄの出力を、ＤＵＴのピン数分を纏めてＡＮＤ回路６１ａ〜６１ｄに入力し、ＤＵＴ毎の良否判定情報（Ｈ／Ｌ）を半導体試験装置１へ送る。
【０１００】
論理判定回路にかかる第一の構成例によれば、ＤＵＴピン数毎の良否判定を一括して行う方式であるため、図１の半導体試験装置よりも試験時間をより短縮することができる。
【０１０１】
なお、図８では、論理判定回路３４の一例として、Ｅｘ−ＮＯＲ回路６０ａ〜６０ｄと、ＡＮＤ回路６１ａ〜６１ｄとを用いて図示したが、ＤＵＴ毎の良否情報を一括判定し、半導体試験装置１へ出力する回路構成であればよいことは明らかである。
【０１０２】
また、論理判定回路の期待値は、ピンエレクトロニクスをｚピン用いて図示したが、例えば図１７のように、Ｄ−ＦＦ６５ａ〜６５ｄを用いて、期待値をシリアルで書き込む形式を採っても構わない。この場合、期待値用として用いるピンエレクトロニクスは１ピンで済むため、よりピン数の少ない半導体試験装置で図８と同様の試験を実施することができる。なお、図１７では、ピンエレクトロニクス１ピンを用いて、期待値をシリアルに転送する例としてＤ−ＦＦを用いたが、Ｄ−ＦＦに限定するものではなく、同様の働きをする回路構成であればよいことは言うまでもない。
【０１０３】
図１０は、第二の実施例における論理判定回路の第二の構成例を示す。第二の構成例は、Ｄ−ＦＦ４３および４４で構成する出力状態制御回路３５を有する。
【０１０４】
図１１は、図１０における試験方法および動作を説明する図である。ＤＵＴへ試験信号を印加する場合には、図１０のピンエレクトロニクス群７２をドライバモードに設定する。ドライバ３ｃは、例えば、図１１（ａ）のような試験信号を時間ｔ０〜ｔ６の間出力し、バッファ分岐回路１２と、Ｄ−ＦＦ４３および４４に入力する。Ｄ−ＦＦ４３は、Ｒｅｓｅｔ１端子にＨレベルを印加し（図１１（ｅ））すると、入力Ｄに関わらず出力ＱはＬレベル出力となり（図１１（ｄ））、ドライバ３ｃ出力の試験信号は、バッファ回路１３を介して、ＤＵＴ（図示せず）に印加する。
【０１０５】
次に、ＤＵＴが出力する応答信号を判定するために、ドライバ３ｃは、試験信号を出力した後に、入出力制御信号を出力（図１１（ａ） ｔ６〜ｔ７）する。入出力制御信号がＨレベルになる時間ｔ６に、Ｄ−ＦＦ４３のＣＬＫ１を入力するように（図１１（ｂ））設定することで、Ｄ−ＦＦ４３の出力ＱはＨレベルとなり、バッファ回路１３の出力は、高インピーダンス状態に制御される（図１１（ｈ））。
【０１０６】
ドライバ３ｃは、試験信号、入出力制御信号に続き、論理判定回路３４の期待値として用いる期待値用信号を出力する（図１１（ａ） ｔ７〜ｔ９）。Ｄ−ＦＦ４４の出力Ｑは、ドライバ３ｃが期待値用信号を出力する時間ｔ７まで、Ｒｅｓｅｔ２信号をＨレベルに設定（図１１（ｅ））することで、時間ｔ０〜ｔ７でＬレベルを出力する（図１１（ｇ））。そして、時間ｔ８でＣＬＫ２信号を入力（図１１（ｃ））し、ドライバ３ｃの期待値Ｈレベルを保持する（図１１（ｇ））。次にＤＵＴが出力する応答信号を判定するために、時間ｔ９でピンエレクトロニクス群７２をコンパレータモードに切替える。以後、論理判定回路３４の動作および試験方法については、図８に示したものと同様であるため省略する。
【０１０７】
図１０に示す半導体試験装置によれば、期待値を直接ピンエレクトロニクスで生成する必要がない。従って、図８に示す半導体試験装置に比べ、より少ないピン数の半導体試験装置を用いて試験を実施することができる。
【０１０８】
また、ＤＵＴのピン毎で応答信号出力タイミングが異なる場合であっても、制御信号数を増加する必要が無い。従って、応答信号出力タイミングが異なるＤＵＴを試験する場合には、図８に示す半導体試験装置に比べて、より少ないピン数の半導体試験装置で試験を実施することができる。
【０１０９】
なお、図１０の場合には、図１１に示すように、ＤＵＴに入出力制御信号の一部がノイズ（図１１ 時間ｔ６〜ｔ６’）として入力されてしまう。このノイズが大きくＤＵＴの誤動作を招く場合には、例えばバッファ回路の遅延量を調整したり、バッファ回路出力１３出力にスイッチを設け、試験信号のみをＤＵＴへ印加する等の回路が別途必要となる。
【０１１０】
図１０では、一時記憶回路の例としてＤ−ＦＦを用いたが、試験信号の後に続く入出力制御信号および期待値をそれぞれ保持し、バッファ回路１３の出力状態を制御でき、論理判定回路３４に期待値を出力できる構成であればよいことは言うまでもない。
【０１１１】
上記実施例１および実施例２では、主に、複数ＤＵＴを一括して試験するときに、ＤＵＴのピン数の総和が半導体試験装置のピン数を上回る場合であっても、半導体装置の試験を実現する半導体試験装置および試験方法について説明した。しかし、本発明にかかる半導体試験装置は、複数ＤＵＴの一括試験のみならず、１つのＤＵＴが有するピン数が半導体試験装置のピン数を上回る場合にも対応することができる。そこで、続いて、液晶ドライバ（例えば、ＬＣＤドライバ）やシステムＬＳＩのような多ピンを有する半導体装置の検査装置について説明する。
【０１１２】
図１２は、本発明にかかる半導体試験装置の第三の実施例を示す。
【０１１３】
第三の実施例における中間回路２５は、シフトレジスタ９７とスイッチ９１ａ〜９１ｃとで構成する信号分離回路９５を有する。なお、ＤＵＴ１１２のＯピンに接続する中間回路２５は、本発明の第一の実施例または第二の実施例と同様の回路を用いるため図示および説明を省略する。また、Ｉ／Ｏピンに接続する回路も、本発明の第一の実施例または第二の実施例と同様の回路において、バッファ分岐回路を、本実施例の信号分離回路９５に置き換えるのみのため、図示および説明を省略する。
【０１１４】
図１３は、図１２における半導体試験装置の試験方法および動作を説明する図である。図１２において、ピンエレクトロニクス群７０は、ＤＵＴ１１２のＩピンに試験信号を印加するため、常時ドライバモードに設定する。ピンエレクトロニクス群７４は、シフトレジスタ９７およびスイッチ９１ａ〜９１ｃの制御を行うため、同様に常時ドライバモードに設定する。ドライバ３ａは、時間ｔ０〜ｔ１にＩ３ピン、時間ｔ１〜ｔ２にはＩ２ピン、時間ｔ２〜ｔ３にはＩ１ピンに印加するための試験信号を連続して出力し（図１３（ａ））、シフトレジスタ９７の入力Ｄに入力する。
【０１１５】
図１２のシフトレジスタ９７は、ＣＬＫと共にデータがＱ１からＱ２、Ｑ２からＱ３へとシフトし、ＳＴＲ信号でＱ１〜Ｑ３の状態を保持する、いわゆるシフトストアレジスタである。ＤＵＴ１１２には誤った試験信号を入力しないように、スイッチ９１ａ〜９１ｃをオフ状態とするため、スイッチ９１ａ〜９１ｃの制御信号をＬレベルに設定する。（図１３（ｄ））。図１３において、時間ｔ０〜ｔ１でＩ３ピンに印加する試験信号は、時間ｔ１のＣＬＫ信号で、出力Ｑ１からＱ２へ信号がシフトする（図１３（ｅ），（ｆ））。時間ｔ１〜ｔ２でＩ２ピンに印加する試験信号は、時間ｔ２のＣＬＫ信号で、出力Ｑ１からＱ２へ信号がシフトすると同時に、Ｉ３ピンへ印加する試験信号がＱ２〜Ｑ３へシフトする（図１３（ｆ），（ｇ））。時間ｔ２からＩ１ピンへ印加する試験信号がシフトレジスタ９７のＤへ入力すると、シフトレジスタ９７の各出力Ｑ１，Ｑ２，Ｑ３は、Ｉ１，Ｉ２，Ｉ３ピンへ印加する試験信号が出力し、時間ｔ３にＳＴＲ信号を入力すると、シフトレジスタ各出力Ｑ１，Ｑ２，Ｑ３は、そのデータを保持する。そして、スイッチ９１ａ〜９１ｃをオンするように制御信号をＨレベル（図１３（ｄ））とすることで、ＤＵＴのＩピンに試験信号が同時に印加される（図１３（ｅ）〜（ｇ）実線部）。同じＩピンに他の試験信号を入力する場合には、スイッチ９１ａ〜９１ｃをオフ状態とし、新たな試験信号をドライバ３ａから出力し、上記の方法ＣＬＫ信号を入力すればよいことは明らかである。
【０１１６】
半導体試験装置の第三の実施例によれば、試験信号を出力する半導体試験装置のピン数よりも多くのＩピンおよびＩ／ＯピンのＤＵＴに試験信号を印加することができる。このため、ＤＵＴのピン数が半導体試験装置のピン数を上回る場合であっても、既存の半導体試験装置を用いて試験を行うことが可能となる。
【０１１７】
本実施例の図１２は、半導体試験装置１が出力する試験信号を分離する一例を示したものであり、ＤＵＴ１１２の信号レベルに合致させるための回路、例えばレベルシフト回路をシフトレジスタ９７の出力に設けてもよい。本実施例では、信号分離手段の一例としてシフトレジスタを用いたが、複数ピン分試験信号を分離でき、ＤＵＴへ印加することができる構成であればよいことは言うまでもない。また、シフトレジスタの入出力数は幾つであっても構わない。
【０１１８】
図１２のスイッチ９１ａ〜９１ｃは、Ｄ−ＦＦ９０ａ〜９０ｃが信号を保持するまでの時間、ＤＵＴ１１２に誤った試験信号を印加しない目的であり、スイッチでなくてもよい。また、ピンエレクトロニクスから出力する複数ピン分の試験信号を１ピン毎に分離する間、ＤＵＴの入力をＬレベル等に固定するように、例えばスイッチの変わりにＡＮＤ回路を用いて構わない。
【０１１９】
上記説明では、スイッチ９１ａ〜９１ｃを一括してオン状態に制御し、ＤＵＴ１１２の全Ｉピンに同時に試験信号を入力する例を説明したが、ＤＵＴ１１２が全Ｉピンに同時に信号が入力されなくとも動作可能なものであれば、Ｄ−ＦＦに信号は保持された時点で、順次オン状態に制御しても構わない。
【０１２０】
図１４は、本発明の第四の実施例を示す図である。本発明の第一、第二および第三の実施例と異なる点は、ＤＣユニット１６と、ＤＵＴ２０〜２３の電源ピン間に、スイッチ切替回路１８を備えたことである。なお、ＤＵＴのＩピン、Ｏピン、Ｉ／Ｏピンの接続、およびこれらピンに関する中間回路２５内の構成は、図１、図９、図１２に示す実施例と同様であるため、図示および説明を省略する。
【０１２１】
図１５は、図１４における第四の実施例における試験方法、および動作を説明する図である。図１４のピンエレクトロニクス群７４の内、スイッチ切替回路１８の制御信号Ａ９〜Ａ１２に接続する４ピンは、常時ドライバモードに設定する。制御信号Ａ９〜Ａ１２がＨレベルのとき、各スイッチＳ９〜Ｓ１２がオン状態に制御される。図１５における時間ｔ０〜ｔ１では、制御信号Ａ９〜Ａ１２はように全てＨレベルに設定（図１５（ａ）〜（ｄ））し、ＤＣユニット１６を、電圧出力するように設定すると、ＤＵＴ２０〜２３の全ての電源ピンに、電源電圧が印加される。この状態で第一、第二および第三の実施例で説明したような方法で、ＤＵＴ２０〜２３の試験（機能試験）を同時に行う。
【０１２２】
ＤＵＴの試験項目の一つとして、消費電流やリーク電流等の電流測定試験を行う場合がある。電流測定は、ＤＣユニット１６で行ことができるが、ＤＵＴ２０〜２３の全電源ピンに電圧を印加した時間ｔ０〜ｔ１間で行うと、ＤＵＴ２０〜２３の全電流を測定することになるため、ＤＵＴ２０〜２３を個別に良否判定ができない。
【０１２３】
第四の実施例にかかる半導体装置によれば、電流測定を行う場合には、時間ｔ１〜ｔ１０の間でのＡ９〜Ａ１２の制御信号を、図１５（ａ）〜（ｄ）に示すように、オン／オフ制御を個別に行うことで、図１５（ｆ）に示すように、ＤＵＴ毎に電流測定を行うことができるため、ＤＵＴ個別の良否判定ができる。本実施例を本発明の第一〜第三の実施例へ適用すれば、半導体試験装置のＤＣユニットの搭載数が少ない場合でも、試験することが可能となる。
【０１２４】
なお、第四の実施例では、電源ピンの電流を測定する場合について説明したが、特に電源ピンに限定するものではなく、例えばＩピンのリーク電流測定等、他のピンの電流測定、または電流印加−電圧測定を行ってもよい。なお、ＩピンおよびＩ／ＯピンとＤＣユニットを接続する場合には、第一、第二および第三の実施例と併用するために、ＤＣユニット出力と試験信号の切替スイッチ等が必要になることは明らかである。
【０１２５】
また、図１５では、例として機能試験の後に電流測定試験を行うように図示したが、試験項目の順序を限定するものではなく、電流測定後に機能試験を行っても、機能試験と機能試験の間に電流測定を行ってもよい。なお、ここで言う機能試験とは、ＤＵＴを試験する試験項目の内、電流測定に関する試験項目を除いた全ての試験を指す。
【０１２６】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１２７】
【発明の効果】
本願において開示される発明によって得られる効果を簡単に説明すれば次の通りである。
【０１２８】
（１）試験対象である１つまたは複数の半導体集積回路ピンの総数が、半導体試験装置の搭載ピン数を上回る場合であっても、半導体集積回路の試験が可能な半導体試験装置および試験方法を提供することができる。
【０１２９】
（２）一括して複数のＤＵＴを効率よく試験することができ、半導体装置の製造コストを低減することができる。
【図面の簡単な説明】
【図１】半導体試験装置の第一の実施例を示す図である。
【図２】第一の実施例における試験方法、およびその動作を説明する図である。
【図３】第一の実施例における入出力制御回路の具体的構成例を示す図である。
【図４】第一の実施例における入出力制御回路の他の具体的構成例を示す図である。
【図５】第一の実施例における入出力制御回路の更に他の具体的構成例を示す図である。
【図６】図５における半導体集積回路の試験方法および動作を示す図である。
【図７】半導体試験装置の第二の実施例を示す図である。
【図８】第二の実施例における論理判定回路の具体的構成例を示す図である。
【図９】論理判定回路の動作を示す図である。
【図１０】第二の実施例における出力状態制御回路の更に具体的構成例を示す図である。
【図１１】図１０における半導体集積回路の試験方法、および動作を示す図である。
【図１２】半導体試験装置の第三の実施例を示す図である。
【図１３】図１２における半導体集積回路の試験方法および動作を示す図である。
【図１４】半導体試験装置の第四の実施例を示す図である。
【図１５】図１４における半導体集積回路の試験方法および動作を示す図である。
【図１６】図１の一部を表現し直した図である。
【図１７】論理判定回路の他の構成例を示す図である。
【図１８】半導体試験装置の構成概要を示す図である。
【図１９】従来の半導体試験装置と被試験半導体集積回路との接続関係を示す図である。
【符号の説明】
１，１００…半導体試験装置
２ａ〜２ｆ，１０１…ピンエレクトロニクス
３ａ〜３ｆ，１０２…ドライバ
４ａ〜４ｆ，１０３…コンパレータ
５，１３…バッファ回路
６，１２…バッファ分岐回路
７，１４，１８…スイッチ切替回路
１０…入出力制御回路
２０〜２３，１１２…半導体集積回路（ＤＵＴ）
２５…中間回路
３０，３０ａ〜３０ｄ…コンパレータ
３４…論理判定回路
４３，４４…Ｄ型フリップ・フロップ回路
７０〜７５…ピンエレクトロニクス群
Claims (18)
- 複数の半導体集積回路の電気的動作を試験する半導体試験装置であって、
前記半導体試験装置のピンエレクトロニクスと前記半導体集積回路との間の試験信号および応答信号の授受を行う中間回路を有し、
前記中間回路は、
前記ピンエレクトロニクスからの試験信号を分配し、前記半導体集積回路の入力端子に出力する第一のバッファ分岐手段と、
前記半導体集積回路の出力端子からの応答信号を順次切替え、前記応答信号を前記ピンエレクトロニクスへ出力する第一の切替手段と、を有し、
前記ピンエレクトロニクスの出力信号または前記半導体試験装置が有する制御バスの信号を用いて、前記第一の切替手段を制御することを特徴とする半導体試験装置。 - 請求項１に記載の半導体試験装置であって、
前記中間回路は、
前記ピンエレクトロニクスからの試験信号を分配し、前記半導体集積回路の入出力端子に出力する第二のバッファ分岐手段と、前記半導体集積回路の入出力端子からの応答信号を順次切替え、前記応答信号を前記ピンエレクトロニクスへ出力する第二の切替手段と、を備えた入出力手段と、
前記入出力手段の入力または出力の切替制御を行う入出力制御手段とを有し、
前記ピンエレクトロニクスの出力信号または前記半導体試験装置が有する制御バスの信号を用いて、前記入出力手段および入出力制御手段を制御することを特徴とする半導体試験装置。 - 複数の半導体集積回路の電気的動作を試験する半導体試験装置であって、
前記半導体試験装置のピンエレクトロニクスと前記半導体集積回路との間の試験信号および応答信号の授受を行う中間回路を有し、
前記中間回路は、
前記ピンエレクトロニクスからの試験信号を分配し、前記半導体集積回路の入出力端子に出力する第二のバッファ分岐手段と、前記半導体集積回路の入出力端子からの応答信号を順次切替え、前記応答信号を前記ピンエレクトロニクスへ出力する第二の切替手段と、を備えた入出力手段と、
前記入出力手段の入力または出力の切替制御を行う入出力制御手段とを有し、
前記ピンエレクトロニクスの出力信号または前記半導体試験装置が有する制御バスの信号を用いて、前記入出力手段を制御することを特徴とする半導体試験装置。 - 請求項２または３に記載の半導体試験装置であって、
前記入出力制御手段はスイッチで構成され、
前記ピンエレクトロニクスの出力信号または前記半導体試験装置が有する制御バスの信号を用いて、前記半導体集積回路に試験信号を印加するときは前記スイッチをオフ状態とし、前記半導体集積回路から応答信号を受信するときは前記スイッチをオン状態にして前記第二のバッファ分岐手段の出力を高インピーダンス状態にすることを特徴とする半導体試験装置。 - 請求項２または３に記載の半導体試験装置であって、
前記入出力制御手段はスイッチと記憶手段で構成され、
前記試験信号に続いて前記ピンエレクトロニクスから出力された制御信号を前記記憶手段で記憶することにより、前記半導体集積回路に試験信号を印加するときは前記スイッチをオフ状態とし、前記半導体集積回路から応答信号を受信するときは前記スイッチをオン状態にして前記第二のバッファ分岐手段の出力を高インピーダンス状態とすることを特徴とする半導体試験装置。 - 複数の半導体集積回路の電気的動作を試験する半導体試験装置であって、
前記半導体試験装置のピンエレクトロニクスと前記半導体集積回路との間の試験信号および応答信号の授受を行う中間回路を有し、
前記中間回路は、
前記ピンエレクトロニクスからの試験信号を分配し、前記半導体集積回路の入力端子に出力する第一のバッファ分岐手段と、
前記半導体集積回路の出力端子からの応答信号と前記ピンエレクトロニクス出力信号または前記半導体試験装置が有する制御バスが出力する基準電圧とを比較する第一の比較手段と、
前記第一の比較手段の出力と前記ピンエレクトロニクスまたは前記半導体試験装置が有する制御バスの出力信号からの期待値を用いて、前記半導体集積回路の良否判定情報を前記ピンエレクトロニクスへ出力する第一の判定手段とを有することを特徴とする半導体試験装置。 - 請求項６に記載の半導体試験装置であって、さらに、
前記中間回路は、
前記ピンエレクトロニクスからの試験信号を分配し、前記半導体集積回路の入出力端子に出力する第二のバッファ分岐手段と、前記半導体集積回路の入出力端子からの応答信号と前記ピンエレクトロニクス出力信号、または前記半導体試験装置が有する制御バスが出力する基準電圧とを比較する第二の比較手段と、を備えた入出力手段と、
前記第二の比較手段の出力と前記ピンエレクトロニクスまたは前記半導体試験装置が有する制御バスの信号からの期待値を用いて、前記半導体集積回路の良否判定情報を前記ピンエレクトロニクスへ出力する第二の判定手段と、を有し、
前記ピンエレクトロニクスの出力信号または前記半導体試験装置が有する各種外部出力信号を用いて、前記入出力手段を制御することを特徴とする半導体試験装置。 - 複数の半導体集積回路の電気的動作を試験する半導体試験装置であって、
前記半導体試験装置のピンエレクトロニクスと前記半導体集積回路との間の試験信号および応答信号の授受を行う中間回路を有し、
前記中間回路は、
前記ピンエレクトロニクスからの試験信号を分配し、前記半導体集積回路の入力端子に出力する第二のバッファ分岐手段と、前記半導体集積回路の入出力端子からの応答信号と前記ピンエレクトロニクスまたは前記半導体試験装置が有する制御バスが出力する基準電圧とを比較する第二の比較手段と、を備えた入出力手段と、
前記第二の比較手段の出力と前記ピンエレクトロニクスまたは前記半導体試験装置が有する制御バスの出力信号からの期待値を用いて、前記半導体集積回路の良否判定情報を前記半導体試験装置へ出力する第二の判定手段と、を有し、
前記ピンエレクトロニクスの出力信号または前記半導体試験装置が有する制御バスの信号を用いて、前記入出力手段の制御信号および前記期待値を制御することを特徴とする半導体試験装置。 - 請求項７または８に記載の半導体試験装置であって、
前記中間回路は、前記ピンエレクトロニクスと前記入出力手段の間に、前記ピンエレクトロニクスの制御信号を用いて前記入出力手段の入力または出力の切替制御を行う出力状態制御手段を有することを特徴とする半導体試験装置。 - 請求項９に記載の半導体試験装置であって、
前記出力状態制御手段は第一の記憶手段と第二の記憶手段で構成され、
前記試験信号に続いて前記ピンエレクトロニクスから出力された前記制御信号および期待値のうち、前記第一の記憶手段は前記制御信号を記憶し、前記第二の記憶手段は前記期待値を記憶するものであることを特徴とする半導体試験装置。 - 半導体試験装置のピン数を上回る端子数を有する半導体集積回路の電気的動作試験を行う半導体試験装置であって、
前記半導体試験装置のピンエレクトロニクスと前記半導体集積回路との間の試験信号および応答信号の授受を行う中間回路を有し、
前記中間回路は、
前記ピンエレクトロニクスから前記半導体集積回路の複数端子分の試験信号を入力し、前記複数端子分の試験信号を前記半導体集積回路の１端子毎の試験信号に分離して前記半導体集積回路の入力端子に出力する信号分離手段と、
前記半導体集積回路の出力端子からの応答信号を順次切替え、前記ピンエレクトロニクスへ出力する第一の切替手段とを有し、
前記ピンエレクトロニクスの出力信号または前記半導体試験装置が有する制御バスの信号を用いて前記第一の切替手段を制御することを特徴とする半導体試験装置。 - 半導体試験装置のピン数を上回る端子数を有する半導体集積回路の電気的動作試験を行う半導体試験装置であって、
前記ピンエレクトロニクスと前記半導体集積回路との間の試験信号および応答信号の授受を行う中間回路を有し、
前記中間回路は、
前記ピンエレクトロニクスから出力された前記半導体集積回路の複数端子分の試験信号を入力し、かつ前記複数端子分の試験信号を前記半導体集積回路の１ピン毎の試験信号に分離して前記半導体集積回路に出力する信号分離手段と、
前記半導体集積回路の出力端子からの応答信号と前記ピンエレクトロニクスまたは前記半導体試験装置が有する制御バスの信号が出力する基準電圧とを比較する第一の比較手段と、
前記第一の比較手段の出力と前記ピンエレクトロニクスまたは前記半導体試験装置が有する制御バスの信号からの期待値を用いて、前記半導体集積回路の良否判定情報を前記ピンエレクトロニクスへ出力する第一の判定手段と、を有し、
前記ピンエレクトロニクスの制御信号を用いて、前記期待値を制御することを特徴とする半導体試験装置。 - 請求項１１または１２に記載の半導体試験装置であって、
前記信号分離手段は、前記半導体試験装置のピンエレクトロニクスの制御信号を用いて、前記入力した前記半導体集積回路の複数ピン分の試験信号の出力タイミングをずらして前記半導体集積回路の１ピン毎の試験信号に分離することを特徴とする半導体試験装置。 - 請求項１から１３のいずれか１項に記載の半導体試験装置であって、
電圧印加および電流測定機能、または電流印加および電圧測定機能の少なくともいずれかの機能を有するＤＣユニットの出力レベルを受信し、該入力されたＤＣユニットの出力信号を前記複数の半導体集積回路に対応させて切替え、前記半導体集積回路へ出力する第三の切替手段を有し、
前記ピンエレクトロニクス出力信号または前記半導体試験装置が有する制御バスの信号を用いて、前記第三の切替手段を制御することを特徴とする半導体試験装置。 - 複数の半導体集積回路の電気的動作を試験する半導体集積回路の試験方法であって、
半導体試験装置のピンエレクトロニクスと前記半導体集積回路との間にある中間回路を介して、半導体集積回路への試験信号および前記半導体集積回路からの応答信号の授受が行われ、
前記中間回路は、
前記ピンエレクトロニクスからの試験信号を分配し、前記半導体集積回路の入力端子に出力する第一のバッファ分岐手段と、
前記半導体集積回路の出力端子からの応答信号を順次切替え、前記応答信号を前記ピンエレクトロニクスへ出力する第一の切替手段と、を有し、
前記ピンエレクトロニクスの出力信号または前記半導体試験装置が有する制御バスの信号を用いて、前記第一の切替手段を制御することを特徴とする半導体集積回路の試験方法。 - 複数の半導体集積回路の電気的動作を試験する半導体集積回路の試験方法であって、
半導体試験装置のピンエレクトロニクスと前記半導体集積回路との間にある中間回路を介して、半導体集積回路への試験信号および前記半導体集積回路からの応答信号の授受が行われ、
前記中間回路は、
前記ピンエレクトロニクスからの試験信号を分配し、前記半導体集積回路の入力端子に出力する第一のバッファ分岐手段と、
前記半導体集積回路の出力端子からの応答信号と前記ピンエレクトロニクスまたは前記半導体試験装置が有する制御バスの信号が出力する基準電圧とを比較する第一の比較手段と、
前記第一の比較手段の出力と前記ピンエレクトロニクスからの期待値を用いて、前記半導体集積回路の良否判定情報を前記ピンエレクトロニクスへ出力する第一の判定手段と、を有し、
前記ピンエレクトロニクスの出力信号または前記半導体試験装置が有する制御バスの信号を用いて、前記期待値を制御することを特徴とする半導体集積回路の試験方法。 - 半導体試験装置のピン数を上回る端子数を有する半導体集積回路の電気的動作試験を行う半導体集積回路の試験方法であって、
前記半導体試験装置のピンエレクトロニクスと前記半導体集積回路との間にある中間回路を介して、半導体集積回路への試験信号および前記半導体集積回路からの応答信号の授受が行われ、
前記中間回路は、
前記ピンエレクトロニクスから前記半導体集積回路の複数端子分の試験信号を入力し、前記複数端子分の試験信号を前記半導体集積回路の１端子毎の試験信号に分離して前記半導体集積回路の入力端子に出力する信号分離手段と、
前記半導体集積回路の出力端子からの応答信号を順次切替え、前記ピンエレクトロニクスへ出力する第一の切替手段とを有し、
前記ピンエレクトロニクスの出力信号または前記半導体試験装置が有する制御バスの信号を用いて前記第一の切替手段を制御することを特徴とする半導体集積回路の試験方法。 - 半導体試験装置のピン数を上回る端子数を有する半導体集積回路の電気的動作試験を行う半導体集積回路の試験方法であって、
前記半導体試験装置のピンエレクトロニクスと前記半導体集積回路との間にある中間回路を介して、半導体集積回路への試験信号および前記半導体集積回路からの応答信号の授受が行われ、
前記中間回路は、
前記ピンエレクトロニクスから出力された前記半導体集積回路の複数端子分の試験信号を入力し、かつ前記複数端子分の試験信号を前記半導体集積回路の１ピン毎の試験信号に分離して前記半導体集積回路に出力する信号分離手段と、
前記半導体集積回路の出力端子からの応答信号と前記ピンエレクトロニクスまたは前記半導体試験装置が有する制御バスの信号が出力する基準電圧とを比較する第一の比較手段と
前記第一の比較手段の出力と前記ピンエレクトロニクスまたは前記半導体試験装置が有する制御バスの信号からの期待値とを用いて、前記半導体集積回路の良否判定情報を前記ピンエレクトロニクスへ出力する第一の判定手段と、を有し、
前記ピンエレクトロニクスの出力信号または前記半導体試験装置が有する制御バスの信号を用いて、前記期待値を制御することを特徴とする半導体集積回路の試験方法。
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2003
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