JP2005106930A - 表示信号変換装置 - Google Patents

Abstract

【課題】 ハードウェアによるブリンク処理、擬似多諧調表示、画像データ伝送時の負荷軽減、デュアルスキャンディスプレイへの対応が可能な表示信号変換装置を提供すること。
【解決手段】 ＣＰＵ−ＩＦ部（９）と、ＣＰＵ−ＩＦ部（９）からのブリンク制御信号、マルチプレクサ制御信号が入力されるブリンク処理部（１１）と、入力データを映像信号に変換するディスプレイＩＦ部（１３）とを備え、ブリンク処理部（１１）が、垂直ブランキング期間中に反転するブリンククロックを生成するブリンククロック生成部と、ブリンククロックに応じて入力画像データを第１データとして出力する白黒ブリンク信号生成部と、ブリンククロックに応じて、入力画像データとビットシフトした画像データとを交互に第２データとして出力する減光ブリンク信号生成部と、マルチプレクサ制御信号に応じて、第１及び第２データの何れかを出力するマルチプレクサとを装備する。
【選択図】 図１

Description

本発明は、入力される画像データを表示手段に応じた信号に変換して出力する表示信号変換装置に関する。

工業生産の自動化が進み、個々の製造装置がコントローラによって制御され、さらに複数のコントローラがコンピュータによって集中管理されるような複雑なシステムが多く使用されるようになってきている。制御対象の機器は、製造に直接関連する機械装置に限らず、製造現場を撮影するカメラ、照明装置、空調装置、あるいは製造工程を管理するためのデータを収集する装置など多岐にわたる。また、自動車に代表される複雑で高機能な製品の製造ラインでは、非常に多くの種類の部品を取り付ける作業や調整作業が行われており、機種によっても部品や調整内容が異なることから、作業の効率化やミスを防止するために、作業場所毎に表示装置を配置し、作業者が表示装置から作業に必要な情報を得ることができるようになっている。従って、収集した情報、緊急情報、作業に必要な情報などを、誤認されることなく分かりやすく提示するために、表示装置もカラー表示、多諧調表示などの高機能化が要求されている。例えば、緊急時や、重要な情報を提示するときに、提示情報を強調するために、画面の輝度を２段階に周期的に変化させる（以下、ブリンクと記す）表示が行われている（下記の特許文献１参照）。

工業生産用の表示装置では、ＣＰＵ及び表示コントローラを備えた制御回路によって、使用される表示パネルの種類、解像度、表示諧調数に応じた映像信号及び表示制御信号を生成して、表示パネルに入力する。通常、カラー表示パネルが使用される場合には、映像信号は、表示諧調数に応じたビット数のＲＧＢ信号として出力される。諧調数が多くなれば、処理対象の画像データ量が増大するので、安価ではあるが性能の低いＣＰＵや表示コントローラを使用した制御回路では、高機能な表示を実現することが困難である。従って、比較的高価である高性能なＣＰＵや表示コントローラを使用することが多い。

情報を正確に提示するには、多諧調のカラー画像を表示できる表示装置が望ましいが、作業工数が多い製造ラインの場合には、１つの製造ラインに数十の表示装置を配置することが必要であり、複数の製造ラインに配置する全ての表示装置を多諧調カラー表示装置にすることは非常に高額の費用がかかることとなる。
一方、表示諧調数が少ない表示パネルでも、ディザリング処理によって多諧調の表示を可能とする手段が知られており（下記の特許文献２参照）、１つの製造ラインの主たる表示装置のみを多諧調カラー表示装置とし、その他の大部分の表示装置に、ディザリング処理に対応したモノクロ表示装置を使用することができれば、比較的低額の費用ですむ。

しかし、ディザリング処理はソフトウェアによって行われることが多く、高性能のＣＰＵや表示コントローラが必要であり、低価格を要求される工業生産用の表示装置では、あまり実施されていない。
また、ブリンク処理は下記の特許文献１などで公知ではあるが、工業生産用の表示パネルでは、表示色と黒色のブリンク表示のみしかできないものが多い。さらに、ブリンク表示がソフトウェアによって制御されている場合、即ち、ＣＰＵがブリンク表示を直接制御している場合、ＣＰＵへの負荷が大きいという問題がある。
また、画像表示用の制御回路は、使用するＣＰＵのデータビット幅に応じて設計されており、例えば、１６ビットの画像データを扱うように設計された制御回路では、８ビットでしか画像データを出力できないＣＰＵには、１画素のビット数が少ないにも拘わらず、対応できないという問題がある。また、両者に対応する設計も困難である。
また、工業生産用の表示制御回路では、高機能なデュアルスキャンディスプレイへの映像信号を出力することが困難である。
また、ブリンク表示、ディザリング表示などの個々の機能は公知ではあるが、これら複数の機能を備えた、工業生産用の表示装置の設計は困難である。
特開平１０−２７４９７６号公報 特開２００１−１３４２４３号公報

課題を解決するための手段及びその効果

本発明は、上記の課題を解決すべく、比較的低機能のＣＰＵを使用しても、ハードウェアによるブリンク処理、低諧調数の表示装置での多諧調表示、ＣＰＵによる画像データ伝送時の負荷の軽減、デュアルスキャンディスプレイへの対応が可能な表示信号変換装置を提供することを目的としている。
本発明の目的は、以下の手段によって達成される。

即ち、本発明に係る表示信号変換装置装置（１）は、ブリンク制御信号及びマルチプレクサ制御信号を出力するＣＰＵ−ＩＦ部と、該ＣＰＵ−ＩＦ部からの出力データが入力されるブリンク処理部と、入力データを所定の映像信号に変換して出力するディスプレイＩＦ部とを備え、前記ブリンク処理部が、前記ブリンク制御信号から、垂直ブランキング期間中に信号レベルが反転するブリンククロックを生成するブリンククロック生成部と、前記ブリンククロックに応じて、入力される画像データを第１のブリンク画像データとして出力する白黒ブリンク信号生成部と、入力される前記画像データを所定のビット数だけビットシフトしてビットシフト画像データを生成し、前記ブリンククロックに応じて、入力される前記画像データと前記ビットシフト画像データとを交互に第２のブリンク画像データとして出力する減光ブリンク信号生成部と、前記マルチプレクサ制御信号に応じて、前記第１のブリンク画像データ及び前記第２のブリンク画像データの何れかを選択して、前記ディスプレイＩＦ部に出力するマルチプレクサとを備えていることを特徴としている。
上記表示信号変換装置（１）によれば、ブリンク機能をハードウェアで実現することができ、ＣＰＵの負荷を軽くすることができ、比較的低性能の安価なＣＰＵを使用することが可能になる。

また、本発明に係る表示信号変換装置装置（２）は、入力される画素データのビット数に応じたビット数の重みビット値を出力する重みビット値デコード部、入力される垂直同期信号、水平同期信号及び画素クロックから、水平カウンタ値、垂直カウンタ値及び走査ビットカウンタ値を生成して出力するカウンタ部、及び前記水平カウンタ値、前記垂直カウンタ値、前記走査ビットカウンタ値、及び前記重みビット値の組み合わせに応じて、各要素が１ビットデータである複数のマトリックスから構成されるＦＲＣパターンの中から、１つのデータを読み出してＦＲＣ画像データとして出力するＦＲＣ変換部を備えたＦＲＣ処理部と、２つのメモリ領域を有するメモリ部と、入力される前記ＦＲＣ画像データをバッファした後に、前記２つのメモリ領域の何れか一方のメモリ領域に書き込むと共に、他方のメモリ領域からデータを読み出してバッファした後に出力するメモリＩＦ部と、該メモリＩＦ部から出力される前記メモリ部から読み出されたデータを、所定の映像信号に変換して出力するディスプレイＩＦ部とを備え、前記ＦＲＣパターン中の前記マトリックスの配置が、前記マトリックス中の所定の値である要素の数が、前記ＦＲＣパターンの一方の軸の方向に沿って単調に減少又は増加し、且つ他方の軸の方向に沿って変化しない配置であり、前記重みビット値によって、前記ＦＲＣパターン中における、前記ＦＲＣ画像データとして出力されるデータを含む前記マトリックスの、前記一方の軸の方向の位置が決定され、前記垂直カウンタ値によって、前記ＦＲＣパターン中における、前記ＦＲＣ画像データとして出力されるデータを含む前記マトリックスの、前記他方の軸の方向の位置が決定され、前記水平カウンタ値及び前記走査ビットカウンタ値によって、前記ＦＲＣ画像データとして出力されるデータを含む前記マトリックス中における、前記ＦＲＣ画像データとして出力されるデータの位置が決定されることを特徴としている。
上記表示信号変換装置（２）によれば、多諧調の元画像から、モノクロ２諧調、又はＲＧＢ各１ビットの合計８階調の画像を生成することができ、さらに、元画像と同等の多諧調画像として視認され得る画像を、表示諧調数が少ない表示装置に表示させることができる。

また、本発明に係る表示信号変換装置装置（３）は、上記表示信号変換装置装置（２）において、前記マトリックスが４行４列のマトリックスであり、前記ＦＲＣパターンが、前記マトリックスを行方向に１６個、列方向に１６個配列して形成されるパターンであり、前記重みビット値デコード部に入力される前記画素データが４ビットデータである場合、前記重みビット値が前記画素データと同じ値であり、前記重みビット値デコード部に入力される前記画素データが２ビットデータである場合、前記重みビット値が、１６進数表記で、０以上Ｆ以下の範囲を略３等分する２つの値、０、及びＦから成る群の中の１つの値であり、前記重みビット値デコード部に入力される前記画素データが３ビットデータである場合、前記重みビット値が、１６進数表記で、０以上Ｆ以下の範囲を略７等分する６つの値、０、及びＦから成る群の中の１つの値であることを特徴としている。
上記表示信号変換装置（３）によれば、入力される元画像のＲＧＢデータの各ビット数に応じて、元画像と同等の多諧調画像として視認され得る、ＲＧＢ各１ビットの合計８階調の画像を生成することができる。

また、本発明に係る表示信号変換装置装置（４）は、上記表示信号変換装置装置（２）又は（３）において、前記ＦＲＣ処理部に、走査線方向に隣接する２つの前記画素データが同時に入力される場合に、走査線方向の並びの奇数番目の前記画素データに対する前記ＦＲＣ画像データを順に出力する第１のデータバスと、前記走査線方向の並びの偶数番目の前記画素データに対する前記ＦＲＣ画像データを順に出力する第２のデータバスとを備え、前記メモリＩＦ部が、入力される画素クロック及び水平同期信号に応じて、前記メモリ部にデータを書き込むアドレスを出力するアドレス生成部と、前記ＦＲＣ処理部からの前記第１のデータバスによって入力される第１のデータと、前記第２のデータバスを介して入力される前記第２のデータとを、１データ毎に交互にバッファして、前記アドレスに応じて前記メモリ部に書き込む書込バッファ部と、前記メモリ部から前記アドレスに応じてデータを読み出し、バッファして出力する読出バッファ部とを備えていることを特徴としている。
上記表示信号変換装置（４）によれば、同時に２つの画素データが伝送されても処理できるので、ＣＰＵの画像データ伝送の負荷を軽減できる。

また、本発明に係る表示信号変換装置装置（５）は、上記表示信号変換装置装置（４）において、前記メモリ部からのデータ読出し時に、前記アドレス生成部が、前記２つのメモリ領域の一方のメモリ領域の先頭アドレスから開始する所定数の第１の読出しアドレス群を生成し、これに続いて、前記一方のメモリ領域の中間アドレスから開始する前記所定数の第２の読出しアドレス群とを生成することを特徴としている。
上記表示信号変換装置（５）によれば、デュアルスキャンディスプレイへの対応が可能となる。

また、本発明に係る表示信号変換装置装置（６）は、上記表示信号変換装置装置（５）において、ブリンク制御信号及びマルチプレクサ制御信号を出力するＣＰＵ−ＩＦ部と、前記ブリンク制御信号から、垂直ブランキング期間中に信号レベルが反転するブリンククロックを生成するブリンククロック生成部、前記ブリンククロックに応じて、入力される画像データを第１のブリンク画像データとして出力する白黒ブリンク信号生成部、入力される前記画像データを所定のビット数だけビットシフトしてビットシフト画像データを生成し、前記ブリンククロックに応じて、入力される前記画像データと前記ビットシフト画像データとを交互に第２のブリンク画像データとして出力する減光ブリンク信号生成部、及び前記マルチプレクサ制御信号に応じて、前記第１のブリンク画像データ及び前記第２のブリンク画像データの何れかを選択して、前記ＦＲＣ処理部に画像データとして出力するマルチプレクサを備えたブリンク処理部とをさらに備えていることを特徴としている。
上記表示信号変換装置（６）によれば、ＦＲＣ機能、画素変換機能、スキャンコンバート機能、ブリンク機能を任意に組み合わせて実現することができる。

以下、本発明に係る実施の形態を、添付した図面に基づいて説明する。
図１は、本発明の実施の形態に係る表示信号変換装置を備えた画像表示装置の概略構成を示すブロック図である。本画像表示装置は、画像表示装置全体を制御するＣＰＵ１、ＣＰＵ１が行う処理プログラムの一時記憶やワークエリアとして使用されるメモリ部２、処理プログラムや画像データを記録する記録部３、表示モードの変更などの画像表示装置に対する指示が行われる操作部４、画像を表示する表示部５、フレームバッファとして使用されるスタティックラム（ＳＲＡＭ）６、本実施の形態に係る表示信号変換装置７、及び各部間でデータ（画像データ及び制御データ）を交換するための内部バス８を備えている。本実施の形態に係る表示信号変換装置７は、ＣＰＵ−ＩＦ部９、ブリンク処理部１０、ＦＲＣ処理部１１、ＳＲＡＭ−ＩＦ部１２、及びディスプレイＩＦ部１３を備えている。

ＣＰＵ−ＩＦ部９は、ＣＰＵ１から内部バス８を介して入力される画像データ及び制御データを、表示信号変換装置７内部で使用されるデータ形式に変換する。本明細書においては、特に断らない限り、画像データ及び制御データは、所定のクロック信号に基づいて変化するディジタル信号を表すこととする。制御データは、具体的には後述するように、操作部４によって設定された表示信号変換装置７の動作モードを指定又は制御するデータである。また、ＣＰＵ−ＩＦ部９は、ＣＰＵ１からの制御データに応じて、表示信号変換装置７の各部に必要な画像データ及び制御データを伝送する。例えば、制御データがブリンク機能を指定するデータであれば、ＣＰＵ１から受信した画像データをブリンク処理部１０に出力し、制御データがフレームレート制御機能（以下、ＦＲＣ機能と記す）を指定するデータであれば、画像データをＦＲＣ処理部１１に出力する。

ブリンク表示機能が指定されている場合、ブリンク処理部１０が、入力される画像データの各画素データを、所定の周期で変化させて、ディスプレイＩＦ部１３に出力する。ディスプレイＩＦ部１３は、入力される画像データを、表示部５に応じた映像信号に変換して表示部５に出力する。これによって、所定の周期でブリンクする画像が表示される。
また、ＦＲＣ機能が指定されている場合、ＦＲＣ処理部１１が、入力されるＲＧＢ形式の画像データの各画素データに対応して、所定の規則に従って新たなＲＧＢ各１ビット、合計３ビットの画像データを決定して、ＳＲＡＭ−ＩＦ部１２を介してＳＲＡＭ６に出力する。ＳＲＡＭ６からＳＲＡＭ−ＩＦ部１２を介して画像データを受信したディスプレイＩＦ部１３は、入力された画像データを、表示部５に応じた映像信号に変換して、表示部５に出力する。ここで、所定の規則は、後述するように、多諧調の画像データを、元の画素のビット数よりも少ないビット数にしても、多諧調画像として視認され得る規則である。従って、表示部５の表示可能な諧調数が、元の画像データの諧調数よりも少なくても、元の画像データの諧調数として視認され得る画像が表示される。
また、画素変換機能が指定されている場合、画像データを表示信号変換装置７に伝送する１つのバスで２つの画素データを同時に伝送する。これによって、表示に関わるバス占有率を軽減することができる。
また、スキャンコンバート機能が指定されている場合、ＳＲＡＭ６に書き込まれた画像データを、上画面領域表示データと下画面領域表示データとして、同時に読出し、ディスプレイＩＦ部１３に出力する。これによって、デュアルスキャン対応の映像信号を生成することができる。

以下において、ブリンク表示機能、ＦＲＣ機能、画素変換機能、スキャンコンバート機能の各々に関して具体的に説明する。
図２はブリンク処理部１０の内部構成を示すブロック図である。ブリンク処理部１０は、減光ブリンク信号生成部２１、白黒ブリンク信号生成部２２、マルチプレクサ２３、及びブリンククロック生成部２４を備えている。

ブリンククロック生成部２４は、入力される画素クロックＩＮＤＣＬＫ、Ｖイネーブル信号ＶＳＹＮＣＥＮ、ＣＰＵ１からの基準クロックＰＷＭ０、及び２ビットのブリンク周期設定情報ｂｓ［１：０］から、ブリンククロックｂｓ＿ｃｌｋを生成して、減光ブリンク信号生成部２１及び白黒ブリンク信号生成部２２に供給する。

ここで、Ｖイネーブル信号ＶＳＹＮＣＥＮは、垂直ブランキング期間においてのみハイレベルになる信号であり、ＣＰＵ−ＩＦ部９によって、例えば図３に示したように生成される。ＣＰＵ１からＣＰＵ−ＩＦ部９に入力される水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣ、画素クロックＩＮＤＣＬＫから、垂直同期信号ＶＳＹＮＣがローレベルの期間（垂直ブランキング期間に対応）における最初の画素クロックＩＮＤＣＬＫの１周期幅だけ、ハイレベルとなるようにＶイネーブル信号ＶＳＹＮＣＥＮが生成される。同様に、水平同期信号ＨＳＹＮＣがローレベルの期間（水平ブランキング期間に対応）における最初の画素クロックＩＮＤＣＬＫの１周期幅だけ、ハイレベルとなるようにＨイネーブル信号ＨＳＹＮＣＥＮが生成される。これによって、Ｈイネーブル信号ＨＳＹＮＣＥＮ、Ｖイネーブル信号ＶＳＹＮＣＥＮは、それぞれ水平、垂直ブランキング期間毎に、画素クロックＩＮＤＣＬＫの１周期の間だけハイレベルとなる。

ブリンククロックｂｓ＿ｃｌｋは、先ず、基準クロックＰＷＭ０が、ブリンク周期設定情報ｂｓ［１：０］に応じて２、４、又は８分周された分周クロックＰＷＭ１を生成し、次に、ＶＳＹＮＣＥＮがアクティブ時（例えば、ハイレベル時）に、ＩＮＤＣＬＫの立ち上がりで、分周クロックＰＷＭ１がサンプリングされて生成される。例えば、ブリンク周期設定情報（ｂｓ１，ｂｓ０）の組み合わせが、（０，０）の場合には分周せずに基準クロックＰＷＭ０をそのまま使用し、（１，１）、（１，０）、（０，１）の場合にそれぞれ２、４、８分周される。これによって、表示部５の画面走査が行われていない垂直ブランキング期間中に、ブリンククロックｂｓ＿ｃｌｋのハイ／ローレベルの切り換え、即ちクロックエッジの生成が行われ、画面表示のフレーム周期と同期したブリンククロックｂｓ＿ｃｌｋが生成される。例えば、ＰＷＭ０＝４Ｈｚとすれば、分周なし、２分周、４分周、８分周の場合には、それぞれ、４Ｈｚ、２Ｈｚ、１Ｈｚ、０．５Ｈｚの周波数のフレーム周期と同期したブリンククロックｂｓ＿ｃｌｋが生成される。

白黒ブリンク信号生成部２２は、入力される画像データｄａｔａ＿ｉｎを、上記したブリンククロックｂｓ＿ｃｌｋに応じて信号出力する。例えば、ブリンククロックｂｓ＿ｃｌｋがハイレベルの間は、入力される画像データｄａｔａ＿ｉｎをそのまま出力し、ブリンククロックｂｓ＿ｃｌｋがローレベルの間は信号を出力しない。

減光ブリンク信号生成部２１は、入力される画像データｄａｔａ＿ｉｎのビットシフトを行った後、上記したブリンククロックｂｓ＿ｃｌｋに応じて信号出力する。例えば、画像データｄａｔａ＿ｉｎが所定のビット数のＲＧＢ信号として入力され、Ｒ、Ｇ、Ｂ各色のデータビットの下位方向に輝度が低くなるとすると、下位ビット側に１ビットシフトする。例えば、１画素のＲデータを５ビットとし、各ビット値をＲ_ｉ（ｉ＝４〜０）で表す場合、入力されたＲ画像データＲin＝（Ｒ_４，Ｒ_３，Ｒ_２，Ｒ_１、Ｒ_０）を右側に１ビットシフト（最上位ビットには“０”をセットする）して、データＲout＝（“０”，Ｒ_４，Ｒ_３，Ｒ_２，Ｒ_１）を生成する。その後、データＲoutは、例えば、ブリンククロックｂｓ＿ｃｌｋがハイレベルの間は、減光ブリンク信号生成部２１から出力され、ブリンククロックｂｓ＿ｃｌｋがローレベルの間は出力されない。Ｇ、Ｂのデータに関しても同様に処理される。これによって、表示部５に表示された場合に、元画像の約１／２の輝度となる画像データが生成される。

マルチプレクサ２３は、入力画像データｄａｔａ＿ｉｎ、白黒ブリンク信号生成部２２の出力信号、及び減光ブリンク信号生成部２１の出力信号を受信すると、ＣＰＵ１から入力される２ビットの選択信号（Ｂ＿ＥＮ，ＢＳＥＴ）に応じて、入力される３種類の信号の中の何れか１つの信号を選択して出力する。例えば、（Ｂ＿ＥＮ，ＢＳＥＴ）が、（０，０）又は（０，１）の場合には入力画像データが選択され、（１，０）、（１，１）の場合には、それぞれ減光ブリンク信号生成部２１、白黒ブリンク信号生成部２２の出力信号が選択される。マルチプレクサ２３の出力信号は、ディスプレイＩＦ部１３に入力され、表示部５の種類に応じた形式の映像信号に変換された後、表示部５に対して出力される。

以上によって、選択信号（Ｂ＿ＥＮ，ＢＳＥＴ）に応じて、ブリンクの有無及びブリンクの種類を決定することができ、画素クロックＩＮＤＣＬＫ、垂直同期信号ＶＳＹＮＣ、基準クロックＰＷＭ０、及びブリンク周期設定情報ｂｓ１［１：０］によって決定されるブリンククロックｂｓ＿ｃｌｋの周期で、フレームに同期したブリンク表示が可能となる。例えば、減光ブリンクが指定された場合には、元画像と、その約１／２の輝度の画像とが、ブリンククロックｂｓ＿ｃｌｋに従って、交互に表示部５に表示される。また、白黒ブリンクが指定された場合には、元画像と、黒画像（画像表示なし）とが、ブリンククロックｂｓ＿ｃｌｋに従って、交互に表示部５に表示される。

次に、ＦＲＣ機能に関して説明する。図４は、ＦＲＣ処理部１１の内部構成を示すブロック図である。ＦＲＣ処理部１１は、重みビット値デコード部３１、カウンタ部３２、ＦＲＣ変換部３３とを備えている。また、重みビット値デコード部３１及びＦＲＣ変換部３３は、ＲＧＢ形式の画像データのＲ、Ｇ、Ｂの各々のデータに対する処理部を備えている。

重みビット値デコード部３１は、入力される各々複数ビットのＲ、Ｇ、Ｂの画像データＲ＿ＤＴ、Ｇ＿ＤＴ、Ｂ＿ＤＴに対して、所定の規則に従って各々の重みビット値ｗ_ｉ（ｉ＝Ｒ，Ｇ，Ｂ）を決定する。変換規則の一例を、図５に示す。例えば、入力される各Ｒ、Ｇ、Ｂの画像データが４ビットである場合（４０９６色に対応）、図５の第１行に示したように、入力値と同じ値を重みビット値ｗ_ｉ（ｉ＝Ｒ，Ｇ，Ｂ）とする。Ｒ及びＧの画像データが共に３ビット、Ｂの画像データが２ビット（２５６色に対応）の場合には、Ｒ及びＧの画像データに関しては、入力値０〜７に応じて、第２行又は第３行に示した値を重みビット値ｗ_ｉ（ｉ＝Ｒ，Ｇ）とし、Ｂの画像データに関しては、入力値０〜３に応じて、第４行に示した値を重みビット値ｗ_Ｂとする。ここで、第２行又は第３行の何れが使用されるかは、外部から入力される重み制御データＦＲＣＴＥＳＴに依存し、ＦＲＣＴＥＳＴ＝０であれば第２行が使用され、ＦＲＣＴＥＳＴ＝１であれば第３行が使用される。例えば、ＦＲＣＴＥＳＴ＝０、Ｒの画像データ＝７、Ｇの画像データ＝４、Ｂの画像データ＝２の場合、重みビット値は１６進表記で、ｗ_Ｒ＝Ｆ、ｗ_Ｇ＝９、ｗ_Ｂ＝Ａとなる。また、Ｒ、Ｇ、Ｂの画像データの各々が２ビット（６４色に対応）である場合には、第４行の値が使用される。

カウンタ部３２は、２ビットの走査ビットカウンタ、２ビットの水平カウンタ（以下、Ｈカウンタと記す）、及び４ビットの垂直カウンタ（以下、Ｖカウンタと記す）（何れも図示せず）を備えている。カウンタ部３２は、ＣＰＵ−ＩＦ部９によって生成されるＨイネーブル信号及びＶイネーブル信号を使用する。Ｈイネーブル信号ＨＳＹＮＣＥＮ、Ｖイネーブル信号ＶＳＹＮＣＥＮは、各々Ｈカウンタ、Ｖカウンタに入力され、例えば、各イネーブル信号の立ち上がり毎に、各カウンタの値が１だけ増加する。また、走査ビットカウンタは、水平同期信号ＨＳＹＮＣの立ち上がり（画像表示開始）で０にリセットされた後、画素クロックＩＮＤＣＬＫの立ち上がり毎に１だけ増加する。カウンタ部３２は、これらのカウンタ値を、ＦＲＣ変換部３３に対して出力する。

ＦＲＣ変換部３３は、内部に、各画素が１ビットデータである６４×６４個の画素からなる画像パターン（以下、ＦＲＣパターンと記す）を備えている。ＦＲＣパターンの一例を図６に示す。ＦＲＣパターンは、各々が４×４個の画素からなるマトリックスが、縦、横に各々１６個配置されて構成されている。図６では、３行目〜１５行目のマトリックスは省略している。図６において、白、黒の画素は各々データが１、０であることを表す。各マトリックスは、横方向に、マトリックス中の白色の画素の個数（以下、マトリックスの輝度と記す）が、単調に変化するように配置されている。また、同じ縦列のマトリックスの輝度は同じであるが、上下に隣接する２つのマトリックス内部の白画素の配置が異なるように配列されている。ＦＲＣ変換部３３は、入力される走査ビットカウンタ値、Ｈカウンタ値、Ｖカウンタ値、及び重みビット値ｗ_ｉ（ｉ＝Ｒ，Ｇ，Ｂ）に応じて、ＦＲＣパターン中の１画素の値（１ビット）を出力する。

ＦＲＣパターン中の１画素の値（１ビット）の決定に関して、図７を用いて説明する。いま、画像の左上を原点、右方向をＸ軸、下方向をＹ軸にとり、画像上の画素の座標を原点からの画素数（ｎ_ｘ，ｎ_ｙ）で表し、画素のＲＧＢ値を（ｄ_Ｒ，ｄ_Ｇ，ｄ_Ｂ）とする。この場合、座標（ｎ_ｘ，ｎ_ｙ）に対応する画像データがＦＲＣ変換部３３に入力されたとき、上記した説明から分かるように、Ｈカウンタ値はｎ_ｙを４で除算した残りの値（０〜３）であり、走査ビットカウンタ値はｎ_ｘを４で除算した残りの値（０〜３）である。また、Ｖカウンタ値は、１フレームの画像が表示される毎に、４ビット幅のカウンタが周期的にカウントアップされて決定される。また、重みビット値ｗ_ｉ（ｉ＝Ｒ，Ｇ，Ｂ）は、画素のデータ形式及びＲＧＢ値（ｄ_Ｒ，ｄ_Ｇ，ｄ_Ｂ）に応じて、上記したように図５に従って決定される。

以上によって決定された、Ｈカウンタ値、走査ビットカウンタ値、Ｖカウンタ値、及び重みビット値ｗ_ｉ（ｉ＝Ｒ，Ｇ，Ｂ）に応じて、図７に示すように、座標（ｎ_ｘ，ｎ_ｙ）の画素に対応するＦＲＣパターン中の１画素の値（１ビット）が決定される。即ち、Ｖカウンタ値によって、ＦＲＣパターンの行番号（上から０〜Ｆ）が決定され、重みビット値ｗ_ｉ（ｉ＝Ｒ，Ｇ，Ｂ）によって、ＦＲＣパターンの列番号（左から０〜Ｆ）が決定される。更に、Ｈカウンタ値によって、各マトリックスの行番号（上から０〜３）が決定され、走査ビットカウンタ値によって、各マトリックスの列番号（左から０〜３）が決定される。このように、各々のＲ、Ｇ、Ｂデータに関して、ＦＲＣパターン中の１画素の位置が決定され、その画素値（各１ビット）が、合計３ビットのデータＲＧＢ＿ＤＴ［２：０］として出力される。

ＦＲＣ処理部１１から出力された画像データＲＧＢ＿ＤＴ［２：０］は、ＳＲＡＭ−ＩＦ部１２を介してＳＲＡＭ６に一旦記録され、ディスプレイＩＦ部１３が、ＳＲＡＭ−ＩＦ部１２を介してＳＲＡＭ６から読み出して、表示部５に応じた映像信号として表示部５に出力する。このＳＲＡＭ６への書込み、読出しの詳細は後述する。

従って、例えば、元画像がＲＧＢ各４ビット、合計１２ビット（４０９６色表示）のデータであったとしても、ＦＲＣ変換によって、ＲＧＢ各１ビット、合計３ビットのデータ（８色表示）にすることができ、表示諧調数が低い表示装置に表示することができる。このとき、ＦＲＣパターンによって、同じ画素値であっても、画像上の画素の位置及びフレームによって、出力値は異なることとなり、１６フレームを１周期として周期的に繰り返えされるので、見かけ上元画像に近い諧調数で表示することができる。
表示する画像は静止画像に限定されず、１６フレームの周期よりも長い周期で変化する動画像であれば、上記した多諧調表示の効果を奏する。

次に、画素変換機能に関して説明する。以上の説明では、ＣＰＵ１から内部バス８を介してＣＰＵ−ＩＦ部９に入力される画素データＦＰＤは、１画素クロックのタイミングで、バス幅（例えば１６ビット幅）全体で１画素のデータが伝送される。これに対して、１画素クロックのタイミングで、バス幅（例えば１６ビット幅）全体で２画素データを伝送するようになっている。即ち、画素変換機能は、バスによって伝送されるデータ、例えば１６ビットのデータＦＰＤ［１５：０］を、１画素データとして処理する場合と、ＦＰＤ［１５：８］及びＦＰＤ［７：０］の２画素データとして処理する場合とを、ハードウェア的に変更する機能である。これを実現するために、ＦＲＣ処理部１１は入力されたバス幅のデータを、上位ビット部分と下位ビット部分の２つに分けて、各々を処理して２つのデータバスＲＧＢ＿ＤＴ＿ＯＤＤ、ＲＧＢ＿ＤＴ＿ＥＶＥＮから出力する。ＦＲＣ処理部１１から出力される２つのデータは、以下に説明するようにＳＲＡＭ６に書き込まれる。

図８は、ＳＲＡＭ−ＩＦ部１２の内部構成を示すブロック図である。ＳＲＡＭ−ＩＦ部１２は、読出バッファ部４１、書込バッファ部４２、アドレス生成部４３、及びイネーブル信号生成部４４を備えている。書込バッファ部４２は、ＦＲＣ処理部１１から画素クロックＩＮＤＣＬＫに応じて入力される画像データをバッファし、所定のタイミングで、所定のビット幅のデータとしてＳＲＡＭ６に出力する。また、読出バッファ部４１は、ＳＲＡＭ６から所定のビット幅のデータを読出してバッファし、所定のタイミングでディスプレイＩＦ部１３に出力する。ここで、書込バッファ部４２への画像データは、２つのデータバスＲＧＢ＿ＤＴ＿ＯＤＤ、ＲＧＢ＿ＤＴ＿ＥＶＥＮ（例えば、各３ビット幅のデータバス、合計６ビット幅）を介して入力される。尚、上記のＦＲＣ機能の説明では、ＦＲＣ処理部１１が、１つのＲＧＢ入力データバスと１つの出力データバスとを備えている場合を説明した（図４参照）が、ここでは、ＦＲＣ処理部１１が、２つのＲＧＢ入力データバス（各８ビット）と２つの出力データバス（ＲＧＢ＿ＤＴ＿ＯＤＤ、ＲＧＢ＿ＤＴ＿ＥＶＥＮ、各３ビット）とを備えていることとする。また、ＳＲＡＭ−ＩＦ部１２とＳＲＡＭ６とを接続する書込データバスＤＯ、読出データバスＤＩは、例えば、共に１６ビットであり、バッファサイズは、例えば、共に９６ビットである。

アドレス生成部４３は、ＳＲＡＭ６の書込／読出を行うＳＲＡＭ６上のアドレスを指定するアドレスデータＡを、入力される画素クロックＩＮＤＣＬＫに応じて、ＳＲＡＭ６に対して出力する。例えば、アドレスＡは１８ビットで指定される。イネーブル信号生成部４４は、書込／読出に使用される制御信号を、入力される画素クロックＩＮＤＣＬＫ及びＨイネーブル信号ＨＳＹＮＣＥＮから生成する。ＳＲＡＭ６への書込みは、書込イネーブル信号ＷＥ＿Ｌがローレベルの状態で、アドレスデータＡが確定される毎に、所定のデータ単位（例えば、１画素単位）毎にＳＲＡＭ６のアドレスＡに書き込まれる。また、ＳＲＡＭ６からの読出しは、読出イネーブル信号ＯＥ＿Ｌがローレベルの状態で、アドレスデータＡが確定される毎に、所定のデータ単位（例えば、１画素単位）毎にＳＲＡＭ６のアドレスＡから読み出される。ここで、ＳＲＡＭ６は、各々が画像の１フレーム分に相当する２つの領域（以下、第１領域、第２領域と記す）に区分されている。

通常のモードの場合、書込バッファ部４２の２つのデータバスＲＧＢ＿ＤＴ＿ＯＤＤ、ＲＧＢ＿ＤＴ＿ＥＶＥＮのうち、一方のバスのみが使用される。例えば、データバスＲＧＢ＿ＤＴ＿ＥＶＥＮが使用されるとすると、データバスＲＧＢ＿ＤＴ＿ＥＶＥＮには、ＦＲＣ処理部１１によって、画素クロックＩＮＤＣＬＫに応じて、１画素のデータが順に、例えば、表示される画像の走査順に設定される。従って、書込バッファ部４２は、画像の走査順に画素データをＳＲＡＭ６に書き込む。

この場合、まず、アドレス生成部４３が第１領域のアドレスデータＡを順に出力し、書込バッファ部４２が第１領域に１フレーム分の画像データを書き込む。次に、アドレス生成部４３が第１領域のアドレスデータＡを順に出力し、読出バッファ部４１が第１領域から１フレーム分の画像データを読み出す間に、アドレス生成部４３が第２領域のアドレスデータＡを順に出力し、書込バッファ部４２が第２領域に１フレーム分の画像データを書き込む。続いて、アドレス生成部４３が第２領域のアドレスデータＡを出力し、読出バッファ部４１が第２領域から画像データを読み出す間に、再びアドレス生成部４３が第１領域のアドレスデータＡを出力し、書込バッファ部４２が第１領域に画像データを書き込む。これを繰り返し、ＳＲＡＭ６から読み出されたデータが、９６ビットバスＦＲＣ＿ＤＴ［９５：０］を介して、ディスプレイＩＦ部１３に入力されることによって、フレーム単位で順に画像が表示される。

これに対して、画素変換機能を実現するには、書込バッファ部４２に入力される２つのデータバスＲＧＢ＿ＤＴ＿ＯＤＤ、ＲＧＢ＿ＤＴ＿ＥＶＥＮの両方を使用する。この場合、ＦＲＣ処理部１１によって、画素クロックＩＮＤＣＬＫに応じて、１画素のデータが交互に２つのバスに設定される。例えば、図９に示すように、表示される画像の走査順に、奇数番目の画素データ（１ｄｏｔ、３ｄｏｔ、・・・、３１ｄｏｔ）がバスＲＧＢ＿ＤＴ＿ＥＶＥＮに設定され、偶数番目の画素データ（２ｄｏｔ、４ｄｏｔ、・・・、３２ｄｏｔ）がバスＲＧＢ＿ＤＴ＿ＯＤＤに設定される。書込バッファ部４２は、２つのバスから入力されたデータを、順にバッファして、１番目の画素から順に走査順に並んだ一まとめのデータ（９６ビット）とし、この一まとめのデータを、上記したように、ＳＲＡＭ６の第１及び第２領域の何れか一方の領域に書込み、一方の領域への１フレーム分のデータの書込みが完了した後、他方の領域に書込み、これを繰り返す。

以上のように、ＦＲＣ処理部１１からデータを出力する２つのデータバスＲＧＢ＿ＤＴ＿ＯＤＤ、ＲＧＢ＿ＤＴ＿ＥＶＥＮを備えることによって、ＣＰＵ１から１画素のビット数がバス幅（１６ビット）に等しい画像データを伝送する場合、及び、ＣＰＵ１から１画素のビット数がバス幅（１６ビット）の１／２に等しい画像データを同時に２つ伝送する場合の両方に対応することができる。

次に、スキャンコンバート機能に関して説明する。表示信号変換装置７の構成は上記と同様に、ＦＲＣ処理部１１は２つのデータバスＲＧＢ＿ＤＴ＿ＯＤＤ、ＲＧＢ＿ＤＴ＿ＥＶＥＮを備えており、ＳＲＡＭ−ＩＦ部１２は図８に示した構成である。

本発明に係るスキャンコンバート機能は、ＳＲＡＭ６からのデータ読出しに特徴があり、第１又は第２領域の何れかの先頭アドレスと、同じ領域の中間アドレスとの２つの領域から、所定量のデータを交互に読み出す。図１０は、１フレームに対応するＳＲＡＭ６の領域と、その読出し方法を示す図である。図１０に示すように、上記した通常のモード（シングルスキャンモード）では、画素データが書き込まれた順に読み出されるのに対して、デュアルスキャンモードの場合には、先頭アドレスと中間アドレスとの２つのアドレスから順に画素データが読み出される。即ち、デュアルスキャンモードで画像データを読み出す場合、アドレスデータＡは、先ず領域の先頭アドレスから、バッファの１／２のデータ量（９６ビット／２＝４８ビット）だけのアドレスが順に設定され、続いて、同じ領域の中間アドレスから、バッファの１／２のデータ量（４８ビット）だけのアドレスが順に設定される。これによって、読出バッファ部４１は、９６ビットのバッファの前半に画像の先頭からの画素データを保存し、後半に画像の中間からの画素データを保存し、これらをディスプレイＩＦ部１３に出力する。ディスプレイＩＦ部１３では、これをデュアルスキャンデータに変換して出力する。これによって、デュアルスキャン対応の表示部５への画像表示が可能となる。

以上においては、ブリンク機能、ＦＲＣ機能、画素変換機能、スキャンコンバート機能を個々に説明したが、これらの機能を任意に組み合わせて画像データに適用することがでる。例えば、図１において、ブリンク処理部１０から出力される画像データｄａｔａ＿ｏｕｔがＦＲＣ処理部１１に入力する経路を使用すれば、画像データに対して、ブリンク機能とＦＲＣ機能とを同時に適用することができる。

また、ＦＲＣ機能において、使用するＦＲＣパターンは図６のパターンに限定されず、その他のパターンであってもよい。また、ＦＲＣパターン内のマトリックスの並び順序は、別の並びであってもよい。その場合、各カウンタから所定の規則で対応するマトリックスを決定するようにすればよい。また、マットリックスのサイズも、４×４に限定されず、それよりも小さいサイズのマトリックスでも、大きいサイズのマトリックスであってもよい。

また、ＦＲＣパターンは、固定のパターン自体を不揮発性の内部メモリに記録しておいても、表示装置に電源が投入されて起動するときの初期設定において、ソフト的に生成してもよい。

また、フレームバッファ用のメモリは、ＳＲＡＭ６に限定されず、各々が１フレームのデータサイズ以上の３つ以上の領域に区分されていてもよい。
また、ブリンク機能の減光ブリンク信号生成部２１におけるビットシフトは、１ビットに限定されない。

なお、本実施の形態に係る画像表示装置は、劣悪な周囲環境でも動作することが要求される場合に好適に使用されるＨＭＩ（Human Machine Interface）機器としてのプログラマブル表示器であってもよい。このプログラマブル表示器は、ドット表示画面、操作入力スイッチ、プログラマブル・ロジック・コントローラ（ＰＬＣ）との間のインターフェース、画面上での操作入力のような制御のためのプログラムメモリなどを備えた表示制御装置である。一般に、プログラマブル表示器は、グラフィック表示を行うので、操作盤、スイッチ、表示灯などの機能を備えることができる他、デバイスの稼動状況や作業指示のような管理のための各種モニタ、機器に対する設定値を入力する端末としての機能を備えている。

本発明の実施の形態に係る表示信号変換装置を使用した画像表示装置の概略構成を示すブロック図である。 ブリンク処理部の概略構成を示すブロック図である。 Ｖ、Ｈイネーブル信号の生成を説明する図である。 ＦＲＣ処理部の概略構成を示すブロック図である。 重みビット値を決定する規則を説明する図である。 ＦＲＣパターンの一例を示す図である。 ＦＲＣパターン中の１画素の値（１ビット）の決定を説明する図である。 ＳＲＡＭ−ＩＦ部の概略構成を示すブロック図である。 デュアルスキャンモードにおいて、データバスに設定される画素データを示すタイミングチャートである。 シングル及びデュアルスキャンモードにおけるデータ読み出し順序を説明する図である。

符号の説明

１ ＣＰＵ
２ メモリ部
３ 記録部
４ 操作部
５ 表示部
６ ＳＲＡＭ
７ 表示信号変換装置
８ 内部バス
９ ＣＰＵ−ＩＦ部
１０ ブリンク処理部
１１ ＦＲＣ処理部
１２ ＳＲＡＭ−ＩＦ部
１３ ディスプレイＩＦ部
２１ 減光ブリンク信号生成部
２２ 白黒ブリンク信号生成部
２３ マルチプレクサ
２４ ブリンククロック生成部
３１ 重みビット値デコード部
３２ カウンタ部
３３ ＦＲＣ変換部
４１ 読出バッファ部
４２ 書込バッファ部
４３ アドレス生成部
４４ イネーブル信号生成部

Claims (6)

1. ブリンク制御信号及びマルチプレクサ制御信号を出力するＣＰＵ−ＩＦ部と、
   該ＣＰＵ−ＩＦ部からの出力データが入力されるブリンク処理部と、
   入力データを所定の映像信号に変換して出力するディスプレイＩＦ部とを備え、
   前記ブリンク処理部が、
   前記ブリンク制御信号から、垂直ブランキング期間中に信号レベルが反転するブリンククロックを生成するブリンククロック生成部と、
   前記ブリンククロックに応じて、入力される画像データを第１のブリンク画像データとして出力する白黒ブリンク信号生成部と、
   入力される前記画像データを所定のビット数だけビットシフトしてビットシフト画像データを生成し、前記ブリンククロックに応じて、入力される前記画像データと前記ビットシフト画像データとを交互に第２のブリンク画像データとして出力する減光ブリンク信号生成部と、
   前記マルチプレクサ制御信号に応じて、前記第１のブリンク画像データ及び前記第２のブリンク画像データの何れかを選択して、前記ディスプレイＩＦ部に出力するマルチプレクサとを備えていることを特徴とする表示信号変換装置。
2. 入力される画素データのビット数に応じたビット数の重みビット値を出力する重みビット値デコード部、
   入力される垂直同期信号、水平同期信号及び画素クロックから、水平カウンタ値、垂直カウンタ値及び走査ビットカウンタ値を生成して出力するカウンタ部、及び
   前記水平カウンタ値、前記垂直カウンタ値、前記走査ビットカウンタ値、及び前記重みビット値の組み合わせに応じて、各要素が１ビットデータである複数のマトリックスから構成されるＦＲＣパターンの中から、１つのデータを読み出してＦＲＣ画像データとして出力するＦＲＣ変換部を備えたＦＲＣ処理部と、
   ２つのメモリ領域を有するメモリ部と、
   入力される前記ＦＲＣ画像データをバッファした後に、前記２つのメモリ領域の何れか一方のメモリ領域に書き込むと共に、他方のメモリ領域からデータを読み出してバッファした後に出力するメモリＩＦ部と、
   該メモリＩＦ部から出力される前記メモリ部から読み出されたデータを、所定の映像信号に変換して出力するディスプレイＩＦ部とを備え、
   前記ＦＲＣパターン中の前記マトリックスの配置が、前記マトリックス中の所定の値である要素の数が、前記ＦＲＣパターンの一方の軸の方向に沿って単調に減少又は増加し、且つ他方の軸の方向に沿って変化しない配置であり、
   前記重みビット値によって、前記ＦＲＣパターン中における、前記ＦＲＣ画像データとして出力されるデータを含む前記マトリックスの、前記一方の軸の方向の位置が決定され、
   前記垂直カウンタ値によって、前記ＦＲＣパターン中における、前記ＦＲＣ画像データとして出力されるデータを含む前記マトリックスの、前記他方の軸の方向の位置が決定され、
   前記水平カウンタ値及び前記走査ビットカウンタ値によって、前記ＦＲＣ画像データとして出力されるデータを含む前記マトリックス中における、前記ＦＲＣ画像データとして出力されるデータの位置が決定されることを特徴とする表示信号変換装置。
3. 前記マトリックスが４行４列のマトリックスであり、
   前記ＦＲＣパターンが、前記マトリックスを行方向に１６個、列方向に１６個配列して形成されるパターンであり、
   前記重みビット値デコード部に入力される前記画素データが４ビットデータである場合、前記重みビット値が前記画素データと同じ値であり、
   前記重みビット値デコード部に入力される前記画素データが２ビットデータである場合、前記重みビット値が、１６進数表記で、０以上Ｆ以下の範囲を略３等分する２つの値、０、及びＦから成る群の中の１つの値であり、
   前記重みビット値デコード部に入力される前記画素データが３ビットデータである場合、前記重みビット値が、１６進数表記で、０以上Ｆ以下の範囲を略７等分する６つの値、０、及びＦから成る群の中の１つの値であることを特徴とする請求項２記載の表示信号変換装置。
4. 前記ＦＲＣ処理部に、走査線方向に隣接する２つの前記画素データが同時に入力される場合に、走査線方向の並びの奇数番目の前記画素データに対する前記ＲＦＣ画像データを順に出力する第１のデータバスと、前記走査線方向の並びの偶数番目の前記画素データに対する前記ＲＦＣ画像データを順に出力する第２のデータバスとを備え、
   前記メモリＩＦ部が、
   入力される画素クロック及び水平同期信号に応じて、前記メモリ部にデータを書き込むアドレスを出力するアドレス生成部と、
   前記ＦＲＣ処理部からの前記第１のデータバスによって入力される第１のデータと、前記第２のデータバスを介して入力される前記第２のデータとを、１データ毎に交互にバッファして、前記アドレスに応じて前記メモリ部に書き込む書込バッファ部と、
   前記メモリ部から前記アドレスに応じてデータを読み出し、バッファして出力する読出バッファ部とを備えていることを特徴とする請求項２又は請求項３記載の表示信号変換装置。
5. 前記メモリ部からのデータ読出し時に、前記アドレス生成部が、前記２つのメモリ領域の一方のメモリ領域の先頭アドレスから開始する所定数の第１の読出しアドレス群を生成し、これに続いて、前記一方のメモリ領域の中間アドレスから開始する前記所定数の第２の読出しアドレス群とを生成することを特徴とする請求項４記載の表示信号変換装置。
6. ブリンク制御信号及びマルチプレクサ制御信号を出力するＣＰＵ−ＩＦ部と、
   前記ブリンク制御信号から、垂直ブランキング期間中に信号レベルが反転するブリンククロックを生成するブリンククロック生成部、
   前記ブリンククロックに応じて、入力される画像データを第１のブリンク画像データとして出力する白黒ブリンク信号生成部、
   入力される前記画像データを所定のビット数だけビットシフトしてビットシフト画像データを生成し、前記ブリンククロックに応じて、入力される前記画像データと前記ビットシフト画像データとを交互に第２のブリンク画像データとして出力する減光ブリンク信号生成部、及び
   前記マルチプレクサ制御信号に応じて、前記第１のブリンク画像データ及び前記第２のブリンク画像データの何れかを選択して、前記ＦＲＣ処理部に画像データとして出力するマルチプレクサを備えたブリンク処理部とをさらに備えていることを特徴とする請求項５記載の表示信号変換装置。

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