JP2005117585A - ダイバーシティ送信機 - Google Patents

Abstract

【課題】０系および１系の送信機の遅延時間差を自動的に調整する
【解決手段】０系および１系の送信機のベースバンド処理部（ＢＢ）１１，２１は、送信パルスＰに応じて変調・拡散を行った送信データの出力をＯＮ／ＯＦＦする。遅延時間測定制御部３の検波回路３１，３２は、方向性結合器１５，２５により一部分岐された０系，１系の送信信号をそれぞれ検波する。カウンタ３３，３４は、送信パルスＰおよび検波出力Ｄ０，Ｄ１をそれぞれ受け、送信パルスＰが出力ＯＮを示したときに計時用クロックＣＬｔのカウントを開始し、検波出力Ｄ０，Ｄ１が生じたときにカウントを停止しカウント値Ｎ０，Ｎ１をそれぞれ出力する。遅延制御回路３６は、初期設定として可変遅延部１２，２２の遅延量を０とし、カウント値Ｎ０，Ｎ１に基づき、カウント値が少ない方の系の可変遅延部１２，２２の遅延量をカウント差が生じないように制御する。
【選択図】 図１

Description

本発明はＷ−CＤＭＡ方式の基地局に設置されるダイバーシティ送信機に関し、特にダイバーシティ送信機の２系統の送信機の遅延時間差の調整手段に関する。

Ｗ−ＣＤＭＡ（Ｗｉｄｅｂａｎｄ Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）方式の基地局に設置されるダイバーシティ送信機は、例えば図４に示すように、０系および１系の同一構成の２系統の送信機を有している。

０系および１系の各送信機は、ベースバンド処理部（ＢＢ）により送信データを変調・拡散し、Ｄ／Ａ変換部（Ｄ／Ａ）によりアナログ信号に変換した後、送信部により所定の送信周波数に変換しフィルタにより不要信号成分を除去して０系および１系のアンテナへそれぞれ送出する。

ところで、０系および１系の送信機が送信データをそれぞれ処理してアンテナへ送出するまでに要する遅延時間は、同一構成であっても使用部品等のばらつきにより差が生じる。

０系および１系送信機の遅延時間差が、チップレート３．８４Ｍｃｐｓ（２６０ｎｓ）時において１／４ｃｈｉｐ（６５ｎｓ）を超えると通信品質が劣化するので、遅延時間差を測定して１／４ｃｈｉｐ（６５ｎｓ）以内にする必要がある。

このため従来は、オシロスコープやスペクトラムアナライザ等の測定器を使用して０系および１系の送信機の遅延時間をそれぞれ測定し、遅延時間差がなくなるように遅延調整している。

あるいは、送信機能および受信機能を有するダイバーシティ送受信機の場合は、０系（１系）の送信機能と１系（０系）の受信機能とを組み合わせ、１系（０系）の受信機能が正常に受信データを復調できるまで０系（１系）の送信機能の遅延量を自動的に調整するようしている。（例えば、特許文献１参照。）
特開２００２−３７４１９３号公報

上述した遅延時間を測定・調整する手段の前者では、オシロスコープやスペクトラムアナライザ等の測定器を使用して遅延時間を測定するに際し、測定用ケーブルのケーブル長による測定誤差が発生して正確な測定が困難であるばかりでなく、人手を要するという問題点を有している。

また、後者では、０系（１系）送信機能と１系（０系）受信機能とを組み合わせるので、０系および１系受信機能を有しないダイバーシティ送信機では遅延時間の測定・調整を行うことができないという問題点を有している。

本発明の目的は、０系および１系送信機を有するダイバーシティ送信機の遅延時間差を自動的に調整することができるダイバーシティ送信機を提供することにある。

本発明のダイバーシティ送信機は、送信データを変調・拡散して送信パルスに応じて出力をＯＮ／ＯＦＦするベースバンド処理手段と、このベースバンド処理手段の出力信号に遅延を与える可変遅延手段と、この可変遅延手段の出力信号をアナログ信号に変換し所定の送信周波数の送信信号を出力する送信手段と、前記送信信号の一部を分岐する分岐手段とをそれぞれ有する０系および１系の送信機と、前記送信パルスおよび前記０系および１系送信機の送信信号の分岐出力を受けて遅延時間差が生じないように前記０系および１系送信機の可変遅延手段の遅延量を制御する遅延時間測定制御手段とを有している。

また、前記遅延時間測定制御手段は、前記０系および１系送信機の送信信号の分岐出力をそれぞれ検波して０系および１系の検波出力をそれぞれ出力する０系および１系検波回路と、前記送信パルスおよび前記検波出力に応じて計時用クロックをカウントする０系および１系のカウンタと、デジタル信号処理用のクロックに基づき前記計時用クロックを生成する計時用クロック生成回路と、前記０系および１系のカウンタのカウント値に基づき遅延時間差が生じないように前記０系および１系送信機の可変遅延手段の遅延量を制御する遅延制御回路とを有し、前記０系および１系カウンタは、前記送信パルスが出力ＯＮを示したときに前記計時用クロックのカウントを開始し、０系および１系の検波出力に応じてカウントを停止する。

また、前記遅延制御回路は、初期設定として前記０系および１系送信機の可変遅延手段の遅延量を０とし、前記０系および１系のカウンタのカウント値が少ない方の系の前記可変遅延手段の遅延量をカウント差に応じて制御する。

更に、前記遅延制御回路は、前記カウント値に対応して前記可変遅延手段の遅延量制御データを予め記憶したテーブルを有して構成してもよいし、前記カウント値に基づき前記可変遅延手段の遅延量制御データを演算するＣＰＵを有して構成してもよい。

本発明によれば、ベースバンド処理部の出力をＯＮ／ＯＦＦ制御する送信パルスおよび送信出力信号の検波出力に応じてカウンタの動作を制御して計時用クロックをカウントさせて遅延時間を測定することにより、オシロスコープやスペクトラムアナライザ等の測定器を使用することなく、また、送受信機能を有していなくても、０系および１系の送信機の遅延時間差を自動的に高精度に調整することができる。

次に本発明について図面を参照して説明する。

図１は本発明の一実施形態を示すブロック図であり、送信データを処理して０系アンテナへ送出する０系の送信機１と、送信データを処理して１系アンテナへ送出する１系の送信機２と、０系および１系の送信機の遅延時間をそれぞれ測定して遅延時間差がなくなるように制御する遅延時間測定制御部３とで構成されている。

ここで、０系および１系の送信機１，２は同一構成あり、送信データを変調・拡散するベースバンド処理部（ＢＢ）１１，２１と、遅延時間測定制御部３に制御されてベースバンド処理部（ＢＢ）１１，２１の出力信号に遅延を与える可変遅延部１２，２２と、デジタル信号をアナログ信号に変換するＤ／Ａ変換部（Ｄ／Ａ）１３，２３と、所定の送信周波数に変換してフィルタにより不要信号成分を除去して０系，１系のアンテナへ送信信号をそれぞれ出力する送信部１４，２４と、送信信号の一部を分岐する方向性結合器１５，２５とをそれぞれ有している。

遅延時間測定制御部３は、方向性結合器１５，２５の分岐出力をそれぞれ検波して検波出力Ｄ０，Ｄ１をそれぞれ出力する検波回路３１，３２と、計時用クロックＣＬｔをカウントするカウンタ３３，３４と、デジタル信号処理に使用されているクロックＣＬに基づき遅延時間計測用の計時用クロックＣＬｔを生成する計時用クロック生成回路３５と、カウンタ３３，３４のカウント値に基づき可変遅延部１２，２２の遅延量を制御する遅延制御回路３６とを有している。

０系および１系の送信機のベースバンド処理部（ＢＢ）１１，２１は、図示しない上位装置から絶えず送出されてくる送信データおよび送信パルスＰを受け、送信パルスＰに応じて変調・拡散を行った送信データの出力をＯＮ／ＯＦＦするように構成している。

すなわち、ベースバンド処理部（ＢＢ）１１，２１は、例えば送信パルスＰがＨレベルのときに変調・拡散を行った送信データを送出し、Ｌレベルのときに送信データの送出を停止する。

ベースバンド処理部（ＢＢ）１１，２１から送信パルスＰに応じてそれぞれ出力された信号は、可変遅延部１２，２２およびＤ／Ａ変換部１３，２３を経て送信部１４，２４に入力し、所定の送信周波数の０系，１系の送信信号として０系，１系のアンテナへそれぞれ送出される。

また、０系，１系の送信信号は、方向性結合器１５，２５により一部分岐されて遅延時間測定制御部３の検波回路３１，３２によりそれぞれ検波される。

ここで、可変遅延部１２，２２の遅延量を０とした場合、ベースバンド処理部（ＢＢ）１１，２１から送信パルスＰに応じて出力された信号が、送信部１４，２４から送信信号としてそれぞれ出力されるまでに要する時間が遅延時間である。

図２は送信パルスＰと検波出力Ｄと遅延時間Ｔとの関係を示す図である。

送信パルスＰがＨレベルになった時点ｔ１から遅延時間Ｔが経過した時点ｔ２において、送信信号の分岐出力が検波回路により検波されて検波出力Ｄとして出力される。

遅延時間測定制御部３のカウンタ３３，３４は、送信パルスＰおよび検波出力Ｄ０，Ｄ１をそれぞれ受け、送信パルスＰがＨレベルになったときに計時用クロックＣＬｔのカウントを開始し、検波出力Ｄ０，Ｄ１が生じたときにカウントを停止し、カウント値Ｎ０，Ｎ１をそれぞれ出力する。このカウント値Ｎ０，Ｎ１に基づき、例えば図３に示すように、０系および１系の送信機の遅延時間Ｔ０，Ｔ１をそれぞれ測定することができる。

いま、計時用クロックＣＬｔの周期をＴｃとすれば、０系送信機の遅延時間Ｔ０＝Ｔｃ×Ｎ０であり、１系送信機の遅延時間Ｔ１＝Ｔｃ×Ｎ１である。そして、遅延時間Ｔ０と遅延時間Ｔ１との差が遅延時間差ΔＴである。

なお、計時用クロックＣＬｔは、測定する遅延時間差より十分に小さい周期にする必要がある。例えば、遅延時間差を２０ｎｓの測定精度で測定するためには、計時用クロックＣＬｔの周期は２０ｎｓ、つまりクロック周波数は５０ＭＨｚにする必要がある。

計時用クロック生成回路３５は、デジタル信号処理に使用されているクロックＣＬに基づき計時用クロックＣＬｔを生成するが、この場合、クロックＣＬを逓倍して計時用クロックＣＬｔを生成してもよいし、電圧制御発振器をＰＬＬ制御して計時用クロックＣＬｔを生成してもよい。

遅延制御回路３６は、初期設定として可変遅延部１２，２２の遅延量を０とし、カウンタ３３，３４のカウント値Ｎ０，Ｎ１に基づき、カウント値（つまり遅延時間）が少ない方の系の可変遅延部の遅延量をカウント差（つまり遅延時間差）が生じないように制御する。

この場合、カウント値Ｎ０，Ｎ１に対応して可変遅延部の遅延量制御データを予め記憶したテーブルを設け、このテーブルを参照して可変遅延部を制御するようにしてもよい。あるいは、ＣＰＵを設けて、カウント値Ｎ０，Ｎ１に基づき可変遅延部の遅延量制御データを演算させるようにしてもよい。

本発明の一実施形態を示すブロック図である。 図１に示した送信パルスＰと検波出力Ｄと遅延時間Ｔとの関係を示す図である。 カウント値Ｎ０，Ｎ１と０系および１系の送信機の遅延時間Ｔ０，Ｔ１との関係を示す図である。 従来のダイバーシティ送信機の一例を示すブロック図である。

符号の説明

１ ０系の送信機
２ １系の送信機
１１，２１ ベースバンド処理部（ＢＢ）
１２，２２ 可変遅延部
１３，２３ Ｄ／Ａ変換部（Ｄ／Ａ）
１４，２４ 送信部
１５，２５ 方向性結合器
３ 遅延時間測定制御部
３１，３２ 検波回路
３３，３４ カウンタ
３５ 計時用クロック生成回路
３６ 遅延制御回路

Claims (6)

1. 送信データを変調・拡散して送信パルスに応じて出力をＯＮ／ＯＦＦするベースバンド処理手段と、このベースバンド処理手段の出力信号に遅延を与える可変遅延手段と、この可変遅延手段の出力信号をアナログ信号に変換し所定の送信周波数の送信信号を出力する送信手段と、前記送信信号の一部を分岐する分岐手段とをそれぞれ有する０系および１系の送信機と、前記送信パルスおよび前記０系および１系送信機の送信信号の分岐出力を受けて遅延時間差が生じないように前記０系および１系送信機の可変遅延手段の遅延量を制御する遅延時間測定制御手段とを有していることを特徴とするダイバーシティ送信機。
2. 前記遅延時間測定制御手段は、前記０系および１系送信機の送信信号の分岐出力をそれぞれ検波して０系および１系の検波出力をそれぞれ出力する０系および１系検波回路と、前記送信パルスおよび前記検波出力に応じて計時用クロックをカウントする０系および１系のカウンタと、デジタル信号処理用のクロックに基づき前記計時用クロックを生成する計時用クロック生成回路と、前記０系および１系のカウンタのカウント値に基づき遅延時間差が生じないように前記０系および１系送信機の可変遅延手段の遅延量を制御する遅延制御回路とを有していることを特徴とする請求項１記載のダイバーシティ送信機。
3. 前記０系および１系カウンタは、前記送信パルスが出力ＯＮを示したときに前記計時用クロックのカウントを開始し、前記０系および１系の検波出力に応じてカウントを停止することを特徴とする請求項２記載のダイバーシティ送信機。
4. 前記遅延制御回路は、初期設定として前記０系および１系送信機の可変遅延手段の遅延量を０とし、前記０系および１系のカウンタのカウント値が少ない方の系の前記可変遅延手段の遅延量をカウント差に応じて制御することを特徴とする請求項３記載のダイバーシティ送信機。
5. 前記遅延制御回路は、前記カウント値に対応して前記可変遅延手段の遅延量制御データを予め記憶したテーブルを有することを特徴とする請求項４記載のダイバーシティ送信機。
6. 前記遅延制御回路は、前記カウント値に基づき前記可変遅延手段の遅延量制御データを演算するＣＰＵを有することを特徴とする請求項４記載のダイバーシティ送信機。
   

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