JP2005166251A - メモリデバイス - Google Patents

Abstract

【課題】
メモリセルの状態に応じて適切な大きさの読出し電流でメモリセルを読み出すように読出し回路を較正する方法および装置を提供すること。
【解決手段】
本発明の実施形態によれば磁気メモリ(20)が得られる。一実施形態において磁気メモリ(20)は、抵抗状態を提供するように構成されたメモリセル(26)のアレイ(22)と、読出し回路(24)とを備える。読出し回路(24)は、メモリセルアレイ(22)内のメモリセル(26)の抵抗値を検出し、検出結果を得て、その検出結果を、抵抗状態間に位置する中央領域を含む少なくとも３つの異なるカテゴリのうちの１つに分類するように構成される。
【選択図】図１

Description

本発明は磁気ランダムアクセスメモリに関し、詳しくは、適切な大きさの読み出し電流でメモリセルを読み出すように読出し回路を較正する方法および装置に関する。

不揮発性メモリデバイスは、少なくとも２つの安定した状態を有するメモリセルを含む。不揮発性メモリデバイスの中には、メモリセル両端の抵抗値がメモリセルの状態によって異なるものがある。第１の状態におけるメモリセル両端の抵抗値が、第２の状態におけるメモリセル両端の抵抗値よりも高いのである。そうしたメモリデバイスは、リプログラマブルデバイスまたはワンタイムプログラマブルデバイスとして使用することができる。

当該技術分野で周知のリプログラマブル不揮発性メモリの一種に、磁気メモリセルを利用したものがある。磁気ランダムアクセスメモリ（ＭＲＡＭ）デバイスと呼ばれるそれらのデバイスは、磁気メモリセルのアレイを含む。磁気メモリセルの種類は様々である。たとえば磁気メモリセルとして、磁気トンネル接合（ＭＴＪ）メモリセルや、巨大磁気抵抗（ＧＭＲ）メモリセルが使用される。

磁気メモリセルは一般に、磁化の向きが変更可能な磁性薄膜の層と、磁化の向きが特定方向に固定すなわち「ピン止め」された磁性薄膜の層とを備える。磁化の向きが変更可能な磁性薄膜はセンス層またはデータ記憶層と呼ばれ、磁化の向きが固定された磁性薄膜は基準層またはピン止め層と呼ばれる。ＭＴＪメモリセルの場合、センス層と基準層の間が障壁層によって分離される。

ワード線およびビット線と呼ばれる導電性トレースが、メモリセルアレイ全体にわたって配線される。ワード線はメモリセルの行方向に延び、ビット線はメモリセルの列方向に延びる。メモリセルは、ワード線とビット線が交差する各位置において、１ビットの情報をセンス層の磁化の向きとして記憶する。センス層の磁化の向きは、容易軸と呼ばれるセンス層の軸と同じ向きになる。磁界を加えてセンス層の磁化の向きをセンス層の容易軸の方向に沿って反転させると、センス層の磁化の向きは、基準層の磁化の向きに対して平行または反平行の向きになる。

一実施形態では、センス層内の磁化の向きを反転させるのを補助するために、ワード線およびビット線がメモリセルアレイ全体にわたって配線されることがある。ワード線は、センス層の近くをメモリセルの行方向に延びる。ビット線は、基準層の近くをメモリセルの列方向に延びる。ワード線およびビット線は書込み回路に電気的に接続される。

書込み動作の際、書込み回路は１本のワード線および１本のビット線を選択し、それらの導体の交点に位置するメモリセルのセンス層の磁化の向きを変更する。書込み回路は、選択されたワード線および選択されたビット線に書込み電流を供給し、選択されたメモリセルの位置に磁界を発生させる。それらの磁界は合成され、選択されたメモリセルの磁化の向きを並行から反平行へ、またはその逆に切り替える。

メモリセルの抵抗値は、センス層の磁化の向きと基準層の磁化の向きが互いに平行であるか、反平行であるかによって異なる。向きが反平行であるとき、メモリセルの抵抗値は最も大きくなり、その状態は論理「１」状態と呼ばれることがある。向きが平行であるとき、メモリセルの抵抗値は最も小さくなり、その状態は論理「０」状態と呼ばれることがある。メモリセルの抵抗状態は、メモリセルの抵抗値を検出することによって判定することができる。

ワード線およびビット線は、メモリセルの抵抗値の検出にも役立つ。行方向に延びるワード線はセンス層に電気的に接続され、列方向に延びるビット線は基準層に電気的に接続される。ワード線およびビット線は更に、メモリセルの抵抗値および状態を検出するための読出し回路に電気的にも接続される。

読出し動作の際、読出し回路は１本のワード線および１本のビット線を選択し、それらの導体の交点に位置するメモリセルの抵抗値を検出する。読出し回路は、選択されたメモリセルの両端に電圧を加え、そのメモリセルを通って流れる電流を生成する。メモリセルを通って流れる電流は、メモリセル両端の抵抗値に比例し、高抵抗状態と低抵抗状態を区別するために用いられる。

メモリデバイスは一般に信頼性があるものの、メモリデバイスがデータを確実に記憶する能力に影響を与える障害が発生することもある。障害には、メモリセルに関連する物理的障害と、読出し回路に関連する読取り障害とがある。

物理的障害には、製造上の欠陥や、デバイスの使用による経時変化などのような多数の原因がある。障害メカニズムには、メモリセルの短絡や開放といった多数の形がある。短絡したメモリセルの抵抗値は、期待される抵抗値よりもはるかに小さくなる。開放されたメモリセルの抵抗値は、期待される抵抗値よりも非常に大きくなる。短絡したメモリセルや開放されたメモリセルは、同じ行および同じ列に存在する他のメモリセルに影響を与えることがある。

読取り障害は、温度変化や電圧変動といった多数の原因から発生する。読出し回路は一組の温度および電圧値で較正される。そのため、温度および／または電圧が変化すると、読出し回路は較正状態から外れてしまうことがある。その場合、読出し回路は、較正不良が原因でメモリセルの状態を正確に読み取ることができなくなる。データをメモリセルに確実に記憶するためには、メモリセルの状態や、読出し回路が適当に較正されているか否か、といった情報を得ることが重要である。

従って、本発明の目的の１つは、適切な大きさの読み出し電流でメモリセルを読み出すように読み出し回路を較正する方法および装置を提供することである。

本発明の実施形態によれば磁気メモリが得られる。一実施形態において磁気メモリは、抵抗状態を提供するように構成されたメモリセルアレイと、読出し回路とを含む。読出し回路は、メモリセルアレイ内のメモリセルの抵抗値を検出し、検出結果を得て、該検出結果を、前記抵抗状態の間に位置する中央カテゴリを含む少なくとも３つの異なるカテゴリのうちの１つに分類するように構成される。

本発明の実施形態は、添付の図面を参照すると、さらによく理解することができる。図面中の構成要素は、必ずしも縮尺どおりに描かれてはいない。同じ参照符号は、対応する類似の部品を指している。

図１は、本発明による磁気メモリデバイス２０の一実施形態を示す図である。磁気メモリデバイス２０は、磁気メモリセルアレイ２２と、読出し回路２４と、書込み回路（分かりやすくするために図示せず）とを含む。メモリセルアレイ２２は、読出し回路２４に電気的に接続された磁気メモリセル２６を含む。

読出し回路２４は、メモリセル２６の抵抗値を検出し、検出された抵抗値に対応するカウント値のような検出結果を生成するように構成される。図示の実施形態の場合、読出し回路２４は、カウント値を生成し、そのカウント値を５つのカテゴリのうちの１つに分類するように構成される。分類は、領域と呼ばれることもある。５つの領域は、低抵抗状態領域と、高抵抗状態領域と、範囲外低領域と、範囲外高領域と、曖昧領域と呼ばれる中央領域とを含む。曖昧領域は、低抵抗状態領域と高抵抗状態領域との間に位置する。範囲外低領域は、低抵抗状態領域よりも低い抵抗値に位置し、範囲外高領域は、高抵抗状態領域よりも高い抵抗値に位置する。読出し回路２４は、カウント値が範囲外領域のうちの１つに分類された場合、範囲外フラグを設定する。また、読出し回路２４は、カウント値が曖昧領域に分類された場合、曖昧フラグを設定する。

他の実施形態では、読出し回路２４は、多段検出読出し動作のうちの第１の検出動作においてメモリセル２６の抵抗値を検出し、第１のカウントのような第１の検出結果を生成するように構成される。メモリデバイス２０および読出し回路２４は、第１のカウントが短絡または開放を示すものであった場合、即時較正応答として読出し回路２４を直ちに較正する。第１のカウントが中央の較正不要領域内に位置する場合、読出し回路２４は多段検出読出し動作を終了し、最終カウントと呼ばれる最終結果を得る。第１のカウントが短絡と中央の較正不要領域との間、または開放と中央の較正不要領域との間に位置する場合、読出し回路２４は、遅延較正応答として読出し回路２４を後で較正するための較正フラグを設定する。較正用フラグを設定した後、読出し回路２４は読出し動作を完了し、最終カウントと呼ばれる最終結果を出力する。

最終カウントは、領域と呼ばれる５つのカテゴリのうちの１つに分類される。それらの領域は、低抵抗状態領域と、高抵抗状態領域と、範囲外低領域と、範囲外高領域と、曖昧領域と呼ばれる中央領域とを含む。曖昧領域は、低抵抗状態領域と高抵抗状態領域との間に位置する。範囲外低領域は、低抵抗状態領域よりも低い抵抗値に位置し、範囲外高領域は、高抵抗状態領域よりも高い抵抗値に位置する。読出し回路２４は、最終カウントが範囲外領域のうちの１つに分類された場合、範囲外フラグを設定する。また、読出し回路２４は、最終カウントが曖昧領域に分類された場合、曖昧フラグを設定する。

アレイ２２内のメモリセル２６は、ｘ方向に延びる行とｙ方向に延びる列に行列状に配置される。図を分かりやすくするために、メモリデバイス２０には比較的少数のメモリセル２６しか描いていない。他の実施形態では任意の適当なサイズのアレイを用いることができる。例えば１Ｍビットの実施形態の場合、アレイ２２は高さ１０２４個×幅１０２４個のメモリセル２６から構成される場合がある。また、１Ｍビットアレイのようなアレイを複数個用いて、マクロアレイを形成してもよい。総データ記憶容量が大きいメモリデバイスは、アレイが大きくなりすぎてアレイの製造や制御が難しくならないように、複数のアレイを用いて構成してもよい。さらに、アレイは層状に形成され、３次元マクロアレイを形成するようにしてもよい。

１２８Ｍバイトの記憶容量を有する磁気メモリの一実施形態では、１０２４個の１Ｍビットアレイが、幅１６アレイ×高さ１６アレイのマクロアレイに４層の積層構成で配置される。任意選択で、メモリデバイスは２以上のそのようなマクロアレイを含んでもよい。１２８Ｍバイトマクロアレイの実施形態の場合、磁気メモリは、各１Ｍビットアレイ内の複数のメモリセルを選択するために、１つの行を選択する複数の行デコーダと、複数の列を選択する複数の列デコーダとを備える。メモリデバイスは、複数の１Ｍビットアレイに同時にアクセスする。複数のアレイのそれぞれにおいてアクセスされるセルは、一単位のデータの一部に対応する。アクセスされるセルは合わせて、５１２バイトの１セクタ単位、または１セクタの少なくとも一部のような、一単位のデータを提供する。複数のアレイが実質的に同時にアクセスされる。他の実施形態において、磁気メモリは、１つの列を選択する複数の列デコーダと、複数の行を選択する複数の行デコーダとを備える場合がある。

図示の実施形態において、読出し回路２４は、行デコード回路２８と、ステアリング回路３０と、直接注入電荷増幅器３２と、デジタルセンス増幅器３４と、リセットスイッチ３６と、積分器キャパシタ３８とを備える。行デコード回路２８はワード線４０ａ〜４０ｃに電気的に接続され、ステアリング回路３０はビット線４２ａ〜４２ｃに電気的に接続される。導電性ワード線４０ａ〜４０ｃはアレイ２２の一方の側の平面内をｘ方向に延び、導電性ビット線４０ａ〜４０ｃはアレイ２２の反対側の平面内をｙ方向に延びる。アレイ２２の各行について１本のワード線４０が存在し、アレイ２２の各列について１本のビット線４２が存在する。メモリセル２６は、ワード線４０とビット線４２の各交点にそれぞれ配置される。ステアリング回路３０は、電荷増幅器導体４４を通して電荷増幅器３２に電気的に接続される。行デコード回路２８は４６において接地される。

電荷増幅器３２、センス増幅器３４、リセットスイッチ３６、および積分器キャパシタ４８は、ノード４８において互いに電気的に接続される。また、センス増幅器３４は、スイッチ制御導体５０を通してリセットスイッチ３６のゲートに電気的に接続される。リセットスイッチ３６は５２においてＶＤＤに電気的に接続され、積分器キャパシタ３８は５４において接地される。

メモリデバイス２０は、出力レジスタ５６と、入出力（Ｉ／Ｏ）パッド５８とを備える。センス増幅器３４の出力は、センス増幅器出力導体６０を通して出力レジスタ５６に電気的に接続される。出力レジスタ５６は、出力導体６２を通してＩ／Ｏパッド５８に電気的に接続される。図示の実施形態において、読出し回路２４、出力レジスタ５６、およびＩ／Ｏパッド５８は、それぞれ一個しか描かれていない。他の実施形態では、任意の適当な数の読出し回路２４、出力レジスタ５６、およびＩ／Ｏパッド５８を有する場合がある。

図示の実施形態では、書込み回路（図示せず）がワード線４０ａ〜４０ｃおよびビット線４２ａ〜４２ｃに電気的に接続される。書込み回路は、選択されたワード線４０ａ〜４０ｃを通じて第１の書込み電流をいずれかの方向に供給し、選択されたビット線４２ａ〜４２ｃを通じて第２の書込み電流をいずれかの方向に供給するように構成される。メモリセル３０は、ワード線４０とビット線４２の各交点にそれぞれ配置される。

書込み動作の際、書込み回路は、１本のワード線４０ａ〜４０ｃおよび１本のビット線４２ａ〜４２ｃを選択し、それらの交点に位置するメモリセル２６のセンス層の磁化の向きを設定または切替えする。書込み回路は、第１の書込み電流を選択されたワード線４０ａ〜４０ｃに供給し、第２の書込み電流を選択されたビット線４２ａ〜４２ｃに供給する。第１の書込み電流は選択されたワード線４０ａ〜４０ｃの周囲に右手の法則に従って磁界を発生させ、第２の書込み電流は選択されたビット線４２ａ〜４２ｃの周囲に右手の法則に従って磁界を発生させる。それらの磁界は合成され、選択されたメモリセル２６のセンス層の磁化の向きを設定または切替えする。

読出し回路２４は、アレイ２２内のメモリセル２６の抵抗値を検出し、検出された抵抗値に対応するカウントのような検出結果を生成する。図示の実施形態において、行デコード回路２８は、１本のワード線４０ａ〜４０ｃを選択し、その選択したワード線４０ａ〜４０ｃを接地するスイッチを備える。ステアリング回路３０は、１本のビット線４２ａ〜４２ｃを選択し、その選択したビット線４２ａ〜４２ｃを電荷増幅器３２に電気的に接続するスイッチを備える。電荷増幅器３２は、その選択されたビット線４２ａ〜４２ｃに定電圧を加える。センス電流が、選択されたビット線４２ａ〜４２ｃ、選択されたメモリセル２６、および選択されたワード線４０ａ〜４０ｃを通ってグラウンドまで流れる。選択されたメモリセル２６の中を通って流れるセンス電流は、選択されたメモリセル２６の抵抗値に対応する。

キャパシタ３８が、リセットスイッチ３６を通して電源電圧ＶＤＤまで充電される。キャパシタ３８は、電荷増幅器３２を通してセンス電流を選択されたメモリセル２６に供給する。図示の実施形態の場合、リセットスイッチ３６はｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタである。他の実施形態では、リセットスイッチ３６としてトランジスタの組み合わせや、ｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタのような他のタイプのトランジスタを使用してもよい。

デジタルセンス増幅器３４は、リセットスイッチ３６を制御し、ノード４８の電圧を基準電圧と比較し、検出結果を生成して出力信号を出力レジスタ５６に供給する。検出動作を開始するためには、センス増幅器３４がリセットスイッチ３６をオンに切り替え、キャパシタ３８を電源電圧ＶＤＤまで充電する。センス増幅器３４はリセットスイッチ３６を開き、ノード４８の電圧を基準電圧と比較する。ノード４８の電圧は、選択されたメモリセル２６を通るセンス電流および抵抗値に比例した速度で減少する。センス増幅器３４はカウンタを有し、カウンタはノード４８の電圧が基準電圧に減少するまでカウントを続ける。得られたカウント値は、選択されたメモリセル２６の抵抗値に対応する。

図示の実施形態において、読出し動作は、３つの検出動作と、２つの書込み動作とを含む。まず、読出し回路２４は、選択されたメモリセル２６の抵抗値を検出し、第１のカウントを得る。第２の検出動作の前に、第１のカウントを２倍にして反転させ、負の値にしたものをセンス増幅器３４のカウンタに入れる。書込み回路は、選択されたメモリセル２６を本明細書で論理「１」と呼ばれる高抵抗状態に書き込み、選択されたメモリセル２６の抵抗値を第２の検出動作において検出し、カウンタを第２のカウントまでインクリメントする。書込み回路は、選択されたメモリセル３６を本明細書で論理「０」と呼ばれる低抵抗状態まで書き込み、選択されたメモリセル２６の抵抗値を第３の検出動作において検出する。第３の検出動作は、第２のカウントを最終カウントである第３のカウントまでインクリメントする。後で詳しく説明するように、カウンタ内に得られる最終カウントは、選択されたメモリセル２６の初期抵抗状態に対応する。他の実施形態において、読出し動作に含まれる検出動作の数は３つより多くても少なくてもよく、読出し動作に含まれる書込み動作の数は２つより多くても少なくてもよい。たとえば、一実施形態では、検出結果を選択されたメモリセル２６へ書き戻すために第３の書込み動作を実施する場合がある。

図示の実施形態において、センス増幅器３４は、最終カウントを５つのカテゴリのうちの１つに分類する。５つのカテゴリは、有効な低抵抗状態領域と、有効な高抵抗状態領域と、範囲外低領域と、範囲外高領域と、曖昧領域とを含む。曖昧領域は、低抵抗状態領域と高抵抗状態領域との間に位置する。範囲外低領域は低抵抗状態領域よりも小さい抵抗値を有する領域であり、範囲外高領域は高抵抗状態領域よりも大きい抵抗値を有する領域である。センス増幅器３４は、論理「０」または論理「１」の出力信号を出力レジスタ５６に供給する。さらに、センス増幅器３４は最終カウントの領域を示すステータスフラグを出力する。

他の実施形態において、センス増幅器３４は、多段検出読出し動作における第１のカウントを分類する。センス増幅器３４は、第１のカウントが短絡または開放を示すものであった場合、読出し回路２４を直ちに較正するための割込みを発生させる。第１のカウントが短絡領域と中央の較正不要領域との間、または開放領域と中央の較正不要領域との間に位置する場合、センス増幅器３４は、読出し回路２４を後で較正するためのフラグを設定する。フラグを設定した後、読出し回路２４は読出し動作を完了し、得られた最終カウントを出力する。最終カウントは、低抵抗状態領域、高抵抗状態領域、範囲外低領域、範囲外高領域、および曖昧領域を含む５つの領域のうちの１つに分類される。曖昧領域は、有効な低抵抗状態領域と有効な高抵抗状態領域との間に位置する。範囲外低領域は低抵抗状態領域よりも小さい抵抗値を有する領域であり、範囲外高領域は高抵抗状態領域よりも大きい抵抗値を有する領域である。センス増幅器３４は、論理「０」または論理「１」の出力信号を出力レジスタ５６に供給し、ステータスフラグを出力する。

検出動作の際、読出し回路２４は１本のワード線４０ａ〜４０ｃおよび１本のビット線４２ａ〜４２ｃを選択し、選択したワード線４０ａ〜４０ｃと選択したビット線４２ａ〜４２ｃの交点に位置するメモリセル２６の抵抗値を検出する。行デコード回路２８は１本のワード線４０ａ〜４０ｃを選択するように制御され、ステアリング回路３０は１本のビット線４２ａ〜４２ｃを選択するように制御される。行デコード回路２８は、選択されたワード線４０ａ〜４０ｃを接地する。ステアリング回路３０は、選択されたビット線４２ａ〜４２ｃを電荷増幅器３２に電気的に接続する。電荷増幅器３２は、選択されたビット線４２ａ〜４２ｃに定電圧を加えてセンス電流を供給する。センス増幅器３４はリセットスイッチ３６をオンに切り替え、キャパシタ３８を電源電圧ＶＤＤまで充電する。センス増幅器３４は、リセットスイッチ３６を開くと同時にカウント動作を開始する。キャパシタ３８はセンス電流を電荷増幅器３２に供給する。センス増幅器３４はノード４８の電圧を基準電圧と比較し、ノード４８の電圧が基準電圧に降下するまでカウントを続ける。

多段検出読出し動作では、第１の検出動作を実施して、第１のセンスカウントを得る。第１のセンスカウントは、２倍にされ、反転され、負の値にされる。その負の値は、第２の検出動作の前にセンス増幅器３４のカウンタに再び記憶される。書込み回路は選択されたメモリセル２６に論理「１」を書き込み、センス増幅器３４は選択されたメモリセル２６の抵抗値を第２の検出動作において検出する。第２の検出動作の際、センス増幅器３４内のカウンタは第２のカウントまでインクリメントされる。書込み回路は、選択されたメモリセル２６を論理「０」に書き込み、センス増幅器３４は、選択されたメモリセル２６の抵抗値を第３の検出動作において検出する。第３の検出動作の際、センス増幅器３４内のカウンタは第３の最終カウントまでインクリメントされる。センス増幅器３４は、その最終カウントを５つのカテゴリのうちの１つに分類し、論理「０」または論理「１」の出力信号を出力レジスタ５６に供給し、ステータスフラグをコントローラに供給する。

他の実施形態において、第１のセンスカウントは、即時較正領域と、較正用フラグまたは較正不要領域とに分類される場合がある。第１のカウントが較正用フラグまたは較正不要領域に分類された場合、メモリデバイス２０は、多段検出読出し動作を完了するまで継続する。最終カウントは５つのカテゴリのうちの１つに分類される。

図２は、アレイ部分の一実施形態を符号７０で示す。アレイ部分７０は、ワード線４０ａと、メモリセル２６と、ビット線４２ａとを含む。メモリセル２６はワード線４０ａとビット線４２ａの間に配置される。図示の実施形態では、ワード線４０ａとビット線４２ａが互いに直交している。他の実施形態では、ワード線４０ａとビット線４２ａが互いに他の適当な角度をなして配置される場合もある。

図示の実施形態では、ワード線４０ａおよびビット線４２ａが、読出し回路２４および書込み回路に電気的に接続される。書込み回路は書込み電流をワード線４０ａおよびビット線４２ａに供給し、メモリセル２６の位置において、ワード線４０ａおよびビット線４２ａの周囲に右手の法則に従って磁界を生成する。それらの磁界は合成され、メモリセル２６の状態を設定または切替えする。

読出し動作の際、読出し回路２４は、多段検出読出し動作においてメモリセル２６の抵抗値を３回検出する。検出動作の際、読出し回路２４はビット線４２ａに定電圧を加える。センス電流が、ビット線４２ａおよびメモリセル２６を通って、ワード線４０ａおよびグラウンドまで流れる。このセンス電流はキャパシタ３８から供給され、メモリセル２６を流れるセンス電流の大きさは、メモリセル２６の抵抗値に対応する。

第１の検出動作においてセンス増幅器３４は、メモリセル２６の抵抗値に対応する第１のカウント値を生成する。第１のカウント値は２倍にされ、反転され、負の値にされて、第２の検出動作を開始する前に、センス増幅器３４内のカウンタに再び記憶される。メモリセル２６は高抵抗状態に書き込まれ、第２の検出動作の際、センス増幅器３４内のカウンタは第２のカウント値までインクリメントされる。インクリメントの回数は、メモリセル２６の高抵抗状態に対応する。メモリセル２６が低抵抗状態まで書き込まれ、センス増幅器３４内のカウンタが第３の最終カウントまでインクリメントされる。インクリメントの回数は、メモリセル２６の低抵抗状態に対応する。最終カウントは５つのカテゴリのうちの１つに分類される。センス増幅器３４は論理出力信号を出力レジスタ５６に供給し、ステータスフラグを出力する。

他の実施形態において、第１のカウント値は、即時較正領域と、較正用フラグまたは較正不要領域とに分類される場合がある。第１のカウント値が即時較正カテゴリに分類された場合、読出し回路２４が較正され、メモリセル２６内の抵抗値が再度検出される。メモリセル２６の抵抗値が即時較正カテゴリにｎ回分類された場合、メモリセル２６が開放または短絡していることを示すフラグが設定される。ｎの値は任意の適当な数でよく、例示の実施形態では、ｎの値を２にしている。また、あるフラグを短絡の指示に使用した場合、開放の指示には別のフラグが使用される。

第１のカウント値が較正用フラグまたは較正不要カテゴリに位置する場合、読出し動作は多数書込検出動作を継続し、最終カウントを得る。最終カウントは５つのカテゴリのうちの１つに分類され、センス増幅器３４が論理出力信号を出力レジスタ５６に供給し、ステータスフラグをコントローラに供給する。

図３は、アレイ部分７０の一実施形態の断面を示す図である。アレイ部分７０は、ワード線４０ａとビット線４２ａの間に配置されたメモリセル２６を含む。メモリセル２６はセンス層７２と、スペーサ層７４と、基準層７６とを含む。スペーサ層７４はセンス層７２と基準層７６の間に配置される。センス層７２はワード線４０ａに隣接して配置され、基準層７６はビット線４２ａに隣接して配置される。センス層７２の磁化の向きは変更可能であり、基準層７６の磁化の向きはピン止めされている。

図示の実施形態において、メモリセル２６はＭＴＪスピントンネルデバイスである。スペーサ層７４は絶縁性障壁層であり、読出し動作の際には、スペーサ層を通過して電荷が移動する。メモリセル２６の両端に電圧を加えると、スペーサ層７４を通過する電荷の移動が発生し、センス電流がメモリセル２６の中を流れる。他の実施形態では、メモリセル２６としてＧＭＲ構造を使用する場合もある。その場合、スペーサ層７４は銅のような導体である。

図４は、直接注入電荷増幅器３２およびデジタルオフセット較正回路１００の一実施形態を示す図である。電荷増幅器３２は、ＰＭＯＳ差動増幅器と、粗較正回路１０２と、微較正回路１０４とを含む。ＰＭＯＳ差動増幅器は、第１、第２および第３のＰＭＯＳトランジスタ１０６ａ、１０６ｂおよび１０６ｅと、第１および第２のＮＭＯＳトランジスタ１０６ｃおよび１０６ｄとを含み、それらのトランジスタによって電流経路を制御する。ＰＭＯＳトランジスタ１０６ａおよび１０６ｂは、基板内の分離されたｎ型ウェル内に配置され、第１および第２のＰＭＯＳトランジスタ１０６ａおよび１０６ｂのバックゲートバイアスを制御する。ＰＭＯＳトランジスタ１０６ａおよび１０６ｂのゲートを貫通して延びる矢印は、基板に対する接続を概略的に表している。基板は、ＮＭＯＳトランジスタ１０６ｃおよび１０６ｄに対して共通である。

差動増幅器の後ろには第２ステージ増幅が接続される。第２ステージ増幅回路は、利得を高め、フィードバックループを用いて出力を制御する２つのトランジスタ１０８ａおよび１０８ｂを含む。フィードバックループは、第２ステージトランジスタ１０８ａおよび１０８ｂと、それに接続された電流源トランジスタ１１０および第１のＰＭＯＳトランジスタ１０６ａとを含む。第２ステージトランジスタ１０８ａおよび１０８ｂは制御信号を電流源トランジスタ１１０のゲートに供給する。フィードバック信号は、電流源トランジスタ１１０を通して第１のＰＭＯＳトランジスタ１０６ａに供給される。

高利得の増幅器を使用するので、閉ループ安定性が問題になることがある。そのため、第２ステージトランジスタ１０８ａおよび１０８ｂの安定性を制御する周波数補償用の構成要素として、抵抗回路１１２およびキャパシタ回路１１４を備える。抵抗回路１１２およびキャパシタ回路１１４は、第２ステージトランジスタ１０８ａおよび１０８ｂの高周波利得を低減し、閉ループ演算増幅器が不安定になるのを防止する。

電流源トランジスタ１１０のゲートは、第２ステージトランジスタ１０８ａおよび１０８ｂならびにキャパシタ回路１１４に接続される。電流源トランジスタ１１０のドレイン−ソース間経路は、電荷増幅器導体４４を通して第１のＰＭＯＳトランジスタ１０６ａのゲートに電気的に接続される。電流源トランジスタ１１０のドレイン−ソース間経路は更に、メモリデバイス２０のノード４８にも電気的に接続される。

通常の動作では、電源電圧ＶＤＤが、第３のＰＭＯＳトランジスタ１０６ｅおよび第２ステージトランジスタ１０８ａに供給される。ＢＩＡＳ電圧が第３のＰＭＯＳトランジスタ１０６ｅのゲートに印加され、センス電圧Ｖｓが第２のＰＭＯＳトランジスタ１０６ｂのゲートに供給される。電荷増幅器３２は、差動増幅器の入力部間、すなわち第１のＰＭＯＳトランジスタ１０６ａのゲートと第２のＰＭＯＳトランジスタ１０６ｂのゲートとの間を仮想的に短絡させることによって、電荷増幅器導体４４上の電圧をセンス電圧Ｖｓに維持する働きをする。電荷増幅器導体４４は、選択されたメモリセル２６に電気的に接続される。

キャパシタ３８はノード４８に電気的に接続され、電流源トランジスタ１１０を通して電荷増幅器導体４４および選択されたメモリセル２６にセンス電流を供給する。電荷増幅器３２は、電流源トランジスタ１１０を流れる電流を調節し、その電流を所定時間だけ一定に維持することによって、電荷増幅器導体４４上の電圧を検出し、制御する。センス電流が電流源トランジスタ１１０および選択されたメモリセル２６を通って流れ、キャパシタ３８が放電される。センス増幅器３４は、ノード４８の電圧を検出し、検出した電圧を基準電圧と比較して検出結果を得る。

粗較正回路１０２は、粗いオフセット補正を実施する。粗較正回路１０２は、バックゲートバイアス電圧Ｖｃｃ＋およびＶｃｃ−を第１および第２のＰＭＯＳトランジスタ１０６ａおよび１０６ｂの分離されたウェルに印加することによって、粗いオフセット補正を実施する。バックゲートバイアス電圧Ｖｃｃ＋およびＶｃｃ−のレベルは、粗較正回路１０２に記憶された第１のデジタル値に従って設定される。バックゲートバイアス電圧を変化させるオフセット電圧の感度は、比較的大きくすることができる。したがって、バックゲートバイアス電圧Ｖｃｃ＋およびＶｃｃ−の印加は、オフセット電圧に対して粗い補正を施すのに適している。

微較正回路１０４は細かいオフセット補正を実施する。細かいオフセット補正は、差動増幅器内のトランジスタ１０６ａ〜１０６ｅのインピーダンスを調節することにより実施される。インピーダンス調節の量は、微較正回路１０４に記憶された第２のデジタル値によって決定される。

較正回路１００は、較正制御回路１２０と、テスト電流源１２２と、粗較正回路１０２および微較正回路１０４にそれぞれ記憶される第１および第２のデジタル値を決めるためのカウンタ１２４とを含む。較正の際、テスト電流源１２２は、テスト電流Ｉｔｅｓｔをノード４８に供給する。テスト電流Ｉｔｅｓｔの大きさは、オフセット誤差が存在しないものと仮定したときの予想センス電流の値とほぼ同じ値にすることができる。

較正モードの開始時に、カウンタ１２４は０からカウントを開始する。そのカウントは、制御バスＡ０：Ａ５ならびにゲート制御ＧＡＴＥ＿ＣおよびＧＡＴＥ＿Ｆを介して粗較正回路１０２および微較正回路１０４に供給される。カウントの最上位ビットＡ５がローであるときは粗い較正が実施され、最上位ビットＡ５がハイであるときは細かい較正が実施される。粗い較正の際、カウントがインクリメントされる度に、バックゲートバイアス電圧Ｖｃｃ＋およびＶｃｃ−のレベルが変更される。バックゲートバイアス電圧Ｖｃｃ＋およびＶｃｃ−が変更されたとき、ノード４８における電圧変化が検査される。テスト電流Ｉｔｅｓｔが電荷増幅器３２のセンス電流よりも大きい場合、ノード４８の電圧Ｖｔｅｓｔはハイにプルアップされる。テスト電流Ｉｔｅｓｔが電荷増幅器３２のセンス電流以下である場合、ノード４８の電圧Ｖｔｅｓｔはローにプルダウンされる。ノード４８の電圧がハイからローへ、またはその逆に変更されるとき、ノード４８の電圧変化は、較正制御回路１２０内の相補形金属酸化膜半導体（ＣＭＯＳ）論理ゲートに対する論理入力と機能するくらいの十分な大きさを持つ。

新たなカウントによってバックゲートバイアス電圧が変化し、テスト電流Ｉｔｅｓｔの大きさがセンス電流以下になると、電圧変化が生じる。電圧変化を引き起こしたカウントは粗較正回路１０２に記憶される。このカウントは、バックゲートバイアス電圧Ｖｃｃ＋およびＶｃｃ−を設定する第１のデジタル値として使用される。カウントがそれ以上インクリメントされても、粗較正回路１０２に記憶された数値は変更されない。

カウントが「０１１１１」に達した後、次のインクリメントによって最上位ビットＡ５がハイになり、残りのビットＡ０〜Ａ４がローになると、細かい較正が開始される。テスト電流Ｉｔｅｓｔの初期レベルはセンス電流未満である。細かい較正中にカウントがインクリメントされる度に、トランジスタインピーダンスは新たなレベルに変更される。新たなカウントによってトランジスタインピーダンスが変化し、テスト電流Ｉｔｅｓｔの大きさがセンス電流以上になると、さらに電圧変化が生じる。電圧変化を引き起こしたカウントは微較正回路１０４に記憶される。このカウントは、トランジスタインピーダンスを設定する第２のデジタル値として使用される。

本発明で使用するのに適した電荷増幅器３２の一実施形態は、２００１年７月１７日にPerner他に対して付与された「Operational Amplifier With Digital Offset Calibration」と題する米国特許第６，２６２，６２５号に記載されている。

図５は、抵抗器２６で表される選択されたメモリセルの読出し動作を実施するデジタルセンス増幅器３４の一実施形態を示す図である。センス増幅器３４は、センス増幅器コントローラ２００と、Ｎビットカウンタ２０２と、プリセットレジスタ２０４と、閾値比較ロジック２０６と、コンパレータ２０８と、クロック２１０と、クロックゲート２１２とを含む。センス増幅器コントローラ２００は、カウンタバス２０１を通してＮビットカウンタ２０２に電気的に接続され、閾値比較ロジック２０６およびプリセットレジスタ２０４と電気的に通信する。また、センス増幅器コントローラ２００は、ゲート制御導体２０３を通してクロックゲート２１２に接続されるとともに、スイッチ制御導体５０を通してリセットスイッチのゲート３６にも電気的に接続される。

Ｎビットカウンタ２０２は、閾値比較バス２０７を通して閾値比較ロジック２０６に接続されるとともに、プリセットレジスタバス２０９を通してプリセットレジスタ２０４にも電気的に接続される。Ｎビットカウンタは、閾値比較ロジック２０６およびプリセットレジスタ２０４に対し、カウント値を双方向に転送する。また、Ｎビットカウンタ２０２は、ゲート出力導体２０５を通してクロックゲート２１２にも電気的に接続され、ゲート制御されたクロック信号を受信する。

クロックゲート２１２は、クロック導体２１１を通してクロック２１０に電気的に接続される。また、クロックゲート２１２は、クロック信号をゲート制御するために、コンパレータ導体２１３を通してコンパレータ２０８にも電気的に接続される。

リセットスイッチ３６のドレイン−ソース間経路は、ＶＤＤおよびノード４８に電気的に接続される。ノード４８はセンス増幅器３４のコンパレータ２０８に電気的に接続される。また、ノード４８は、直接注入電荷増幅器３２およびキャパシタ３８にも電気的に接続される。キャパシタ３８は５４において接地される。電荷増幅器３２は、電荷増幅器導体４４およびステアリング回路３０（図５には図示していない）を通して、メモリセル２６に電気的に接続される。

読出し動作の際、行デコード回路２８は選択されたメモリセル２６を接地し、ステアリング回路３０は選択されたメモリセル２６を電荷増幅器導体４４および電荷増幅器３２に電気的に接続する。センス電圧Ｖｓが電荷増幅器３２に供給され、電荷増幅器３２は、選択されたメモリセル２６の両端における対応するセンス電圧Ｖｓ’を出力する。

センス増幅器コントローラ２００は、制御信号をリセットスイッチ３６のゲートに送ってリセットスイッチ３６をオンに切り替え、電源電圧ＶＤＤを積分器キャパシタ３８に加える。積分器キャパシタ３８の充電が完了すると、センス増幅器コントローラ２００は制御信号を送ってリセットスイッチ３６をオフに切り替える。センス電流Ｉｓが、キャパシタ３８から電荷増幅器３２および選択されたメモリセル２６を通って流れる。ノード４８の電圧が選択されたメモリセル２６に加わる電圧よりも高い間は、キャパシタ３８が線形積分器として機能する。

電荷増幅器３２は、選択されたメモリセル２６の両端にかかるセンス電圧Ｖｓ’を制御する。センス電圧Ｖｓ’は、選択されたメモリセル２６の中を流れるセンス電流Ｉｓとは無関係に、実質的に一定に維持される。電荷増幅器３２の中を流れる電流は、選択されたメモリセル２６の抵抗値に正比例する。電荷増幅器３２は、センス電圧Ｖｓ’を一定値に維持するとともに、広範囲のセンス電流Ｉｓにわたってセンス電圧Ｖｓ’の変動を最小限に抑える高利得の負帰還増幅器を含む。

図示の実施形態において、リセットスイッチ３６がオフに切り替えられた後キャパシタ３８が放電される速度は、選択されたメモリセル２６の抵抗値とキャパシタ３８のキャパシタンスとによって決まる。キャパシタ３８の放電は、選択されたメモリセル２６の抵抗値がＲ＋ΔＲである高抵抗状態であるときに比べて、選択されたメモリセル２６の抵抗値がＲである低抵抗状態のときの方が速い。

センス増幅器３４は、積分時間を測定し、選択されたメモリセル２６の抵抗状態を判定する。クロックゲート２１２は、センス増幅器コントローラ２００、コンパレータ２０８およびクロック２１０からそれぞれ信号を受信する。クロックゲート２１２はゲート制御されたクロック信号をＮビットカウンタ２０２に供給し、Ｎビットカウンタ２０２をインクリメントする。クロック２１０は、高速のクロック信号をクロックゲート２１２に供給する。

センス増幅器コントローラ２００がリセットスイッチ３６をオフに切り替えると、センス増幅器コントローラ２００は、クロックゲート２１２を作動させてクロックをＮビットカウンタ２０２に供給できるようにする。コンパレータ２０８は、ノード４８の電圧をＤＣ基準電圧Ｖｒｅｆと比較する。ノード４８の電圧が基準電圧Ｖｒｅｆに達すると、コンパレータ２０８はクロックゲート２１２に信号を送り、Ｎビットカウンタ２０２に対するクロック供給を停止させる。Ｎビットカウンタ２０２内のカウント値は、ノード４８の電圧が基準電圧Ｖｒｅｆまで降下するのに要する時間の長さを示す。

センス増幅器コントローラ２００は読出し回路２４を制御して、読出し回路２４を読出し動作や、読出し回路２４の較正といった様々なモードで動作させる。コントローラ２００は、リセットスイッチ３６、クロックゲート２１２、カウンタ２０２、プリセットレジスタ２０４、および閾値比較ロジック２０６を制御する。

プリセットレジスタ２０４はＮビットのプリセットレジスタであり、その内容はカウンタ２０２にロードされる。初期化時や多段検出読出し動作の完了時に、センス増幅器コントローラ２００は特定の値をプリセットレジスタ２０４にロードする。他の実施形態において、その特定の値は、メモリデバイス２０の入力パッドを通して供給されるようにしてもよい。

閾値比較ロジック２０６はセンス増幅器コントローラ２００によって制御され、カウンタ２０２から受信したカウント値を一組の閾値と比較する。図示の実施形態において、閾値比較ロジック２０６は、カウンタ２０２からの最終カウントを５つのカテゴリのうちの１つに分類する。５つのカテゴリは、低抵抗状態領域と、高抵抗状態領域と、範囲外低領域と、範囲外高領域と、曖昧領域とを含む。曖昧領域は、低抵抗状態領域と高抵抗状態領域の間に位置する。範囲外低領域は、低抵抗状態領域よりも低い抵抗値を有する領域であり、範囲外高領域は、高抵抗状態領域よりも高い抵抗値を有する領域である。

閾値比較ロジック２０６はセンス増幅器コントローラ２００によって制御され、カウンタ２０２から最終カウントを受信し、その最終カウントを５つのカテゴリのうちの１つに分類する。閾値比較ロジック２０６は、論理「０」または論理「１」をＮビットカウンタ２０２に送り、Ｎビットカウンタ２０２は出力信号ＤＯＵＴを出力レジスタ５６およびＩ／Ｏパッド５８に供給する。閾値比較ロジック２０６は更に、ステータスフラグをセンス増幅器コントローラ２００に供給する。このステータスフラグは、カウンタ２０２から受信した最終カウントのカテゴリを示すものである。センス増幅器コントローラ２００は、そのステータスフラグをメモリデバイス２０の出力パッドを通して外部回路に供給する。

図示の実施形態において、読出し動作は、３つの検出動作と２つの書込み動作とを含む多数検出動作である。選択されたメモリセル２６の抵抗状態を検出するためには、行デコード回路２８が１本のワード線４０ａ〜４０ｃを選択し、ステアリング回路３０が１本のビット線４２ａ〜４２ｃを選択する。選択されたワード線４０ａ〜４０ｃと選択されたビット線４２ａ〜４２ｃは、選択されたメモリセル２６の位置で交差する。第１の検出動作において、選択されたメモリセル２６の抵抗値を検出し、第１のカウント値をカウンタ２０２内に得る。センス増幅器コントローラ２００は、カウンタ２０２から第１のカウント値を受信し、その第１のカウント値を２倍にする。２倍にする動作は、２進値を１ビットだけ左にシフトすることによって実施される。センス増幅器コントローラ２００は、２倍にした第１のカウント値を反転させ、第１のカウント値を２倍して負にした値を得て、その値をプリセットレジスタ２０４に供給する。プリセットレジスタ２０４は、第２の検出動作の前に、その第１のカウント値を２倍して負にした値をカウンタ２０２に転送する。

センス増幅器コントローラ２００は、メモリデバイス２０に対し、選択されたメモリセル２６を高抵抗状態に書き込むべきことを指示する。選択されたメモリセル２６が高抵抗状態に書き込まれた後、その選択されたメモリセル２６の抵抗値を第２の検出動作において検出する。第２の検出動作の際のカウンタ２０２のプリセット値、すなわち初期値は、プリセットレジスタ２０４からカウンタ２０２に供給された、第１のカウント値を２倍して負にした値である。第２の検出動作は上で説明したように進められ、ノード４８の電圧が基準電圧Ｖｒｅｆに降下するまで、カウンタ２０２はインクリメントされ続ける。カウンタ２０２内の負の値は０に向けてインクリメントされる。第２の検出動作の後、センス増幅器コントローラ２００はカウンタ２０２から第２のカウント値を受信し、その第２のカウント値をプリセットレジスタ２０４に渡す。第３の検出動作の開始時に、プリセットレジスタ２０４はその第２のカウント値をカウンタ２０２にロードする。

センス増幅器コントローラ２００は、メモリデバイス２０に対し、選択されたメモリセル２６を低抵抗状態に書き込むべきことを指示する。選択されたメモリセル２６が低抵抗状態に書き込まれた後、選択されたメモリセル２６に対して第３の検出動作を実施する。第３の検出動作を開始するために、プリセットレジスタ２０４は、第２のカウント値、すなわち第２の検出動作の後カウンタ２０２内に残されたカウント値をカウンタ２０２にロードする。第３の検出動作は、ノード４８の電圧が基準電圧Ｖｒｅｆに降下するまでカウンタ２０２をインクリメントし続ける。その結果得られた最終カウントと呼ばれるカウントは、閾値比較ロジック２０６に供給され、５つのカテゴリのうちの１つに分類される。

閾値比較ロジック２０６は、最終カウントを、低抵抗状態領域、高抵抗状態領域、範囲外低領域、範囲外高領域、または曖昧領域に分類する。閾値比較ロジック２０６は、論理「０」または論理「１」をカウンタ２０２に供給する。カウンタ２０２は、ＤＯＵＴ信号を出力レジスタ５６に供給する。閾値比較ロジック２０６は更に、ステータスフラグをセンス増幅器コントローラ２００に供給し、センス増幅器コントローラ２００はそのステータスフラグを外部回路に供給する。

多段検出読出し動作の一例では、選択されたメモリセル２６の抵抗値を検出することにより、第１のカウント値「１００」が得られる。この例の場合、高抵抗状態のときにカウント値「１１０」が得られ、低抵抗状態のときにカウント値「１００」が得られる。第１のカウント値「１００」を２倍にすると、第１のカウント値を２倍にした値「２００」が得られる。正のカウント値「２００」を反転させると、第１のカウント値を２倍にして負にしたカウント値「約−２００」が得られる。第１のカウント値を２倍にして負にしたこの値は、プリセットレジスタ２０４に供給される。選択されたメモリセル２６を高抵抗状態に書き込み、第２の検出動作を実施する。第２の検出動作の際、カウンタは「１１０」カウントだけインクリメントされ、第２のカウント値「約−９０」になる。カウント値「−９０」は、センス増幅器コントローラ２００によって受信され、プリセットレジスタ２０４に渡される。メモリセル２６を低抵抗状態に書き込み、選択されたメモリセル２６を第３の検出動作によって検出する。プリセットレジスタ２０６はカウント値「−９０」をカウンタ２０２にロードし、第３の検出動作が開始される。第３の検出動作の際、カウンタは「１００」カウントだけインクリメントされ、最終カウント値「＋１０」が得られる。

この例において、曖昧領域すなわち曖昧カテゴリは、０を中心にして±２の範囲として定義される。高抵抗状態領域は−２〜−１５の範囲、低抵抗状態領域は＋２〜＋１５の範囲である。範囲外高領域は−１５よりも小さい範囲、範囲外低領域は＋１５よりも大きい範囲である。読出し動作の際の範囲外高領域または範囲外低領域の値は、過剰な雑音や、非線形抵抗値不良が原因で発生することがある。抵抗値が非常に高い場合および非常に低い場合、選択されたメモリセル２６の状態変化に伴なう選択されたメモリセル２６の抵抗値の変化は、あるとしてもごく僅かである。したがって、短絡時のように抵抗値が非常に小さい場合や、開放時のように抵抗値が非常に大きい場合、最終カウントは曖昧領域に分類される結果となる。

この例の場合、最終カウント＋１０は、明らかに低抵抗状態領域に入る。カウンタ２０２は論理「０」のＤＯＵＴ信号を出力レジスタ５６に送り、センス増幅器コントローラ２００は有効な論理「０」を指すフラグを設定する。図示の実施形態において、センス増幅器コントローラ２００は、５つのカテゴリのそれぞれについて１つのフラグを設定する。他の実施形態において、センス増幅器コントローラ２００は、両方の有効な論理状態について１つのフラグを使用し、範囲外低カテゴリおよび範囲外高カテゴリの両方について１つのフラグを使用してもよい。

他の実施形態において、センス増幅器３４は、多段検出読出し動作の第１のカウントを５つのカテゴリすなわち領域のうちの１つに分類する。さらに、先の実施形態について説明したように、センス増幅器３４は最終カウントを５つの領域のうちの１つに分類する。第１のカウントは、短絡、開放、２つの遅延較正領域、および較正不要領域からなる５つの領域のうちの１つに分類される。２つの遅延較正領域は、一方の領域が短絡領域と較正不要領域の間に位置し、他方の領域が開放領域と較正不要領域の間に位置する。較正不要領域は、低抵抗状領域および高抵抗状態領域を含む中央の領域である。第１のカウントを分類するための５つの領域は、最終カウントを分類するための５つの領域とは異なる。

この実施形態の場合、第１のカウントは５つの領域のうちの１つに分類される。第１のカウントが短絡または開放として分類された場合、センス増幅器コントローラ２００は、メモリデバイス２０に対し、読出し回路２４の即時較正を実行すべきことを指示する。即時較正の後、メモリデバイス２０は、選択されたメモリセル２６を再テストする。短絡または開放として分類されたときに即時較正を行なうというシーケンスは、最大でｎ回まで実施される。同じ選択されたメモリセル２６に関する第１のカウントが短絡または開放をｎ回示した場合、センス増幅器コントローラ２００は、その選択されたメモリセル２６が開放または短絡していることを示すフラグを設定する。図示の実施形態の場合、センス増幅器コントローラ２００は、短絡を示すために１つのフラグを設定し、開放を示すためにもう１つのフラグを設定する。選択されたメモリセル２６に短絡または開放のフラグが設定されると、メモリデバイス２０はその選択されたメモリセル２６の抵抗値の検出を中止する。

第１のカウントが２つの遅延較正領域のうちの一方に分類された場合、センス増幅器コントローラ２００は、読出し回路２４を後で較正しなければならないことを示すフラグを設定する。センス増幅器コントローラ２００は多段検出読出し動作を継続し、最終カウントを得て、その最終カウントを上記のように５つの領域のうちの１つに分類する。選択されたメモリセル２６または所定数のメモリセル２６の抵抗値の検出が終わった後、遅延較正動作において、読出し回路２４を較正することができる。読出し回路２４の較正が終わった後、遅延較正フラグはクリアされる。

第１のカウントが較正不要カテゴリに分類された場合、センス増幅器コントローラ２００は多段検出読出し動作を最後まで実施し、最終カウントを得る。最終カウントは、５つのカテゴリのうちの１つに分類される。

第１のカウントを分類する例として、読出し回路２４が選択されたメモリセル２６に対して第１の検出動作を実施し、カウンタ２０２から第１のカウント値「１００」を得たものとする。第１のカウント値「１００」は、閾値比較ロジック２０６によって受信され、５つの第１センスカテゴリのうちの１つに分類される。この例では、低抵抗状態における選択されたメモリセル２６からは第１の予測カウント値「１００」が得られ、高抵抗状態における選択されたメモリセル２６からは第１の予測カウント値「１１０」が得られるものとする。較正不要領域は「８５」から「１２５」までである。第１のカウント値がこの領域に入る場合、そのカウント値は、その検出抵抗値のまま読出し動作の継続が可能であることを示す。低遅延較正領域の範囲は「７０」〜「８５」であり、高遅延較正領域の範囲は「１２５」〜「１４０」である。第１のカウント値がそれらの範囲のうちの一方に入る場合、そのカウント値は、その検出抵抗値および第１のカウント値のまま読出し動作の継続が可能であることを示す。ただし、読出し回路２４は後で較正しなければならない。短絡即時較正領域はカウント値が「７０」よりも小さい領域であり、開放即時較正領域はカウント値が「１４０」よりも大きい領域である。第１のカウント値が「７０」よりも小さいか、「１４０」よりも大きい場合、そのカウント値は、読出し回路２４を直ちに較正しなければならないこと、すなわち選択されたメモリセル２６が短絡または開放していることを示す。この例の場合、第１のカウント値「１００」が較正不要領域内に位置しているので、読出し動作は最終カウントを得るまで継続され、最終カウントは５つのカテゴリのうちの１つに分類される。

本発明で使用するのに適したセンス増幅器３４の一実施形態は、２００１年２月１３日にPerner他に対して付与された「MRAM Device Including Digital Sense Amplifiers」と題する米国特許第６，１８８，６１５号に記載されている。

図６は、読出し動作の結果が５つのカテゴリのうちの１つに分類される確率（ｐ）を示すグラフである。この読出し動作は、最終カウントを生成する多段検出読出し動作である。最終カウントは、代表的なメモリセル２６から得られる最終カウントサンプルの１００パーセントを対象としてプロットされている。メモリセル２６はサンプルによって、低抵抗状態に書き込まれるものもあれば、高抵抗状態に書き込まれるものもある。最終カウントの目盛りは、センス増幅器３４によって区別される５つのカテゴリである５つの領域すなわち範囲に分割されている。

カテゴリ３００において、最終カウントは範囲外高カテゴリとして分類される。このカテゴリは、過剰な雑音や抵抗値の非線形に起因するエラーが存在する可能性がある状態であることを示す。センス増幅器３４は、論理「１」の出力信号を出力レジスタ５６に供給する。さらに、センス増幅器３４は、最終カウントが範囲外高カテゴリに入ることを示すフラグを設定する。

カテゴリ３０２において、最終カウントは高抵抗状態カテゴリとして分類される。カテゴリ３０２に入る最終カウントは有効な高抵抗状態のカウント値である。センス増幅器３４は、ＤＯＵＴから論理「１」の出力信号を出力レジスタ５６に供給する。さらに、センス増幅器３４は、最終カウントが有効な論理「１」であることを示すフラグを設定する。

カテゴリ３０４において、最終カウントは、抵抗状態を正確に判定することができない曖昧領域として分類される。このとき、その最終カウントは、メモリセル２６が低抵抗状態にあるときの最終カウント値と、メモリセル２６が高抵抗状態にあるときの最終カウント値との間に位置する。曖昧カテゴリ３０４において、センス増幅器３４は、出力信号ＤＯＵＴとして論理「０」または論理「１」を出力レジスタ５６に供給する。供給する論理値は、出力レジスタ５６に前に供給された論理値のような、所定の基準に基づいて決められる。センス増幅器３４は、最終カウントが曖昧カテゴリ３０４に入ることを示すフラグを設定し、全てのフラグと同様に、そのフラグを必要に応じて外部装置に供給する。

カテゴリ３０６において、最終カウントは低抵抗状態カテゴリとして分類される。カテゴリ３０６に入る最終カウントは、有効な低抵抗状態カウントである。センス増幅器３４は、ＤＯＵＴから論理「０」の出力信号を出力レジスタ５６に供給する。さらに、センス増幅器３４は、最終カウントが有効な論理「０」であることを示すフラグを設定する。

カテゴリ３０８において、最終カウントは範囲外低カテゴリに分類される。このカテゴリは、過剰な雑音や抵抗の非線形に起因するエラーが存在する可能性がある状態であることを示す。センス増幅器３４は、論理「０」の出力信号を出力レジスタ５６に供給する。さらに、センス増幅器３４は、最終カウントが範囲外低カテゴリに入ることを示すフラグを設定する。

図示の実施形態において、閾値比較ロジック２０６は、抵抗値の５つのカテゴリ間を区別するための閾値と、メモリセル２６から検出された最終カウントとを有する。それらの閾値は、メモリデバイス２０内のメモリセル２６の代表的なサンプルから計算される。選択されたメモリセル２６が、低抵抗状態および高抵抗状態において検出される。最終カウントは、５つのカテゴリ間の境界を定める標準偏差のような所定の判定基準を用いて５つのカテゴリに分類される。計算された閾値は、最終カウントを５つの領域のうちの１つに分類するための閾値比較ロジック２０６に記憶される。

図７は、メモリデバイス２０の読出し動作の一実施形態を示すフロー図である。この読出し動作は、３つの検出動作と、少なくとも２つの書込み動作とを含む多段検出多段書込み読出し動作である。４００に示すように、読出し動作を開始するためには、行デコード回路２８が１本のワード線４０ａ〜４０ｃを選択し、ステアリング回路３０が１本のビット線４２ａ〜４２ｃを選択し、選択されたワード線４０ａ〜４０ｃと選択されたビット線４２ａ〜４２ｃの交点に位置するメモリセル２６を選択する。第１の検出動作４０２において、行デコード回路２８は選択されたワード線４０ａ〜４０ｃを接地し、ステアリング回路３０は選択されたビット線４２ａ〜４２ｃを電荷増幅器３２に接続する。センス増幅器３４は、リセットスイッチ３６を制御して導通させ、キャパシタ３８をノード４８における電源電圧ＶＤＤまで充電した後、リセットスイッチ３６を制御してその導通を中止する。電荷増幅器３２は、選択されたビット線４２ａ〜４２ｃに定電圧を供給する。その定電圧により、選択されたメモリセル２６の中を流れる一定のセンス電流Ｉｓが発生する。センス電流Ｉｓはキャパシタ３８から供給される。センス増幅器３４は、キャパシタ３８が基準電圧に降下するまでの間、第１のカウント値をカウントする。第１のカウント値はセンス増幅器コントローラ２００によって受信され、２倍にされる。２倍にされた第１のカウントは反転され、負の値にされ、その値がプリセットレジスタ２０４に記憶される。

４０４において、書込み回路は、選択されたメモリセル２６を本明細書で論理「１」と呼ぶ高抵抗状態に書き込む。選択されたメモリセル２６が高抵抗状態に書き込まれた後、４０６において、読出し回路２４は第２の検出動作を実施する。第２の検出動作の開始時にプリセットレジスタ２０４は、第１のカウント値を２倍して負にした前記値をカウンタ２０２にロードする。行デコード回路２８およびステアリング回路３０は、選択されたメモリセル２６をグラウンドおよび電荷増幅器３２にそれぞれ接続する。センス増幅器３４はリセットスイッチ３６を制御して導通させ、キャパシタ３８をノード４８における電源電圧ＶＤＤまで充電した後、リセットスイッチ３６を制御してその導通を中止する。電荷増幅器３２は、選択されたメモリセル２６の両端に定電圧を加え、選択されたメモリセル２６を流れる一定のセンス電流Ｉｓを生成する。カウンタ２０２は、ノード４８の電圧が基準電圧に降下するまでの間、０に向けてインクリメントされ続ける。カウンタ２０２内の第２のカウントはセンス増幅器コントローラ２００によって受信され、プリセットレジスタ２０４にロードされる。

４０８において、書込み回路は、選択されたメモリセル２６を本明細書で論理「０」と呼ぶ低抵抗状態に書き込む。選択されたメモリセル２６が論理「０」に書き込まれた後、４１０において、読出し回路２４は第３の検出動作を実施する。第３の検出動作の開始時に、プリセットレジスタ２０４は第２のカウントをカウンタ２０２にロードする。行デコード回路２８およびステアリング回路３０は、選択されたメモリセル２６をグラウンドおよび電荷増幅器３２にそれぞれ接続する。センス増幅器３４は、リセットスイッチ３６を制御して導通させ、キャパシタ３８をノード４８における電源電圧ＶＤＤまで充電した後、リセットスイッチ３６を制御してその導通を中止する。電荷増幅器３２は、選択されたメモリセル２６の両端に定電圧を加え、選択されたメモリセル２６の中を流れる一定のセンス電流Ｉｓを生成する。カウンタ２０２は、ノード４８の電圧が基準電圧に降下するまでの間、インクリメントされ続ける。カウンタ２０２内に得られたカウント値は最終カウントと呼ばれ、３つの検出動作４０２、４０６および４１０の正味のカウント値である。閾値比較ロジック２０６はその最終カウントを受信して５つのカテゴリのうちの１つに分類する。４１２において、センス増幅器３４は論理「０」または論理「１」の出力信号ＤＯＵＴを出力する。さらにメモリデバイス２０は、選択されたメモリセル２６を最終カウントによって決まるような論理「０」または論理の「１」状態に書き込む。

閾値比較ロジック２０６は、最終カウントを５つのカテゴリのうちの１つに分類する。閾値比較ロジック２０６は、分類判定を任意の順序で実施することができる。図示の実施形態の場合、閾値比較ロジック２０６は、最終カウントが有効な低抵抗状態カテゴリ３０６または有効な高抵抗状態カテゴリ３０２に分類されるか否かを４１４において判定する。最終カウントがカテゴリ３０６またはカテゴリ３０２に分類された場合、４１６において閾値比較ロジック２０６およびセンス増幅器コントローラ２００は、その最終カウントが有効な論理「０」であることを指すフラグ、またはその最終カウントが有効な論理「１」であることを示すフラグを設定する。４１８において、制御はセンス増幅器コントローラ２００に移る。

最終カウントが低抵抗状態カテゴリ３０６にも高抵抗状態カテゴリ３０２にも分類されなかった場合、４２０において閾値比較ロジック２０６は、その最終カウントが範囲外高カテゴリ３００または範囲外低カテゴリ３０８に分類されるか否かを判定する。最終カウントが範囲外高カテゴリまたは範囲外低カテゴリに分類されることが分かった場合、４２２において閾値比較ロジック２０６およびセンス増幅器コントローラ２００は、範囲外高フラグまたは範囲外低フラグを設定する。４１８において、制御はセンス増幅器コントローラ２００に移る。

最終カウントが範囲外高カテゴリにも範囲外低カテゴリにも分類されなかった場合、その最終カウントは、曖昧領域すなわちカテゴリ３０４に位置するものと推定される。４２４において閾値比較ロジック２０６およびセンス増幅器コントローラ２００は、その最終カウントが曖昧カテゴリ３０４に位置していることを示すフラグを設定する。４１８において、制御はセンス増幅器コントローラ２００に移る。この読出し動作の結果は、論理「０」または論理「１」の出力信号ＤＯＵＴと、最終カウントのカテゴリを示すフラグである。

図８は、第１の検出動作結果が５つのカテゴリのうちの１つに分類される確率（ｐ）を示す他の実施形態に関するグラフである。第１の検出動作結果は、選択されたメモリセル２６の抵抗値に直接関連する第１のセンスカウントである。抵抗値は、スニークパス抵抗、直列パス抵抗、および回路雑音の影響を含む。第１のセンスカウントは、代表的なメモリセル２６から得られる第１のセンスカウントサンプルの１００パーセントを対象としてプロットされている。メモリセル２６はサンプルによって、低抵抗状態に書き込まれるものもあれば、高抵抗状態に書き込まれるものもある。第１のセンスカウントの目盛りは、センス増幅器３４が第１のカウントを区別する５つのカテゴリである５つの領域すなわち範囲に分割されている。

カテゴリ５００は、その抵抗値が非常に小さく、メモリセル２６が短絡していることを意味する。センス増幅器３４はメモリデバイス２０を制御し、読出し回路２４を直ちに較正する。較正の後、選択されたメモリセル２６を再び検出する。短絡カテゴリ５００がｎ回指示された場合、センス増幅器３４は、選択されたメモリセル２６が短絡していることを示すフラグを設定する。

カテゴリ５０２は、その抵抗値が、短絡したメモリセル２６の抵抗値よりも大きいが、較正不要領域５０４に分類されるほど大きくはないことを意味する。カテゴリ５０２は低遅延較正領域を表す。センス増幅器３４は、検出された抵抗値が低遅延較正カテゴリ５０２に分類されることを示す較正用フラグを設定する。メモリデバイス２０は読出し動作を継続する。選択されたメモリセル２６、または所定数のメモリセル２６の検出が終わった後、読出し回路２４の較正が実施される。

カテゴリ５０４は、較正が不要な抵抗値であることを意味する。カテゴリ５０４は、低抵抗状態領域および高抵抗状態領域を含む較正不要領域である。メモリデバイス２０は読出し動作を継続する。

カテゴリ５０６は、その抵抗値が、開放されたメモリセル２６の抵抗値よりも小さいが、較正不要領域５０４に分類されるほど小さくはないことを意味する。カテゴリ５０６は高遅延較正領域を表す。センス増幅器３４は、検出された抵抗値が高遅延較正カテゴリ５０６に分類されることを示す較正用フラグを設定する。メモリデバイス２０は読出し動作を継続する。選択されたメモリセル２６、または所定数のメモリセル２６の検出が終わった後、読出し回路２４の較正が実施される。

カテゴリ５０８は、その抵抗値が非常に大きく、メモリセル２６が開放されていることを意味する。センス増幅器３４はメモリデバイス２０を制御し、読出し回路２４を直ちに較正する。較正の後、選択されたメモリセル２６を再び検出する。開放カテゴリ５０８がｎ回指示された場合、センス増幅器３４は、選択されたメモリセル２６が開放されていることを示すフラグを設定する。

閾値比較ロジック２０６は、メモリセル２６から検出された抵抗値の５つのカテゴリ間を区別するための閾値を有する。それらの閾値は、メモリデバイス２０内のメモリセル２６の代表的なサンプルから計算される。選択されたメモリセル２６が、低抵抗状態および高抵抗状態において検出される。検出された抵抗値は、５つのカテゴリ間の境界を定める標準偏差のような所定の判定基準を用いて５つのカテゴリに分類される。計算された閾値は、第１のカウントを５つの領域のうちの１つに分類するための閾値比較ロジック２０６に記憶される。

図９ａおよび図９ｂは、メモリデバイス２０の読出し動作の他の実施形態を示すフロー図である。この読出し動作は、３つの検出動作と、少なくとも２つの書込み動作とを含む、多段検出多段書込み読出し動作である。第１の検出動作の後、第１のカウントは５つのカテゴリのうちの１つに分類される。第１のカウントが短絡カテゴリ５００または開放カテゴリ５０８に分類された場合、読出し回路２４は直ちに較正される。第１のカウントが２つの遅延較正領域５０２または５０６のうちの一方に分類された場合、読出し回路２４は後で較正される。他のカテゴリ５０４は、読出し回路２４を較正する必要がないことを意味する。第１のカウントが２つの遅延較正領域５０２または５０６のうちの一方に、あるいは較正不要領域５０４に分類された場合、読出し動作は多段検出書込み動作を継続し、最終カウントが得られる。最終カウントは、図６に示した５つのカテゴリのうちの１つに分類される。

読出し動作を開始するためには、６００において、行デコード回路２８が１本のワード線４０ａ〜４０ｃを選択し、ステアリング回路３０が１つのビット線４２ａ〜４２ｃを選択し、メモリセル２６を選択する。６０２において、行デコード回路２８は選択されたワード線４０ａ〜４０ｃを接地し、ステアリング回路３０は選択されたビット線４２ａ〜４２ｃを電荷増幅器３２に電気的に接続する。センス増幅器３４はリセットスイッチ３６をオンに切り替え、キャパシタ３８を電源電圧ＶＤＤまで充電する。キャパシタ３８が充電された後、センス増幅器３４はリセットスイッチ３６をオフに切り替える。電荷増幅器３２は、選択されたメモリセル２６の両端に定電圧を加え、選択されたメモリセル２６の中を流れる一定のセンス電流Ｉｓを生成する。センス電流Ｉｓはキャパシタ３８から供給される。センス増幅器３４のカウンタ２０２は、ノード４８の電圧が基準電圧に降下するまでの間、インクリメントされ続ける。第１の検出動作の後、第１のカウントと呼ばれるカウンタ２０２内のカウント値は、閾値比較ロジック２０６およびセンス増幅器コントローラ２００によって受信される。センス増幅器コントローラ２００は、第１のカウントを２倍にし、それを反転させて負の値にする。２倍にされ負にされたこの第１のカウント値は、プリセットレジスタ２０４に供給される。閾値比較ロジック２０６は、その第１のカウント値を５つのカテゴリのうちの１つに分類する。

６０４において閾値比較ロジック２０６は、第１のカウント値が開放カテゴリ５０８または短絡カテゴリ５００に入るか否かを検査する。第１のカウント値が開放または短絡として分類された場合、６０６において閾値比較ロジック２０６は、開放カテゴリまたは短絡カテゴリとしての分類がすでにｎ回発生しているか否かを検査する。選択されたメモリセル２６に対する第１のカウント値が、開放または短絡としてまだｎ回分類されていない場合、６０８においてメモリデバイス２０が読出し回路２４を直ちに較正する。読出し回路２４を較正した後、６００において、読出し回路２４はメモリセル２６を再び選択し、選択されたメモリセル２６の読み出しを再び試みる。第１のカウントが開放または短絡をｎ回連続して示した場合、６１０において、選択されたメモリセル２６が開放または短絡していることを示すフラグを設定する。あるフラグを開放の指示に使用した場合、短絡の指示には別のフラグが使用される。適当なフラグを設定した後、６１２において制御はセンス増幅器コントローラ２００に移る。

第１のカウントが短絡カテゴリ５００にも開放カテゴリ５０８にも分類されなかった場合、６１４において閾値比較ロジック２０６は、第１のカウントが低遅延較正カテゴリ５０２または高遅延較正カテゴリ５０６に入るか否かを検査する。低遅延較正カテゴリ５０２は、短絡カテゴリ５００と較正不要カテゴリ５０４の間に位置する。高遅延較正カテゴリ５０６は、開放カテゴリ５０８と較正不要カテゴリ５０４の間に位置する。較正不要カテゴリ５０４は、低抵抗状態および高抵抗状態におけるメモリセル２６の抵抗値を含むカテゴリである。第１のカウントが低遅延較正カテゴリ５０２または高遅延較正カテゴリ５０６に入る場合、６１６において閾値比較ロジック５０６は、読出し回路２４に対し、遅延較正するための、すなわち後で較正するためのフラグを立てる。第１のカウントが低遅延較正カテゴリ５０２に位置していることを示すためにあるフラグを使用した場合、第１のカウントが高遅延較正カテゴリ５０６に位置していることを示すためには、別のフラグを使用する。６１６において遅延較正用フラグを設定した後、６１８においてメモリデバイス２０は、選択されたメモリセル２６を本明細書で論理「１」と呼ぶ高抵抗状態に書き込むことにより、読出し動作を進める。また、第１のカウントが較正不要カテゴリ５０４に分類された場合も、６１８においてメモリデバイス２０は読出し動作を進める。

６１８において書込み回路は、選択されたメモリセル２６を高抵抗状態に書き込む。選択されたメモリセル２６が高抵抗状態に書き込まれた後、６２０において読出し回路２４は、第２の検出動作を実施する。第２の検出動作の開始時に、プリセットレジスタ２０４は、第１のカウント値を２倍にして負にした値をカウンタ２０２にロードする。行デコード回路２８およびステアリング回路３０は、選択されたメモリセル２６をグラウンドおよび電荷増幅器３２にそれぞれ接続する。センス増幅器３４はリセットスイッチ３６を制御して導通させ、キャパシタ３８をノード４８における電源電圧ＶＤＤまで充電した後、リセットスイッチ３６を制御してその導通を中止する。電荷増幅器３２は、選択されたメモリセル２６の両端に定電圧を供給し、選択されたメモリセル２６の中を流れる一定のセンス電流Ｉｓを生成する。カウンタ２０２は、ノード４８の電圧が基準電圧に降下するまでの間、０に向けてインクリメントされ続ける。カウンタ２０２内の第２のカウント値は、センス増幅器コントローラ２００によって受信され、プリセットレジスタ２０４にロードされる。

６２２において、書込み回路は、選択されたメモリセル２６を本明細書で論理「０」と呼ぶ低抵抗状態に書き込む。選択されたメモリセル２６が論理「０」に書き込まれた後、６２４において読出し回路２４は、第３の検出動作を実施する。第３の検出動作の開始時に、プリセットレジスタ２０４は第２のカウント値をカウンタ２０２にロードする。行デコード回路２８およびステアリング回路３０は、選択されたメモリセル２６をグラウンドおよび電荷増幅器３２にそれぞれ接続する。センス増幅器３４は、リセットスイッチを制御して導通させ、キャパシタ３８をノード４８における電源電圧ＶＤＤまで充電した後、リセットスイッチ３６を制御してその導通を中止する。電荷増幅器３は、選択されたメモリセル２６の両端に定電圧を加え、選択されたメモリセル２６の中を流れる一定のセンス電流Ｉｓを生成する。カウンタ２０２は、ノード４８の電圧が基準電圧に降下するまでの間、インクリメントされ続ける。その結果カウンタ２０２内に得られるカウントは最終カウントと呼ばれ、３つの検出動作６０２、６２０および６２４の正味のカウント値である。閾値比較ロジック２０６は、その最終カウントを受信して５つのカテゴリのうちの１つに分類する。６２６において、センス増幅器３４は論理「０」または論理「１」の出力信号ＤＯＵＴを出力する。さらにメモリデバイス２０は、選択されたメモリセル２６を最終カウントによって決まるような論理「０」または論理「１」の状態に書き込む。

閾値比較ロジック２０６は、最終カウントを５つのカテゴリのうちの１つに分類する。閾値比較ロジック２０６は、分類判定を任意の順序で実施することができる。図示の実施形態の場合、閾値比較ロジック２０６は、最終カウントが有効な低抵抗状態カテゴリ３０６または有効な高抵抗状態カテゴリ３０２に分類されるか否かを６２８において判定する。最終カウントがカテゴリ３０６またはカテゴリ３０２に分類された場合、６３０において閾値比較ロジック２０６およびセンス増幅器コントローラ２００は、その最終カウントが有効な論理「０」であることを示すフラグ、またはその最終カウントが有効な論理「１」であることを示すフラグを設定する。６１２において、制御はセンス増幅器コントローラ２００に移る。

最終カウントが低抵抗状態カテゴリ３０６にも高抵抗状態カテゴリ３０２にも分類されなかった場合、６３２において閾値比較ロジック２０６は、その最終カウントが範囲外高カテゴリ３００または範囲外低カテゴリ３０８に位置しているか否かを判定する。最終カウントが範囲外高カテゴリまたは範囲外低カテゴリに位置することが判定された場合、６３４において閾値比較ロジック２０６およびセンス増幅器コントローラ２００は、範囲外高フラグまたは範囲外低フラグを設定する。６１２において、制御はセンス増幅器コントローラ２００に移る。

最終カウントが範囲外高カテゴリにも範囲外低カテゴリにも分類されなかった場合、その最終カウントは、曖昧領域すなわちカテゴリ３０４に位置するものと推定される。６３６において閾値比較ロジック２０６およびセンス増幅器コントローラ２００は、その最終カウントが曖昧カテゴリ３０４に位置していることを示すフラグを設定する。６１２において、制御はセンス増幅器コントローラ２００に移る。この読出し動作の結果は、論理「０」または論理「１」の出力信号ＤＯＵＴと、最終カウントのカテゴリを示すフラグである。

本発明による磁気メモリセルの一実施形態を示す図である。 アレイ部分の一実施形態を示す図である。 アレイ部分の一実施形態を示す断面図である。 直接注入電荷増幅器およびデジタルオフセット較正回路の一実施形態を示す図である。 選択されたメモリセルの読出し動作を実施する際のデジタルセンス増幅器の一実施形態を示す図である。 読出し動作の結果が５つのカテゴリのうちの１つに分類される確率を示すグラフである。 メモリデバイスの読出し動作の一実施形態を示すフロー図である。 第１の検出動作の結果が５つのカテゴリのうちの１つに分類される確率を示す他の実施形態に関するグラフである。 メモリデバイスの読出し動作の他の実施形態を示すフロー図である。 メモリデバイスの読出し動作の他の実施形態を示すフロー図である。

符号の説明

２０ 磁気メモリデバイス
２２ メモリセルアレイ
２４ 読出し回路
２６ 磁気メモリセル
３００ 範囲外高カテゴリ
３０２ 高抵抗領域カテゴリ
３０４ 曖昧領域
３０６ 低抵抗状態カテゴリ
３０８ 範囲外低カテゴリ

Claims (10)

1. 抵抗状態を提供するように構成されたメモリセル（２２）のアレイと、
   前記メモリセル（２２）のアレイ内の１つのメモリセル（２６）の抵抗値を検出し、検出結果を得て、該検出結果を前記抵抗状態間に位置する中央カテゴリ（３０４）を含む少なくとも３つの異なるカテゴリのうちの１つに分類するように構成された読出し回路（２４）と、
   からなる磁気メモリ（２０）。
2. 前記少なくとも３つの異なるカテゴリは低抵抗状態カテゴリ（３０６）および高抵抗状態カテゴリ（３０２）を含み、前記中央カテゴリ（３０４）は前記低抵抗状態カテゴリ（３０６）と前記高抵抗状態カテゴリ（３０２）との間に位置する、請求項１に記載の磁気メモリ。
3. 前記少なくとも３つの異なるカテゴリは、低抵抗状態カテゴリ（３０６）、高抵抗状態カテゴリ（３０２）、範囲外低カテゴリ（３０８）、および範囲外高カテゴリ（３００）を含む５つのカテゴリを含む、請求項１に記載の磁気メモリ。
4. 前記読出し回路（２４）は、複数の検出動作からなる読出し動作を実施して前記検出結果を得るように構成され、短絡されたメモリセルからの前記検出結果は、前記中央領域（３０４）に分類される、請求項１に記載の磁気メモリ。
5. 前記読出し回路（２４）は、複数の検出動作を含む読出し動作を実施して前記検出結果を得るように構成され、開放されたメモリセルからの前記検出結果は、前記中央領域（３０４）に分類される、請求項１に記載の磁気メモリ。
6. 前記読出し回路（２４）は、前記検出結果のカテゴリを示すフラグを出力するとともに、論理レベルを出力するように構成される、請求項１に記載の磁気メモリ。
7. 前記読出し回路（２４）は、第１の検出動作の後に、前記検出結果を分類するように構成される、請求項１に記載の磁気メモリ。
8. 磁気メモリ（２０）を読み出す方法であって、
   前記磁気メモリ（２０）のメモリセル（２６）の抵抗値を検出し、正味の検出結果値を得るステップと、
   前記正味の検出結果値を低抵抗状態領域（３０６）、高抵抗状態領域（３０２）、および該低抵抗状態領域（３０６）と該高抵抗状態領域（３０２）との間に位置する中央領域（３０４）を含む複数の異なる抵抗領域に分類するステップと、
   からなる方法。
9. 前記メモリセル（２６）の抵抗値を検出するステップは、３つの検出動作を含む多段検出読出し動作を含み、
   前記正味の検出結果値を分類するステップは、前記正味の検出結果値を閾値と比較し、前記検出結果値の領域を示すフラグを出力することを含む、請求項８に記載の方法。
10. 前記メモリセル（２６）を検出して第１の検出結果を得るステップと、
    前記第１の検出結果を即時較正領域および遅延較正領域を含む複数の領域に分類するステップと、
    前記第１の検出結果が開放であった場合および前記第１の検出結果が短絡であった場合は即時較正応答を実施し、前記第１の検出結果が短絡値と低抵抗状態値との間にあった場合および前記第１の検出結果が開放値と高抵抗状態値との間にあった場合は、遅延較正応答を実施することを含む、前記第１の検出結果のカテゴリに基づいて応答するステップと、
    を含む、請求項８に記載の方法。
    

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