JP2005183992A - 微細ソルダ・ボール具現のためのubm及びこれを利用したフリップチップ・パッケージ方法 - Google Patents

微細ソルダ・ボール具現のためのubm及びこれを利用したフリップチップ・パッケージ方法 Download PDF

Info

Publication number
JP2005183992A
JP2005183992A JP2004367236A JP2004367236A JP2005183992A JP 2005183992 A JP2005183992 A JP 2005183992A JP 2004367236 A JP2004367236 A JP 2004367236A JP 2004367236 A JP2004367236 A JP 2004367236A JP 2005183992 A JP2005183992 A JP 2005183992A
Authority
JP
Japan
Prior art keywords
ubm
substrate
region
solder ball
electrode terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004367236A
Other languages
English (en)
Other versions
JP4105150B2 (ja
Inventor
Dong-Sik Shim
東 植 沈
Hoon Song
▲フン▼ 宋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2005183992A publication Critical patent/JP2005183992A/ja
Application granted granted Critical
Publication of JP4105150B2 publication Critical patent/JP4105150B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/111Pads for surface mounting, e.g. lay-out
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/071Connecting or disconnecting
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistors
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341Surface mounted components
    • H05K3/3431Leadless components
    • H05K3/3436Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117Shapes of semiconductor bodies
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/67Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
    • H10W70/68Shapes or dispositions thereof
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/01Manufacture or treatment
    • H10W72/019Manufacture or treatment of bond pads
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09009Substrate related
    • H05K2201/09036Recesses or grooves in insulating substrate
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09009Substrate related
    • H05K2201/09045Locally raised area or protrusion of insulating substrate
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621Components characterised by their electrical contacts
    • H05K2201/10674Flip chip
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621Components characterised by their electrical contacts
    • H05K2201/10734Ball grid array [BGA]; Bump grid array
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/67Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
    • H10W70/68Shapes or dispositions thereof
    • H10W70/681Shapes or dispositions thereof comprising holes not having chips therein, e.g. for outgassing, underfilling or bond wire passage
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/01Manufacture or treatment
    • H10W72/012Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
    • H10W72/01251Changing the shapes of bumps
    • H10W72/01255Changing the shapes of bumps by using masks
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/071Connecting or disconnecting
    • H10W72/072Connecting or disconnecting of bump connectors
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/071Connecting or disconnecting
    • H10W72/072Connecting or disconnecting of bump connectors
    • H10W72/07231Techniques
    • H10W72/07236Soldering or alloying
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/071Connecting or disconnecting
    • H10W72/072Connecting or disconnecting of bump connectors
    • H10W72/07251Connecting or disconnecting of bump connectors characterised by changes in properties of the bump connectors during connecting
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/20Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/20Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/251Materials
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/20Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/251Materials
    • H10W72/252Materials comprising solid metals or solid metalloids, e.g. PbSn, Ag or Cu
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/20Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/281Auxiliary members
    • H10W72/287Flow barriers
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/20Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/29Bond pads specially adapted therefor
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/90Bond pads, in general
    • H10W72/921Structures or relative sizes of bond pads
    • H10W72/923Bond pads having multiple stacked layers
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/90Bond pads, in general
    • H10W72/931Shapes of bond pads
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/90Bond pads, in general
    • H10W72/931Shapes of bond pads
    • H10W72/934Cross-sectional shape, i.e. in side view
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/90Bond pads, in general
    • H10W72/941Dispositions of bond pads
    • H10W72/9415Dispositions of bond pads relative to the surface, e.g. recessed, protruding
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/90Bond pads, in general
    • H10W72/951Materials of bond pads
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00Package configurations
    • H10W90/701Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/724Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02PCLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】 陽刻パターン構造から構成された微細ソルダ・ボール具現のためのUBM(Under BUMP Metal)及びこれを利用したフリップチップ・パッケージ方法を提供する。
【解決手段】 本発明に係るフリップチップ・パッケージは、第1電極端子及び前記第1電極端子の上部の1領域に形成されて前記第1電極端子と電気的に接続する第1UBM(Under Bump Metal)を備える第1基板と、前記第1電極端子に対応する第2電極端子及び前記第2電極端子の上部の1領域に形成されて前記第2電極端子と電気的に接続する第2UBMを備える第2基板とを備え、前記第1基板と前記第2基板とのフリップチップ・ボンディングの際、前記第1基板は前記第1及び第2UBMを接続するソルダ・ボールが一部受容されるように、前記第1UBMが形成された領域に隣接する少なくとも1領域に陥没部が形成される。
【選択図】 図2B

Description

本発明は、半導体フリップチップ・パッケージ技術、特に微細ソルダ・ボール具現のためのUBM及びこれを利用した半導体フリップチップ・パッケージ方法に関する。
半導体チップの高速化、高集積化にしたがって、素子のサイズが微細化され、I/O数が増加しつつある。このような要求によって、最近半導体チップを最小限の空間上にパッケージングするボール・グリッド・アレイ(Ball Grid Array)パッケージ、チップ・スケール・パッケージなどが登場するようになり、このようなパッケージはワイヤ・ボンディング(wire Bonding)、タブ(TAB、Tape Automated Bonding)及びフリップチップ・ボンディング(Flip−Chip Bonding)などの多様な電気的接続方法で実裝される。これら電気的接続方法の中で、高速、高機能、高密度実裝に最も効果的な方法はフリップチップ・ボンディングであり、フリップチップ・ボンディングは半導体チップに配置された電極と基板の接続端子を直接接続させる方式である。
図1A及び図1Bは、従来のフリップチップ・ボンディング方式によるパッケージを示す図面である。図1Aに示しているように、基板10上の接続端子(図示せず)上に接続媒介体としてソルダ・バンプ(Solder Bump)31、32を蒸着し、リフロー(Reflow)工程によりソルダ31、32の形状を球形にした後、半導体チップパッド40を接合させる。
この時、ソルダ・ボール31、32が基板10及び半導体チップパッド40によく接着できるように、基板10及び半導体チップパッド40の接着表面にUBM(Under Bump Metal)21、22、41、42を形成する。UBM21、22、41、42は、基板10及び半導体チップパッド40の接合領域上にCr、Au、Ti、Cuなどの金属を蒸着またはエッチングなどの方法で形成し、ソルダ・ボール31、32のウェット(Wetting)がよくなされるようにし、ソルダ成分が半導体チップ内部に侵入できないように拡散防止の役割をする。
ところが、電子製品の小型化によってパッケージのサイズに対する関心が高まって、微細ピッチソルダバンプを形成しながら、パッケージ信頼性に対する問題が生じた。特に、ソルダ・ボール31、32上に半導体チップパッド40をボンディングする時、基板10とパッド40とからの圧力により図2Bに示すように、ソルダ・ボール31、32にシア・ストレス(shear stress)が作用するようになる。ソルダ・ボール31、32間のピッチは、ソルダ・ボールの大きさ、温度及び印加される力により決定される。従来の技術ではシア・ストレスによりソルダ・ボール31、32の左右に広がる形状変形により、ソルダ・ボール間のピッチに限界がある。したがって、微細ピッチを有するパターンにはその適用が難しい問題点がある。
本発明は、上述した問題点を解決するためになされたものであって、その目的は、UBMを平面パターンでない陽刻パターンから構成して、ボンディング時のソルダ・ボールの広がりを減少させて信頼性の高い微細ピッチソルダ・ボールを具現することである。
本願第1発明によるフリップチップ・パッケージは、第1電極端子及び前記第1電極端子の上部の1領域に形成されて前記第1電極端子と電気的に接続する第1UBM(Under Bump Metal)を備える第1基板と、前記第1電極端子に対応する第2電極端子及び前記第2電極端子の上部の1領域に形成されて前記第2電極端子と電気的に接続する第2UBMを備える第2基板とを備え、前記第1基板と前記第2基板とのフリップチップ・ボンディングの際、前記第1基板は前記第1及び第2UBMを接続するソルダ・ボールが一部受容されるように、前記第1UBMが形成された領域に隣接する少なくとも1領域に陥没部が形成される。
ソルダ・ボールを所定の温度に維持した状態で、その上に例えば半導体チップパッドを載せると、ソルダ・ボールは力を受けて陥没部に導入されるとともにその状態で冷却されて基板と半導体チップパッドとを接合するようになる。このように、第1及び第2UBMを接続するソルダ・ボールが一部受容する陥没部を形成することで、ソルダ・ボールの広がりを防止することができて、微細ソルダ・ボールの具現を可能にする。また、ソルダ・ボールの材料が周辺素子に流れることを防止できるので、パッケージの信頼性を高めることができる。
ここで、第1UBMは実施形態例の第1UBM111b、112bに相当し、第2UBMは実施形態例のUBM211及び212に相当する。
本願第2発明は、第1発明において、前記第1UBMが形成された領域と接する前記陥没部の一側面は、所定の角度で傾斜をなし、前記第1UBMは、前記陥没部の一側面まで延長形成されることができる。
ここで、所定の角度で傾斜をなし、陥没部の一側面まで延長形成される第1UBMは、実施形態例の第2UBM111a、111c、112a、112cに相当する。
ソルダ・ボールを所定の温度に維持した状態で、その上に半導体チップパッドを載せると、ソルダ・ボールは力を受けた形状で、陥没部の一側面まで延長形成される第1UBMに接触するようになり、その状態で冷却されて基板と半導体チップパッド200を接合するようになる。このように、ソルダ・ボールのボンディング時にソルダ・ボールが受けることになる力を、陥没部の側面に形成された第1UBMの方向に分散させることによって、ソルダ・ボールの広がりを防止することができて、微細ソルダ・ボールの具現を可能にする。また、ソルダ・ボールの材料が周辺素子に流れることを防止できるので、パッケージの信頼性を高めることができる。
本願第3発明は、第1発明において、前記第1UBMが形成された領域と接する前記陥没部の一側面は、所定の角度で傾斜をなし、前記第1UBMと所定の間隔で分離され、かつ前記陥没部の一側面に形成されて前記第1電極端子と電気的に接続する第3UBMをさらに含むことはできる。
ここで、所定の角度で傾斜をなし、陥没部の一側面まで延長形成される第3UBMは、実施形態例の第2UBM111a、111c、112a、112cに相当する。このように、ソルダバンプが形成される領域である第1UBMとこの領域に隣接した陥没領域の傾斜面との境界部分が分離されるため、ボンディング時のソルダの一部分が基板に吸着され、よりソルダ・ボールの材料が周辺素子に流れることを防止できる。
一方、本願第4発明による微細ソルダ・ボール具現のためのUBMを利用したフリップチップ・パッケージ方法は、第1基板の少なくとも1つ以上の第1領域の周辺に側面が所定の傾斜をなす陥没部が形成されるように前記基板をエッチングするステップと、前記陥没部が形成された第1基板上に第1金属膜を形成するステップと、前記第1領域及び前記第1領域に接する傾斜面以外に形成された第1金属膜を除去して、前記第1基板の電極端子と接続する第1UBMを形成するステップと、前記第1領域に形成された第1UBM上に導電性のソルダ・ボールを形成するステップと、前記第1領域に対応する第2基板の第2領域上に導電物質を蒸着して、前記第2基板の電極端子と接続する第2UBMを形成するステップと、前記第1UBM及び前記ソルダ・ボールが形成された前記第1基板と前記第2UBMが形成された第2基板とを接合するステップと含む。
本願第5発明は、第4発明において、前記ソルダ・ボールを形成するステップが、前記第1UBMが形成された第1領域以外の領域にフォトレジスト膜を形成するステップと、前記第1UBMが形成された第1領域に第2金属膜を形成するステップと、前記フォトレジスト層を除去するステップと、前記第2金属膜を所定の温度に加熱してソルダ・ボールを形成するステップと含むことができる。
本願第6発明は、第4発明において、前記ソルダ・ボールを形成するステップが、前記第1UBMが形成された第1領域上に所定の温度のソルダ・ボールをドロップ(dropping)することで具現できる。
本願第7発明は、第4発明において、前記第1領域の金属膜と前記傾斜面の金属膜とは所定の間隔で分離される。
本願第8発明は、第7発明において、第2UBMは、前記第1UBMに対応するパターン構造で形成されることができる。
本発明によれば、フリップチップ・パッケージにおいて、UBMを陽刻パターン構造に構成することによって、微細ソルダ・ボールを具現できるだけでなく、パッケージの信頼性を高めることができる。
なお、本発明は、上記の実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
課題を解決するための最良の形態
以下では添付した図面を参照して本発明をさらに詳細に説明する。
図2A及び図2Bは、本発明の一実施の形態に係るUBMを利用したフリップチップ・パッケージを示す図面である。図2Aに示しているように、基板100と半導体チップパッド200とをフリップチップ・ボンディングで接合する場合、接合媒介体としてソルダ・ボール133、134を用いる。この場合、これら接合がよくなされるようにし、ソルダ・ボール133、134の広がりを防止するため、ソルダ・ボール133、134と接着される基板100及び半導体チップパッド200との間にUBM111、112、211、212を配置する。
本発明によるUBM111、112、211、212の構造は、従来の平面パターン構造の問題点を解決しようと陽刻パターンから構成する。基板100上に形成されるUBM111、112、211、212は、ソルダ・ボール133、134が配置される突出部分の第1UBM111b、112bと陥没部の傾斜面に形成される第2UBM111a、111c、112a、112cに分けられる。そして第1及び第2UBMは、互いに所定の間隔で分離形成して基板100と半導体チップパッド200のボンディングの際、前記分離された部分の基板とソルダ・ボール133a、134aとが接触され得るようにする。
半導体チップパッド200に形成されるUBM211、212は、第1UBM111b、112bに対応される位置に形成される。すなわち、半導体チップパッド200は、UBM211、212と第1UBM111b、112bとが互いに対向するようにフリップチップ・ボンディングされる。
ソルダ・ボール133、134を所定の温度に維持した状態で、その上に半導体チップパッド200を載せると、ソルダ・ボール133、134は力を受けて図2Bのような形状で第2UBM111a、111c、112a、112cに接触するようになり、その状態で冷却されて基板100と半導体チップパッド200を接合するようになる。このような陽刻パターンのUBM111、112は、ソルダ・ボール133、134のボンディング時にソルダ・ボール133、134が受けることになる力を、側面に形成された第2UBM111a、111c、112a、112cの方向に分散させることによって、ソルダ・ボール133、134の広がりを防止することができて、微細ソルダ・ボールの具現を可能にする。また、ソルダ・ボール133、134の材料が周辺素子に流れることを防止できるので、パッケージの信頼性を高めることができる。
UBM111、112、211、212は、NiまたはNi-Cuからなり、その厚さは0.5〜10μmである。UBM111、112、211、212は、その下部にTi、CrまたはTiWからなり、その厚さが0.5〜10μmである接着層及びAu、Pt、PdまたはCuからなり、その厚さが0.5〜2μmである酸化防止層を含むことができる。
図3は、本発明の他の一実施の形態によるUBMを利用したフリップチップ・パッケージを示す図面である。ここでは、基板100に形成されるUBM111、112だけでなく、半導体チップパッド200に形成されるUBM211、212も陽刻パターン構造を有するように構成する。図3に示すように、UBM211、212は、ソルダ・ボール133、134が配置される半導体チップパッド200の突出部上に形成される第1UBM211b、212bと半導体チップパッド200の陥没傾斜面に形成される第2UBM211a、211c、212a、212cとに分離される。
ここでは、基板に半導体チップパッドを接合することを例として説明したが、本発明はこれに限定せず、その他の様々のマイクロ接合工程に適用できる。
図4Aないし図4Iは、図2BのUBMを利用したフリップチップ・パッケージのステップ別工程を示す断面図である。
まず、ソルダバンプ131、132が形成されるパターンを製作し、そのパターンにしたがって基板100をエッチングする工程である。図4Aにエッチング工程後の基板100の構造を示す。ウェットエッチングまたはドライエッチングを利用して、ソルダバンプ131、132が形成される領域の周辺を所定の深さdにエッチングするが、エッチングされた部分の側面は平面に対して概略54.7度の角をなすようにする。ここで、dはソルダバンプ131、132の1辺の長さであり、dはソルダ間のピッチ間隔であり、dは基板100がエッチングされる深さで、d、d、ソルダバンプ131、132の構成材料などにより決定される。
次の工程は、前記基板100上にNi及びCuからなる金属膜を0.5〜10μmの厚さに蒸着する工程である(図4B)。
次は、ソルダバンプ131、132が形成される領域111b、112bとこの領域に隣接した陥没領域の傾斜面111a、111c、112a、112cを除外した領域をエッチングして、UBM111、112を形成する工程である(図4C)。この場合、ソルダバンプ131、132が形成される領域111b、112bとこの領域に隣接した陥没領域の傾斜面111a、111c、112a、112cとの境界部分もエッチングして、金属膜を除去することが好ましい。それはボンディング時のソルダの一部分が基板に吸着されるようにするためである。
次は、前記基板100上に所定の厚さにフォトレジスト膜を蒸着し、露光によりソルダバンプ131、132が配置される領域以外のフォトレジスト膜は除去し、余りのフォトレジスト膜121、122、123は残す(図4D)。
次は、ソルダバンプを蒸着してからフォトレジスト膜121、122、123を除去する工程である(図4E、図4F)。ソルダの成分は、一般にセラミック基板の場合には、95%Pb〜5%Sn(T=315度)を使用し、PCB等の基板では37%Pn〜63%Sn(T=183度)を使用する。これに限定せず、他の組成比率のPb-Sn、Au-Sn、Ag-Cuなどを用いることができる。そしてソルダバンプ131、132の大きさは、ソルダのピッチ間隔などにより決定される。
次は、ソルダバンプ131、132に所定の熱を加えるリフロー(reflow)工程によりソルダ・ボール131a、132aを形成するステップである(図4G)。ソルダ・ボール131a、132aを形成する工程は、上述したように、メッキした後熱処理する方法だけでなく、一般に用いられるソルダ・ボールを付ける方法を使用することができる。
最後の工程で基板100上に半導体チップパッド200を接合部分を合せてボンディングするステップである(図4I)。ここでボンディング前に半導体チップパッド200の接続部位に金属膜からなるUBM211、212を形成する工程を経る。この場合、基板100と半導体チップパッド200による圧力により、ソルダ・ボール131a、132aはシア・ストレスを受けて、陥没部の側面に形成されたUBM111a、111c、112a、112cに接着されることによって、左右方向に及ぼす力がUBM111a、111c、112a、112cが形成された側面に分散されることによって、ソルダ・ボール131a、132aが広がる現象を減少させることができる。
産業上利用可能性
本発明は、半導体チップを最小限の空間上にパッケージングする半導体フリップチップ・パッケージ工程に適用される。
従来のUBMを利用したフリップチップ・パッケージを示す図面(1)。 従来のUBMを利用したフリップチップ・パッケージを示す図面(2)。 本発明の一実施の形態に係るUBMを利用したフリップチップ・パッケージを示す図面(1)。 本発明の一実施の形態に係るUBMを利用したフリップチップ・パッケージを示す図面(2)。 本発明の他の一実施の形態に係るUBMを利用したフリップチップ・パッケージを示す図面。 図2BのUBMを利用したフリップチップ・パッケージのステップ別工程を示す断面図(1)。 図2BのUBMを利用したフリップチップ・パッケージのステップ別工程を示す断面図(2)。 図2BのUBMを利用したフリップチップ・パッケージのステップ別工程を示す断面図(3)。 図2BのUBMを利用したフリップチップ・パッケージのステップ別工程を示す断面図(4)。 図2BのUBMを利用したフリップチップ・パッケージのステップ別工程を示す断面図(5)。 図2BのUBMを利用したフリップチップ・パッケージのステップ別工程を示す断面図(6)。 図2BのUBMを利用したフリップチップ・パッケージのステップ別工程を示す断面図(7)。 図2BのUBMを利用したフリップチップ・パッケージのステップ別工程を示す断面図(8)。 図2BのUBMを利用したフリップチップ・パッケージのステップ別工程を示す断面図(9)。
符号の説明
100 基板
111、112、211、212 UBM
121、122、123 フォトレジスト膜
131、132 ソルダバンプ
131a、132a、133、134 ソルダ・ボール
200 半導体チップパッド

Claims (8)

  1. 第1電極端子及び前記第1電極端子の上部の1領域に形成されて前記第1電極端子と電気的に接続する第1UBM(Under Bump Metal)を備える第1基板と、
    前記第1電極端子に対応する第2電極端子及び前記第2電極端子の上部の1領域に形成されて前記第2電極端子と電気的に接続する第2UBMを備える第2基板と
    を備え、
    前記第1基板と前記第2基板とのフリップチップ・ボンディングの際、前記第1基板は前記第1及び第2UBMを接続するソルダ・ボールが一部受容されるように、前記第1UBMが形成された領域に隣接する少なくとも1領域に陥没部が形成されることを特徴とするフリップチップ・パッケージ。
  2. 前記第1UBMが形成された領域と接する前記陥没部の一側面は、所定の角度で傾斜をなし、
    前記第1UBMは、前記陥没部の一側面まで延長形成したことを特徴とする請求項1に記載のフリップチップ・パッケージ。
  3. 前記第1UBMが形成された領域と接する前記陥没部の一側面は、所定の角度で傾斜をなし、
    前記第1UBMと所定の間隔で分離され、かつ前記陥没部の一側面に形成されて前記第1電極端子と電気的に接続する第3UBMをさらに含むことを特徴とする請求項1に記載のフリップチップ・パッケージ。
  4. 第1基板の少なくとも1つ以上の第1領域の周辺に側面が所定の傾斜をなす陥没部が形成されるように前記基板をエッチングするステップと、
    前記陥没部が形成された第1基板上に第1金属膜を形成するステップと、
    前記第1領域及び前記第1領域に接する傾斜面以外に形成された第1金属膜を除去して、前記第1基板の電極端子と接続する第1UBMを形成するステップと、
    前記第1領域に形成された第1UBM上に導電性のソルダ・ボールを形成するステップと、
    前記第1領域に対応する第2基板の第2領域上に導電物質を蒸着して、前記第2基板の電極端子と接続する第2UBMを形成するステップと、
    前記第1UBM及び前記ソルダ・ボールが形成された前記第1基板と前記第2UBMが形成された第2基板とを接合するステップと
    含むことを特徴とする微細ソルダ・ボール具現のためのUBMを利用したフリップチップ・パッケージ方法。
  5. 前記ソルダ・ボールを形成するステップが、
    前記第1UBMが形成された第1領域以外の領域にフォトレジスト膜を形成するステップと、
    前記第1UBMが形成された第1領域に第2金属膜を形成するステップと、
    前記フォトレジスト層を除去するステップと、
    前記第2金属膜を所定の温度に加熱してソルダ・ボールを形成するステップと
    含むことを特徴とする請求項4に記載の微細ソルダ・ボール具現のためのUBMを利用したフリップチップ・パッケージ方法。
  6. 前記ソルダ・ボールを形成するステップが、
    前記第1UBMが形成された第1領域上に所定の温度のソルダ・ボールをドロップ(dropping)することを特徴とする請求項4に記載の微細ソルダ・ボール具現のためのUBMを利用したフリップチップ・パッケージ方法。
  7. 前記第1領域の金属膜と前記傾斜面の金属膜とは所定の間隔で分離されることを特徴とする請求項4に記載の微細ソルダ・ボール具現のためのUBMを利用したフリップチップ・パッケージ方法。
  8. 第2UBMは、前記第1UBMに対応するパターン構造で形成されることを特徴とする請求項7に記載の微細ソルダ・ボール具現のためのUBMを利用したフリップチップ・ボンディング方法。
JP2004367236A 2003-12-18 2004-12-20 微細ソルダ・ボール具現のためのubm及びこれを利用したフリップチップ・パッケージ方法 Expired - Fee Related JP4105150B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030093209A KR100555706B1 (ko) 2003-12-18 2003-12-18 미세 솔더볼 구현을 위한 ubm 및 이를 이용한 플립칩패키지 방법

Publications (2)

Publication Number Publication Date
JP2005183992A true JP2005183992A (ja) 2005-07-07
JP4105150B2 JP4105150B2 (ja) 2008-06-25

Family

ID=34511251

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004367236A Expired - Fee Related JP4105150B2 (ja) 2003-12-18 2004-12-20 微細ソルダ・ボール具現のためのubm及びこれを利用したフリップチップ・パッケージ方法

Country Status (4)

Country Link
US (1) US7309924B2 (ja)
EP (1) EP1544916A1 (ja)
JP (1) JP4105150B2 (ja)
KR (1) KR100555706B1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008244186A (ja) * 2007-03-28 2008-10-09 Rohm Co Ltd 回路基板、半導体装置、及び半田バンプの形成方法
WO2010089814A1 (ja) * 2009-02-04 2010-08-12 パナソニック株式会社 半導体基板構造及び半導体装置
CN103299410A (zh) * 2011-01-26 2013-09-11 株式会社村田制作所 电子元器件模块及电子元器件单元

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100790683B1 (ko) * 2006-08-21 2008-01-02 삼성전기주식회사 플립칩 패키지 및 그 제조방법
US8390107B2 (en) 2007-09-28 2013-03-05 Intel Mobile Communications GmbH Semiconductor device and methods of manufacturing semiconductor devices
US7923845B2 (en) * 2007-09-28 2011-04-12 Oracle America, Inc. Alignment features for proximity communication
US8138426B2 (en) 2007-11-05 2012-03-20 Panasonic Corporation Mounting structure
WO2010032192A1 (en) * 2008-09-16 2010-03-25 Nxp B.V. Electric component with under-bump metallization and integrated confinement structure
TWI455263B (zh) * 2009-02-16 2014-10-01 財團法人工業技術研究院 晶片封裝結構及晶片封裝方法
JP2010238996A (ja) * 2009-03-31 2010-10-21 Sanyo Electric Co Ltd 半導体モジュールの製造方法
US8421201B2 (en) 2009-06-22 2013-04-16 Stats Chippac Ltd. Integrated circuit packaging system with underfill and methods of manufacture thereof
JP2012004166A (ja) * 2010-06-14 2012-01-05 Fujitsu Ltd 配線基板、配線基板組立体及び半導体装置
CN102271458A (zh) * 2011-05-11 2011-12-07 福建星网锐捷网络有限公司 印制电路板、实现的方法及其去除电子元件的方法
US9018757B2 (en) 2013-07-16 2015-04-28 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanisms for forming bump structures over wide metal pad
DE102013219642A1 (de) * 2013-09-27 2015-04-02 Siemens Aktiengesellschaft Verfahren zum Diffusionslöten unter Ausbildung einer Diffusionszone als Lötverbindung und elektronische Baugruppe mit einer solchen Lötverbindung
CN204069487U (zh) * 2014-08-19 2014-12-31 中兴通讯股份有限公司 一种印刷电路板
KR102307062B1 (ko) * 2014-11-10 2021-10-05 삼성전자주식회사 반도체 소자, 반도체 소자 패키지 및 조명 장치
CN106356353A (zh) * 2015-07-14 2017-01-25 苏州旭创科技有限公司 基板及应用该基板的焊接结构和焊接方法
KR102791710B1 (ko) * 2019-09-02 2025-04-04 삼성디스플레이 주식회사 표시 장치
CN114449751B (zh) * 2021-07-14 2023-07-18 荣耀终端有限公司 电路板组件及电子设备

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3285294B2 (ja) 1995-08-08 2002-05-27 太陽誘電株式会社 回路モジュールの製造方法
US5903058A (en) * 1996-07-17 1999-05-11 Micron Technology, Inc. Conductive bumps on die for flip chip application
US6341071B1 (en) * 1999-03-19 2002-01-22 International Business Machines Corporation Stress relieved ball grid array package
JP2001053111A (ja) * 1999-08-10 2001-02-23 Matsushita Electric Works Ltd フリップチップ実装構造
DE10059176C2 (de) * 2000-11-29 2002-10-24 Siemens Ag Zwischenträger für ein Halbleitermodul, unter Verwendung eines derartigen Zwischenträgers hergestelltes Halbleitermodul sowie Verfahren zur Herstellung eines derartigen Halbleitermoduls
DE10145348C1 (de) * 2001-09-14 2003-03-27 Siemens Dematic Ag Zwischenträger für elektronische Bauelemente und Verfahren zur Lötkontaktierung eines derartigen Zwischenträgers
DE10208910A1 (de) * 2002-02-27 2003-09-18 Siemens Ag Schaltungsträger und Verfahren zu dessen Herstellung
DE10223203B4 (de) * 2002-05-24 2004-04-01 Siemens Dematic Ag Elektronisches Bauelement-Modul und Verfahren zu dessen Herstellung

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008244186A (ja) * 2007-03-28 2008-10-09 Rohm Co Ltd 回路基板、半導体装置、及び半田バンプの形成方法
WO2010089814A1 (ja) * 2009-02-04 2010-08-12 パナソニック株式会社 半導体基板構造及び半導体装置
US8378505B2 (en) 2009-02-04 2013-02-19 Panasonic Corporation Semiconductor substrate structure and semiconductor device
CN103299410A (zh) * 2011-01-26 2013-09-11 株式会社村田制作所 电子元器件模块及电子元器件单元
CN103299410B (zh) * 2011-01-26 2016-01-27 株式会社村田制作所 电子元器件模块及电子元器件单元

Also Published As

Publication number Publication date
EP1544916A1 (en) 2005-06-22
JP4105150B2 (ja) 2008-06-25
KR20050061783A (ko) 2005-06-23
US20050151269A1 (en) 2005-07-14
US7309924B2 (en) 2007-12-18
KR100555706B1 (ko) 2006-03-03

Similar Documents

Publication Publication Date Title
JP4105150B2 (ja) 微細ソルダ・ボール具現のためのubm及びこれを利用したフリップチップ・パッケージ方法
US8704347B2 (en) Packaged semiconductor chips
US6677674B2 (en) Semiconductor package having two chips internally connected together with bump electrodes and both chips externally connected to a lead frame with bond wires
JP3845403B2 (ja) 半導体デバイス
US10037966B2 (en) Semiconductor device and manufacturing method therefor
KR101268238B1 (ko) 반도체 장치의 제조 방법
KR20080037740A (ko) 상호 접속 구조체를 포함하는 마이크로피처 조립체 및 그상호 접속 구조체를 형성하는 방법
CN203787415U (zh) 半导体装置
JP7176048B2 (ja) 半導体ダイと受動熱交換器との間に熱界面接合を形成するための装置及び方法
US8046911B2 (en) Method for mounting electronic component on substrate and method for forming solder surface
US7674702B1 (en) Solder bump formation in electronics packaging
JPH11297873A (ja) 半導体装置およびその製造方法
US7960271B2 (en) Semiconductor device and method of manufacturing the same
CN101276798A (zh) 隔离焊料垫
KR20010020974A (ko) 범프 전사 기판, 그 제조방법, 반도체 장치, 및 그제조방법
JP2009246337A (ja) 半導体装置及びその製造方法
JP2010118522A (ja) 半導体装置および半導体装置の製造方法
JP2006202969A (ja) 半導体装置およびその実装体
JP3457926B2 (ja) 半導体装置およびその製造方法
TWI284376B (en) Bump manufacturing method
JP2010157775A (ja) 半導体装置の製造方法
JP2017183571A (ja) 半導体装置の製造方法
JP2002270629A (ja) 電子部品およびその製造方法
KR100825797B1 (ko) 반도체 패키지 및 그 제조방법
JPH11224888A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20071015

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071030

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080129

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080226

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080326

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110404

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees