JP2005191202A - 半導体装置 - Google Patents

Abstract

【課題】 微細化およびリーク特性が向上した半導体装置を提供する。
【解決手段】 本発明の半導体装置は、半導体層１０の上に設けられたゲート絶縁層６０と、
ソース領域およびドレイン領域５２と、
前記ソース領域およびドレイン領域５２と比して不純物濃度の低い不純物層からなり、該ソース領域およびドレイン領域５２を囲むオフセット領域５０と、
前記オフセット領域５０の外側に設けられたチャネルストッパ領域５４と、を有し、
前記チャネルストッパ領域５４は、前記ゲート絶縁層６０と該チャネルストッパ領域５４との距離が前記オフセット領域５０と該チャネルストッパ領域５４との距離と比して狭くなるように、ゲート絶縁層６０の長手方向に突出部を有する。
【選択図】 図２

Description

本発明は、高電圧で駆動する高耐圧トランジスタを有する半導体装置に関し、特に微細化および特性の向上が実現された高耐圧トランジスタを含む半導体装置に関する。

高駆動電圧で動作する高耐圧トランジスタにおいては、耐圧を確保ために、オフセット領域と、チャネルストッパ領域との距離を確保する必要がある。従来例にかかる高耐圧トランジスタの例を図１０を参照しながら説明する。図１０は、従来例にかかる高耐圧トランジスタのオフセット領域１５０と、チャネルストッパ領域１５４の位置関係を模式的に示す平面図である。図１０に示されるように、チャネルストッパ領域１５４とオフセット領域１５０との間の距離を確保することで、耐圧の確保が図られている。また、リーク電流の低減を図るために、チャネル領域をソース領域およびドレイン領域（以下、「ソース／ドレイン領域」という）１５２と比して大きくすることで、チャネルストッパ領域１５４とチャネル領域との間隔を狭くする態様をとる場合もあった。
特開２０００−１７４２７３

しかし、上述のようにチャネル領域をソース領域およびドレイン領域１５２と比して大きくする場合には、トランジスタの微細化を十分に図ることができないことがある。一方、チャネル領域とソース／ドレイン領域１５４の大きさを同一にすると、微細化は図ることができるものの耐圧を十分に確保できないこととなってしまう。また、リーク電流の低減を図るために、チャネルストッパ領域１５４と、チャネル領域との距離を狭くすると、オフセット領域１５０と、チャネルストッパ領域１５４との距離が十分に確保できず、耐圧の低下があった。そのため、高耐圧トランジスタにおいて、リーク電流特性および耐圧の向上、さらには微細化が望まれていた。

本発明の目的は、微細化および耐圧の向上が実現できる高耐圧トランジスタを含む半導体装置を提供することにある。

本発明の形態の半導体装置は、半導体層の上に設けられたゲート絶縁層と、
前記半導体層に設けられたソース領域およびドレイン領域と、
前記ソース領域およびドレイン領域と比して不純物濃度の低い不純物層からなり、該ソース領域およびドレイン領域を囲むオフセット領域と、
前記オフセット領域の外側に設けられたチャネルストッパ領域と、を含み、
前記チャネルストッパ領域は、前記ゲート絶縁層の長手方向における、該ゲート絶縁層と該チャネルストッパ領域との距離が、前記オフセット領域の長手方向における、該オフセット領域と該チャネルストッパ領域との距離と比して狭くなるように突出部を有する。

本発明の半導体装置によれば、チャネルストッパ領域は、平面視したときにチャネルストッパ領域とゲート絶縁層との距離が小さくなるように、突出部を有している。つまり、チャネル領域とチャネルストッパ領域との間の距離が狭くなるような方向に突出部を有する。そのため、リーク電流の低減図ることができる。一方、オフセット領域とチャネルストッパ領域との間では、所望の距離が確保されていることで、耐圧を確保することができる。すなわち、本発明の半導体装置によれば、チャネルストッパ領域とチャネル領域の距離のみ狭くなるように部分的に突出部を設けることで、耐圧およびリーク電流の特性の向上をともに図ることができる。また、チャネルストッパ領域との距離を狭くしたい領域にのみ部分的に突出させる狭窄部を設けるため、半導体装置の全体の大きさを変える必要がない。その結果、上述の利点に加えて微細化が実現された半導体装置を提供することができる。

次に、本発明の実施の形態について、図１，２を参照しながら説明する。図１は、本実施の形態にかかる半導体装置を模式的に示す断面図である。図２（Ａ）は、本実施の形態の半導体装置のソース／ドレイン領域と、チャネルストッパ領域との位置関係を模式的に示す平面図である。図２（Ｂ）は、図２（Ａ）のＡ−Ａ線に沿った断面図である。本実施の形態では、Ｐチャネル高耐圧トランジスタ１００Ｐが半導体層１０に設けられている場合を例として説明する。これは、便宜的なものであって、種類の異なるトランジスタが２つ以上混載されている半導体装置にも適用されることはいうまでもない。

本実施の形態にかかる半導体装置では、図１に示すように、半導体層１０に設けられた素子分離絶縁層２１により画定されたトランジスタ形成領域にＰチャネル高耐圧トランジスタ１００Ｐが設けられている。素子分離絶縁層２１は、ＬＯＣＯＳ層、セミリセスＬＯＣＯＳ層、ＳＴＩ層などを用いることができる。

Ｐチャネル高耐圧トランジスタ１００Ｐは、第１ゲート絶縁層６０と、ゲート電極７０と、サイドウォール絶縁層７２と、オフセット絶縁層２０と、Ｐ型の低濃度不純物層からなるオフセット領域５０と、Ｐ型の高濃度不純物層からなるソース／ドレイン領域５２とを有する。

ゲート絶縁層６０は、チャネル領域となるＮ型のウェル３０上に設けられている。ゲート絶縁層６０の上には、ゲート電極７０が設けられている。ゲート絶縁層６０の両端には、オフセット絶縁層２０が設けられ、その下方にＰ型の低濃度不純物層からなるオフセット領域５０がソース／ドレイン領域５０を囲むように設けられている。ゲート電極７０の側面にはサイドウォール絶縁層７２が設けられている。ソース／ドレイン領域５２となるＰ型の高濃度不純物層は、サイドウォール絶縁層７２の外側に設けられている。

オフセット領域５０の外側で、素子分離絶縁層２１の下方にはチャネルストッパ領域５４が設けられている。チャネルストッパ領域５４は、Ｎ型の低濃度不純物層からなる。

図２（Ａ）には、本実施の形態の半導体装置のソース／ドレイン領域５２とチャネル領域（ゲート絶縁層６０の下方の半導体層）と、チャネルストッパ領域５４の位置関係を模式的に示す平面図である。図２（Ａ）に示すように、チャネルストッパ領域５４は、平面的にみて、ゲート絶縁層６０の長手方向に突出部５４ａを有している。すなわち、チャネルストッパ領域５４とチャネル領域との距離ａが、チャネルストッパ領域５４とオフセット領域５０との距離ｂと比して小さくなるように、突出部５４ａを有している。

また、図２（Ｂ）に示す断面図からわかるように、セミリセスＬＯＣＯＳ層からなる素子分離絶縁層２１の端部に到達する形状を有するように突出部５４ａが設けられている。

本実施の形態の半導体装置によれば、チャネルストッパ領域５４は、平面視したときにチャネルストッパ領域５４とゲート絶縁層６０（チャネル領域）との距離が狭くなるように、ゲート絶縁層６０の長手方向に突出部５４ａを有している。そのため、リーク電流の低減を図ることができる。一方、オフセット領域５０とチャネルストッパ領域５４との間では、所望の距離が確保されていることで、耐圧を確保することができる。すなわち、本発明の半導体装置によれば、平面視したときにチャネルストッパ領域５４を部分的に突出させることで、耐圧およびリーク電流の特性の向上をともに図ることができる。また、チャネルストッパ領域との距離を小さくしたい領域にのみ部分的に突出させる平面形状を有することで半導体装置の全体の大きさを変える必要がない。その結果、さらに微細化が実現された半導体装置を提供することができる。

２．半導体装置の製造方法
次に、本実施の形態の半導体装置の製造方法について、図３〜９を参照しながら説明する。図３〜９は、本実施の形態の半導体装置の製造方法の工程を模式的に示す断面図である。

（１）まず、図３に示すように、電界緩和のためのオフセット絶縁層２０と、トランジスタ形成領域を画定するための素子分離絶縁層２１を形成する。本実施の形態の半導体装置の製造方法では、オフセット絶縁層２０と素子分離絶縁層２１をセミリセスＬＯＣＯＳ法により形成する場合を例に挙げて説明する。

まず、半導体基板１０の上に、ＣＶＤ法により、酸化窒化シリコン層と、耐酸化膜の役割を果す窒化シリコン層とを公知の一般的な技術により順次形成する。ついで、窒化シリコン層の上に、オフセット絶縁層２０および分離絶縁層２１を形成する領域に開口を有するマスク層を形成する。ついで、マスク層をマスクとして、窒化シリコン層、酸化窒化シリコン層および半導体基板をエッチングし、半導体基板に溝部を形成する。その後、窒化シリコン層を耐酸化マスクとして選択熱酸化することにより、セミリセスＬＯＣＯＳ層からなるオフセット絶縁層２０と分離用絶縁層２１を形成する。その後、窒化シリコン膜を除去する。

（２）次に、図４に示すように、半導体層１０にＮ型のウェル３０の形成を行なう。Ｎ型のウェルの３０の形成では、まず、半導体基板１０の全面に犠牲酸化膜１８を形成する。犠牲酸化膜１８としては、たとえば、酸化シリコン膜を形成する。ついで、リン、砒素などのＮ型不純物を１回もしくは複数回にわたって半導体基板１０に注入し、必要に応じて熱処理を行ない拡散することにより、半導体基板１０内にＮ型のウェル３０を形成する。

（３）次に、図５に示すように、低濃度不純物層からなるオフセット領域５０を形成する。この工程では、オフセット領域５０を形成したい領域に開口を有するレジスト層（図示せず）を形成した後、このレジスト層をマスクとして、半導体基板１０にＰ型不純物を導入し、必要に応じて熱処理を行なうことにより、低濃度不純物層からなるオフセット領域５０が形成される。

（４）次に、図６に示すように、素子分離絶縁層２１の下方にチャネルストッパ領域５４を形成する。この工程では、まず、チャネルストッパ領域５４を形成したい領域に開口を有するレジスト層（図示せず）を形成する。このレジスト層をマスクとして、半導体基板１０にＮ型不純物を導入し、必要に応じて熱処理を行なうことにより形成される。このとき、レジスト層は、図２（Ａ）に参照されるように、平面視をしたとき、ゲート絶縁層６０の長手方向にに対して突出部を有する形状の開口を有する。その後、犠牲酸化膜１８は、たとえば希フッ酸などを用いたウェットエッチングにより除去することができる。

また、工程（３），（４）で必要に応じて行なわれる熱処理を、別々の工程で行なうことなく、同一の工程で行なってもよい。

（５）次に、図７に示すように、少なくともＰチャネル高耐圧トランジスタ１００Ｐのゲート絶縁層６０を形成する領域以外を覆うように保護膜２９を形成する。保護膜２９としては、たとえば、窒化シリコン膜を用いることができる。保護膜２９の形成としては、まず、半導体基板１０の全面に窒化シリコン膜（図示せず）を形成する。ついで、後の工程でゲート絶縁層６０が形成される領域に開口を有するレジスト層（図示せず）を形成し、このレジスト層をマスクとして、窒化シリコン膜をパターニングすることにより、保護膜２９が形成される。

ついで、図７に示すように、Ｐチャネル高耐圧トランジスタ１００Ｐのゲート絶縁層６０を形成する。ゲート絶縁層６０は、選択熱酸化法により形成することができる。ついで、残存している窒化シリコン膜２６を除去する。なお、本工程では、保護膜２９を形成した後に、チャネルドーピングを行なってもよい。

（６）次に、図８に示すように、ゲート絶縁層６０の上にゲート電極７０を形成する。ゲート電極７０の形成では、まず、導電層（図示せず）を全面に形成し、その導電層の上に、所定のパターンを有するレジスト層（図示せず）を形成する。このレジスト層をマスクとして、導電層をパターニングすることにより、ゲート電極７０が形成される。

（７）次に、図９に示すように、ゲート電極７０の側面にサイドウォール絶縁層７２を形成する。サイドウォール絶縁層７２の形成では、まず、全面に絶縁層（図示せず）を形成する。ついで、この絶縁層を異方性エッチングすることにより形成される。

（８）次に、図１に参照されるように、所定の領域に、Ｐ型の不純物を導入することにより、図１に示すように、Ｐ型の高濃度不純物層からなるソース／ドレイン領域５２の形成が行なわれる。

以上の工程により、本実施の形態にかかる半導体装置を製造することができる。なお、本実施の形態にかかる半導体装置の製造方法は、上述の製造方法に限定されるわけではなく、本発明の半導体装置を製造できる方法であればよい。また、工程（３）のオフセット領域５０の形成は、同一の基板に混載されるＮチャネルトランジスタのチャネルストッパ領域の形成と同時に行なうことができる。同様に、工程（４）のチャネルストッパ領域５４の形成は、同一の基板に混載されるＮチャネルトランジスタのオフセット領域の形成と同時に行なうことができる。本実施の形態の半導体装置では、チャネルストッパ領域５４は、ゲート絶縁層６０（チャネル領域）との距離を狭くするように、ゲート絶縁層６０の長手方向に突出部５４ａを有している。そのため、チャネルストッパ領域５４の不純物濃度を低くした場合でも耐圧を確保することができる。その結果、チャネルストッパ領域とオフセット領域とを同一の工程で形成することで工程数の削減を図りつつ、信頼性の高い半導体装置を製造することができる。

また、本実施の形態の半導体装置にかかる製造方法の一例として、素子分離絶縁層２１とオフセット絶縁層２０を同一の工程で形成する場合を例示したが、これに限定されず、別々の工程で形成してもよい。さらに、その形成方法として、セミリセスＬＯＣＯＳ法により形成する場合を説明したが、ＬＯＣＯＳ法やＳＴＩ法により形成してもよい。

本実施の形態の半導体装置を模式的に示す断面図。 （Ａ）は、本実施の形態の半導体装置のソース／ドレイン領域とオフセット領域の位置関係を模式的に示す平面図であり、（Ｂ）は、（Ａ）のＡ―Ａ線に沿った断面図。 本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。 本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。 本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。 本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。 本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。 本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。 本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。 本実施の形態従来の例にかかる半導体装置のソース／ドレイン領域とオフセット領域の位置関係を模式的に示す平面図製造工程を模式的に示す断面図。

符号の説明

１０ 半導体基板、 ２０ オフセット絶縁層、 ２１ 素子分離絶縁層、 ３０Ｎ型ウェル、 ５０ オフセット領域、 ５２ ソース／ドレイン領域、 ５４ チャネルストッパ領域、 ６０ ゲート絶縁層、 ７０ ゲート電極、 ７２ サイドウォール絶縁層

Claims (3)

1. 半導体層の上に設けられたゲート絶縁層と、
   前記半導体層に設けられたソース領域およびドレイン領域と、
   前記ソース領域およびドレイン領域と比して不純物濃度の低い不純物層からなり、該ソース領域およびドレイン領域を囲むオフセット領域と、
   前記オフセット領域の外側に設けられたチャネルストッパ領域と、を含み、
   前記チャネルストッパ領域は、前記ゲート絶縁層の長手方向における、該ゲート絶縁層と該チャネルストッパ領域との距離が、前記オフセット領域の長手方向における、該オフセット領域と該チャネルストッパ領域との距離と比して狭くなるように突出部を有する、半導体装置。
2. 請求項１において、
   前記突出部は、前記ゲート絶縁層の略長手方向に突出している、半導体装置。
3. 請求項１又は２において、
   前記ゲート絶縁層が形成される領域の長手方向の長さと、前記ソース領域およびドレイン領域の長手方向の長さとは略同一である、半導体装置。

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