JP2005229096A

JP2005229096A - Ｌｄｄ構造を有する薄膜トランジスタ及びその製造方法

Info

Publication number: JP2005229096A
Application number: JP2004332451A
Authority: JP
Inventors: Kyu-Hwan Choi; 圭煥崔
Original assignee: Samsung SDI Co Ltd
Current assignee: Samsung SDI Co Ltd
Priority date: 2004-02-12
Filing date: 2004-11-16
Publication date: 2005-08-25
Also published as: US7247883B2; CN1655366B; US20070249108A1; US20050179038A1; US7491591B2; CN1655366A; KR100579188B1; KR20050081227A

Abstract

【課題】ＬＤＤ構造を有する薄膜トランジスタを提供する。
【解決手段】薄膜トランジスタは、ソース／ドレイン領域、該ソース／ドレイン領域間に位置するチャンネル領域および該チャンネルと該ソース／ドレイン領域との間に位置するＬＤＤ領域を備える半導体層を含み、該ＬＤＤ領域はドーピングされたイオンの投射範囲（ＰｒｏｊｅｃｔｅｄＲａｎｇｅ）Ｒｐが前記半導体層の表面から第１深さに位置する。これにより、チャンネルの信頼性と共にアウトプット特性が改善された薄膜トランジスタを得ることができる。
【選択図】図１Ｂ

Description

本発明は、薄膜トランジスタに関するもので、特に、ＬＤＤ構造を有する薄膜トランジスタに関する。

薄膜トランジスタは、一般的に半導体層、ゲート電極、ソース電極およびドレイン電極を備え、該半導体層は、ソース領域、ドレイン領域、および該ソース領域とドレイン領域との間に介在されたチャンネル領域、を備える。一方、該半導体層は、多結晶シリコン（ＰｏｌｙＳｉｌｉｃｏｎ）、または非晶質シリコン（ＡｍｏｒｐｈｏｕｓＳｉｌｉｃｏｎ）で形成することができるが、前記多結晶シリコンの電子移動度が非晶質シリコンのそれよりも高いために、現在は多結晶シリコンを主に適用している。

しかしながら、前記多結晶シリコン薄膜トランジスタは、非晶質シリコン薄膜トランジスタと比べてオフ（ｏｆｆ）電流が大きいと言う弱点がある。このような多結晶シリコン薄膜トランジスタの弱点を補完するために、多結晶シリコン薄膜トランジスタのドレイン領域とチャンネル領域との間にＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）領域を形成する構造が提案されている。該ＬＤＤ領域は、前記チャンネル領域と前記ドレイン領域との間の急激な電界の増加を防ぐことができる。これにより、薄膜トランジスタのオフ電流を減らすことができると共に、薄膜トランジスタのチャンネルの長さが短いために現れるホットキャリアー効果（ｈｏｔｃａｒｒｉｅｒｅｆｆｅｃｔ、ＨＣＥ）を抑制することができる。即ち、チャンネルの信頼性を向上させることができる。

このようなＬＤＤにおいて、ドーピングされたイオンのプロファイルは前記チャンネルの信頼性と共に薄膜トランジスタの特性に大きな影響を及ぼす。

本発明が解決しようとする技術的課題は、ＬＤＤ領域においてドーピングされたイオンのプロファイルを最適化することで、チャンネルの信頼性と共に電気的な特性が向上された薄膜トランジスタを提供することにある。

前記技術的課題を解決するために本発明はＬＤＤ構造を有する薄膜トランジスタを提供する。該薄膜トランジスタは、ソース領域、ドレイン領域、該ソース領域と該ドレイン領域との間に位置するチャンネル領域、および該チャンネル領域と該ドレイン領域との間に位置するＬＤＤ領域、を備える半導体層を含み、前記ＬＤＤ領域はドーピングされたイオンの投射範囲（ＰｒｏｊｅｃｔｅｄＲａｎｇｅ、Ｒｐ）が前記半導体層の表面から第１深さに位置する。

前記技術的課題を解決するために本発明はＬＤＤ構造を有する薄膜トランジスタの製造方法を提供する。該製造方法は、基板を供給し、該基板上に半導体層を形成し、該半導体層上にゲート絶縁膜を形成し、該ゲート絶縁膜上にゲート電極を形成し、該ゲート電極周辺のゲート絶縁膜を第１太さ程度にエッチングし、前記ゲート電極をマスクとして前記半導体層にイオンドーピングすることで、ドーピングされたイオンの投射範囲（ＰｒｏｊｅｃｔｅｄＲａｎｇｅ、Ｒｐ）が前記半導体層の表面から第１深さに位置するＬＤＤ領域を形成することを含む。

本明細書において、前記投射範囲Ｒｐは、前記半導体層内のイオンドーピング濃度が前記半導体層の表面からの直線距離に沿ってガウシアン分布を有するときに、最大のイオントーピング濃度を有するところを意味する。

上述したように本発明によれば、ＬＤＤ領域においてドーピングされたイオンの投射範囲を半導体層の中央分に位置させることで、チャンネル信頼性と共にアウトプット特性が改善された薄膜トランジスタを得ることができる。

以下、本発明を更に詳しく説明するために、本発明に係る好ましい実施形態を、添付された図面を参照しながら説明する。但し、本発明は、ここで説明される実施形態に限定されず、他の形態で具体化されることもある。

図１Ａおよび図１Ｂは、本発明の実施形態に係るＬＤＤ構造を有する薄膜トランジスタ及びその製造方法を説明するための断面図である。図２は、図１ＢのＰで表示された領域の半導体層を拡大して示す断面図である。

図１Ａを参照すると、基板１０を供給し、前記基板１０上にバッファ層１５を形成することができる。前記基板１０はガラスまたはプラスチック基板で提供することができる。前記バッファ層１５は、前記基板１０から流出される不純物に対し後続する工程で形成される薄膜トランジスタを保護するための層で、シリコン酸化膜またはシリコン窒化膜で形成することができる。

前記バッファ層１５上に半導体層２０を形成する。前記半導体層２０は、前記バッファ層１５上に非晶質シリコン膜を形成した後に、該非晶質シリコン膜をＥＬＡ（ＥｘｃｉｍｅｒＬａｓｅｒＡｎｎｅａｌｉｎｇ）、ＳＬＳ（ＳｅｑｕｅｎｔｉａｌＬａｔｅｒａｌＳｏｌｉｄｉｆｉｃａｔｉｏｎ）、ＭＩＣ（ＭｅｔａｌＩｎｄｕｃｅｄＣｒｙｓｔａｌｌｉｚａｔｉｏｎ）、またはＭＩＬＣ（ＭａｔａｌＩｎｄｕｃｅｄＬａｔｅｒａｌＣｒｙｓｔａｌｌｉｚａｔｉｏｎ）方式を使用して結晶化し、これをパターニングした多結晶シリコン膜で形成することが好ましい。前記結晶化は、比較的に低温で実施可能であり、金属による汚染が少ないＥＬＡ、またはＳＬＳ方式を使用して実施することが好ましい。しかしながら、この場合に前記半導体層２０は、表面の突起部による粗い表面を有することになる。前記半導体層２０は結晶化効率が優れる５００Åないし６００Åの厚さで形成することが好ましい。

前記半導体層２０上にゲート絶縁膜３０を形成する。該ゲート絶縁膜３０はシリコン酸化膜、シリコン窒化膜、またはこれらの二重層で形成することができる。前記ゲート絶縁膜３０は適切な絶縁内圧特性及び薄膜トランジスタの適切なスレッショルド電圧特性を満足させることのできる厚さで形成することが好ましい。また、前記絶縁膜３０は前記半導体層２０の表面突起部が完全に覆われる厚さで形成することが好ましい。前記ゲート絶縁膜３０が前記半導体層２０の表面突起部を完全に覆えない場合、前記半導体層２０と後続する工程で形成されるゲート電極との間の漏洩電流が増加する恐れがある。従って、前記ゲート絶縁膜３０は５００Åないし１０００Åの厚さで形成することが好ましい。

続いて、前記ゲート絶縁膜３０上に前記半導体層２０の中央の所定部分を遮蔽させる第１フォトレジストパターン９０を形成し該第１フォトレジストパターン９０をマスクとして前記半導体層２０にイオンを高濃度でドーピングする。これにより、前記半導体層２０にはソース領域２０ａ及びドレイン領域２０ａが形成される。前記イオンはｎ型またはｐ型イオンでもある。前記イオンがｎ型である場合に８Ｅ１４ないし１Ｅ１５ｉｏｎｓ／ｃｍ^２のドーズ条件でドーピングすることが好ましい。

前記イオンをドーピングする場合は、１０ないし９０ｋｅＶ範囲の加速電圧条件で実施することが好ましい。前記加速電圧が９０ｋｅＶを超える場合は加速電圧を基板全体に均一に調節することが容易でなく、１０ｋｅＶ未満である場合はイオンビームを調節することが容易でないからである。さらに好ましくは、前記イオンのドーピングは８０ｋｅＶ以下の加速電圧条件で実施する。前記最大加速電圧である９０ｋｅＶぐらいで前記イオンをドーピングしても、前記ゲート絶縁膜３０の厚さによって前記ソース／ドレイン領域２０ａにドーピングされたイオンの投射範囲（ＰｒｏｊｅｃｔｅｄＲａｎｇｅ）Ｒｐは、前記ゲート絶縁膜３０と前記半導体層２０との間の界面２０Ｕに位置する。

図１Ｂ及び図２を参照すると、前記第１フォトレジストパターン（図１Ａの９０）を除去し、前記ソース／ドレイン領域２０ａが形成された基板１０上にゲート導電膜を形成する。前記ゲート導電膜はアルミニウムＡｌ、アルミニウム合金（Ａｌａｌｌｏｙ）、モリブデン（Ｍｏ）及びモリブデン合金（Ｍｏａｌｌｏｙ）からなる群から選択される一つの金属で形成することが好ましい。さらに好ましくは、前記ゲート導電膜はモリブデンタングステン(ＭｏＷ)で形成することである。

前記ゲート導電膜上に、前記第１フォトレジストパターン（図１Ａの９０）に比べて幅が狭い第２フォトレジストパターン（図示せず）を形成する。前記第２フォトレジストパターンをマスクとして、前記ゲート導電膜をエッチングすることによって、ゲート電極４０を形成する。該ゲート電極４０をマスクとして、前記ゲート絶縁膜３０を第１厚さほどエッチングすることによって、前記ゲート電極４０周辺で、第１厚さほどのエッチングされたゲート絶縁膜３１を形成する。従って、前記ゲート絶縁膜３１は、後続の工程で形成されるＬＤＤ領域２０ｂ上の厚さが後続の工程で定義されるチャンネル領域２０ｃ上の厚さと比べて第１厚さほど低い。

続いて、前記第２フォトレジストパターンを除去し、前記ゲート電極４０をマスクとして、前記半導体層２０にイオンを低濃度でドーピングすることによって、前記半導体層２０にＬＤＤ領域２０ｂを形成すると共に、チャンネル領域２０ｃを定義する。結果的に前記半導体層２０は、前記ソース／ドレイン領域２０ａ、前記ソース／ドレイン領域２０ａ間に位置するチャンネル領域２０ｃ、および該チャンネル領域２０ｃと該ソース／ドレイン領域２０ａとの間に位置するＬＤＤ領域２０ｂ、を備える。該ＬＤＤ領域２０ｂを形成するイオンは、前記ソース／ドレイン領域２０ａを形成するイオンと導電型が同じである。

前記低濃度イオンドーピングにおいて、前記低濃度は絶対的な低濃度を意味するものではなく、前記高濃度イオンドーピングと比べて相対的な低濃度を意味する。従って、前記ＬＤＤ領域２０ｂを形成する低濃度イオンドーピングは、前記ソース／ドレイン領域２０ａを形成する高濃度イオンドーピングに比べて１００倍以下のドーズ条件で実施することができる。具体的には、前記ＬＤＤ領域２０ｂを形成するイオンドーピングは１Ｅ１３ないし５Ｅ１３ｉｏｎｓ／ｃｍ^２のドーズ条件で実施することが好ましい。

また、前記ＬＤＤ領域２０ｂを形成するイオンドーピングは、１０ないし９０ｋｅＶ範囲の加速電圧条件で実施することが好ましい。前記加速電圧が９０ｋｅＶを超える場合は加速電圧を基板全体に均一に調節することが容易ではなく、１０ｋｅＶ未満である場合もイオンビームを調節することが容易ではないからである。さらに好ましくは、前記ＬＤＤ領域２０ｂを形成するイオンドーピングは、８０ｋｅＶ以下の加速電圧条件で実施する。このとき、前記ＬＤＤ領域２０ｂにドーピングされたイオンの投射範囲（Ｒｐ＿ＬＤＤ）は、前記ソース／ドレイン領域２０ａとは違って、前記半導体層２０の表面から第１深さに位置することができる。これは、前記ＬＤＤ領域２０ｂを形成するイオンは、前記第１厚さほどエッチングされたゲート絶縁膜３１を通って前記半導体層２０にドーピングされるからである。前記第１深さと前記第１厚さとは、その大きさが同じで有りうる。従って、前記第１深さを最適化することは、前記第１厚さを調節することによって実施できる。

前記第１深さは、前記半導体層２０の厚さの１／２であることが好ましいが、イオンドーピングの際の誤差を考えて、前記第１深さは次の数式１を満たすことが好ましい。
［数式１］
（前記半導体層の厚さ／２）−１００Å≦第１深さ≦（前記半導体層の厚さ／２）＋１００Å

これにより、前記ＬＤＤ領域２０ｂにドーピングされたイオンは、前記半導体層の下部表面２０Ｌ、即ち、前記半導体層２０と前記バッファ層１５との間の界面にも所定濃度以上が位置するようにすることができる。従って、薄膜トランジスタのチャンネル信頼性を向上させることができる。

図３は、薄膜トランジスタのトランスファー（ｔｒａｎｓｆｅｒ）特性を示すグラフであり、図４は、薄膜トランジスタのゲート電圧が１０Ｖである場合のドレイン電流特性を示すグラフである。図３及び図４において、参照符号Ａは本発明の実施形態に係るＬＤＤ領域にドーピングされたイオンの投射範囲が半導体層の中央分に位置するように製造された第１薄膜トランジスタＡを示し、参照符号ＢはＬＤＤ領域にドーピングされたイオンの投射範囲が半導体層の上部面に位置するように製造された第２薄膜トランジスタＢを示す。

図３を参照すると、前記第１薄膜トランジスタＡは、前記第２薄膜トランジスタＢに比べてオフ電流（Ｆ）が低い。

図４を参照すると、前記第１薄膜トランジスタＡは、前記第２薄膜トランジスタＢに比べてドレイン電流（＠ゲート電圧＝１０Ｖ）が高い。

従って、本発明の実施形態に係る前記第１薄膜トランジスタＡは、前記第２薄膜トランジスタＢに比べてチャンネル信頼性が改選されると共にアウトプット特性が改選されることがわかる。

本発明の実施形態に係るＬＤＤ構造を有する薄膜トランジスタおよびその製造方法を説明するための断面図である。本発明の実施形態に係るＬＤＤ構造を有する薄膜トランジスタおよびその製造方法を説明するための断面図である。図１ＢのＰで表示された領域の半導体層を拡大して示す断面図である。薄膜トランジスタのトランスファー特性を示すグラフである。薄膜トランジスタのゲート電圧が１０Ｖであるときのドレイン電流の特性を示すグラフである。

符号の説明

１０基板
２０半導体層
２０ａソース／ドレイン領域
２０ｂＬＤＤ領域
３０、３１ゲート絶縁膜

Claims

ソース領域、ドレイン領域、該ソース領域と該ドレイン領域との間に位置したチャンネル領域、及び該チャンネル領域と該ドレイン領域との間に位置するＬＤＤ領域、を備える半導体層を含み、
前記ＬＤＤ領域は、ドーピングされたイオンの投射範囲が前記半導体層の表面から第１深さに位置することを特徴とする薄膜トランジスタ。
前記第１深さは、下記数式１を満足することを特徴とする請求項１に記載の薄膜トランジスタ。
＜数式１＞
（前記半導体層の厚さ／２）−１００Å≦第１深さ≦（前記半導体層の厚さ／２）＋１００Å
前記半導体層は、ＥＬＡ方式、またはＳＬＳ方式を使用して結晶化されたことを特徴とする請求項１に記載の薄膜トランジスタ。
前記半導体層上に位置し、前記LDD領域上の厚さが前記チャンネル領域上の厚さに比べて第１厚さほど低いゲート絶縁膜と、
前記ゲート絶縁膜上に位置するゲート電極と、
をさらに含むことを特徴とする請求項１に記載の薄膜トランジスタ。
前記第１厚さは、前記第１深さと同じ大きさであることを特徴とする請求項１に記載の薄膜トランジスタ。
基板上に半導体層を形成する段階と、
前記半導体層上にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜上にゲート電極を形成する段階と、
前記ゲート電極周辺のゲート絶縁膜を第１厚さほどエッチングする段階と、
前記ゲート電極をマスクとして、前記半導体層にイオンドーピングすることによって、ドーピングされたイオンの投射範囲が前記半導体層の表面から第１深さに位置するＬＤＤ領域を形成する段階と、
を含むことを特徴とする薄膜トランジスタの製造方法。
前記第１深さは、下記数式１を満足することを特徴とする請求項６に記載の薄膜トランジスタの製造方法。
＜数式１＞
（前記半導体層の厚さ／２）−１００Å≦第１深さ≦（前記半導体層の厚さ／２）＋１００Å
前記第１厚さは、前記第１深さと同じ大きさを有することを特徴とする請求項６に記載の薄膜トランジスタの製造方法。
前記ＬＤＤ領域を形成するイオンドーピングは、８０ないし９０ＫｅＶの加速電圧条件で実施することを特徴とする請求項６に記載の薄膜トランジスタ製造方法。
前記ＬＤＤ領域を形成するイオンドーピングは、１Ｅ１３ないし５Ｅ１３ｉｏｎｓ／ｃｍ^２のドーズ条件で実施することを特徴とする請求項６に記載の薄膜トランジスタ製造方法。