JP2005236202A

JP2005236202A - 半導体装置およびその製造方法

Info

Publication number: JP2005236202A
Application number: JP2004046458A
Authority: JP
Inventors: Tatsu Kato; 達加藤
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2004-02-23
Filing date: 2004-02-23
Publication date: 2005-09-02

Abstract

【課題】絶縁層上の島状半導体層に形成された電界効果型トランジスタを含み、リーク電流の低減が図られた半導体装置およびその製造方法を提供する。
【解決手段】本発明の半導体装置は、絶縁層１２と、
前記絶縁層の上方に設けられた島状半導体層１４と、
前記島状半導体層１４の上面に設けられたゲート絶縁層２０と、
前記島状半導体層１４の側面に設けれられた側壁絶縁層３０と、
前記島状半導体層１４に形成されたソース領域またはドレイン領域２４と、
前記ゲート絶縁層２０および前記側壁絶縁層３０の上方に設けられたゲート電極２２と、を含み、
前記ゲート絶縁層２０は、前記側壁絶縁層３０と比して比誘電率が大きい層である。
【選択図】図２

Description

本発明は、ＳＯＩ層に形成された電界効果型トランジスタを含む半導体装置およびその製造方法に関する。

近年の半導体装置の微細化に伴い、低消費電力で高速動作性を実現できる半導体装置として、ＳＯＩ（Ｓｉｌｉｃｏｎｏｎｉｎｓｕｌａｔｏｒ）層に形成された電界効果型トランジスタが注目されている。このように、絶縁層上に形成された半導体層を素子分離する方法の一つにメサ（ＭＥＳＡ）型の素子分離方法がある。メサ型の素子分離方法では、絶縁層上の半導体層の素子分離領域を形成したい領域にマスク層を形成し、半導体層を絶縁層が露出するまで除去することにより行われる。つまり、独立した島状の半導体層を形成することで、素子分離が行われるのである。
特開平６−２６８２２４号公報

上述したメサ型の素子分離方法により島状の半導体層を形成する場合、島状の半導体層の側壁部において、寄生トランジスタが生じてしまうことがある。この寄生トランジスタの発生を一因とするリーク電流の低減を図るために、特許文献１では、島状の半導体層の上面に形成されるゲート絶縁層の膜厚を側面に形成される側壁絶縁層と比して大きくする技術が記載されている。しかし、近年の半導体装置の微細化に伴い、ゲート絶縁層および側壁絶縁層の膜厚を制御だけではリーク電流の低減を十分に図ることができないことがある。

本発明の目的は、絶縁層上の島状半導体層に形成された電界効果型トランジスタであって、リーク電流の低減が図られた半導体装置およびその製造方法を提供することにある。

本発明の半導体装置は、絶縁層と、
前記絶縁層の上方に設けられた島状半導体層と、
前記島状半導体層の上面に設けられたゲート絶縁層と、
前記島状半導体層の側面に設けられた側壁絶縁層と、
前記島状半導体層に形成されたソース領域またはドレイン領域と、
前記ゲート絶縁層および前記側壁絶縁層の上方に設けられたゲート電極と、を含み、
前記ゲート絶縁層は、前記側壁絶縁層と比して比誘電率が大きい層である。

本発明の半導体装置の製造方法によれば、側壁絶縁層は、ゲート絶縁層と比して比誘電率が小さい材質を用いているため、側壁絶縁層の容量をゲート絶縁層の容量と比して小さくすることができる。そのため、島状半導体層の側面では反転が起こりにくくなり寄生トランジスタの発生を抑制することができる。その結果、微細化が図られた半導体装置であっても、ゲート絶縁層や側壁絶縁層の膜厚を制御することなく島状半導体層の側面でのリーク電流を低減することができ、信頼性の高い半導体装置を提供することができる。

本発明の半導体装置は、さらに、下記の態様をとることができる。

本発明の半導体装置において、前記ゲート絶縁層は、前記側壁絶縁層とほぼ同一の膜厚を有することができる。

本発明の半導体装置において、前記ゲート絶縁層は、前記側壁絶縁層と比して小さい膜厚を有することができる。この態様によれば、側壁絶縁層は、ゲート絶縁層と比して誘電率が小さいだけでなく、ゲート絶縁層と比して大きい膜厚を有する。そのため、より確実に容量を小さくすることができ、寄生トランジスタの発生を抑制することができる。

本発明の半導体装置において、前記側壁絶縁層は、前記島状半導体層の上部方向に向かってその幅が小さくなり、かつ、該島状半導体層の上端部においては丸みを帯びた形状を有することができる。この態様によれば、島状半導体層の側面にサイドウォ−ル形状の側壁絶縁層を設けることができる。側壁絶縁層が島状半導体層の上端部において、丸みを帯びた形状を有することで、島状半導体層の上端の角部が実質的に存在しないことになり、島状半導体層の上角部での電界集中を低減することができる。そのため、トランジスタのしきい値がシフトしてしまうことを防止することができる。

本発明の半導体装置において、前記側壁絶縁層は、少なくとも２層の絶縁層が積層されてなることができる。この態様によれば、側壁絶縁層が少なくとも２種の絶縁層が積層されている態様をとることで、所望の比誘電率や膜厚の側壁絶縁層を有する半導体装置を提供することができる。

本発明の半導体装置において、前記半導体層は、ＳＯＩ層であることができる。

本発明の半導体装置において、前記絶縁層は、ガラス基板であることができる。この態様によれば、本発明を薄膜トランジスタなどに好適に適用することができる。

本発明の半導体装置において、前記半導体層は、単結晶シリコン層、アモルファスシリコン層、多結晶シリコン層およびシリコンゲルマニウム層のいずれかであることができる。

本発明の半導体装置の製造方法は、
絶縁層の上方に半導体層が設けられた基板を準備する工程と、
前記半導体層の所定の領域を除去することにより、島状半導体層を形成する工程と、
前記島状半導体層の側面に側壁絶縁層を形成する工程と、
前記島状半導体層の上面に前記側壁絶縁層と比して比誘電率が大きいゲート絶縁層を形成する工程と、
前記島状半導体層に、ソース領域またはドレイン領域を形成する工程と、
前記ゲート絶縁層および前記側壁絶縁層の上方にゲート電極を形成する工程と、を含む。

本発明の半導体装置の製造方法によれば、島状半導体層の上面にはゲート絶縁層が、側面にはゲート絶縁層と比誘電率が異なる材質からなる側壁絶縁層が形成される。そのため、側壁絶縁層の容量がゲート絶縁層の容量と比して小さい半導体装置を製造することができる。その結果、島状半導体層の側面で寄生トランジスタの発生が抑制され、リーク電流が低減された半導体装置を製造することができる。

本発明の半導体装置の製造方法は、さらに、下記の態様をとることができる。

本発明の半導体装置の製造方法において、前記側壁絶縁層は、前記島状半導体層の全面に絶縁層を形成し、該絶縁層のうち前記ゲート絶縁層が形成される領域を除去することにより形成されることができる。

本発明の半導体装置の製造方法において、前記側壁絶縁層の形成は、前記島状半導体層の全面に絶縁層を形成し、該絶縁層に異方性エッチングを施すことにより行われることができる。この態様によれば、島状半導体層の側面にサイドウォール形状の側壁絶縁層を形成することができる。

本発明の半導体装置の製造方法において、前記側壁絶縁層は、少なくとも２種の絶縁層を積層して形成され、そのうち一の絶縁層は、前記ゲート絶縁層の形成と同一の工程で形成されることができる。この態様によれば、側壁絶縁層が少なくとも２種以上の絶縁層で形成されていることで、側壁絶縁層の比誘電率や膜厚の制御を容易に行なうことができる。

１．第１の実施の形態
１．１．半導体装置
第１の実施の形態にかかる半導体装置について、図１，２を参照しながら説明する。

図１は、第１および第２の実施の形態にかかる半導体装置を模式的に示す平面図であり、図２（Ａ）は、図１のＸ−Ｘ線に沿った断面を模式的に示す断面図であり、（Ｂ）は、Ｙ−Ｙ線に沿った断面を模式的に示す断面図である。なお、本実施の形態では、半導体層１４としてＳＯＩ層を用いた例について説明する。

図１に示すように、島状半導体層１４には、ゲート電極２２を挟んで向合うようにソース領域またはドレイン領域（以下、「ソース／ドレイン領域」という）２４が形成されている。ゲート電極２２は、島状半導体層１４の上面に設けられたゲート絶縁層２０と、側面に設けられた側壁絶縁層３０の上に設けられている。図２（Ａ），（Ｂ）の断面図を参照しながら、さらに説明する。図２（Ａ），（Ｂ）に示すように、本実施の形態の半導体装置は、支持基板１０の上に絶縁層１２が設けられ、この絶縁層１２の上に、島状半導体層１４が設けられている。図２（Ａ），（Ｂ）に示すように、島状半導体層１４の上面には、ゲート絶縁層２０が設けられ、側面には、側壁絶縁層３０が設けられている。ゲート絶縁層２０は、側壁絶縁層３０と比して比誘電率が大きい材質で形成されている。ゲート絶縁層２０および側壁絶縁層３０の膜厚は、、ゲート絶縁層２０の容量が側壁絶縁層３０の容量と比して大きくなる条件を満たす膜厚であればよく、特に限定されるものではない。たとえば、ほぼ同一の膜厚とすることができる。ゲート絶縁層２０の上に、ゲート電極２２が形成されている。島状半導体層には、ゲート電極２２を挟んで対称となる位置にソース／ドレイン領域２４が形成されている。また、図２（Ａ）に示されるように、ゲート電極２２は、島状半導体層１４の側面において、側壁絶縁層３０の上に形成されている。

図２（Ａ），（Ｂ）に示すように、島状半導体層１４の上方には、層間絶縁層４０が設けられている。層間絶縁層４０には、ソース／ドレイン領域２４と層間絶縁層４０の上方に設けられた配線層５０とを電気的に接続するためのコンタクト層５２が設けられている。コンタクト層５２は、層間絶縁層４０に設けられたコンタクトホール４２に導電層が埋めこまれて形成されたものである。

本実施の形態の半導体装置によれば、側壁絶縁層３０は、ゲート絶縁層２０と比して誘電率が小さい材質を用いて形成されているため、側壁絶縁層３０の容量をゲート絶縁層２０の容量と比して小さくすることができる。そのため、島状半導体層１４の側面では反転が起こりにくくなり寄生トランジスタの発生を抑制することができる。その結果、微細化が図られた半導体装置であっても、ゲート絶縁層２０や側壁絶縁層３０の膜厚を制御することなくリーク電流を抑制することができ、信頼性の高い半導体装置を提供することができる。

また、本実施の形態の半導体装置によれば、島状半導体層１４の側面は側壁絶縁層３０により覆われている。島状半導体層１４の上端の角部では、電気力線の曲率半径が小さいため、電界の集中が起こりやすくしきい値をシフトさせてしまうことがあり、しきい値がばらついてしまうことがある。しかし、本実施の形態の半導体装置によれば、島状半導体層１４の側面の全面を、比誘電率の小さい膜で覆われている。そのため、島状半導体層１４の角部の電界集中を緩和することができ、上記の問題を防止することができ、信頼性の高い半導体装置を提供することができる。

１．２．半導体装置の製造方法
次に、図３〜８を参照しつつ、第１の実施の形態にかかる半導体装置の製造方法について説明する。図３〜８は、図２（Ａ）に対応した断面図であり、第１の実施の形態にかかる半導体装置の製造工程を模式的に示す断面図である。

（１）まず、図３に示すように、支持基板１０の上に、絶縁層１２および半導体層１４ａが順次積層されたＳＯＩ基板１０Ａを準備する。

（２）次に、図４に示すように、トランジスタ形成領域を画定するために半導体層１４ａの素子分離を行ない、島状半導体層１４を形成する。島状半導体層１４の形成は、ＭＥＳＡ型の素子分離方法により行なわれる。ＭＳＥＡ法による素子分離では、半導体層１４ａの上に、所望のパターンのマスク層（図示せず）を形成し、このマスク層を用いて半導体層１４ａを絶縁層１２が露出するまでエッチングする。マスク層の形成や、半導体層１４ａのエッチングは、公知の一般的な技術により行なうことができる。

（３）次に、図５に示すように、島状半導体層１４の表面を覆うように、ＳＯＩ基板１０Ａの全面に第１絶縁層３０ａを形成する。第１絶縁層３０ａの材質としては、後の工程で形成されるゲート絶縁層２０（図１参照）と比して比誘電率の小さい材質が用いられる。たとえば、窒化シリコン膜や酸化シリコン膜などを用いることができる。また、その膜厚は、ゲート絶縁層２０とほぼ同一かもしくはゲート絶縁層２０より大きい膜厚であることが好ましい。

（４）次に、図６に示すように、第１絶縁層３０ａをパターニングすることにより、島状半導体層１４の上面を露出させる。つまり、後の工程でゲート絶縁層２０が形成される領域の第１絶縁層３０ａを除去する。これにより、島状半導体層１４の側面には側壁絶縁層３０が形成される。第１絶縁層３０ａのパターニングは、公知のリソグラフィおよびエッチング技術により行なうことができる。

（５）次に、図７に示すように、島状半導体層１４の上面にゲート絶縁層２０を形成する。ゲート絶縁層２０の材質としては、前述の側壁絶縁層３０と比して、比誘電率が大きい材質を用いる。たとえば、酸化ハフニウム（ＨｆＯ_２）層、酸化アルミニウム層（Ａｌ_２Ｏ_３）、酸化ジルコニウム層（ＺｒＯ_２）、酸化タンタル層（Ｔａ_２Ｏ_５）、チタン酸ジルコン酸鉛層（ＰＺＴ）、チタン酸ジルコン酸ランタン鉛層（ＰＬＺＴ）、チタン酸ストロンチウム層（ＳＴＯ）、チタン酸バリウム層（ＢＴＯ）などを挙げることができる。ゲート絶縁層２０は、基板の全面に絶縁層（図示せず）を形成し、島状半導体層１４の上面に絶縁層が残存するように、公知のリソグラフィおよびエッチング技術によりパターニングすることにより形成することができる。ゲート絶縁層２０となる絶縁層の形成は、ＡＬＣＶＤ（ＡｔｏｍｉｃＬａｙｅｒＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法やＭＯＣＶＤ（ＭｅｔａｌＯｒｇａｎｉｃＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法により行うことができる。

（６）次に、図８に示すように、ゲート絶縁層２０および側壁絶縁層３０の上に、ゲート電極２２となる導電層（図示せず）を形成し、この導電層をパターニングすることでゲート電極２２が形成される。

（７）ついで、図１に示されるように、ゲート電極２２をマスクとして、所定の導電型の不純物を島状半導体層１４に導入することで、ソース／ドレイン領域２４が形成される。このようにして、ＭＩＳトランジスタが形成される。ついで、ＭＩＳトランジスタが形成されたＳＯＩ基板１０Ａの上方に層間絶縁層４０を形成する。層間絶縁層４０に、ソース／ドレイン領域２４と上層の配線層を電気的に接続するためのコンタクト層を形成する。コンタクト層の形成では、まず、層間絶縁層４０にコンタクトホール４２を形成し、コンタクトホール４２に導電層を埋め込むことでコンタクト層５２が形成される。ついで、コンタクト層５２の上に配線層５０を形成する。以上の工程により、本実施の形態にかかる半導体装置を製造することができる。

本実施の形態の半導体装置の製造方法によれば、側壁絶縁層３０は、島状半導体層１４の全面にゲート絶縁層２０と比して比誘電率が小さい材質からなる第１絶縁層３０ａを形成した後、パターニングすることで形成される。これにより、ゲート絶縁層２０と比誘電率が異なる材質からなる側壁絶縁層３０が形成される。そのため、島状半導体層１４の上面と側面とで、絶縁層の容量が異なる半導体装置を製造することができる。

２．第２の実施の形態
２．１．半導体装置
次に、第２の実施の形態にかかる半導体装置について、図１および図９を参照しながら説明する。図１は、上述したように、第２の実施の形態にかかる半導体装置を模式的に示す平面図であり、図９（Ａ）は、図１のＸ−Ｘ線に沿った断面図であり、図９（Ｂ）は、図１のＹ−Ｙ線に沿った断面図である。なお、以下の説明では、第１の実施の形態の半導体装置と共通する構造については、その詳細な説明は省略する。第２の実施の形態にかかる半導体装置は、側壁絶縁層３０の形状が異なる場合の例である。

第２の実施の形態にかかる半導体装置では、図１に示すように、島状半導体層１４に、ゲート電極２２を挟んで向合うようにソース／ドレイン領域２４が形成されている。ゲート電極２２は、島状半導体層１４の上面に設けられたゲート絶縁層２０と、側面に設けられた側壁絶縁層３０の上に設けられている。ついで、本実施の形態の断面構造について、図９（Ａ），（Ｂ）の断面図を参照しながら説明する。図９（Ａ），（Ｂ）に示すように、本実施の形態の半導体装置は、支持基板１０の上に絶縁層１２が設けられ、この絶縁層１２の上に、島状半導体層１４が設けられている。島状半導体層１４の上面には、ゲート絶縁層２０が設けられ、側面には、側壁絶縁層３０が設けられている。側壁絶縁層３０は、サイドウォール形状の絶縁層３２と絶縁層３４とが積層されて構成されている。ゲート絶縁層２０および側壁絶縁層３０の上には、ゲート電極２２が形成されている。島状半導体層１４には、ゲート電極２２を挟んで対称となる位置にソース／ドレイン領域２４が形成されている。また、図９（Ａ）に示されるように、Ｘ−Ｘ線に沿った箇所では、ゲート電極２２が、島状半導体層１４と交差するように設けられている。

また、本実施の形態の半導体装置によれば、側壁絶縁層３０は、サイドウォール形状を有している。そのため、島状半導体層１４の上端部の角部を丸みを帯びた形状の絶縁層で覆うことができる。その結果、比誘電率がゲート絶縁層と異なる材質で形成することに加えて、島状半導体層１４の上端部で角形状が存在することのないように側壁絶縁層の形状を制御することで、より確実に島状半導体層１４の上端部の電界集中を防止することができる。その結果、トランジスタのしきい値のシフトによるしきい値のばらつきを防止することができ、信頼性の高い半導体装置を製造することができる。

２．２．半導体装置の製造方法
次に、図１０〜１２を参照しつつ、第２の実施の形態にかかる半導体装置の製造方法について説明する。なお、第１の実施の形態の製造方法と同様に行なうことができる工程については、その詳細な説明を省略する。

（１）まず、図４に示すように、支持基板１０の上に、絶縁層１２および島状半導体層１４を形成する。島状半導体層１４の形成は、第１の実施の形態の（１），（２）と同様にして行なうことができる。

（２）次に、図１０に示すように、島状半導体層１４を覆うようにＳＯＩ基板１０Ａの全面に、第１絶縁層３２ａを形成する。第１絶縁層３２ａの材質としては、後の工程で形成されるゲート絶縁層と比して比誘電率の小さい材質が用いられる。

（３）次に、図１１に示すように、第１絶縁層３２ａに異方性エッチングを施すことにより、島状半導体層１４の側面にサイドウォール形状の絶縁層３２を形成する。

（４）次に、図１２に示すように、島状半導体層１４の上面にゲート絶縁層２０を形成する。ゲート絶縁層２０の形成と同一の工程で、島状半導体層１４の側面にあるサイドウォール状の絶縁層３２を覆う絶縁層３４が形成される。このようにして、サイドウォール状の絶縁層３２と絶縁層３４とが積層された側壁絶縁層３０が形成される。

（５）次に、ゲート絶縁層２０および側壁絶縁層３０の上に、ゲート電極となる導電層（図示せず）を形成し、この導電層をパターニングすることでゲート電極２２が形成される（図９参照）。ついで、図１に示されるように、ゲート電極２２をマスクとして、所定の導電型の不純物を島状半導体層１４に導入することで、ソース／ドレイン領域２４が形成される。

本実施の形態の半導体装置の製造方法によれば、基板の全面に絶縁層３２ａを形成し、この絶縁層３２ａに異方性エッチングを施すことにより、側壁絶縁層３０の一部となるサイドウォール形状の絶縁層３２を形成することができる。これにより、島状半導体層１４の側面にゲート絶縁層２０と比して比誘電率が小さい側壁絶縁層３０を形成することができ、島状半導体層１４の側面での寄生トランジスタの発生が抑制された半導体装置を製造することができる。また、島状半導体層１４の上角部がサイドウォール形状の絶縁層３２によって覆われていることにより、島状半導体層１４の上角部を実質的に排除することができる。そのため、島状半導体層１４の上角部での電界の集中が低減された半導体装置を製造することができる。

なお、本実施の形態の半導体装置では、エクステンション領域およびゲート電極２２の側面にサイドウォール絶縁層が設けられていない場合を例として説明したが、これに限定されず、エクステンション領域およびサイドウォール絶縁層が設けられていてもよい。また、第１の実施の形態の半導体装置では、側壁絶縁層３０を形成した後にゲート絶縁層２０を形成する場合について説明したが、これに限定されることなく、ゲート絶縁層２０を先に形成してもよい。また、第１の実施の形態では、側壁絶縁層３０は、１種の層で形成されているが、これに限定されることなく、２種以上の層が積層されていてもよい。この場合は、ゲート絶縁層２０のための絶縁層を基板の全面に形成した後にパターニング工程を省略することで、島状半導体層１４の側面に、側壁絶縁層３０と、ゲート絶縁層２０のための絶縁層が積層された態様の半導体装置を製造することができる。この態様によれば、比誘電率および膜厚の制御を行なうことで、より確実に島状半導体層１４の容量を小さくすることができ、島状半導体層１４の側面において、寄生トランジスタの発生が抑制された半導体装置を提供することができる。

本実施の形態にかかる半導体装置を模式的に示す平面図。（Ａ）は、図１のＸ−Ｘ線に沿った断面図、（Ｂ）は、図１のＹ−Ｙ線に沿った断面図。第１の実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。第１の実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。第１の実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。第１の実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。第１の実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。第１の実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。（Ａ）は、図１のＸ−Ｘ線に沿った断面図、（Ｂ）は、図１のＹ−Ｙ線に沿った断面図。第２の実施の形態の半導体装置の製造工程を模式的に示す断面図。第２の実施の形態の半導体装置の製造工程を模式的に示す断面図。第２の実施の形態の半導体装置の製造工程を模式的に示す断面図。

符号の説明

１０支持基板、１０ＡＳＯＩ基板、１２絶縁層、１４島状半導体層２０ゲート絶縁層、２２ゲート電極、２４ソース／ドレイン領域、３０側壁絶縁層、３２サイドウォール状の絶縁層、３４絶縁層、４０層間絶縁層、４２コンタクトホール、５０配線層、５２コンタクト層

Claims

絶縁層と、
前記絶縁層の上方に設けられた島状半導体層と、
前記島状半導体層の上面に設けられたゲート絶縁層と、
前記島状半導体層の側面に設けられた側壁絶縁層と、
前記島状半導体層に形成されたソース領域またはドレイン領域と、
前記ゲート絶縁層および前記側壁絶縁層の上方に設けられたゲート電極と、を含み、
前記ゲート絶縁層は、前記側壁絶縁層と比して比誘電率が大きい層である、半導体装置。
請求項１において、
前記ゲート絶縁層は、前記側壁絶縁層とほぼ同一の膜厚を有する、半導体装置。
請求項１において、
前記ゲート絶縁層は、前記側壁絶縁層と比して小さい膜厚を有する、半導体装置。
請求項１〜３のいずれかにおいて、
前記側壁絶縁層は、前記島状半導体層の上部方向に向かって幅が小さくなり、かつ、該島状半導体層の上端部においては丸みを帯びた形状を有する、半導体装置。
請求項１〜４のいずれかにおいて、
前記側壁絶縁層は、少なくとも２層の絶縁層が積層されてなる、半導体装置。
請求項１〜５のいずれかにおいて、
前記半導体層は、ＳＯＩ層である、半導体装置。
請求項１〜５のいずれかにおいて、
前記絶縁層は、ガラス基板である、半導体装置。
請求項１〜７のいずれかにおいて、
前記半導体層は、単結晶シリコン層、アモルファスシリコン層、多結晶シリコン層およびシリコンゲルマニウム層のいずれかである、半導体装置。
絶縁層の上方に半導体層が設けられた基板を準備する工程と、
前記半導体層の所定の領域を除去することにより、島状半導体層を形成する工程と、
前記島状半導体層の側方に側壁絶縁層を形成する工程と、
前記島状半導体層の上方に前記側壁絶縁層と比して比誘電率が大きいゲート絶縁層を形成する工程と、
前記島状半導体層に、ソース領域またはドレイン領域を形成する工程と、
前記ゲート絶縁層および前記側壁絶縁層の上方にゲート電極を形成する工程と、を含む、半導体装置の製造方法。
請求項９において、
前記側壁絶縁層は、前記島状半導体層の全面に絶縁層を形成し、前記ゲート絶縁層が形成される領域の該絶縁層を除去することにより形成される、半導体装置の製造方法。
請求項９において、
前記側壁絶縁層の形成は、前記島状半導体層の全面に絶縁層を形成し、該絶縁層に異方性エッチングを施すことにより行われる、半導体装置の製造方法。
請求項９〜１１において、
前記側壁絶縁層は、少なくとも２種の絶縁層を積層して形成され、そのうち一の絶縁層は、前記ゲート絶縁層の形成と同一の工程で形成される、半導体装置の製造方法。