JP2005257754A - 表示装置 - Google Patents

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Abstract

【課題】簡略化された構成で輝度むらのない高品質な画像表示が可能な表示装置を提供することを目的とする。
【解決手段】映像信号に基づき表示ライン上における画素セル各々の発光状態に対応した負荷量を各表示ライン毎に測定し、各表示ラインに対応した映像信号の区間に対して、その表示ラインに対応した上記負荷量に応じた輝度レベルの補正を行う。
【選択図】 図３

Description

本発明は、表示パネルを搭載した表示装置に関する。
現在、大型で薄型のカラー表示パネルとしてプラズマディスプレイパネル（以下、ＰＤＰと称する）を搭載したプラズマディスプレイ装置が製品化されている。
ＰＤＰには、表示面を担う前面ガラス基板と、背面基板とが、放電ガスの封入された放電空間を介して対向配置されている。前面ガラス基板の内面（背面基板と対向する面）には表示面における行方向に伸長する帯状の行電極が複数個形成されている。一方、背面基板には表示面における列方向に伸長する帯状の列電極が複数個形成されている。この際、互いに隣接する一対の行電極（以下、行電極対と称する）が１表示ラインを担う。各行電極対と列電極との交叉部に画素を担う放電セルが形成される構造となっている。
プラズマディスプレイ装置では、先ず、各画素毎の画素データに応じて、放電セル各々内に選択的に壁電荷を形成させる。そして、ＰＤＰの行電極に維持パルスを繰り返し印加することにより、壁電荷の形成された放電セルに対して繰り返し維持放電を生起させてその放電に伴う発光状態を維持させるのである。
ここで、上記維持放電に伴い、各行電極上には維持放電電流が流れる。又、ＰＤＰが大画面化するほど行電極も長くなり、その抵抗値も大となるので、上記維持放電電流が行電極に流れた際に比較的大なる電圧降下が生じる。この際、維持放電電流の電流量及び電圧降下は、その行電極上において維持放電の生起された放電セルの総数により各行電極毎に異なってくる。すなわち、維持放電の生起された放電セルの数が多い表示ラインは、その数が少ない表示ラインに比して電圧降下が大となるので、維持放電に伴う発光輝度が低下する。よって、１画面内において輝度ムラが生じるという問題があった。
そこで、かかる問題を解決すべく、表示データに基づき、各表示ライン毎にその表示ラインに印加すべき維持パルスの数を変更するようにした画像表示装置が提案された（例えば、特許文献１参照）。
しかしながら、各表示ライン毎に維持パルスの数を変更するには複雑な制御が必要となり、又、その調整及び検証作業も困難になるという問題が生じる。
特開平０９−３８９４５号公報
本発明は、かかる問題を解決すべく為されたものであり、簡略化された構成で輝度むらのない高品質な画像表示が可能な表示装置を提供することを目的とするものである。
請求項１記載による表示装置は、複数の表示ライン各々上に画素に対応した複数の画素セルが形成されている表示パネルと、映像信号に応じて前記表示ライン各々に駆動パルスを印加することにより前記画素セル各々を発光させる発光駆動手段とを備えた表示装置であって、前記映像信号に基づき１表示ライン上における前記画素セル各々の発光状態に対応した負荷量を前記表示ライン毎に測定する負荷量測定手段と、前記表示ライン各々に対応した前記映像信号の区間に対して、その表示ラインに対応した前記負荷量に応じた輝度レベルの補正を施す補正手段と、を有する。
又、請求項９記載による表示装置は、複数の表示ライン各々上に画素に対応した複数の画素セルが形成されている表示パネルと、映像信号に応じて前記表示ライン各々に駆動パルスを印加することにより前記画素セル各々を発光させる発光駆動手段とを備えた表示装置であって、前記映像信号に基づき前記画素セル各々の発光状態に対応した負荷量を前記画素セル毎に測定する負荷量測定手段と、前記表示ライン各々に対応した前記映像信号の区間に対して、その画素セルに対応した前記負荷量に応じた輝度レベルの補正を施す補正手段と、を有する。
又、請求項１１記載による表示装置は、複数の表示ライン各々上に画素に対応した複数の画素セルが形成されている表示パネルと、映像信号に応じて前記表示ライン各々に駆動パルスを印加することにより前記画素セル各々を発光させる発光駆動手段とを備えた表示装置であって、前記映像信号に基づき前記画素セル各々の発光状態に対応した負荷量を測定する負荷量測定手段と、前記映像信号中にオンスクリーン画像信号が重畳されている場合又は前記映像信号がコンピュータ映像信号である場合に、前記負荷量に応じて前記映像信号における輝度レベルを補正する補正手段と、を有する。
映像信号に基づき表示ライン上における画素セル各々の発光状態に対応した負荷量を各表示ライン毎に測定し、各表示ラインに対応した映像信号の区間に対して、その表示ラインに対応した上記負荷量に応じた輝度レベルの補正を行う。
図１は、本発明による表示装置としてのプラズマディスプレイ装置の構成を示す図である。
図１に示すように、かかるプラズマディスプレイ装置は、表示部１と、映像信号処理部２とから構成される。表示部１は、プラズマディスプレイパネルとしてのＰＤＰ１０、Ｘ電極ドライバ１１、Ｙ電極ドライバ１２、アドレスドライバ１３、及び発光駆動制御回路１４から構成される。
ＰＤＰ１００には、表示画面における垂直方向に夫々伸張している列電極Ｄ1〜Ｄmが形成されている。更に、ＰＤＰ１０には、表示画面における水平方向に夫々伸張している行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnが、ＸＹ交互に配列して形成されている。この際、互いに隣接するもの同士にて対を為す行電極対（Ｙ1，Ｘ1）、（Ｙ2，Ｘ2）、（Ｙ3，Ｘ3）、・・・、（Ｙn，Ｘn）が夫々、ＰＤＰ１０における第１表示ライン〜第ｎ表示ラインを担う。各表示ラインと列電極Ｄ1〜Ｄm各々との各交叉部には、画素を担う画素セルＰＣが形成されている。すなわち、ＰＤＰ１０には、第１表示ラインに属する画素セルＰＣ1、1〜ＰＣ1、m、第２表示ラインに属する画素セルＰＣ2、1〜ＰＣ2、m、・・・・、第ｎ表示ラインに属する画素セルＰＣn、1〜ＰＣn、mの各々がマトリクス状に配列されているのである。
発光駆動制御回路１４は、例えば図２に示す如きサブフィールド法を採用した発光駆動シーケンスに従ってＰＤＰ１０を発光駆動させるべく、映像信号ＶＳに応じて、Ｘ電極ドライバ１１、Ｙ電極ドライバ１２及びアドレスデータドライバ１３各々を制御する。尚、図２に示す発光駆動シーケンスでは、映像信号の各フィールド（又はフレーム）は、夫々がアドレス行程Ｗc及び発光維持行程Ｉcを含む１５個のサブフィールドＳＦ１〜ＳＦ１５からなる。
サブフィールドＳＦ１〜ＳＦ１５各々のアドレス行程Ｗcでは、Ｙ電極ドライバ１２が、行電極Ｙ1〜行電極Ｙnへと順次、走査パルスＳＰを印加して行く。この間、アドレスデータドライバ１３は、メモリ３１から供給された１表示ライン分の画素駆動データビットＤＢ1〜ＤＢm各々に対応した電圧を有するｍ個の画素データパルスＤＰ1〜ＤＰmを夫々ＰＤＰ１０の列電極Ｄ1〜Ｄmに印加する。かかる動作により、ＰＤＰ１０の画素セルＰＣ1、1〜ＰＣn、m各々が、画素駆動データビットＤＢに応じて、発光維持行程Ｉcで発光することになる発光モード、又は発光維持行程Ｉcにおいて消灯状態となる消灯モードのいずれか一方に設定される。
又、サブフィールドＳＦ１〜ＳＦ１５各々の発光維持行程Ｉcにおいては、Ｘ電極ドライバ１１が、そのサブフィールドＳＦの重み付けに対応した回数だけ繰り返し維持パルスをＰＤＰ１０の行電極Ｘ1〜Ｘn各々に印加する。更に、Ｙ電極ドライバ１２は、サブフィールドＳＦ１〜ＳＦ１５各々の発光維持行程Ｉcにおいて、そのサブフィールドの重み付けに対応した回数だけ繰り返し維持パルスをＰＤＰ１０の行電極Ｙ1〜Ｙn各々に印加する。かかる動作により、ＰＤＰ１０の画素セルＰＣ1、1〜ＰＣn、m各々の内で上記発光モードに設定されている画素セルＰＣのみが、上記維持パルスが印加される度に放電（維持放電）し、その放電に伴う発光状態を維持する。
以上の如き動作により、サブフィールドＳＦ１〜ＳＦ１５各々の発光維持行程Ｉcにて画素セルＰＣが維持放電した合計回数に対応した中間輝度が視覚されることになる。
又、図１において、映像信号処理部２は、入力セレクタ２１、表示制御回路２２、加算器２３、ＯＳＤ(On Screen Display)画像信号生成回路２４、スイッチ２５、操作装置２６、ＡＰＬ検出回路２７、輝度調整回路２８、輝度補正回路２９、画素駆動データ生成回路３０及びメモリ３１から構成される。
入力セレクタ２１は、入力されたテレビジョン映像信号（以下、ＴＶ映像信号と称する）、又はコンピュータ映像信号（以下、ＰＣ映像信号と称する）の内のいずれか一方を、表示制御回路２２から供給された選択信号Ｓに応じて選択し、これを加算器２３に供給する。ＯＳＤ画像信号生成回路２４は、表示制御回路２２にて指定された操作用画像に対応したＯＳＤ画像信号（オンスクリーン画像信号）を生成し、これをスイッチ２５に供給する。スイッチ２５は、表示制御回路２２からＯＳＤ画像表示指令信号ＯＳが供給された場合にオン状態となり、上記ＯＳＤ画像信号を加算器２３に供給する。加算器２３は、入力セレクタ２１から供給された映像信号（ＴＶ映像信号又はＰＣ映像信号）に、上記スイッチ２５から供給されたＯＳＤ画像信号を加算して得られた映像信号ＶＳを発光駆動制御回路１４、ＡＰＬ検出回路２７、及び輝度調整回路２８に供給する。
操作装置２６は、使用者の操作を受付その操作に対応した各種指令信号を発生する。例えば、使用者によってテレビジョン映像を表示させるべき操作が為されると、操作装置２６は、テレビジョン映像表示指令信号を表示制御回路２２に供給する。この際、表示制御回路２２は、ＴＶ映像信号を選択させるべき選択信号Ｓを入力セレクタ２１に供給する。又、使用者によってコンピュータ映像を表示させるべき操作が為されると、操作装置２６は、コンピュータ映像表示指令信号を表示制御回路２２に供給する。この際、表示制御回路２２は、ＰＣ映像信号を選択させるべき選択信号Ｓを入力セレクタ２１に供給する。又、操作装置２６は、使用者によって例えば画面サイズ切替操作キー（図示せぬ）が押圧されたら、画面サイズ切替操作用のＯＳＤ画像信号を生成させるべき指令を表示制御回路２２に供給すると共に、ＯＳＤ画像表示指令信号ＯＳをスイッチ２５に供給する。これにより、加算器２３は、入力セレクタ２１にて選択された映像信号（ＴＶ映像信号又はＰＣ映像信号）に、例えば画面サイズ切替操作用のＯＳＤ画像信号を重畳して得た映像信号ＶＳを出力する。尚、使用者が、ＯＳＤ画像を表示させるべき指令操作を行わなかった場合にはスイッチ２５がオフ状態となるので、この際、加算器２３は、入力セレクタ２１にて選択された映像信号をそのまま映像信号ＶＳとして出力する。ＡＰＬ検出回路２７は、かかる映像信号ＶＳにおける平均輝度レベルを１フィールド(フレーム)毎に求め、これを平均輝度レベルＡＰＬとして輝度調整回路２８に供給する。輝度調整回路２８は、平均輝度レベルＡＰＬが大なるほど大なる低下率にて、映像信号ＶＳの輝度レベルを低下させるべき調整をかかる映像信号ＶＳに対して施して得られた輝度調整映像信号ＶＳCを輝度補正回路２９に供給する。
輝度補正回路２９は、１表示ライン上において発光状態となる画素セルの総数に応じた負荷量が各表示ライン毎に異なることに起因する輝度ムラを補正すべく、輝度調整映像信号ＶＳCに対して輝度レベルの補正処理（後述する）を施し、得られた輝度補正映像信号ＶＣを画素駆動データ生成回路３０に供給する。
画素駆動データ生成回路３０は、輝度補正映像信号ＶＣに基づき、図２に示すサブフィールドＳＦ１〜ＳＦ１５各々のアドレス行程Ｗcにおいて各画素セルＰＣ1、1〜ＰＣn、mを発光モード又は消灯モードのいずれの状態に設定するのかを指定する画素駆動データＧＤ1、1〜ＧＤn、mを生成してメモリ３１に供給する。尚、画素駆動データＧＤ1、1〜ＧＤn、mの各々は、サブフィールドＳＦ１〜ＳＦ１５各々に対応した１５ビットからなる。例えば、画素セルＰＣ1、1に対応した画素駆動データＧＤ1、1の第１ビットが論理レベル１である場合には、サブフィールドＳＦ１のアドレス行程Ｗcにおいて画素セルＰＣ1、1が発光モードに設定されることになる。一方、画素駆動データＧＤ1、1の第１ビットが論理レベル０である場合には、サブフィールドＳＦ１のアドレス行程Ｗcにおいて画素セルＰＣ1、1が消灯モードに設定されることになる。又、画素駆動データＧＤ1、1の第１５ビットが論理レベル１である場合にはサブフィールドＳＦ１５のアドレス行程Ｗcにて画素セルＰＣ1、1が発光モードに設定される一方、その第１５ビットが論理レベル０である場合にはＳＦ１５のアドレス行程Ｗcにて画素セルＰＣ1、1が消灯モードに設定されることになる。
メモリ３１は、画素駆動データ生成回路３０から供給された画素駆動データＧＤ1、1〜ＧＤn、mを記憶し、これらを夫々同一ビット桁同士にて分離して読み出す。すなわち、メモリ３１は、記憶された各画素セルＰＣ毎の画素駆動データＧＤを、
ＤＢ１：画素駆動データＧＤの第１ビット
ＤＢ２：画素駆動データＧＤの第２ビット
ＤＢ３：画素駆動データＧＤの第３ビット
ＤＢ４：画素駆動データＧＤの第４ビット
ＤＢ５：画素駆動データＧＤの第５ビット
ＤＢ６：画素駆動データＧＤの第６ビット
ＤＢ７：画素駆動データＧＤの第７ビット
ＤＢ８：画素駆動データＧＤの第８ビット
ＤＢ９：画素駆動データＧＤの第９ビット
ＤＢ１０：画素駆動データＧＤの第１０ビット
ＤＢ１１：画素駆動データＧＤの第１１ビット
ＤＢ１２：画素駆動データＧＤの第１２ビット
ＤＢ１３：画素駆動データＧＤの第１３ビット
ＤＢ１４：画素駆動データＧＤの第１４ビット
ＤＢ１５：画素駆動データＧＤの第１５ビット
なる画素駆動データビットＤＢ１〜ＤＢ１５として読み出す。
この際、メモリ３１は、
画素駆動データビットＤＢ１をサブフィールドＳＦ１、
画素駆動データビットＤＢ２をサブフィールドＳＦ２、
画素駆動データビットＤＢ３をサブフィールドＳＦ３、
画素駆動データビットＤＢ４をサブフィールドＳＦ４、
画素駆動データビットＤＢ５をサブフィールドＳＦ５、
画素駆動データビットＤＢ６をサブフィールドＳＦ６、
画素駆動データビットＤＢ７をサブフィールドＳＦ７、
画素駆動データビットＤＢ８をサブフィールドＳＦ８、
画素駆動データビットＤＢ９をサブフィールドＳＦ９、
画素駆動データビットＤＢ１０をサブフィールドＳＦ１０、
画素駆動データビットＤＢ１１をサブフィールドＳＦ１１、
画素駆動データビットＤＢ１２をサブフィールドＳＦ１２、
画素駆動データビットＤＢ１３をサブフィールドＳＦ１３、
画素駆動データビットＤＢ１４をサブフィールドＳＦ１４、
画素駆動データビットＤＢ１５をサブフィールドＳＦ１５、
各々のアドレス行程Ｗcの実行時において読み出して、アドレスデータドライバ１３に供給する。
次に、図１に示される輝度補正回路２９による輝度補正処理動作について説明する。
図３は、輝度補正回路２９の内部構成を示す図である。
図３において、画素駆動データ生成回路２９１は、先ず、上記輝度調整映像信号ＶＳCを１表示ライン分毎に、その表示ライン内のｍ個の画素に夫々対応した画素データＰＤ1〜ＰＤmに変換する。次に、画素駆動データ生成回路２９１は、かかる画素データＰＤ1〜ＰＤmに基づき、サブフィールドＳＦ１〜ＳＦ１５各々のアドレス行程Ｗcで画素セルＰＣの設定状態（発光又は消灯モード）を指定する為の夫々１５ビットからなる画素駆動データＧＤＤ1〜ＧＤＤmを生成する。例えば、第１表示ラインに対応した画素駆動データＧＤＤ1の第１ビットが論理レベル１である場合には、サブフィールドＳＦ１のアドレス行程Ｗcにおいて画素セルＰＣ1、1が発光モードに設定されることになる。一方、画素駆動データＧＤ1の第１ビットが論理レベル０である場合には、サブフィールドＳＦ１のアドレス行程Ｗcにおいて画素セルＰＣ1、1は消灯モードに設定されることになる。又、第１表示ラインに対応した画素駆動データＧＤＤ2の第３ビットが論理レベル１である場合には、サブフィールドＳＦ３のアドレス行程Ｗcにおいて画素セルＰＣ1、2が発光モードに設定されることになる。
発光セル数測定回路２９２は、１表示ライン分の画素駆動データＧＤＤ1〜ＧＤＤmに基づき、各サブフィールドＳＦ１〜ＳＦ１５毎に、発光モードに設定されることになる画素セルＰＣの数を発光セル数ＬＮとして求める。そして、発光セル数測定回路２９２は、サブフィールドＳＦ１〜ＳＦ１５各々毎の発光セル数ＬＮ１〜ＬＮ１５をＳＦ補正係数算出回路２９３に供給する。
ＳＦ補正係数算出回路２９３は、
ＳＧ＝１−α・[(ｍ−ＬＮ)／ｍ]2
α：所定係数
ｍ：１表示ラインに属する画素セルＰＣの総数
ＬＮ：１表示ライン内での発光セル数
なる数式にて、サブフィールドＳＦ１〜ＳＦ１５各々に対応したＳＦ補正係数ＳＧ１〜ＳＧ１５を求めて、画素補正係数算出回路２９４に供給する。
画素補正係数算出回路２９４は、上記ＳＦ補正係数ＳＧ１〜ＳＧ１５、サブフィールドＳＦ１〜ＳＦ１５各々の発光維持行程Ｉcでの発光回数Ｋ１〜Ｋ１５、及び画素駆動データＧＤＤ1〜ＧＤＤm各々の第１ビットＢ１〜第１５ビットＢ１５に基づき、１表示ライン分のｍ個の画素各々に対応した、
（数式１）
ＧQ＝[(SG1・K1・B1Q)+(SG2・K2・B2Q)+(SG3・K3・B3Q)+、・・・、+(SG15・K15・B15Q)］
／［(K1・B1Q)+(K2・B2Q)+(K3・B3Q)+、・・・、+(K15・B15Q)］
Ｑ：1,2,3,・・・,ｍ
なる画素補正係数Ｇ1〜Ｇmを算出し、これらをＧ1、Ｇ2、Ｇ3、・・・、Ｇmなる順に乗算器２９５に供給して行く。
１表示ライン遅延メモリ２９６は、輝度調整回路２８から供給された輝度調整映像信号ＶＳCを１表示ライン分だけ遅延させてから、順次、乗算器２９５に送出する。乗算器２９５は、１表示ライン遅延メモリ２９６から順次供給される輝度調整映像信号ＶＳCによって示される輝度レベルに、画素補正係数Ｇ1、Ｇ2、Ｇ3、・・・、Ｇmを順次乗算し、その乗算結果を輝度補正映像信号ＶＣとして出力する。すなわち、乗算器２９５は、輝度調整映像信号ＶＳCにおける各画素に対応した区間に対し、その画素に対応した画素補正係数Ｇ1、Ｇ2、Ｇ3、・・・、Ｇmを順次乗算することにより輝度レベルの補正を行うのである。
以上の如く、輝度補正回路２９においては、先ず、サブフィールドＳＦ１〜ＳＦ１５各々毎に、各表示ライン内で発光モードに設定される画素セルＰＣの数に対応したＳＦ補正係数ＳＧ１〜ＳＧ１５を求める。次に、上記数式１の分子項にて示されるように、ＳＦ補正係数ＳＧ１〜ＳＧ１５各々に対して、各サブフィールドの発光回数Ｋ１〜Ｋ１５による重みを付加して重み付け加算を実施する。この際、各画素毎にその画素に対応した画素駆動データＧＤＤ（Ｂ１〜Ｂ１５）に基づき、重み付け加算の対象とするＳＦ補正係数ＳＧを決定する。すなわち、画素駆動データＧＤＤのビットが、画素セルＰＣを発光モードに設定することになる論理レベル１である場合に限り、そのビット桁に対応したサブフィールドＳＦのＳＦ補正係数ＳＧが重み付け加算の対象となるのである。つまり、消灯モードに設定することになる論理レベル０のビット桁に対応したサブフィールドＳＦのＳＦ補正係数ＳＧは、上記の如き重み付け加算の対象外となる。そして、輝度補正回路２９は、上記数式１にて示されるように、この重み付け加算結果を、上記画素駆動データＧＤＤに基づく１フィールド内での総発光回数で除算することにより、各画素毎の画素補正係数Ｇを求めるのである。
例えば、画素駆動データＧＤＤの第１ビットＢ１〜第３ビットＢ３が論理レベル１、第４ビットＢ４〜第１５ビットＢ１５が論理レベル０である場合には、ＳＦ１〜ＳＦ３各々に対応したＳＦ補正係数ＳＧ１〜ＳＧ３のみが上記の如き重み付け加算の対象となる。更に、この際、１フィールド内においてＳＦ１〜ＳＦ３各々の発光維持行程Ｉcのみで画素セルＰＣの発光が為されるので、その総発光回数はＫ１＋Ｋ２＋Ｋ３となる。よって、この際、得られる画素補正係数Ｇは、
Ｇ＝[(SG1・K1)+(SG2・K2)+(SG3・K3)］／［K1+K2+K3］
となる。
そして、輝度補正回路２９は、各画素毎の画素補正係数Ｇを輝度調整映像信号ＶＳCに乗算することにより、輝度補正の施された輝度補正映像信号ＶＣを生成するのである。
ここで、各表示ライン内のｍ個の画素セルＰＣが全てサブフィールドＳＦ１〜ＳＦ１５に亘り発光モードに設定される場合には、上記発光セル数ＬＮ１〜ＬＮ１５がいずれもｍ個となる。よって、上記ＳＦ補正係数ＳＧ１〜ＳＧ１５が全て１となり、画素補正係数Ｇが１となる。すなわち、各表示ライン内のｍ個の画素セルＰＣの全てがサブフィールドＳＦ１〜ＳＦ１５に亘り発光モードに設定される、いわゆる負荷量が最大となる場合には、輝度調整映像信号ＶＳCがそのまま輝度補正映像信号ＶＣとして出力される。一方、各表示ライン内に消灯モードに設定される画素セルＰＣが存在する場合には、その数の分だけＳＦ補正係数ＳＧが小となり、画素補正係数Ｇが小（１以下）となる。
すなわち、輝度補正回路２９においては、発光状態（又は消灯状態）となる画素セルＰＣの数を各表示ライン毎に測定することにより表示ライン毎の負荷量を求め、この負荷量に応じて、その表示ラインに属する画素セル各々に対応した輝度調整映像信号ＶＳCの輝度レベルを補正するのである。この際、各表示ライン上において発光状態となる画素セルＰＣの数が少なくなるほど、その表示ラインでの電流消費量が減って電圧降下も小さくなるので、発光状態となる画素セルＰＣの数（各表示ライン上での）が少ないほど、輝度調整映像信号ＶＳCの輝度レベルを低下させるべき補正を行うのである。かかる補正動作により、発光状態となる画素セル数が多い為に電圧降下が大となる表示ラインと、発光状態となる画素セル数が少ないが故に電圧降下が小となる表示ラインとの間における画素セル同士の輝度差が低減されるのである。
よって、図３に示す輝度補正回路２９によれば、ＰＤＰ１０に印加すべき維持パルスの数を各表示ライン毎に変更するような複雑な制御を行うことなく、表示ライン間での輝度差を低減させることが可能になる。
尚、上記実施例においては、輝度補正回路２９は、１表示ライン上の画素セルＰＣが全て発光状態にある場合を基準（画素補正係数Ｇ＝１）にして輝度補正を行っているが、１表示ライン上の画素セルＰＣが全て消灯状態にある場合を基準にして輝度補正を行うようにしても良い。
すなわち、この際、輝度補正回路２９のＳＦ補正係数算出回路２９３は、
ＳＧ＝１＋α・[ＬＮ／ｍ]2
α：所定係数
ｍ：１表示ライン上の画素セルＰＣの総数
ＬＮ：１表示ライン内での発光セル数
なる数式にて、ｌサブフィールドＳＦ１〜ＳＦ１５各々に対応したＳＦ補正係数ＳＧ１〜ＳＧ１５を求める。これにより、各表示ライン内のｍ個の画素セルＰＣが全てサブフィールドＳＦ１〜ＳＦ１５に亘り消灯モードに設定される場合には、上記発光セル数ＬＮ１〜ＬＮ１５がいずれも０個となる。よって、上記ＳＦ補正係数ＳＧ１〜ＳＧ１５が全て１となり、画素補正係数Ｇが１となる。すなわち、各表示ライン内のｍ個の画素セルＰＣの全てがサブフィールドＳＦ１〜ＳＦ１５に亘り消灯状態となる、いわゆる負荷量が最小となる場合には、輝度調整映像信号ＶＳCがそのまま輝度補正映像信号ＶＣとして出力される。一方、各表示ライン内に発光モードに設定される画素セルＰＣが存在する場合には、その数の分だけＳＦ補正係数ＳＧが大となり、画素補正係数Ｇが大（１以上）となる。つまり、輝度補正回路２９は、各表示ライン内において発光状態となる画素セルＰＣの数が多いほど、輝度調整映像信号ＶＳCのレベルを増加させるべき補正を行うのである。
よって、かかる補正動作によっても、発光状態となる画素セルＰＣの数が多い為に電圧降下が大となる表示ラインと、発光状態となる画素セルＰＣの数が少ないが故に電圧降下が小となる表示ラインとの間における画素セル同士の輝度差を低減させることが可能になる。
ここで、１画面内の平均輝度レベルが低い、いわゆる暗い画像を表示している場合には、明るい画像を表示している場合に比して表示ライン間での輝度差が目立ちにくい。
そこで、輝度補正回路２９においては、１画面内の平均輝度レベル、つまりＡＰＬ検出回路２７にて検出された平均輝度レベルＡＰＬが所定レベルよりも低い場合には、高い場合に比して輝度調整映像信号ＶＳCに対する補正量を低下するようにしても良い。この際、画素補正係数算出回路２９４は、平均輝度レベルＡＰＬが所定値以下の場合には、上記数式１によって求めた画素補正係数Ｇに代わり、この画素補正係数Ｇに例えば下記の如き演算を施すことにより輝度調整映像信号ＶＳCに対する補正量を低下させた画素補正係数ＧＧを、乗算器２９５に供給する。
ＧＧ＝Ｐ・Ｇ＋Ｑ
１＝Ｐ＋Ｑ
Ｐ、Ｑは正の小数
又、画素補正係数算出回路２９４は、平均輝度レベルＡＰＬが所定値以下の場合には、上記数式１によって求めた画素補正係数Ｇに代わり、補正量０となる「１」を乗算器２９５に固定供給するようにしても良い。
同様に、入力映像信号がＴＶ映像信号の如き動画像を表す動画像信号である場合には、入力映像信号中にＯＳＤ画像が重畳表示される場合、又は入力映像信号がＰＣ映像信号である場合に比して表示ライン間での輝度差が目立ちにくい。
そこで、画素補正係数算出回路２９４は、ＯＳＤ画像表示指令信号ＯＳが供給されていない場合、又は選択信号ＳがＴＶ映像信号の選択を示す場合には、上記数式１にて求めた画素補正係数Ｇに代わり、この画素補正係数Ｇよりも輝度調整映像信号ＶＳCに対する補正量が小なる上記画素補正係数ＧＧを、乗算器２９５に供給する。又、画素補正係数算出回路２９４は、ＯＳＤ画像表示指令信号ＯＳが供給されていない場合、又は選択信号ＳがＴＶ映像信号の選択を示す場合には、上記数式１によって求めた画素補正係数Ｇに代わり、補正量０となる「１」を乗算器２９５に固定供給するようにしても良い。
以上の如く、図３に示される輝度補正回路２９においては、表示ライン上における画素セル各々の発光状態に基づいて各表示ライン毎に負荷量を測定し、映像信号における各表示ラインに対応した区間に対し、その表示ラインに対応した負荷量に応じた輝度レベルの補正を行うようにしている。
ところで、各表示ライン内においても、発光状態となる画素セルＰＣの位置関係によって、その発光輝度に輝度差が生じる場合がある。例えば、表示ラインの中央部に対して左端又は右端に位置する画素セルＰＣほどその発光輝度が低くなる。
図４は、かかる点に鑑みて為された輝度補正回路２９の他の内部構成を示す図である。
尚、図４に示す輝度補正回路２９においては、図３に示す発光セル数測定回路２９２及びＳＦ補正係数算出回路２９３に代わり、発光セル間距離測定回路２９８及びＳＦ補正係数生成回路２９９を採用したものであり、他の構成は図３に示すものと同一である。
図４において、発光セル間距離測定回路２９８は、各表示ライン毎の画素駆動データＧＤＤ1〜ＧＤＤmに基づき、各画素セル毎に、その画素セルの最近傍位置（１表示ライン内での）に存在する発光モード状態の画素セルまでの距離をサブフィールドＳＦ１〜ＳＦ１５各々毎に測定する。例えば、画素駆動データＧＤＤ1〜ＧＤＤmが図５の如き論理レベルを有する場合には、第１列目の画素セルは、画素駆動データＧＤＤ1の第１ビットＢ１が論理レベル１であることから、サブフィールドＳＦ１において発光モードに設定される。この際、第１列目の画素セルに隣接する第２列目及び第３列目の画像セル各々に対応した画素駆動データＧＤＤ1の第２ビットＢ２及び第３ビットＢ３が共に論理レベル０であるが、第４列目の画像セルに対応した画素駆動データＧＤＤ1の第４ビットＢ４が論理レベル１である。つまり、サブフィールドＳＦ１では、第１列目の画素セルの最近傍位置に存在する発光モード状態の画素セルは、第４列目の画素セルとなる。よって、サブフィールドＳＦ１では、第１列目の画素セルに対して、この第１列目の画素セルから第４列目の画素セルまでの距離「３」が発光セル間距離測定回路２９８によって測定されることになる。又、サブフィールドＳＦ１では、第２列目の画素セルに対して、最近傍位置に存在する発光モード状態の画素セルは第１列目の画素セルとなるので、この第２列目の画素セルから第１列目の画素セルまでの距離「１」が発光セル間距離測定回路２９８によって測定されることになる。又、サブフィールドＳＦ２では、第１列目の画素セルに対して、最近傍位置に存在する発光モード状態の画素セルは第５列目の画素セルとなるので、この第１列目の画素セルから第５列目の画素セルまでの距離「４」が発光セル間距離測定回路２９８によって測定されることになる。
発光セル間距離測定回路２９８は、上述した如く、サブフィールドＳＦ１〜ＳＦ１５各々に対応させて各画素セル毎に、同一表示ライン内において最近傍位置に存在する発光画素セルまでの距離を測定し、この距離を示す発光セル間距離データＬＤをＳＦ補正係数生成回路２９９に供給する。
ＳＦ補正係数生成回路２９９は、各画素セル毎に、サブフィールドＳＦ１〜ＳＦ１５各々に対応した上記発光セル間距離データＬＤに応じた値を有するＳＦ補正係数ＳＧ１〜ＳＧ１５を求めて画素補正係数算出回路２９４に供給する。
かかる構成により、図４に示される輝度補正回路２９においては、各表示ライン内において発光状態となる画素セルの位置関係に基づいて、各画素毎にその画素に対応した映像信号を補正するようにしている。
よって、表示ライン間のみならず、表示ライン内においても各画素セル間の輝度差をなくすことが可能となる。
本発明による表示装置としてのプラズマディスプレイ装置の構成を示す図である。 サブフィールド法に基づき図１に示されるＰＤＰ１０を駆動する際の発光駆動シーケンスの一例を示す図である。 図１に示される輝度補正回路２９の内部構成の一例を示す図である。 輝度補正回路２９の他の構成を示す図である。 画素駆動データＧＤＤ1〜ＧＤＤm各々の第１ビットＢ１〜第１５ビットＢ１５の一例を示す図である。
符号の説明
１０ ＰＤＰ
２９ 輝度補正回路
291 画素駆動データ生成回路
292 発光セル数測定回路
293 ＳＦ補正係数算出回路
294 画素補正係数算出回路
295 乗算器
296 １表示ライン遅延メモリ
297 セル位置情報生成回路
298 位置係数生成回路

Claims (15)

  1. 複数の表示ライン各々上に画素に対応した複数の画素セルが形成されている表示パネルと、映像信号に応じて前記表示ライン各々に駆動パルスを印加することにより前記画素セル各々を発光させる発光駆動手段とを備えた表示装置であって、
    前記映像信号に基づき１表示ライン上における前記画素セル各々の発光状態に対応した負荷量を前記表示ライン毎に測定する負荷量測定手段と、
    前記表示ライン各々に対応した前記映像信号の区間に対して、その表示ラインに対応した前記負荷量に応じた輝度レベルの補正を施す補正手段と、
    を有することを特徴とする表示装置。
  2. 前記負荷量測定手段は、前記表示ライン上において発光状態となる前記画素セルの数に基づき前記負荷量を得ることを特徴とする請求項１記載の表示装置。
  3. 前記補正手段は、前記負荷量が最大となる場合の輝度レベルの補正量を０とし、前記負荷量が小なるほど前記映像信号における輝度レベルを大幅に低下させるべき補正を行うことを特徴とする請求項１記載の表示装置。
  4. 前記補正手段は、前記負荷量が最小となる場合の輝度レベルの補正量を０とし、前記負荷量が大なるほど前記映像信号における輝度レベルを大幅に増加させるべき補正を行うことを特徴とする請求項１記載の表示装置。
  5. 前記映像信号の平均輝度レベルを検出する平均輝度検出手段を更に備え、
    前記補正手段は、前記平均輝度レベルに応じて前記輝度レベルの補正量を変更することを特徴とする請求項１記載の表示装置。
  6. 前記平均輝度レベルが所定レベルよりも小である場合には前記輝度レベルの補正量を低下させることを特徴とする請求項５記載の表示装置。
  7. 前記平均輝度レベルが所定レベルよりも小である場合には前記輝度レベルの補正量を０に変更することを特徴とする請求項５記載の表示装置。
  8. 前記発光駆動手段は、前記映像信号における各フィールドを構成する複数のサブフィールド各々において前記画素セルを前記映像信号に応じて発光させる発光駆動制御手段を含み、
    前記負荷量測定手段は、前記サブフィールド毎に前記表示ライン各々に対応した前記負荷量を求め、
    前記補正手段は、前記サブフィールド各々に対応した前記負荷量を重み付け加算して得た加算結果に基づいて前記輝度レベルの補正量を算出することを特徴とする請求項１記載の表示装置。
  9. 複数の表示ライン各々上に画素に対応した複数の画素セルが形成されている表示パネルと、映像信号に応じて前記表示ライン各々に駆動パルスを印加することにより前記画素セル各々を発光させる発光駆動手段とを備えた表示装置であって、
    前記映像信号に基づき前記画素セル各々の発光状態に対応した負荷量を前記画素セル毎に測定する負荷量測定手段と、
    前記表示ライン各々に対応した前記映像信号の区間に対して、その画素セルに対応した前記負荷量に応じた輝度レベルの補正を施す補正手段と、を有することを特徴とする表示装置。
  10. 前記負荷量測定手段は、１表示ライン上において発光する前記画素セルの総数及び前記画素セルの前記表示ライン上の位置に基づいて前記負荷量を得ることを特徴とする請求項９記載の表示装置。
  11. 前記映像信号の平均輝度レベルを検出する平均輝度検出手段を更に備え、
    前記補正手段は、前記平均輝度レベルに応じて前記輝度レベルの補正量を変更することを特徴とする請求項９記載の表示装置。
  12. 複数の表示ライン各々上に画素に対応した複数の画素セルが形成されている表示パネルと、映像信号に応じて前記表示ライン各々に駆動パルスを印加することにより前記画素セル各々を発光させる発光駆動手段とを備えた表示装置であって、
    前記映像信号に基づき前記画素セル各々の発光状態に対応した負荷量を測定する負荷量測定手段と、
    前記映像信号中にオンスクリーン画像信号が重畳されている場合又は前記映像信号がコンピュータ映像信号である場合に、前記負荷量に応じて前記映像信号における輝度レベルを補正する補正手段と、を有することを特徴とする表示装置。
  13. 前記補正手段は、前記映像信号が動画信号である場合には前記映像信号に対する輝度レベルの補正動作を非作動とすることを特徴とする請求項１２記載の表示装置。
  14. 前記補正手段は、前記映像信号が動画信号である場合には前記映像信号に対する輝度レベルの補正量を低下させることを特徴とする請求項１２記載の表示装置。
  15. 前記映像信号の平均輝度レベルを検出する平均輝度検出手段を更に備え、
    前記補正手段は、前記平均輝度レベルに応じて前記輝度レベルの補正量を変更することを特徴とする請求項１２記載の表示装置。
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