JP2005294533A - 半導体装置 - Google Patents

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Abstract

【課題】低オン抵抗化と高耐圧を同時に実現する半導体装置を提供する。
【解決手段】埋め込み酸化膜３と、埋め込み酸化膜上に配置された活性層４と、活性層表面近傍に配置されたベース領域５と、ベース領域内に配置された第１主電極領域７と、活性層の表面から埋め込み酸化膜の内部まで若しくは突き抜けて形成された第２主電極領域８と、ベース領域の表面近傍に配置されたゲート絶縁膜１２と、ゲート絶縁膜上に配置されたゲート電極１１と、第１主電極領域に電気的に接触する第１主電極９と、第２主電極領域に電気的に接触する第２主電極１０と、グラウンド電極１と、グラウンド電極上に電気的に接触しかつ、埋め込み酸化膜との間に介在して配置される支持基板２１、２２とを備え、支持基板側に空乏層を伸ばすことによって、電界集中を緩和し高耐圧及び低オン抵抗化を実現する半導体装置。
【選択図】図１

Description

本発明は半導体装置に係り、特に、埋め込み酸化膜構造を備える半導体装置に関する。
インテリジェントパワーデバイスには出力素子として、例えば、７００Ｖクラスの横型パワーＭＯＳＦＥＴが内蔵されている。横型ＤＭＯＳＦＥＴは、縦型ＤＭＯＳＦＥＴに比較して入力容量、帰還容量ともに小さいため、高速動作には有利なデバイスである。しかし、オン抵抗に関しては、同じドレイン耐圧レベルの縦型ＭＯＳＦＥＴに比較して同等以上でありスイッチとしての損失が増大する。このため、消費電力の更なる低減、或いは出力電流を増大させ大電力のスイッチング電源へ用途を拡大するには、パワーＭＯＳＦＥＴのドレイン耐圧を低減させずにオン抵抗を低減することが必要である。
現在までのところ、このような横型ＭＯＳＦＥＴの構造として、ＳＣ（シングル コンダクション）構造、ＤＣ（ダブル コンダクション）構造、ＴＣ（トリプル コンダクション）構造が提案されている。
オン抵抗を低減する目的で製作されたＤＣ構造を有する７００Ｖクラスの横型ＭＯＳＦＥＴはすでに実現されている。高エネルギーイオン注入装置を用いて、半導体基板中にｐ型埋め込み層を形成すると共に、ｎ型ドリフト領域内部にデュアルパスの導通チャネルを形成して低オン抵抗を実現するものである。
又、ｎ型ドリフト領域内部にトリプルパスの導通チャネルを形成して、ＤＣ構造と比較して更にオン抵抗を低減したＴＣ構造の横型ＭＯＳＦＥＴも同等の耐圧以上で実現されている（例えば、非特許文献１参照）。
竹花 康宏他著「ＴＣ（Triple Conduction）構造による７００Ｖ横型ＭＯＳＦＥＴのドレイン耐圧特性の向上」 電気学会電子デバイス・半導体電力変換合同研究会、ＥＤＤ−０３−４８,ＳＰＣ−０３−１１５,２００３年９月、ｐ．２１−２６
従来のシリコンオンインスレ−タ（ＳＯＩ）構造の横型ＭＯＳＦＥＴは、例えば、図５に示すように、グラウンド電極１と、半導体基板等からなる支持基板２と、埋め込み酸化膜（ＢＯＸ酸化膜）３と、活性層（ｎ-層）４と、ベース領域５と、バックゲート領域６と、ソース領域７と、ドレイン領域８と、ソース電極９と、ドレイン電極１０と、ゲート電極１１と、ゲート絶縁膜１２を備える。
ＳＯＩを用いたＭＯＳにおいて、空乏層距離は活性層厚と埋め込み酸化膜厚に支配されるため、高耐圧を実現するためには厚い活性層４が必要となる。活性層４が厚いと素子分離領域の形成やウェハ自体の製造も困難となる。また、高耐圧かつ低オン抵抗が可能であるスーパージャンクションをＳＯＩウェハで形成する場合、基板電位を接地電位（グラウンド）もしくはフローティングとすると、ドレイン電極部もしくはソース電極部で電界集中を起こしスーパージャンクションによる耐圧維持を活かすことができない。更に、縦型に電流を流すＭＯＳと比較し、ｐｎ接合部を増やすことが困難であるため、オン抵抗（Ｒon）の低減効果が低くなりがちである。
本発明の目的は、低オン抵抗化を図りつつ高耐圧を実現することを可能とする埋め込み酸化膜を備える構造の絶縁ゲート型ＦＥＴによる半導体装置を提供することにある。
上記目的を達成するために、本発明の特徴は、（イ）半導体基板と、（ロ）半導体基板上に配置された埋め込み絶縁膜と、（ハ）埋め込み絶縁膜上に配置された活性層と、（ニ）活性層表面近傍に配置されたベース領域と、（ホ）ベース領域内に配置された第１主電極領域と、（へ）活性層の表面から埋め込み絶縁膜の表面まで若しくは突き抜けて形成された第２主電極領域と、（ト）ベース領域の表面近傍に配置されたゲート絶縁膜と、（チ）ゲート絶縁膜上に配置されたゲート電極と、（リ）第１主電極領域に電気的に接触する第１主電極と、（ヌ）第２主電極領域に電気的に接触する第２主電極と、（ル）半導体基板の埋め込み絶縁膜が配置される面と反対側の面で半導体基板に電気的に接触するグラウンド電極とを備える半導体装置であることを要旨とする。
本発明の半導体装置によれば、低オン抵抗化を図りつつ高耐圧を実現することができる。
次に、図面を参照して、本発明の第１乃至第４の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
また、以下に示す第１乃至第４の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体装置のユニットセル部分を示す模式的素子断面構造は、図１に示すように、埋め込み酸化膜３と、埋め込み酸化膜３上に配置された活性層（ｎ-層）４と、活性層４表面近傍に配置されたベース領域５と、ベース領域５内に配置された第１主電極領域７と、活性層４の表面から埋め込み酸化膜３を突き抜けて形成された第２主電極領域８と、ベース領域５に対してゲート絶縁膜１２を介して配置されたゲート電極１１と、第１主電極領域７に接触する第１主電極９と、第２主電極領域８の内部において第２主電極領域８に接触する第２主電極１０と、グラウンド電極１と、ｐ+支持基板２１およびｐ- 層若しくはｎ-層からなる支持基板２２と、支持基板側ドレイン領域１３とを備える。
図１に示すユニットセルを複数個配列することにより、大電流動作が可能になる。埋め込み酸化膜３を突き抜けて形成された第２主電極領域８の底部に支持基板側第２主電極領域１３を備えることによって、支持基板２２側に確実に空乏層を形成することができると共に、第２主電極１０の支持基板２２と接触する部分における電界集中を緩和することができる。
本発明の実施の形態に係る半導体装置において、「第１主電極領域」とはソース領域を、「第２主電極領域」とはドレイン領域を、「第１主電極」とはソース電極を、「第２主電極」とはドレイン電極を示すものとする。
図１から明らかなように、ドレイン電極１０は埋め込み酸化膜３を突き抜けて、支持基板２２中まで到達している。支持基板２２は、裏面においてｐ+層で形成した支持基板２１を備え、支持基板２１をグラウンド（接地電位）としている。又、図１の基板側から見た構造は、ｐ+層からなる支持基板２１上にｎ-もしくはｐ-層からなる支持基板２２を形成し埋め込み酸化膜３を介して活性層４に接する構成となっている。支持基板２２の導電型、不純物密度および厚さは必要な耐圧で決まる設計的事項である。
活性層４の不純物密度を相対的に上昇させて、活性層４内に存在するキャリア密度を相対的に上昇させることによって、低オン抵抗化を図ることができる。即ち、図１に示す本発明の第１の実施の形態に係る半導体装置の構造上の特徴は、キャリア伝導に関わる領域と耐圧を持たせる領域とを別々の領域として形成した点にある。
キャリア伝導にかかわる活性層４を埋め込み酸化膜３とドレイン領域８に囲まれた狭い領域に限定し、耐圧を持たせる領域は埋め込み酸化膜３を突き抜けて形成したドレイン電極１０とグラウンド電極１との間の支持基板２２に設定している。
本発明の第１の実施の形態に係る半導体装置において、ドレイン側の耐圧は支持基板２２中に伸びる空乏層でほぼ決まる。しかし、ドレイン電圧がドレイン電極１０に印加された場合、ソース電極９近傍のｐｎ接合にも電圧が誘起される。従って、ソース電極９の下側近傍の基板電圧は０Ｖより高くなるため、実際の耐圧はソースとドレインのバランスで決まる。
本発明の第１の実施の形態に係る半導体装置によれば、ドレイン領域８若しくはソース領域７近傍における電界集中を緩和させると共に、高耐圧で低オン抵抗化を同時に実現することができる。
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体装置のユニットセル部分を示す模式的素子断面構造は、図２に示すように、グラウンド電極１と、グラウンド電極１に接触するｐ+支持基板２１と、ｐ+支持基板２１上に配置されたｎ-層若しくはｐ-層からなる支持基板２２と、支持基板２２に接して配置される埋め込み酸化膜３と、埋め込み酸化膜３上に配置され活性層４を構成するｎピラー領域１４及びｐピラー領域１５と、ｐピラー領域１５中に配置されるベース領域５と、ベース領域５中に配置されるバックゲート領域６と、同じくベース領域５中に配置されるソース領域７と、活性層４の表面から埋め込み酸化膜３を突き抜けて形成されたドレイン領域８と、バックゲート領域６とソース領域７とに接触するソース電極９と、ドレイン領域８の内部においてドレイン領域８に接触するドレイン電極１０と、活性層４の表面から埋め込み酸化膜３内部に至るように、活性層４の表面に対して垂直方向に形成されているゲート電極１１と、活性層４の表面から埋め込み酸化膜３に至るように活性層４とゲート電極１１との界面に形成されるゲート絶縁膜１２と、支持基板側ドレイン領域１３と、ソース・ドレイン間において活性層４の表面に配置された絶縁膜１８とを備える。
本発明の第２の実施の形態に係る半導体装置の特徴は、ソース・ドレイン間の活性層４内において、ｐピラー領域１５とｎピラー領域１４からなるスーパージャンクション構造
を備える点にある。活性層４と埋め込み酸化膜３との界面に平行な接合面を有するｐｎ接合からなるスーパージャンクション構造を用いてＭＯＳＦＥＴのソース・ドレイン間を形成している。
本発明の第２の実施の形態に係る半導体装置の場合、スーパージャンクション構造は、図２から明らかなように、ｐピラー領域１５とｎピラー領域１４とからなるｐｎ接合構造を有する。このようなスーパージャンクション構造が活性層４内に均一に広がっており、繰り返し配置される。図２は、本発明の第２の実施の形態に係る半導体装置のユニットセル部分を示すことから、ドレイン電極１０と接触するドレイン領域８は、隣接するユニットセル間において、ｐピラー領域１５とｎピラー領域１４とからなるスーパージャンクション構造に挟まれて形成されることになる。
更に、本発明の第２の実施の形態に係る半導体装置の構造的な特徴は、ゲート電極１１を活性層４表面から埋め込み酸化膜３内にまで至るように、活性層４の表面に対して垂直方向に形成し、同様にゲート絶縁膜１２を活性層４の表面から埋め込み酸化膜３に至るように活性層４とゲート電極１１との界面に形成した点にある。ゲート電極１１を埋め込み酸化膜３中まで伸ばすとゲート湾曲部２４が埋め込み酸化膜３で保護されるため、耐圧が例えば、約１００Ｖ程度向上する。図２において、ゲート湾曲部２４は矩形構造になっているが、微細構造としては、コーナー部分は湾曲した湾曲構造を有し、埋め込み酸化膜３で保護されることによって、電界緩和構造を形成している。
本発明の第２の実施の形態に係る半導体装置においては、ｐピラー領域１５とｎピラー領域１４とからなるスーパージャンクション構造を採用することによって、本発明の第１の実施の形態に係る半導体装置に比較して、耐圧保持とともに更に低オン抵抗化を実現することができる。
ドレイン電極１０が埋め込み酸化膜３上で終端する場合には、例えば耐圧は、１６９.３Ｖであるのに対して、本発明の第２の実施の形態のように支持基板２２にドレイン電極１０を突き抜ける構造にすると、例えば５８２.５Ｖと格段に向上する。また支持基板２２のｎ-層若しくはｐ-層の不純物密度および厚さは第１の実施の形態と同様、必要な耐圧で決まる設計的事項である。
ｎチャネルＦＥＴの場合は電流経路であるｎピラー領域１４を、ｐチャネルＦＥＴの場合は電流経路であるｐピラー領域１５を高不純物密度もしくは厚く設定することによって、オン抵抗の低減化が可能となる。更に又、ソース・ドレイン間の空乏層がスーパージャンクション構造に沿ってソース領域７からドレイン領域８まで、横方向に延びるため、図２に示すように、ゲート電極１１を縦型構造に形成し、ゲート電極１１を埋め込み酸化膜３中まで伸ばすことによって、ゲート湾曲部２４が埋め込み酸化膜３で保護されるため、ゲート電極１１を保護しやすい。ゲート電極１１を縦型構造に形成したゲートの構造上、電界集中が発生しやすく、最も弱い底部のゲート湾曲部２４を埋め込み酸化膜３で保護でき、更にゲート湾曲部２４で集中した電界が支持基板２２に達するところでは緩和しているため、耐圧を維持することができる。
（第３の実施の形態）
本発明の第３の実施の形態に係る半導体装置のユニットセル部分を示す模式的素子断面構造は、図３に示すように、グラウンド電極１と、グラウンド電極１に接触するｐ+支持基板２１と、ｐ+支持基板２１上に配置されたｎ-層若しくはｐ-層からなる支持基板２２と、支持基板２２に接して配置される埋め込み酸化膜３と、埋め込み酸化膜３上に配置され活性層４を構成するｐピラー領域１６,ｎピラー領域１４及びｐピラー領域１５と、ｐピラー領域１５中に配置されるベース領域５と、ベース領域５中に配置されるバックゲート領域６と、同じくベース領域５中に配置されるソース領域７と、活性層４の表面から埋め込み酸化膜３を突き抜けて形成されたドレイン領域８と、バックゲート領域６とソース領域７とに接触し、かつ活性層４の表面から埋め込み酸化膜３近傍のｐピラー領域１６の内部に至るように、活性層４の表面に対して垂直方向に伸延する部分を更に有するソース電極９と、ソース電極９とｐピラー領域１６内部において接触するｐピラーバックゲート用領域１７と、ドレイン領域８の内部においてドレイン領域８に接触するドレイン電極１０と、活性層４の表面から埋め込み酸化膜３近傍のｐピラー領域１６の内部に至るように、活性層４の表面に対して垂直方向に形成されているゲート電極１１と、活性層４の表面から埋め込み酸化膜３近傍のｐピラー領域１６の内部に至るように活性層４とゲート電極１１との界面に形成されるゲート絶縁膜１２と、支持基板側ドレイン領域１３と、ソース・ドレイン間において活性層４の表面に配置された絶縁膜１８と、を備える。
本発明の第３の実施の形態に係る半導体装置は、第２の実施の形態と同様にスーパージャンクション構造を用いた構造に特徴を有するが、低オン抵抗化の実現のため、ｎピラー領域１４の下にｐピラー領域１６を更に設けることでｎピラー領域１４を厚く形成することが可能となる。図２の構造に比べ、ｎピラー領域１４を相対的に厚く、かつ不純物密度を高く設定することによって、更に低オン抵抗化を実現している。
ｐピラー領域１５は内部にベース領域５を形成することから、ベース用のｐピラー領域と呼ばれ、ｐピラー領域１６はｎピラー領域１４を挟むためのものであることから、ダミー用のｐピラー領域と呼ばれる。またｎピラー領域１４はドレイン８に接することからドレイン用のｎピラー領域と呼ばれる。ベース用のｐピラー領域１５とダミー用のｐピラー領域１６でドレイン用のｎピラー領域１４を挟むことで、ｎピラー領域１４の厚さを第２の実施の形態に比べ２倍にして、低オン抵抗化を図りつつ、耐圧を保持できることを特徴としている。
埋め込み酸化膜３に接するｐピラー領域１６に対しては、図３に示すように、活性層４の表面からｐピラー領域１６の内部に至るように、活性層４の表面に対して垂直方向に伸延する部分を有するソース電極９を形成し、ソース電極９の底部でｐピラーバックゲート用領域１７を介してソース電位を与える。ソース電極９の両側には、ゲート絶縁膜１２を介してゲート電極１１を第２の実施の形態と同様、活性層４の表面から埋め込み酸化膜３近傍のｐピラー領域１６の内部に至るように、活性層４の表面に対して垂直方向にゲート電極１１を形成する。
第３の実施の形態に係る半導体装置の構造では、図３に示すように、左右のソースからドレインに対して導通する電流を均一に制御するために、ゲート電極１１は２本存在する。
第１乃至第２の実施の形態に係る半導体装置と同様に、ドレイン領域８を、活性層４の表面から埋め込み酸化膜３を支持基板２２に突き抜ける構造として形成することで、耐圧維持が可能となる。支持基板２２のｎ−層若しくはｐ−層の不純物密度及び厚さは、第１の実施の形態に係る半導体装置と同様、必要な耐圧で決まる設計的事項である。
本発明の第３の実施の形態に係る半導体装置でのオン抵抗Ｒonの値としては、例えば、１２０ｍΩｃｍ2（Ｖｄｓ＝１０Ｖ）,９０ｍΩｃｍ2(Ｖｄｓ＝１Ｖ)が得られており、πＭＯＳ以上の低オン抵抗が得られている。素子耐圧もＶdss＝５８３Ｖが得られている。
（第４の実施の形態）
本発明の第４の実施の形態に係る半導体装置のユニットセル部分を示す模式的素子断面構造は、図４に示すように、グラウンド電極１と、グラウンド電極１に接触するｐ+支持基板２１と、ｐ+支持基板２１上に配置されたｎ-層若しくはｐ-層からなる支持基板２２と、支持基板２２に接して配置される埋め込み酸化膜３と、埋め込み酸化膜３上に配置され活性層４を構成するｎピラー領域１４及びｐピラー領域１５と、ｐピラー領域１５中に配置されるベース領域５と、ベース領域５中に配置されるバックゲート領域６と、同じくベース領域５中に配置されるソース領域７と、活性層４の表面から埋め込み酸化膜３表面若しくは内部に至るように活性層４の表面に対して垂直方向に形成されたドレイン領域８と、バックゲート領域６とソース領域７とに接触するソース電極９と、ドレイン領域８の内部においてドレイン領域８に接触し、活性層４の表面から埋め込み酸化膜３内部に至るように、活性層４の表面に対して垂直方向に形成されているドレイン電極１０と、活性層４の表面から埋め込み酸化膜３内部に至るように、活性層４の表面に対して垂直方向に形成されているゲート電極１１と、活性層４の表面から埋め込み酸化膜３に至るように活性層４とゲート電極１１との界面に形成されるゲート絶縁膜１２と、ソース・ドレイン間において活性層４の表面に配置された絶縁膜１８とを備える。
本発明の第２の実施の形態に係る半導体装置の構造とほぼ同等であるが、ドレイン電極１０が埋め込み酸化膜３中で終端する構造に特徴を有する。本発明の第４の実施の形態に係る半導体装置の構造では、第２の実施の形態に係る半導体装置ほどの効果は得られないが、活性層４途中でドレイン電極１０を終端させる構造と比較すると、耐圧が向上する。
ｎピラー領域１４の不純物密度が高い場合もしくはｎピラー領域１４の厚さが厚い時に有効であり、ソース電極若しくはドレイン電極近傍の電界集中を緩和し耐圧向上を図ることができる。ｎピラー領域１４の条件によれば、活性層４の内部でドレイン電極１０を終端させる構造に比較して、２００〜３００Ｖの耐圧向上効果が得られる。また、図２に示した第２の実施の形態に係る半導体装置の構造と比較して、本発明の第４の実施の形態に係る半導体装置の構造は、作成上は容易である。
（その他の実施の形態）
上記のように、本発明は第１乃至第４の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
特に、ゲート構造はＭＯＳ構造に限定されるものではなく、ＭＩＳ構造、ショットキーゲート構造、ヘテロ接合構造或いはｐｎ接合であっても良いことはもちろんである。更にＭＩＳ構造とｐｎ接合との複合ゲート構造、ＢｉＭＯＳ構造であっても良い。更にベース層にＧｅを添加した、ＳｉＧｅ構造を備えていても良い。また、デバイス構造としては、絶縁ゲート型バイポーラトランジスタ（ＩＧＴＢＴ）、注入促進型絶縁ゲートトランジスタ（ＩＥＧＴ）、ＭＯＳ複合デバイス、或いは化合物半導体デバイスである高電子移動度トランジスタ（ＨＥＭＴ）等であっても良い。又、本発明の第２乃至第４の実施の形態には２層若しくは３層構造からなるスーパージャンクション構造について開示されているが、これに限るものではなく、更に多層構造のスーパージャンクション構造を用いても良い。
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
本発明の第１の実施の形態に係る半導体装置の模式的素子断面構造図。 本発明の第２の実施の形態に係る半導体装置の模式的素子断面構造図。 本発明の第３の実施の形態に係る半導体装置の模式的素子断面構造図。 本発明の第４の実施の形態に係る半導体装置の模式的素子断面構造図。 従来の半導体装置の模式的素子断面構造図。
符号の説明
１…グラウンド電極
２,２１,２２…支持基板
３…埋め込み酸化膜（ＢＯＸ酸化膜）
４…活性層
５…ベース電極
６…バックゲート領域
７…ソース領域
８…ドレイン領域
９…ソース電極
１０…ドレイン電極
１１…ゲート電極
１２…ゲート絶縁膜
１３…支持基板側ドレイン領域
１４…ｎピラー領域
１５,１６…ｐピラー領域
１７…ｐピラーバックゲート用領域
１８…絶縁膜
２４…ゲート湾曲部

Claims (5)

  1. 半導体基板と、
    前記半導体基板上に配置された埋め込み絶縁膜と、
    前記埋め込み絶縁膜上に配置された活性層と、
    前記活性層表面近傍に配置されたベース領域と、
    前記ベース領域内に配置された第１主電極領域と、
    前記活性層の表面から前記埋め込み絶縁膜の表面まで若しくは突き抜けて形成された第２主電極領域と、
    前記ベース領域の表面近傍に配置されたゲート絶縁膜と、
    前記ゲート絶縁膜上に配置されたゲート電極と、
    前記第１主電極領域に電気的に接触する第１主電極と、
    前記第２主電極領域に電気的に接触する第２主電極と、
    前記半導体基板の前記埋め込み絶縁膜が配置される面と反対側の面で前記半導体基板に電気的に接触するグラウンド電極
    とを備えることを特徴とする半導体装置。
  2. 前記第２主電極は、前記第２主電極領域の表面から前記埋め込み絶縁膜の内部まで若しくは突き抜けて形成されたことを特徴とする請求項１に記載の半導体装置。
  3. 前記活性層は、双方が接触する界面でｐｎ接合を形成する第１及び第２ピラー領域を備え、前記第１、第２ピラー領域間のｐｎ接合は、前記活性層が前記埋め込み絶縁膜と接触する面に略平行な接合面を有することを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記ゲート電極は前記活性層の表面から少なくとも前記埋め込み絶縁膜近傍に至るように、前記活性層の表面に対して垂直方向に形成されていることを特徴とする請求項１乃至請求項３の内、いずれか１項に記載の半導体装置。
  5. 前記活性層は、各々が接触する界面でｐｎ接合を形成する第１、第２及び第３ピラー領域を備え、前記第１、第２、第３ピラー領域間のｐｎ接合は、前記活性層が前記埋め込み絶縁膜と接触する面に略平行な接合面を有すると共に、前記第１主電極は、前記活性層の表面から前記第１、第２及び第３ピラー領域の内の前記埋め込み絶縁膜側に形成されたピラー領域に至るように、前記活性層の表面に対して垂直方向に伸延する部分を更に有することを特徴とする請求項１，請求項２又は請求項４の内、いずれか１項に記載の半導体装置。

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007158139A (ja) * 2005-12-07 2007-06-21 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
JP2015141925A (ja) * 2014-01-27 2015-08-03 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2017034154A (ja) * 2015-08-04 2017-02-09 株式会社東芝 半導体装置

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006005275A (ja) * 2004-06-21 2006-01-05 Toshiba Corp 電力用半導体素子
US8080851B2 (en) * 2008-08-29 2011-12-20 International Business Machines Corporation Deep trench electrostatic discharge (ESD) protect diode for silicon-on-insulator (SOI) devices
DE102009018054B4 (de) * 2009-04-21 2018-11-29 Infineon Technologies Austria Ag Lateraler HEMT und Verfahren zur Herstellung eines lateralen HEMT
KR101154750B1 (ko) * 2009-09-10 2012-06-08 엘지이노텍 주식회사 발광소자 및 그 제조방법
WO2013073042A1 (ja) * 2011-11-17 2013-05-23 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6184057B2 (ja) * 2012-04-18 2017-08-23 ルネサスエレクトロニクス株式会社 半導体装置
CN103560145B (zh) * 2013-11-16 2016-08-17 重庆大学 一种具有界面栅的soi功率器件结构
CN104779282B (zh) * 2014-01-10 2018-01-09 帅群微电子股份有限公司 沟槽式功率金属氧化物半导体场效晶体管与其制造方法
US20160035899A1 (en) * 2014-07-30 2016-02-04 Qualcomm Incorporated Biasing a silicon-on-insulator (soi) substrate to enhance a depletion region
US20220384430A1 (en) * 2018-08-17 2022-12-01 Silergy Semiconductor Technology (Hangzhou) Ltd Electrode structure, semiconductor structure, and manufacturing method of electrode structure
JP7263286B2 (ja) * 2020-03-24 2023-04-24 株式会社東芝 半導体装置
CN116469908A (zh) * 2022-08-30 2023-07-21 苏州华太电子技术股份有限公司 半导体器件及其制备方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6121661A (en) * 1996-12-11 2000-09-19 International Business Machines Corporation Silicon-on-insulator structure for electrostatic discharge protection and improved heat dissipation
DE19801095B4 (de) * 1998-01-14 2007-12-13 Infineon Technologies Ag Leistungs-MOSFET
JP2000332247A (ja) 1999-03-15 2000-11-30 Toshiba Corp 半導体装置
FR2826183A1 (fr) * 2001-06-15 2002-12-20 St Microelectronics Sa Transistor mos de puissance lateral

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007158139A (ja) * 2005-12-07 2007-06-21 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
JP2015141925A (ja) * 2014-01-27 2015-08-03 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2017034154A (ja) * 2015-08-04 2017-02-09 株式会社東芝 半導体装置

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