JP2005328059A - 高誘電率ゲート酸化物を有する電界効果トランジスタの閾値及びフラットバンド電圧安定化層 - Google Patents

高誘電率ゲート酸化物を有する電界効果トランジスタの閾値及びフラットバンド電圧安定化層 Download PDF

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Abstract

【課題】 構造の閾値電圧及びフラットバンド電圧を安定化させることができる、Ｓｉ含有ゲート電極と高ｋゲート誘電体との間の中間層を含む相補型金属酸化物半導体（ＣＭＯＳ）構造
【解決手段】 閾値電圧及びフラットバンド電圧の望ましくないシフトを防止する相補型金属酸化物半導体（ＣＭＯＳ）に用いるための絶縁中間層が設けられる。絶縁中間層は、４．０より大きい誘電定数を有するゲート誘電体とＳｉ含有ゲート導体との間に配置される。本発明の絶縁中間層は、随意的には酸素を含有することができるあらゆる金属窒化物であり、閾値及びフラットバンド電圧を安定化させることができる。好ましい実施形態においては、絶縁中間層は、窒化アルミニウム又は酸窒化アルミニウムであり、ゲート誘電体は、酸化ハフニウム、ケイ酸ハフニウム又は酸窒化ハフニウムシリコンである。本発明は、ｐ型電界効果トランジスタの閾値及びフラットバンド電圧を安定化させるのに特に有用である。
【選択図】 図２

Description

本発明は一般に、半導体デバイスに関し、より詳細には、構造の閾値電圧及びフラットバンド電圧を安定化させることができる、Ｓｉ含有ゲート電極と高ｋゲート誘電体との間の中間層を含む相補型金属酸化物半導体（ＣＭＯＳ）構造に関する。
標準的なシリコン相補型金属酸化物半導体（ＣＭＯＳ）技術においては、ｐ型電界効果トランジスタ（ｐＦＥＴ）は、二酸化ケイ素又は酸窒化ケイ素ゲート酸化物層の上に蒸着されるゲート電極として、ホウ素（又は他のアクセプタ）ドープｐ型ポリシリコン層を用いるものである。このポリシリコン層を通してゲート電圧が印加されて、ゲート酸化物層の下のｎ型シリコンに反転チャネルが形成される。
ｐＦＥＴを適正に動作させるためには、ポリシリコン（ポリ−Ｓｉ）ゲート電極に印加された僅かな負電圧において、反転が起こり始めるようにするのがよい。これは、図１に描かれるようなゲートスタック構造のバンドアラインメントの結果として起こる。特に、図１は、ゲートバイアスゼロにおける典型的なｐＦＥＴのポリ−Ｓｉ／ゲート酸化物のゲートスタックにわたる適切なバンドアラインメントを示す。図１においては、Ｅｃ、Ｅｖ、及びＥｆは、それぞれ、シリコン内の伝導帯エッジ、価電子帯エッジ、及びフェルミ準位である。ポリ−Ｓｉ／ゲート酸化物／ｎ型シリコンのスタックは、０Ｖ付近において反転側に、＋１Ｖ付近において蓄積側に振れるキャパシタを形成する（基板のドーピングに応じて）。したがって、反転が起こり始める電圧として解釈することができる閾値電圧Ｖｔは、約０Ｖであり、キャパシタが蓄積側に振れ始める電圧を丁度超えた電圧であるフラットバンド電圧は、約＋１Ｖである。閾値及びフラットバンド電圧の正確な値は、シリコン基板のドーピングレベルに依存し、適切な基板ドーピングレベルを選択することによって或る程度変化させることができる。
別の技術においては、二酸化ケイ素又は酸窒化ケイ素誘電体は、より高い誘電定数をもつゲート材料と置き換えられることになる。これらの材料は、「高ｋ」材料として知られており、「高ｋ」という用語は、誘電定数が４．０より高い、好ましくは約７．０より高い絶縁材料を示す。ここで言及される誘電定数は、特に指定のない限り真空に対するものである。種々の可能性のある酸化ハフニウム、ケイ酸ハフニウム、又は酸窒化ハフニウムシリコンは、高温でのそれらの優れた熱安定性により、従来のゲート誘電体の最も適当な置換候補とすることができる。
米国特許出願公開ＵＳ２００２／００９０７７３号Ａ１ 米国特許出願公開ＵＳ２００２／０１９０３０２号Ａ１ 米国特許第６，５４１，０７９号 Ｃ．Ｈｏｂｂｓ他、「Ｆｅｒｍｉ Ｌｅｖｅｌ Ｐｉｎｎｉｎｇ ａｔ ｔｈｅ Ｐｏｌｙ−Ｓｉ／Ｍｅｔａｌ Ｏｘｉｄｅ Ｉｎｔｅｒｆａｃｅ」、２００３シンポジウムのＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ Ｌ−Ａ．Ｒａｇｎａｒｓｓｏｎ他、「Ｐｈｙｓｉｃａｌ ａｎｄ ｅｌｅｃｔｒｉｃａｌ ｐｒｏｐｅｒｔｉｅｓ ｏｆ ｒｅａｃｔｉｖｅ ｍｏｌｅｃｕｌａｒ ｂｅａｍ ｄｅｐｏｓｉｔｅｄ ａｌｕｍｉｎｕｍ ｎｉｔｒｉｄｅ ｉｎ ｍｅｔａｌ−ｏｘｉｄｅ−ｓｉｌｉｃｏｎ ｓｔｒｕｃｔｕｒｅｓ」、Ｊ．Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ、９３（２００３）３９１２−３９１９ Ｓ．Ｇｕｈａ他、「Ｈｉｇｈ ｔｅｍｐｅｒａｔｕｒｅ ｓｔａｂｉｌｉｔｙ ｏｆ Ａｌ２Ｏ３ ｄｉｅｌｅｃｔｒｉｃｓ ｏｎ Ｓｉ：Ｉｎｔｅｒｆａｃｉａｌ ｍｅｔａｌ ｄｉｆｆｕｓｉｏｎ ａｎｄ ｍｏｂｉｌｉｔｙ ｄｅｇｒａｄａｔｉｏｎ」、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ、８１（２００２）２９５６−２９５８ Ｓ．Ｓｋｏｒｄａｓ他、「Ｌｏｗ ｔｅｍｐｅｒａｔｕｒｅ ｍｅｔａｌ ｏｒｇａｎｉｃ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ ｏｆ ａｌｕｍｉｎｕｍ ｏｘｉｄｅ ｔｈｉｎ ｆｉｌｍｓ ｆｏｒ ａｄｖａｎｃｅｄ ＣＭＯＳ ｇａｔｅ ｄｉｅｌｅｃｔｒｉｃ ａｐｐｌｉｃａｔｉｏｎｓ，ｉｎ Ｓｌｉｃｏｎ Ｍａｔｅｒｉａｌｓ−Ｐｒｏｃｅｓｓｉｎｇ，Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ，ａｎｄ Ｒｅｌｉａｂｉｌｉｔｙ」、Ｊ．Ｌ．Ｖｅｔｅｒａｎ，Ｐ．Ｓ．Ｈｏ，Ｄ．Ｏ’Ｍｅａｒａ、Ｖ．Ｍｉｓｒａ、２００２、ｐ３６ Ｄ．Ａ．Ｂｕｃｈａｎａｎ他、「８０ｎｍ ｐｏｌｙ−ｓｉｌｉｃｏｎ ｇａｔｅｄ ｎ−ＦＥＴｓ ｗｉｔｈ ｕｌｔｒａ−ｔｈｉｎ Ａｌ２Ｏ３ ｇａｔｅ ｄｉｅｌｅｃｔｒｉｃ ｆｏｒ ＵＬＳＩ ａｐｐｌｉｃａｔｉｏｎｓ」、ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ（２０００）２２３−２２６ Ｃ．Ｓ．Ｐａｒｋ他、「Ｉｎ Ｉｎｔｅｇｒａｂｌｅ Ｄｕａｌ Ｍｅｔａｌ Ｇａｔｅ ＣＭＯＳ Ｐｒｏｃｅｓｓ ｕｓｉｎｇ Ｕｌｔｒａｔｈｉｎ Ａｌｕｍｉｎｕｍ Ｎｉｔｒｉｄｅ Ｂｕｆｆｅｒ Ｌａｙｅｒ」、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖ．Ｌｅｔｔ．２４（２００３）２９８−３００ Ｄ．Ｃ．Ｇｉｌｍｅｒ他、「Ｃｏｍｐａｔｉｂｉｌｉｔｙ ｏｆ Ｓｉｌｉｃｏｎ Ｇａｔｅｓ ｗｉｔｈ Ｈａｆｎｉｕｍ−ｂａｓｅｄ Ｇａｔｅ Ｄｉｅｌｅｃｔｒｉｃｓ」、Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃ Ｅｎｇｉｎｅｅｒｉｎｇ、Ｖｏｌ．６９、２００３年９月２−４発行、ｐ１３８−１４４
残念なことに、酸化ハフニウム又はケイ酸ハフニウムといった誘電体を用いてｐ型電界効果トランジスタが製造されるときに、デバイスのフラットバンド電圧が、約＋１Ｖに近い理想的な位置から約０＋／−３００ｍＶにシフトされる問題が良く知られている。このフラットバンド電圧におけるシフトは、非特許文献１に公表されている。結果として、デバイスの閾値電圧は、約−１Ｖにシフトされる。この閾値電圧のシフトは、Ｈｆベースのゲート酸化物層とポリシリコン層との間の密接な相互作用によるものであると考えられる。１つのモデル（例えばＣ．Ｈｏｂｂｓ他による上記文献を参照されたい）は、そうした相互作用によって、ポリシリコン−ゲート酸化物界面におけるシリコンバンドギャップの状態の密度が増加されて、「フェルミ準位ピンニング」が引き起こされることを推測する。したがって、閾値電圧は、「正しい」位置になく、すなわち、それは使用可能なＣＭＯＳ（相補型金属酸化物半導体）技術にとっては高過ぎる。
上記の閾値電圧シフトの問題に対する１つの可能な解決策は、チャネル植え込みを用いて閾値をシフトさせることができる基板加工技術によるものである。基板加工技術は、閾値電圧シフトを安定化させるための１つの可能性のある手段ではあるが、それができるのは限られた範囲までであり、ポリ−Ｓｉゲート電極とハフニウム含有高誘電定数ゲート誘電体とからなるゲートスタックを含むＦＥＴには不適当である。
上述の閾値電圧及びフラットバンド電圧シフトの問題のために、こうしたＦＥＴの閾値及びフラットバンド電圧を安定化させることができるポリシリコン／高ｋゲート誘電体ＣＭＯＳ技術を開発することは、ほとんど不可能であった。したがって、ポリ−Ｓｉ／高ｋ誘電体ゲートスタックを含むＦＥＴの閾値電圧及びフラットバンド電圧を安定化させることができる方法及び構造が必要とされている。
本発明は、高ｋゲート誘電体とＳｉ含有ゲート導体との間に絶縁中間層を組み込むことによって、上記の閾値及びフラットバンド電圧変動の問題を解決するものである。本発明に用いられる絶縁中間層は、空間的分離によって高ｋゲート誘電体とＳｉ含有ゲート導体との間の相互作用を防止することができる、あらゆる絶縁材料である。さらに、本発明に用いられる絶縁中間層は、それの付加に伴う（直列静電容量効果による）ゲート静電容量の減少が最小となるようにするのに十分なだけ高い（約４．０又はそれより高いオーダーの）誘電定数を有する。本発明に用いられる絶縁中間層は、層の界面付近にｐ型ドーパントの供給を与えてＳｉ含有層の界面付近のｐ型挙動を保証するために、少なくとも部分的に解離することができ、高ｋゲート誘電体からＳｉ含有ゲート導体に、及びそれとは逆での不純物の拡散を防止することができる。
本発明の絶縁中間層は、高ｋゲート誘電体とＳｉ含有ゲート電極との間の相互作用を防止する化学的中間層であることに注目されたい。本発明の中間層は、下にある高ｋゲート誘電体と実質的に反応しないので、高ｋゲート誘電体と反応してケイ化物を生成することはない。本発明の中間層はまた、上にあるＳｉ含有ゲート導体とは反応しない。
本発明の絶縁中間層の別の特徴的特性は、それが化学的に安定であるのでケイ素がそれを還元できないことである。本発明の中間層の或る程度の解離が起こりうる場合には、本発明の中間層は、ケイ素へのｎ型ドーパントとなるべきではない。そうではなく、本発明の中間層は、ｐ型ドーパントか又は中性ドーパントのいずれかにして、デバイス性能に悪影響を及ぼさないようにすることができる。また、本発明に用いられる絶縁中間層は、（標準的ＣＭＯＳ加工では典型的な、約１０００℃の）高温に耐えることができる耐火性化合物とするべきである。
上述の基準に適合し、それにより本発明の絶縁中間層として用いられる絶縁材料は、あらゆる絶縁金属窒化物、すなわち、随意的には酸素を含むことができる金属窒化物含有材料を含む。絶縁中間層の例には、この限りではないが、窒化アルミニウム（ＡｌＮ）、酸窒化アルミニウム（ＡｌＯｘＮｙ）、窒化ホウ素（ＢＮ）、酸窒化ホウ素（ＢＯｘＮｙ）、窒化ガリウム（ＧａＮ）、酸窒化ガリウム（ＧａＯＮ）、窒化インジウム（ＩｎＮ）、酸窒化インジウム（ＩｎＯＮ）、及びこれらの組み合わせがある。絶縁中間層は、高ｋゲート誘電体とＳｉ含有ゲート電極との間に配置された薄い中間層である。典型的には、絶縁中間層は、約１から約２５Åの範囲の厚さを有し、約２から約１５Åの厚さが、より典型的である。
過去において、本発明の中間層化合物の幾つかが、ゲート酸化物自体として（例えば、非特許文献２、非特許文献３、非特許文献４、非特許文献５）又はエッチング停止層として（例えば非特許文献６を参照されたい）用いられている。これらの開示にも拘わらず、本発明の出願人らは、随意的に酸素を含むことができる絶縁金属窒化物が、こうした絶縁中間層が存在しないときには典型的に作動中にシフトする（それが実際に作動によって生じる問題ではないとき、代わりに製造に用いることができる）ことになる閾値電圧及びフラットバンド電圧を安定化させる目的のために用いられている従来技術を知らない。
電気的特性の均一性の改善を試みるために、酸化ハフニウムとポリシリコンとの間の材料層として酸化アルミニウム（Ａｌ２Ｏ３）を用いることがこれまで報告されている。例えば、非特許文献７を参照されたい。この教示にも拘わらず、本出願人らは、Ａｌ２Ｏ３層がケイ酸ハフニウムとポリシリコンとの間に挟み込まれたときには、閾値電圧及びフラットバンド電圧のシフトに関して有利な改良が存在しないことを突き止めた。これらの発見事項は、後で更に詳しく提示する。
同時継続中の、同一出願人に譲渡された特許文献１は、ソース領域、ドレイン領域、及びそれらの間のチャネル領域を有し、該チャネル領域の上に絶縁体が配置され、該絶縁層の上にゲート電極が配置された基板を含む電界効果トランジスタ構造を説明している。絶縁層は、窒化アルミニウムのみ、もしくは酸化アルミニウム、二酸化ケイ素又は窒化ケイ素の上に又は下に配置された窒化アルミニウムを含むことができる。窒化アルミニウムは、この開示においては、漏れ電流の低いデバイスを与えるために用いられる。
同時継続中の、同一出願人に譲渡された特許文献２は、窒素を含有するゲート誘電体として絶縁層を含む電界効果トランジスタの拡散障壁を説明している。窒素は、絶縁層の上に窒素化合物を注入し、窒化物形成し又は蒸着することによって導入することができる。
ここで挙げられた技術は、いずれも、トランジスタの閾値電圧及びフラットバンド電圧を目標値に安定化させる手段として、高ｋ誘電体とＳｉ含有電極との間に絶縁中間層を使用することを開示するものではない。
広義には、本発明は、ソース及びドレイン拡散領域が配置された半導体基板を含む相補型金属酸化物半導体（ＣＭＯＳ）構造を提供するものであり、ソース及びドレイン拡散領域は、デバイスチャネルによって分離され、該デバイスチャネルの上にゲートスタックが配置され、該ゲートスタックは、高ｋゲート誘電体と、絶縁中間層と、ケイ素含有ゲート導体とからなり、絶縁中間層は、高ｋゲート誘電体とＳｉ含有ゲート導体との間に配置され、構造の閾値電圧及びフラットバンド電圧を目標値に安定化させることができる。
本発明の１つの非常に好ましい実施形態においては、ＣＭＯＳ構造が、ソース及びドレイン拡散領域が配置された半導体基板を含むものとして提供され、該ソース及びドレイン拡散領域は、デバイスチャネルによって分離され、該デバイスチャネルの上にゲートスタックが配置され、該ゲートスタックは、ハフニウム含有高ｋゲート誘電体と、窒化アルミニウム含有絶縁中間層と、ケイ素含有ゲート導体とからなり、窒化アルミニウム含有絶縁中間層は、ハフニウム含有高ｋゲート誘電体とＳｉ含有ゲート導体との間に配置され、構造の閾値電圧及びフラットバンド電圧を目標値に安定化させることができる。
本発明の別の態様においては、改善された閾値電圧及びフラットバンド電圧安定性を有する相補型金属酸化物半導体（ＣＭＯＳ）構造を形成する方法が提供される。この方法は、半導体基板上に、高ｋゲート誘電体と、Ｓｉ含有ゲート導体と、高ｋゲート誘電体とＳｉ含有ゲート導体との間に配置された絶縁中間層と、からなるゲートスタックを設け、該ゲートスタックに公知の技術のいずれかによってバイアスをかけ、それにより絶縁中間層が構造の閾値電圧及びフラットバンド電圧を目標値に安定化させるステップを含む。
Ｓｉ含有ゲート電極と高ｋゲート誘電体との間に絶縁金属窒化物含有中間層を含み、該中間層が、その閾値電圧及びフラットバンド電圧を安定化させることができるＣＭＯＳ構造と、それを製造する方法を提供するものである本発明を、ここでさらに詳しく説明する。「金属窒化物含有中間層」という用語は、金属窒化物及び金属酸窒化物層を含む。図２においては、構造は縮尺で描かれたものではないことに留意されたい。また、半導体基板上に単一のＦＥＴが示されているが、本発明は、同じ基板の表面上に複数のＦＥＴが存在することも考慮に入れてある。隣接するＦＥＴは、図２に示されていない分離領域によって互いに分離することができる。また、スペーサは、図２に示されたＦＥＴ構造の側壁上に形成することができる。
本発明のＣＭＯＳ構造１０を示す絵画的な図（断面図による）である図２を参照する。特に、ＣＭＯＳ構造１０は、半導体基板１２と、該半導体基板１２に配置され、デバイスチャネル１６によって互いに分離されたソース／ドレイン拡散領域１４と、デバイスチャネル１６の上に配置された高ｋ誘電体２０、高ｋ誘電体２０の上に配置された絶縁中間層２２、絶縁中間層２２の上に配置されたＳｉ含有ゲート導体２４とからなるゲートスタック１８とを含む。
図２に示された構造の種々の構成材、並びにそれを形成するのに用いることができる工程を、ここで更に詳しく説明する。
図２に示された構造は、最初に、高ｋゲート誘電体２０、絶縁中間層２２及びＳｉ含有ゲート導体２４のブランケット層を半導体基板１２の表面上に設けることによって作られる。本発明によれば、絶縁中間層２２は、高ｋゲート誘電体２０とＳｉ含有ゲート導体２４との間に配置される。
本発明に用いられる半導体基板１２は、この限りではないが、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、Ｇａ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ及び他の全てのＩＩＩ／Ｖ又はＩＩ／ＶＩ化合物半導体を含むどんな半導体材料も含む。半導体基板１２はまた、Ｓｉ／ＳｉＧｅ、シリコン・オン・絶縁体（ＳＯＩ）又はＳｉＧｅ・オン・絶縁体（ＳＧＯＩ）といった有機半導体又は積層半導体を含むことができる。本発明の幾つかの実施形態においては、半導体基板１２は、Ｓｉ含有半導体材料、すなわちケイ素を含有する半導体材料からなるものであることが好ましい。半導体基板１２は、ドープする、ドープしない、もしくはドープされた領域とドープされていない領域とを含むことができる。
半導体基板１２はまた、第１ドープ（ｎ−又はｐ−）領域と、第２ドープ（ｎ−又はｐ−）領域とを含むことができる。明瞭にするために、本発明の図面中にドープ領域は具体的に示されていない。第１ドープ領域及び第２ドープ領域は、同一のものであってもよいし、又はそれらは異なる導電率及び、又はドーピング濃度を有するものであってもよい。これらのドープ領域は、「ウェル」として知られている。
次いで、典型的には、少なくとも１つの分離領域（図示せず）が半導体基板１２に形成される。分離領域は、トレンチ分離領域とするか又はフィールド酸化物分離領域とすることができる。トレンチ分離領域は、当業者には周知の従来のトレンチ分離工程を用いて形成される。例えば、トレンチ分離領域を形成するために、リソグラフィ、エッチング及びトレンチ誘電体によるトレンチの充填を用いることができる。随意的には、トレンチの充填の前にトレンチにライナを形成することができ、トレンチの充填の後に緻密化段階を行うことができ、同様にトレンチ充填に続いて平坦化処理を行うことができる。所謂ケイ素の局所的酸化処理を用いてフィールド酸化物を形成することができる。少なくとも１つの分離領域が、典型的には隣接するゲートが反対の導電性をもつときに要求される分離を隣接するゲート領域間に与えることに留意されたい。隣接するゲート領域は、同じ導電性（すなわちｎ型又はｐ型の両方）をもつことができ、或いはそれらは異なる導電性をもつことができる（すなわち、一方がｎ型で他方がｐ型）。
半導体基板１２内に少なくとも１つの分離領域を形成した後に、構造の表面上に高ｋゲート誘電体２０が形成される。高ｋゲート誘電体２０は、例えば、酸化、窒化又は酸窒化といった熱成長工程によって形成することができる。或いは、高ｋゲート誘電体２０は、層成長工程、例えば、化学気相成長（ＣＶＤ）、プラズマＣＶＤ、有機金属化学気相成長（ＭＯＣＶＤ）、原子層蒸着（ＡＬＤ）、蒸着、反応性スパッタリング、化学溶液堆積、その他の同様の層成長工程によって形成することができる。高ｋゲート誘電体２０はまた、上記の工程のあらゆる組み合わせを用いて形成することができる。
高ｋゲート誘電体２０は、約４．０より大きい、好ましくは７．０より大きい誘電定数を有する絶縁材料からなる。特に、本発明に用いられる高ｋゲート誘電体２０は、この限りではないが、酸化物、窒化物、酸窒化物及び、又は金属ケイ酸塩及び窒化金属ケイ酸塩を含むケイ酸塩を含む。一実施形態においては、ゲート誘電体２０は、例えば、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＴｉＯ２、Ｌａ２Ｏ３、ＳｒＴｉＯ３、ＬａＡｌＯ３、Ｙ２Ｏ３及びこれらの混合物といった酸化物からなる。ゲート誘電体２０の非常に好ましい例は、ＨｆＯ２、ケイ酸ハフニウム、及び酸窒化ハフニウムケイ素を含む。
高ｋゲート誘電体２０は、その物理的厚さを変えることができるが、典型的には、高ｋゲート誘電体２０は、約０．５から約１０ｎｍまでの厚さを有し、約０．５から約３ｎｍの厚さがより典型的である。それは、基板上に最初に蒸着される酸化ケイ素又は酸窒化ケイ素の薄層（約０．１から約１．５ｎｍのオーダーの）の上に蒸着させることができる。
次に、高ｋゲート誘電体２０のブランケット層の上に絶縁中間層２２が形成される。上述のように、本発明に用いられる絶縁中間層２２は、以下の特性、すなわち、（ｉ）空間的分離によって高ｋゲート誘電体２０とＳｉ含有ゲート導体２４との間の相互作用を防止することができる、（ｉｉ）それの付加に伴う（直列静電容量効果による）ゲート静電容量の減少が最小となるようにするのに十分なだけ高い誘電定数（約４．０又はそれより大きいオーダーの）を有すること、（ｉｉｉ）層の界面付近にｐ型ドーパントの供給を与えてＳｉ含有ゲート電極材料の界面付近のｐ型挙動を保証するために、少なくとも部分的に解離可能であること、（ｉｖ）高ｋゲート誘電体２０からＳｉ含有ゲート導体２４への原子の拡散を防止できること、（ｖ）その後のＳｉ含有ゲート導体２４の下での酸化を防止できること、の少なくとも１つを有する。
本発明の絶縁中間層２２は、高ｋゲート誘電体２０とＳｉ含有ゲート導体２４との間の相互作用を防止する化学的中間層である。本発明の中間層２２は、下にある高ｋゲート誘電体２０と実質的に反応しない（それがドーパント源として働くときなどに存在する分解が僅かであるか又は部分的である）ので、高ｋゲート誘電体と反応してケイ化物を生成することはない。本発明の絶縁中間層２２の別の特徴的特性は、ケイ素が該本発明の絶縁中間層２２を還元できないことである。本発明の中間層２２に或る程度の解離が起こりうる場合には、本発明の中間層２２は、デバイス性能に悪影響を及ぼさないようなｐ型ドーパントか又は中性ドーパントのいずれかとなるべきである。また、本発明に用いられる絶縁中間層２２は、（標準的ＣＭＯＳ加工では典型的な、約１０００℃の）高温に耐えることができる耐火性化合物とするべきである。
上述の基準に適合し、それにより本発明の絶縁中間層２２として用いられる絶縁材料は、随意的には酸素を含むことができるあらゆる絶縁金属窒化物を含む。絶縁中間層の例には、この限りではないが、窒化アルミニウム（ＡｌＮ）、酸窒化アルミニウム（ＡｌＯｘＮｙ）、窒化ホウ素（ＢＮ）、酸窒化ホウ素（ＢＯｘＮｙ）、窒化ガリウム（ＧａＮ）、酸窒化ガリウム（ＧａＯＮ）、窒化インジウム（ＩｎＮ）、酸窒化インジウム（ＩｎＯＮ）、及びこれらの組み合わせがある。本発明の１つの好ましい実施形態においては、絶縁中間層２２は、ＡｌＮか又はＡｌＯｘＮｙである。
絶縁中間層２２は、典型的には約１から約２５Åの範囲の厚さを有し、約２から約１５Åの厚さが、より典型的である。
絶縁中間層２２は、例えば、化学気相成長（ＣＶＤ）、プラズマＣＶＤ、アルミニウム及び窒素ベースの前駆体を用いる原子層蒸着（ＡＬＤ）、原子又は分子窒素（随意的には励起種とすることができる）及び随意的には酸素のビーム又は雰囲気と共に金属が蒸着される物理的気相成長又は分子ビーム蒸着、有機金属化学気相成長（ＭＯＣＶＤ）、原子層蒸着、スパッタリングなどといった種々の層成長工程によって形成することができる。或いは、絶縁中間層２２は、既に層成長された絶縁金属層の熱窒化又は酸窒化によって形成することができる。或いは、金属酸窒化物は、最初に金属窒化物を層成長させ、次いで適切な酸素環境において部分的に酸化させて酸窒化物を生じさせることにより形成することができる。
絶縁中間層２２を形成する１つの好ましい方法は、高真空下で、市販の無線周波数（ＲＦ）窒素又は窒素・酸素原子供給源からの窒素又は酸素・窒素ビームを用いて、抵抗加熱型の標準的Ａｌ放出セルからＡｌを蒸発させることによるものである。窒化物のみを蒸着させるためには、単一のＲＦ窒素源で十分である。酸窒化物のためには、第２の酸素ＲＦ源を用いることができる。或いは、酸素は、単純にＲＦ源なしの分子ビームとして供給することができる。高真空下で蒸着させる工程は、例えば、その内容全体を引用によりここに組み入れる特許文献３に記載されている。放出セルは、典型的には、蒸着工程中に約１０００℃−１２００℃の温度を有する。蒸着工程は、典型的には、約２００−４５０Ｗのパワーと、約１−３ｓｃｃｍの流速を有するＲＦ源を用いて行われる。これらの数値はまた、問題なしに提示された範囲から広い範囲で変更することができる。基板温度は、典型的には、蒸着中に１５０℃から６５０℃の間に保たれる。また、蒸着温度は、提示された範囲外に変更することもできる。ベース真空チャンバ圧は、典型的には約５×１０−１０から２×１０−９トールの範囲である。
それを形成するのに用いられる技術に拘わりなく、本発明において形成される絶縁中間層２２は、高ｋゲート誘電体２０の上に連続的かつ均一に存在する層である。「連続的」とは、絶縁中間層２２が、その中に大きな破断及び、又は気孔をもたないことを意味し、「均一」とは、絶縁中間層２２が、蒸着されたときに構造にわたってほぼ同じ厚さを有することを意味する。絶縁中間層２２は、それが特定の結晶構造をもたないことを意味するアモルファスとすることができる。絶縁中間層２２は、使用される材料、並びにそれを形成するのに用いられる技術に応じて、アモルファスに近い他の相で存在してもよい。
絶縁中間層２２を形成した後に、例えば、物理的気相成長、ＣＶＤ又は蒸着といった公知の層成長工程を用いて、Ｓｉ含有ゲート導体２４となるＳｉ含有材料のブランケット層が絶縁中間層２２上に形成される。ゲート導体２４を形成するのに用いられるＳｉ含有材料は、単一結晶、ポリ結晶又はアモルファス形態のＳｉ又はＳｉＧｅ合金層を含む。前述のＳｉ含有材料の組み合わせも、ここでは考慮されている。Ｓｉ含有材料のブランケット層２４は、ドープされたものであってもよいし、ドープされていないものであってもよい。ドープされたものである場合には、それを形成するために、その場でのドーピング蒸着工程を用いることができる。或いは、ドープされたＳｉ含有層は、蒸着、イオン打ち込み及びアニーリングによって形成することができる。Ｓｉ含有層のドーピングは、形成されたゲート導体の作業機能をシフトさせる。ドーパントイオンの実例は、Ａｓ、Ｐ、Ｂ、Ｓｂ、Ｂｉ、Ｉｎ、Ａｌ、Ｇａ又はこれらの組み合わせを含む。本発明のこの時点で層形成されるＳｉ含有層２４の厚さ、すなわち高さは、使用される層成長工程によって変わる。典型的には、Ｓｉ含有層２４は、約２０から約１８０ｎｍの垂直方向の厚さを有し、約４０から約１５０ｎｍの厚さが、より典型的である。
本発明によれば、絶縁中間層２２は、ｐＦＥＴが形成されたときの閾値電圧及びフラットバンド電圧安定化における特定の改善を示す。ｐＦＥＴは、ホウ素のようなｐ型ドーパントでドープされたポリ−Ｓｉを含む。
Ｓｉ含有材料２４のブランケット層の成長後に、例えば、物理的気相成長又は化学的気相成長といった層成長工程を用いて、Ｓｉ含有材料２４のブランケット層の上に誘電キャップ層（図示せず）を形成することができる。誘電キャップ層は、酸化物、窒化物、酸窒化物又はそれらのいずれかの組み合わせとすることができる。誘電キャップ層２４の厚さ、すなわち高さは、約２０から約１８０ｎｍであり、約３０から約１４０ｎｍの厚さが、より典型的である。
誘電キャップ（存在する場合には）、ブランケットＳｉ含有層２４、及び随意的には絶縁中間層２２、並びに高ｋゲート誘電体２０が、リソグラフィ及びエッチングによってパターン形成されて、パターン形成されたゲートスタック１８が与えられる。複数のパターン形成されたゲートスタックが形成されるとき、該ゲートスタックは、同じ寸法、すなわち長さをもつことができ、又はそれらはデバイス性能を改善するために種々の寸法をとることができる。本発明のこの時点でのパターン形成されたゲートスタック１８の各々は、少なくともＳｉ含有ゲート導体２４を含む。リソグラフィ段階は、ブランケット積層構造の上面にフォトレジストを適用し、該フォトレジストを所望の放射パターンに露光させ、通常のレジスト現像剤を用いて該露光されたフォトレジストを現像することを含む。次いで、フォトレジストにおけるパターンが、１つ又はそれ以上の乾燥エッチング段階を用いて構造に転写される。或る実施形態においては、ブランケット積層構造の層の１つにパターンが転写された後に、パターン形成されたフォトレジストを除去することができる。他の実施形態においては、パターン形成されたフォトレジストは、エッチングが完了した後に除去される。
パターン形成されたゲートスタックを形成するために本発明において用いることができる適切な乾式エッチング工程は、この限りではないが、反応性イオンエッチング、イオンビームエッチング、プラズマエッチング又はレーザアブレーションを含む。使用される乾式エッチング工程は、常にではないが、このエッチング段階が典型的にはゲート誘電体を除去しないように下にある高ｋゲート誘電体２０に対して選択される。しかしながら、或る実施形態においては、このエッチング段階は、既にエッチングされていてゲートスタックの材料層によって保護されていないゲート誘電体２０の一部を除去するために用いることができる。
次に、少なくとも１つのスペーサ（図示せず）が、典型的には、常にではないが、パターン形成されたゲートスタックの各々の露出された側壁上に形成される。少なくとも１つのスペーサは、酸化物、窒化物、酸窒化物及び、又はそれらのいずれかの組み合わせといった絶縁体からなる。この少なくとも１つのスペーサは、蒸着及びエッチングによって形成される。
少なくとも１つのスペーサの幅は、ソース及びドレインのケイ化物コンタクト（後で形成される）が下にあるゲートスタックの縁部を侵さないようにするのに十分なだけ広くなければならない。典型的には、少なくとも１つのスペーサが、底部において計測された約２０から約８０ｎｍの幅を有するときに、ソース／ドレインケイ化物は、下にあるゲートスタックの縁部を侵さない。
ゲートスタック１８はまた、本発明のこの時点で、それに熱酸化、窒化又は酸窒化処理を行うことによって非活性化することができる。非活性化段階は、ゲートスタックまわりに非活性化材料の薄層を形成する。この段階は、前のスペーサ形成段階の代わりに、又はそれと併せて用いることができる。スペーサ形成段階と共に用いられるときには、ゲートスタック非活性化工程の後にスペーサ形成が起こる。
次いで、ソース／ドレイン拡散領域１４（スペーサが存在しているか又は存在していない）が基板に形成される。イオン打ち込み及びアニーリング段階を用いて、ソース／ドレイン拡散領域１４が形成される。アニーリング段階は、前の打ち込み段階によって打ち込まれたドーパントを活性化させるように働く。イオン打ち込み及びアニーリングの条件は、当業者には周知である。
ソース／ドレイン拡散領域１４はまた、通常の延長打ち込みを用いてソース／ドレイン打ち込みを行う前に形成された延長打ち込み領域を含むことができる。延長打ち込みの後に、活性化アニールを行うか、或いは延長打ち込みの際にドーパントを打ち込むことができ、同じ活性化アニールサイクルを用いてソース／ドレイン打ち込みを活性化させることができる。ここではハロ打ち込みも考慮されている。
次に、既に除去されていない場合には、ゲート誘電体２０の露出部分が、ゲート誘電体２０を選択的に除去する化学エッチング工程を用いて除去される。このエッチング段階は、半導体基板１２の上面の上で止まる。ゲート誘電体２０の露出部分を除去するためにどんな化学エッチング剤を用いても良いが、一実施形態においては、希フッ化水素酸（ＤＨＦ）が用いられる。
前述の種々の組み合わせ及び実施形態のうち、本発明の特に好ましいＣＭＯＳ構造は、高ｋゲート誘電体２０が、ＨｆＯ２、ケイ酸ハフニウム又はハフニウム酸窒化ケイ素からなり、かつ絶縁中間層２２が、随意的には幾らかの酸素を含有することができるＡｌＮからなるものである。特に好ましい構造はまた、ホウ素ドープポリ−Ｓｉゲート導体２４を含む。特に好ましい構造の他の変形及び置換も、ここでは考慮されており、除外されるべきではない。
上記の処理段階は、図２に示されたＣＭＯＳ構造を形成する。当業者には周知の処理段階を用いて、ケイ化物コンタクト（ソース／ドレイン及びゲート）の形成、並びに金属相互接続と同じレベルのＢＥＯＬ（ラインのバックエンド）相互接続の形成といった更なるＣＭＯＳ加工を形成することができる。
以下の実施例は、本発明の絶縁中間層を用いることの重要性を実証するために、説明する目的で与えられる。
（実施例１）
この例においては、酸化又はケイ酸Ｈｆ層が、フィールド酸化物によって予めパターン形成されたシリコンウェハー上に最初に成長される。酸化及びケイ酸Ｈｆは、有機金属化学気相成長法（ＭＯＣＶＤ）及び原子層化学気相成長法（ＡＬＣＶＤ）を用いて蒸着された。酸化及び窒化Ｈｆ層の厚さは、ケイ酸塩については２ｎｍから４ｎｍの範囲内であり、その組成は、ｙ／（ｘ＋ｙ）が約０．２−０．３であるＨｆｘＳｉｙＯ４であった。これらの酸化物は、厚さ０．３−１．２ｎｍの酸化ケイ素又は酸窒化ケイ素コーティングを有するｎ型シリコンウェハー上に蒸着された。この層の存在は、あくまで随意的なものであった。
酸化及びケイ酸Ｈｆの蒸着の後に、ウェハーを、窒化アルミニウム蒸着用の超高真空蒸着チャンバに装填した。窒化アルミニウムは、市販の無線周波数原子窒素源からの窒素ビームを用いて、抵抗加熱型の標準Ａｌ放出セルからＡｌを蒸発させることによって蒸着された。放出セルの温度は、作動の間、１０００℃−１２００℃であった。原子窒素源は、２００−４５０Ｗの範囲、及び１−３ｓｃｃｍの窒素流速で作動するものであった。基板温度は、蒸着の間、１５０℃から６５０℃の間に保たれた。ベース真空チャンバ圧は、約５×１０−１０から２×１０−９トールであった。
ＡｌＮ蒸着の間、圧力は１×１０−５トールの範囲に上昇した。厚さ０．５−２．０ｎｍのＡｌＮ層の蒸着の後に基板を取り出し、標準手順を用いて化学気相成長法によって、厚さ約１５０ｎｍのアモルファスシリコン層を蒸着させた。次いで、アモルファスシリコンに、ホウ素をイオン打ち込みし、該ドーパントを約９５０℃−１０００℃でアニーリングすることによって活性化させ、その後再び標準半導体加工手順を行った。或る場合においては、ＳｉＯ２／Ｓｉ（１００）界面状態を非活性化するために、フォーミングガスアニールを行った。次いで、これらの構造から、リソグラフィによって１０×１０、２０×２０、５０×５０及び１００×１００平方ミクロンのオーダーの概略寸法を有するパッドサイズを定めるキャパシタを作成した。したがって、キャパシタ構造は、Ｂドープポリシリコン／厚さ０．５−２ｎｍのＡｌＮ／厚さ２−４ｎｍのケイ酸Ｈｆ又はＨｆＯ２／０．３−１．２ｎｍのＳｉＯ２又はＳｉＯＮ（又は蒸着後の変化によりそれより厚い）／シリコン（１００）ウェハーであった。また、同じスタック構造をもつ標準ｐＦＥＴを製造するために、標準デバイス加工を行った。
キャパシタが電気的に試験されたときに、それらは、フラットバンド電圧が、図３Ａ−３Ｄ及び図４の計測データに示されるような１．０Ｖにおける理想的な位置の２００−４００ｍＶ以内となったことを示した。図３Ａ−３Ｄの結果は、トランジスタ上に成長し、それらの上に０．８から１．３ｎｍの間のＡｌＮを有する、ケイ酸Ｈｆ層の組からの結果であった。ＡｌＮが周囲環境に曝されたときに、その一部が酸化して、酸窒化アルミニウム層がもたらされる。ゲートスタックが同様の構造をもっているｐＦＥＴを試験したときに、それらはまた、デバイスの閾値電圧が、予想通りに、図４のｐＦＥＴの静電容量−電圧プロットに示されるような理想的な位置（２００−４００ｍＶ以内）の近くにとどまっていたことを示した。図４に見られるように、ケイ酸Ｈｆを有するデバイスは、対照デバイスと比べて、負のバイアスに向けて強くシフトされた。また、２つの水平な線によって示されるように、ＡｌＮキャップ層を用いて、対照デバイスに対し、フラットバンド（ｄＶｆｂ）及び閾値（ｄＶｔ）電圧の大きなシフトが達成された。
図５Ａ−５Ｂは、ゲート酸化物としてケイ酸Ｈｆを用いて作成されたｐＦＥＴからの結果を示す。また、ＡｌＮ閾値安定化層が用いられ、閾値電圧はゼロに向けてシフトされた。これらのｐＦＥＴのトランジスタ性能データが図６に示されている。図６に示されるように、ＡｌＮキャップ層があるとき、デバイス性能の大きな低下は観測されなかった。
上記のデータに照らして、ＡｌＮ層の存在によって、閾値電圧が所望の値の近くに安定化された。明らかに、ＡｌＮ中間層は、電気的性能を損なうことなく、ケイ化又は酸化Ｈｆとポリシリコン層との間の有効な障壁として働く。
（マイクロ構造の問題）
蒸着に続き、及び周囲環境に曝した後に、酸化アルミニウムは窒化アルミニウムより熱力学的に安定であるので、窒化アルミニウムの一部を酸化させることができる。これは、中間層の性能に悪影響を及ぼさない。
窒化アルミニウムは低温（＜６５０℃）で蒸着されるので、それは均一な連続層となっていき、そのため酸化又はケイ酸Ｈｆがポリシリコンに大きく露出されることはない。
（比較実施例）
ケイ酸ハフニウムゲート誘電体を備えたＦＥＴの閾値及びフラットバンド電圧に対する原子層蒸着（ＡＬＤ）されたＡｌ２Ｏ３の影響を調べた。２０蒸着サイクルに対応するＡｌ２Ｏ３厚さのとき、フラットバンド及び閾値電圧における大きな変化は起こらないことが示された。この観察は、デバイス用途に関係する厚さ範囲内の物理的に閉じたキャップの形成を防止することができるＡｌ２Ｏ３成長の抑制によって、或る程度説明することができる。
使用された高ｋ誘電体は、Ｓｉソースとしてシランを有するＭＯＣＶＤ蒸着ケイ酸ハフニウムであった。Ａｌ２Ｏ３キャップ層は、前駆体としてＴＭＭＡ及びＨ２Ｏを有する原子層蒸着（ＡＬＤ）を用いて蒸着された。キャップ厚さは、２から２０サイクルのＴＭＭＡ／Ｈ２Ｏ蒸着サイクルの数によって制御された。ｎＦＥＴ及びｐＦＥＴは、標準ＣＭＯＳプロセスフローを用いて製造され、静電容量電圧計測値を用いて、デバイスのフラットバンド及び閾値電圧を計測した。
（結果）
この研究の主な結果を図７−図１０にまとめる。図７は、８インチのＳｉウェハーにおける種々の位置で計測されたＡｌ２Ｏ３キャップ層（ＳｉＯ２等価厚さ数、ＥＯＴで表わされる）の厚さへの寄与を示す。ＥＯＴ数は、キャップされていないケイ酸ハフニウム層の静電容量に対して増加する蓄積静電容量から抽出した。図に示すように、最初の成長抑制の後に、１サイクル当り約０．１ｎｍのＡｌ２Ｏ３のリニア成長が観測される。これは、５サイクルより少ない場合にはキャップ層が閉じられそうにないことを示唆するものである。閉鎖されたキャップは、成長速度が厚いＡｌ２Ｏ３層と同一であるとき、Ａｌ２Ｏ３蒸着の１０及び２０サイクルの後に形成される可能性が高い。
図８におけるデータは、対照ＳｉＯ２ｎＦＥＴと、ケイ酸ハフニウム（２０％）を有し、かつポリ−Ｓｉ蒸着の前に該ケイ酸ハフニウム上に蒸着されるキャップ層として、０（カーブＡ）、２（カーブＢ）、５（カーブＣ）、１０（カーブＤ）及び２０（カーブＥ）サイクルのＡｌ２Ｏ３を有するｎＦＥＴの静電容量電圧特徴を示す。図に示すように、ＳｉＯ２をケイ酸ハフニウム高ｋ誘電体と置換したときに、大きいシフトが観測された。Ａｌ２Ｏ３材料が、実際に全ゲート静電容量に寄与するのであれば、蓄積及び反転静電容量における減少は、データから明らかである（図７参照）。しかしながら、フラットバンド及び閾値電圧は、図１０に要約されるように、キャップ層の厚さと共に顕著に変化することはない。
図９におけるデータは、対照ＳｉＯ２ｐＦＥＴと、ケイ酸ハフニウム（２０％）を有し、かつポリ−Ｓｉ蒸着の前に該ケイ酸ハフニウム上に蒸着されるキャップ層として、０（カーブＡ）、２（カーブＢ）、５（カーブＣ）、１０（カーブＤ）及び２０（カーブＥ）サイクルのＡｌ２Ｏ３を有するｐＦＥＴの静電容量電圧特徴を示す。図８に示すように、ＳｉＯ２をケイ酸ハフニウム高ｋ誘電体と置換したときに、大きいシフトが観測された。Ａｌ２Ｏ３材料が、実際に全ゲート静電容量に寄与するのであれば、蓄積及び反転静電容量における減少は、データから明らかである（図７参照）。しかしながら、フラットバンド及び閾値電圧は、図１０に要約されるように、キャップ層の厚さと共に顕著に変化することはない。
図１０におけるデータは、図８−図９に示されたデータから抽出されたフラットバンド電圧及び閾値電圧を要約する。図に示すように、ＳｉＯ２をケイ酸ハフニウム誘電体と置換したときに、大きい電圧変化が観測されたが、ケイ酸ハフニウム上のＡｌ２Ｏ３キャップ層によって変化が引き起こされることはなかった。
デバイスのフラットバンド及び閾値電圧が、受け容れ難い値を示すことから、提示されたデータは、ゲート誘電体としてのＳｉＯ２をケイ酸ハフニウムに置き換えることの難しさを示している。データはまた、任意のキャッピング層の使用によって、対照デバイスで観測された理想値に向けてフラットバンド電圧又は閾値電圧が改善されないことを示す。ＳｉＮキャップに加えて、Ａｌ２Ｏ３キャップは、ハフニウムベースのゲート誘電体を有するＦＥＴの製造の助けとはならない。適切なキャップ層を見つけるのは容易なことではない。
本発明は、特にその好ましい実施形態に関して図示され、説明されたが、当業者であれば、本発明の精神及び範囲から逸脱することなく、形態及び細部における上記の及びその他の変更を行うことができることを理解するであろう。したがって、本発明は、説明され、図示された正確な形態及び細部に限定されるものではなく、添付の特許請求の範囲に含まれることを意図されているものである。
ゲートバイアスゼロ、Ｖｇ＝０Ｖにおける典型的なｐＦＥＴの従来技術のゲートスタックにわたるおおよそのバンドアラインメントを示す概略図である。量Ｅｃ及びＥｖは、それぞれケイ素基体及びポリシリコンゲートの伝導及び価電子帯エッジを表わす。Ｅｆは、ゲートバイアスゼロにおけるケイ素基体及びポリシリコンゲートのフェルミ準位位置（点線）を表す。 高ｋゲート誘電体とポリ−Ｓｉゲート電極との間に配置された本発明の閾値電圧安定化中間層を含む本発明のＣＭＯＳ構造の絵図的表現（断面図による）である。 ４ｎｍＨｆケイ酸塩／Ｓｉ基板上に０．６から１．３ｎｍのＡｌＮ閾値安定化中間層を含むゲートスタック上にホウ素ドープポリシリコンゲートを備えた一組のゲートスタックの静電容量−電圧曲線を示すグラフである。図３Ｂ及び３ＤにおけるＡｌＮ蒸着温度は３００℃であり、図３Ａ及び３Ｃにおいては６００℃であった。フラットバンド電圧（Ｖｆｂ）は、０．６から０．７６Ｖの範囲内である。ＳｉＯ２と等価な酸化物厚さ（ＥＯＴ）は、ＡｌＮ厚さ及びＨＦケイ酸塩厚さに応じて２．９から４．８ｎｍまで変化する。ＥＯＴにおける「中央」から「縁部」への変動は、これらの実験に用いられる８インチウェハーにわたるＨｆ−ケイ酸塩厚さの変動によるものである。 ４ｎｍＨｆケイ酸塩／Ｓｉ基板上に０．６から１．３ｎｍのＡｌＮ閾値安定化中間層を含むゲートスタック上にホウ素ドープポリシリコンゲートを備えた一組のゲートスタックの静電容量−電圧曲線を示すグラフである。 ４ｎｍＨｆケイ酸塩／Ｓｉ基板上に０．６から１．３ｎｍのＡｌＮ閾値安定化中間層を含むゲートスタック上にホウ素ドープポリシリコンゲートを備えた一組のゲートスタックの静電容量−電圧曲線を示すグラフである。 ４ｎｍＨｆケイ酸塩／Ｓｉ基板上に０．６から１．３ｎｍのＡｌＮ閾値安定化中間層を含むゲートスタック上にホウ素ドープポリシリコンゲートを備えた一組のゲートスタックの静電容量−電圧曲線を示すグラフである。 ３種類のｐＦＥＴデバイスの静電容量−電圧曲線の比較である。実線は、厚さ２．５ｎｍのＳｉＯ２ゲート酸化物の酸化物対照デバイスである。白丸は、ゲート誘電体として１ｎｍのＳｉＯ２界面酸化物上に厚さ３ｎｍのＨｆ−ケイ酸塩層を備えたｐＦＥＴを示し、黒丸は、Ｈｆ−ケイ酸塩とホウ素ドープポリシリコンゲート電極との間のＡｌＮ閾値安定化層を備えたｐＦＥＴを示す。 厚さ３ｎｍのＨｆ−ケイ酸塩層と厚さ０．９から１．２ｎｍのＡｌＮキャップ層とを備えた典型的なｐＦＥＴデバイスの典型的な分割ＣＶである。 厚さ３ｎｍのＨｆ−ケイ酸塩層と厚さ０．９から１．２ｎｍのＡｌＮキャップ層とを備えた典型的なｐＦＥＴデバイスのドレイン電流対ゲート電圧（Ｉｄ−Ｖｇ）特徴である。Ｉｄ−Ｖｇ曲線は、１００ｍＶのドレインソース電圧において計測された。各場合においては、８インチのウェハーにわたって９つのデバイスが計測された。 Ｈｆ−ケイ酸塩を有するｐＦＥＴデバイス及びＡＬＮキャップ層を備えたＨｆ−ケイ酸塩を有するｐＦＥＴデバイス反転電荷密度の関数としての移動性変動を示すプロットである。 ＡＬＤ Ａｌ２Ｏ３蒸着サイクルの関数としてのケイ酸ハフニウム（２０％）上のＡｌ２Ｏ３キャップ層のＳｉＯ２と等価な酸化物厚さ（ＥＯＴ）を示すプロットである。 比較実施例において報告された種々のｎＦＥＴの静電容量電圧特徴を示すプロットである。 比較実施例において報告された種々のｐＦＥＴの静電容量電圧特徴を示すプロットである。 図８及び図９に示されたデータから抽出されたフラットバンド電圧及び閾値電圧を示すプロットである。
符号の説明
１２：半導体基板
１４：ソース／ドレイン拡散領域
１６：デバイスチャネル
１８：ゲートスタック
２０：高ｋ誘電体
２２：絶縁中間層
２４：Ｓｉ含有ゲート導体

Claims (24)

  1. 相補型金属酸化物半導体（ＣＭＯＳ）構造であって、
    ソース及びドレイン拡散領域が配置され、該ソース及びドレイン拡散領域がチャネル領域によって分離された半導体基板と、
    前記チャネル領域の上に配置されたゲートスタックと、
    を備え、前記ゲートスタックは、高ｋゲート誘電体と、絶縁中間層と、Ｓｉ含有ゲート導体とからなり、前記絶縁中間層は、前記高ｋゲート誘電体と前記Ｓｉ含有ゲート導体との間に配置されて、構造の閾値電圧及びフラットバンド電圧を目標値に安定化させることができる、ＣＭＯＳ構造。
  2. 前記半導体基板が、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、Ｇａ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、他のＩＩＩ／Ｖ又はＩＩ／ＶＩ化合物半導体、有機半導体、又は積層半導体からなる、請求項１に記載のＣＭＯＳ構造。
  3. 前記半導体基板が、Ｓｉ、ＳｉＧｅ、シリコン・オン・絶縁体又はシリコンゲルマニウム・オン・絶縁体からなる、請求項１に記載のＣＭＯＳ構造。
  4. 前記半導体基板に、ｎ型ドーパント、ｐ型ドーパント、又はその両方がドープされた、請求項１に記載のＣＭＯＳ構造。
  5. 前記高ｋゲート誘電体が、酸化物、窒化物、酸窒化物又はケイ酸塩からなる、請求項１に記載のＣＭＯＳ構造。
  6. 前記高ｋゲート誘電体が、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＴｉＯ２、Ｌａ２Ｏ３、ＳｒＴｉＯ３、ＬａＡｌＯ３、Ｙ２Ｏ３、ＳｉＯ２、窒化ＳｉＯ２又はケイ酸塩、或いはその窒化物又は窒化ケイ酸塩からなる、請求項１に記載のＣＭＯＳ構造。
  7. 前記絶縁中間層が、金属窒化物からなる、請求項１に記載のＣＭＯＳ構造。
  8. 前記金属窒化物がさらに酸素を含有する、請求項７に記載のＣＭＯＳ構造。
  9. 前記絶縁中間層が、窒化アルミニウム（ＡｌＮ）、酸窒化アルミニウム（ＡｌＯｘＮｙ）、窒化ホウ素（ＢＮ）、酸窒化ホウ素（ＢＯｘＮｙ）、窒化ガリウム（ＧａＮ）、酸窒化ガリウム（ＧａＯＮ）、窒化インジウム（ＩｎＮ）、酸窒化インジウム（ＩｎＯＮ）、又はこれらの組み合わせからなる、請求項１に記載のＣＭＯＳ構造。
  10. 前記絶縁中間層がＡｌＮ又はＡｌＯｘＮｙからなる、請求項１に記載のＣＭＯＳ構造。
  11. 前記絶縁中間層が１から２５Åの厚さを有する、請求項１に記載のＣＭＯＳ構造。
  12. 前記Ｓｉ含有ゲート導体がＳｉ又はＳｉＧｅ合金からなる、請求項１に記載のＣＭＯＳ構造。
  13. 前記Ｓｉ含有ゲート導体が、少なくともホウ素をドープされたポリシリコンからなる、請求項１に記載のＣＭＯＳ構造。
  14. 相補型金属酸化物半導体（ＣＭＯＳ）構造であって、
    ソース及びドレイン拡散領域が配置され、該ソース及びドレイン拡散領域がチャネル領域によって分離された半導体基板と、
    前記チャネル領域の上に配置されたゲートスタックと、
    を備え、前記ゲートスタックは、ハフニウム含有高ｋゲート誘電体と、窒化アルミニウム含有絶縁中間層と、Ｓｉ含有ゲート導体とからなり、前記窒化アルミニウム絶縁中間層は、前記ハフニウム含有高ｋゲート誘電体と前記Ｓｉ含有ゲート導体との間に配置されて、構造の閾値電圧及びフラットバンド電圧を目標値に安定化させることができる、ＣＭＯＳ構造。
  15. 改善された閾値電圧及びフラットバンド電圧安定性を有する相補型金属酸化物半導体（ＣＭＯＳ）構造を形成する方法であって、
    高ｋゲート誘電体、Ｓｉ含有ゲート導体、及び前記高ｋゲート誘電体と前記Ｓｉ含有ゲート導体との間に配置された絶縁中間層と、からなるゲートスタックを半導体基板上に設けるステップと、
    前記ゲートスタックにバイアスをかけて、前記絶縁中間層が構造の閾値電圧及びフラットバンド電圧を目標値に安定化させるようにするステップと、
    を含む方法。
  16. 前記ゲートスタックを設けるステップは、前記高ｋ誘電体、前記絶縁中間層、及び前記Ｓｉ含有ゲート導体のブランケット層を半導体基板上に蒸着させ、リソグラフィ及びエッチングによって前記ブランケット層にパターン形成することを含む、請求項１５に記載の方法。
  17. 前記ゲートスタックを設けた後に、前記ゲートスタックに当接する前記半導体基板にソース及びドレイン拡散領域が形成される、請求項１５に記載の方法。
  18. 前記絶縁中間層が、蒸着又は熱成長によって形成される、請求項１５に記載の方法。
  19. 前記絶縁中間層が金属窒化物からなる、請求項１５に記載の方法。
  20. 前記金属窒化物がさらに酸素を含有する、請求項１９に記載の方法。
  21. 前記絶縁中間層が、窒化アルミニウム（ＡｌＮ）、酸窒化アルミニウム（ＡｌＯｘＮｙ）、窒化ホウ素（ＢＮ）、酸窒化ホウ素（ＢＯｘＮｙ）、窒化ガリウム（ＧａＮ）、酸窒化ガリウム（ＧａＯＮ）、窒化インジウム（ＩｎＮ）、酸窒化インジウム（ＩｎＯＮ）、又はこれらの組み合わせからなる、請求項１５に記載の方法。
  22. 前記絶縁中間層がＡｌＮ又はＡｌＯｘＮｙからなる、請求項１５に記載の方法。
  23. 前記高ｋゲート誘電体が、ＨｆＯ２、ケイ酸ハフニウム、又は酸窒化ハフニウムシリコンからなる、請求項１５に記載の方法。
  24. 前記Ｓｉ含有ゲート導体がＳｉ又はＳｉＧｅ合金からなる、請求項１５に記載の方法。
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006086511A (ja) * 2004-08-17 2006-03-30 Nec Electronics Corp 半導体装置
WO2008041277A1 (en) 2006-09-29 2008-04-10 Fujitsu Limited Compound semiconductor device and process for producing the same
JP2008521215A (ja) * 2004-11-15 2008-06-19 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体構造およびそれを形成する方法（金属酸化物の付着を介して形成されたしきい電圧制御層を含む窒素含有電界効果トランジスタ・ゲート・スタック）
WO2014069032A1 (ja) * 2012-11-01 2014-05-08 独立行政法人産業技術総合研究所 電界効果型半導体装置及びその製造方法
KR20150014321A (ko) * 2013-07-29 2015-02-06 삼성전자주식회사 반도체 소자 및 그 제조 방법
JP2015188116A (ja) * 2010-12-28 2015-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9679971B2 (en) 2015-09-11 2017-06-13 Kabushiki Kaisha Toshiba Semiconductor device
US9755040B2 (en) 2013-05-31 2017-09-05 Sumitomo Chemical Company, Limited Semiconductor wafer, method of producing semiconductor wafer and electronic device
US9991358B2 (en) 2015-09-11 2018-06-05 Kabushiki Kaisha Toshiba Semiconductor device with metal-insulator-semiconductor structure
JP2020009884A (ja) * 2018-07-06 2020-01-16 国立研究開発法人物質・材料研究機構 半導体装置、半導体装置の使用方法およびその半導体装置の製造方法
US10573735B2 (en) 2017-01-26 2020-02-25 Kabushiki Kaisha Toshiba Semiconductor device

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100639673B1 (ko) * 2003-12-22 2006-10-30 삼성전자주식회사 고유전 합금으로 이루어지는 게이트 유전막을 구비하는반도체 소자 및 그 제조 방법
US7105889B2 (en) * 2004-06-04 2006-09-12 International Business Machines Corporation Selective implementation of barrier layers to achieve threshold voltage control in CMOS device fabrication with high k dielectrics
JP2006216897A (ja) * 2005-02-07 2006-08-17 Toshiba Corp 半導体装置及びその製造方法
JP2006278873A (ja) * 2005-03-30 2006-10-12 Seiko Epson Corp 半導体装置およびその製造方法
JP2007080995A (ja) * 2005-09-13 2007-03-29 Toshiba Corp 半導体装置
TWI262550B (en) * 2005-10-14 2006-09-21 Ind Tech Res Inst Element with a low temperature poly-Si film, method of direct poly-Si deposition at low temperature and inductively-coupled plasma chemical vapor deposition
US7612421B2 (en) * 2005-10-11 2009-11-03 Atmel Corporation Electronic device with dopant diffusion barrier and tunable work function and methods of making same
US7655994B2 (en) 2005-10-26 2010-02-02 International Business Machines Corporation Low threshold voltage semiconductor device with dual threshold voltage control means
US7672093B2 (en) * 2006-10-17 2010-03-02 Magic Technologies, Inc. Hafnium doped cap and free layer for MRAM device
US8420488B2 (en) 2007-09-11 2013-04-16 United Microelectronics Corp. Method of fabricating high voltage device
EP2040300B1 (en) * 2007-09-20 2016-07-06 Imec MOSFET devices and method to fabricate them
JP5208538B2 (ja) * 2008-02-21 2013-06-12 株式会社東芝 半導体記憶素子
CN101752237B (zh) * 2008-12-16 2012-08-08 国际商业机器公司 在半导体器件中形成高k栅极叠层的方法
JP5506036B2 (ja) * 2010-03-02 2014-05-28 古河電気工業株式会社 半導体トランジスタ
CN101950757A (zh) * 2010-07-13 2011-01-19 中国科学院上海微系统与信息技术研究所 基于soi衬底的高介电常数材料栅结构及其制备方法
KR101141244B1 (ko) * 2010-09-28 2012-05-04 연세대학교 산학협력단 고유전율 물질인 하프늄옥사이드 산화막의 두께 조절을 이용한 게이트 산화막 형성방법 및 이를 이용한 게이트 전극
CN102169104A (zh) * 2010-12-22 2011-08-31 重庆邮电大学 基于SiC的MOSFET的汽车发动机用氧传感器
CN102776566A (zh) * 2011-05-11 2012-11-14 深圳光启高等理工研究院 基于多晶硅的超材料制备方法和基于多晶硅的超材料
CN103474340A (zh) * 2013-09-28 2013-12-25 复旦大学 一种利用双层绝缘层释放费米能级钉扎的方法
CN106158601A (zh) * 2015-03-26 2016-11-23 比亚迪股份有限公司 SiC基器件的栅介质层结构及栅介质层的形成方法
US9859121B2 (en) * 2015-06-29 2018-01-02 International Business Machines Corporation Multiple nanosecond laser pulse anneal processes and resultant semiconductor structure
EP3353810A4 (en) 2015-09-25 2019-05-01 Intel Corporation PASSIVATION OF TRANSISTOR CHANNEL RANGE INTERFACES
CN108630700A (zh) * 2017-03-22 2018-10-09 中芯国际集成电路制造(上海)有限公司 闪存器件及其制造方法
CN108231812A (zh) * 2018-01-24 2018-06-29 德淮半导体有限公司 晶体管及其制造方法以及cmos图像传感器
DE102019120692B4 (de) * 2019-07-31 2025-12-11 Infineon Technologies Ag Leistungshalbleitervorrichtung und Verfahren
CN114220865A (zh) * 2021-12-13 2022-03-22 深圳市华星光电半导体显示技术有限公司 薄膜晶体管及其制作方法、显示面板

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002246594A (ja) * 2001-01-08 2002-08-30 Internatl Business Mach Corp <Ibm> 窒化アルミニウムおよび酸化アルミニウム／窒化アルミニウム・ヘテロ構造ゲート誘電体スタック・ベースの電界効果トランジスタおよびその形成方法
US20020190302A1 (en) * 2001-06-13 2002-12-19 International Business Machines Corporation Complementary metal oxide semiconductor (CMOS) gate stack with high dielectric constant gate dielectric and integrated diffusion barrier
JP2003282873A (ja) * 2002-03-22 2003-10-03 Sony Corp 半導体装置およびその製造方法
JP2004079729A (ja) * 2002-08-15 2004-03-11 Renesas Technology Corp 半導体装置
JP2005064317A (ja) * 2003-08-18 2005-03-10 Semiconductor Leading Edge Technologies Inc 半導体装置
JP2005210060A (ja) * 2003-12-26 2005-08-04 Fujitsu Ltd 半導体装置とその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5763922A (en) * 1997-02-28 1998-06-09 Intel Corporation CMOS integrated circuit having PMOS and NMOS devices with different gate dielectric layers
US6033998A (en) * 1998-03-09 2000-03-07 Lsi Logic Corporation Method of forming variable thickness gate dielectrics
US6992321B2 (en) * 2001-07-13 2006-01-31 Motorola, Inc. Structure and method for fabricating semiconductor structures and devices utilizing piezoelectric materials

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002246594A (ja) * 2001-01-08 2002-08-30 Internatl Business Mach Corp <Ibm> 窒化アルミニウムおよび酸化アルミニウム／窒化アルミニウム・ヘテロ構造ゲート誘電体スタック・ベースの電界効果トランジスタおよびその形成方法
US20020190302A1 (en) * 2001-06-13 2002-12-19 International Business Machines Corporation Complementary metal oxide semiconductor (CMOS) gate stack with high dielectric constant gate dielectric and integrated diffusion barrier
JP2003282873A (ja) * 2002-03-22 2003-10-03 Sony Corp 半導体装置およびその製造方法
JP2004079729A (ja) * 2002-08-15 2004-03-11 Renesas Technology Corp 半導体装置
JP2005064317A (ja) * 2003-08-18 2005-03-10 Semiconductor Leading Edge Technologies Inc 半導体装置
JP2005210060A (ja) * 2003-12-26 2005-08-04 Fujitsu Ltd 半導体装置とその製造方法

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006086511A (ja) * 2004-08-17 2006-03-30 Nec Electronics Corp 半導体装置
JP2008521215A (ja) * 2004-11-15 2008-06-19 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体構造およびそれを形成する方法（金属酸化物の付着を介して形成されたしきい電圧制御層を含む窒素含有電界効果トランジスタ・ゲート・スタック）
WO2008041277A1 (en) 2006-09-29 2008-04-10 Fujitsu Limited Compound semiconductor device and process for producing the same
US11923249B2 (en) 2010-12-28 2024-03-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2015188116A (ja) * 2010-12-28 2015-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
US12288824B2 (en) 2010-12-28 2025-04-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including top-gate bottom-contact transistor
US10886414B2 (en) 2010-12-28 2021-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US10522692B2 (en) 2010-12-28 2019-12-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US11670721B2 (en) 2010-12-28 2023-06-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2014069032A1 (ja) * 2012-11-01 2014-05-08 独立行政法人産業技術総合研究所 電界効果型半導体装置及びその製造方法
US9755040B2 (en) 2013-05-31 2017-09-05 Sumitomo Chemical Company, Limited Semiconductor wafer, method of producing semiconductor wafer and electronic device
KR20150014321A (ko) * 2013-07-29 2015-02-06 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102392059B1 (ko) * 2013-07-29 2022-04-28 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9991358B2 (en) 2015-09-11 2018-06-05 Kabushiki Kaisha Toshiba Semiconductor device with metal-insulator-semiconductor structure
US10672882B2 (en) 2015-09-11 2020-06-02 Kabushiki Kaisha Toshiba Semiconductor device
US10319828B2 (en) 2015-09-11 2019-06-11 Kabushiki Kaisha Toshiba Semiconductor device with diffusion prevention layer
US9679971B2 (en) 2015-09-11 2017-06-13 Kabushiki Kaisha Toshiba Semiconductor device
US10573735B2 (en) 2017-01-26 2020-02-25 Kabushiki Kaisha Toshiba Semiconductor device
JP2020009884A (ja) * 2018-07-06 2020-01-16 国立研究開発法人物質・材料研究機構 半導体装置、半導体装置の使用方法およびその半導体装置の製造方法

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