JP2005332995A

JP2005332995A - 半導体装置、及びその製造方法

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Publication number: JP2005332995A
Application number: JP2004150281A
Authority: JP
Inventors: Tomohiro Okamura; 友博岡村
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2004-05-20
Filing date: 2004-05-20
Publication date: 2005-12-02
Anticipated expiration: 2024-05-20
Also published as: US7118978B2; JP4434832B2; US20050260805A1

Abstract

【課題】サイドウォール直下の半導体層の低抵抗化を実現するとともに、ドレイン及びソース領域に良好なエピタキシャル膜を形成するＳＯＩ半導体装置の製造方法の提供。
【解決手段】支持基板１上に第１絶縁膜２を介した半導体層３からなるＳＯＩ基板を用い、素子分離領域４を形成した後、素子領域の半導体層３上にゲート絶縁膜５を介してゲート電極６を形成するステップと、ゲート電極６を第２絶縁膜７で覆ったマスクによりゲート絶縁膜５を除去するステップと、半導体層３が所定の膜厚になるように選択エピタキシャル成長法にて膜厚調整するステップと、膜厚調整された半導体層３、８に低濃度不純物イオン注入するステップと、ゲート電極６上面の第２絶縁膜７を除去してゲート電極６側面に第１サイドウォール７ａを形成するステップと、第１サイドウォール７ａ側面に第２サイドウォール１０ａを形成するステップと、を含む半導体装置の製造方法。
【選択図】図２

Description

本発明は、半導体装置、及び半導体装置の製造方法に関する。

近年、半導体装置のさらなる高集積化、高性能化、低消費電力化を実現する手法の一つとしてＳＯＩ（Silicon on Insulator）−ＭＯＳトランジスタ技術が注目されている。以下、従来のＳＯＩ−ＭＯＳトランジスタの製造方法を説明する。
まず、シリコン支持基板、埋め込み酸化膜（BOX: Buried Oxide）、及びシリコン半導体層（ＳＯＩ層）からなるＳＯＩ基板を用い、ＬＯＣＯＳ（Local Oxidation of Silicon）法などによりフィールド酸化膜を形成して素子分離を行う。次に、シリコン半導体層上にゲート絶縁膜を形成し、さらにゲート絶縁膜上にポリシリコン膜を形成する。リソグラフィーおよびエッチングによりゲート電極を形成した後、低濃度不純物イオンの注入を行いエクステンション領域を形成する。

次に、ＣＶＤ（Chemical Vapor Deposition）法によりシリコン酸化膜を堆積し、異方性エッチングによりシリコン酸化膜をエッチバックしてサイドウォールを形成する。このエッチバック工程において、ＭＯＳトランジスタのドレイン領域及びソース領域のシリコン半導体層の表面がオーバーエッチングされ、初期膜厚よりも薄膜化する。
次に、ドレイン領域及びソース領域のシリコン半導体層上に選択エピタキシャル成長（SEG: Selective Epitaxial Growth）を行い、シリコンエピ膜を形成する。ただし、選択エピタキシャル成長ではポリシリコン膜上においても結晶が成長するため、ポリシリコン表面が露出しているゲート電極上部にもシリコン結晶が成長することになる。

その後、ドレイン領域及びソース領域への高濃度不純物イオンの注入、シリサイドによる電極形成などの工程を経てＭＯＳトランジスタが形成される。
ＳＯＩ基板からなる半導体装置ではないが、半導体プロセスを用いて製造されたＭＯＳトランジスタ含む半導体装置が、例えば特許文献１に記載されている。
特許文献１に記載の半導体装置は、酸化膜からなる断面がＬ字状の第１サイドウォールと、窒化膜からなり、第１サイドウォールの側面及び底面にまたがる第２サイドウォールと、で構成される二重サイドウォールを有している。また、ＬＤＤ（Lightly Doped Drain）による電界緩和構造をとっているが、エクステンション領域への低濃度不純物イオンの注入はゲート電極形成後、すなわち第１及び第２サイドウォール形成前に行っている。この半導体装置は、ＳＯＩ基板を使用するものではなく通常のバルク基板を使用するものであるから、ドレイン領域及びソース領域のシリコン半導体層が十分に厚くその寄生抵抗が小さいため、選択エピタキシャル成長などによるシリコン半導体層の膜厚調整を必要とするものではない。
特開２００１−６８６６６号公報（第３−４頁、第１−２図）

通常ＳＯＩ基板において、シリコン半導体層（ＳＯＩ層）は数十ｎｍ程度と薄く、直接シリコン半導体層に対してシリサイド電極を形成しても、十分な膜厚を有するシリサイド電極を形成することができず、そのシート抵抗が増大してしまう。このため、ＳＯＩ−ＭＯＳトランジスタにおいては、ドレイン領域及びソース領域にシリコンを選択エピタキシャル成長させて、低抵抗のシリサイド電極の形成に必要なシリコン膜厚にまでかさ上げする手法（エレベーテッドソース・ドレイン構造）が取られる。

しかしながら、薄いシリコン半導体層上に選択エピタキシャル成長させる場合、一般的な成長温度（例えば８００℃）で成長を行うとシリコンの凝集が起こる。その凝集量はシリコン膜厚に反比例する、すなわち、シリコン半導体層が薄いほど凝集が顕著になるということである。上述したように、通常のＳＯＩ−ＭＯＳトランジスタの製造方法においては、サイドウォール形成時のエッチバック工程においてシリコン半導体層の表面がオーバーエッチングされる。その結果、シリコン半導体層がさらに薄膜化し、シリコンの凝集が生じやすくなり、所望の膜質を有するシリコンエピ膜を得ることが困難になる。

また、サイドウォール直下の領域に当たるシリコン半導体層の抵抗値を低減するため、低濃度不純物イオンの注入、いわゆるエクステンションイオン注入を行うが、シリコン半導体層の絶対膜厚が薄いため、それが大きな寄生抵抗になってしまいＭＯＳトランジスタの駆動力が低下してしまう。
特許文献１に記載の半導体装置においては、上述したように、Ｌ字状の第１サイドウォールと、その側面及び底面にまたがる第２サイドウォールとで二重サイドウォールが構成されている。半導体装置のスケールダウンに伴い、サイドウォール直下の半導体層の抵抗値低減は重要な課題となっている。ＳＯＩ−ＭＯＳトランジスタにおいては特にその重要性が指摘されている。この半導体装置にあるような二重サイドウォール構造をＳＯＩ−ＭＯＳトランジスタに適用する場合、第１サイドウォールはＬ字形状をしているため、側面の膜厚自体は薄くても、第１サイドウォール下部ではＬ字の底面に相当する幅がある分、膜厚的には厚いシングルサイドウォールを形成した場合と同じになってしまう。ＳＯＩ基板においては、半導体層（ＳＯＩ層）の膜厚は数十ｎｍと薄いため、サイドウォール幅が厚いとその直下の半導体層の寄生抵抗が大きくなる。特許文献１に記載の半導体装置は、バルク基板を使用するものであるため、サイドウォール直下には十分な膜厚を有する半導体層がある。従って、ドレイン及びソース領域の半導体層の膜厚調整による寄生抵抗の低減などについては考慮されていない。

本発明に係る半導体装置の製造方法は、支持基板上に第１絶縁膜を介して形成された半導体層を有するＳＯＩ基板において、半導体層に素子領域と素子分離領域とを形成するステップと、素子領域の半導体層上にゲート絶縁膜を形成するステップと、ゲート絶縁膜上にゲート電極を形成するステップと、ゲート電極周辺部を覆う第２絶縁膜を形成するステップと、第２絶縁膜に覆われたゲート電極をマスクとしてゲート絶縁膜を除去するステップと、ゲート絶縁膜を除去した後の半導体層の膜厚が所定の膜厚になるように選択エピタキシャル成長法にて第１の膜厚調整を実行するステップと、膜厚調整された半導体層に低濃度不純物イオン注入するステップと、ゲート電極上面の第２絶縁膜を除去してゲート電極側面に第１サイドウォールを形成するステップと、第１サイドウォール側面に第２サイドウォールを形成するステップと、を含むことを特徴とする。

また、別の発明に係る半導体装置の製造方法は、前記第２サイドウォール形成後において、第２サイドウォールと素子分離領域に囲まれるドレイン部、及びソース部に相当する半導体層の膜厚が所定の膜厚になるように、選択エピタキシャル成長法にて第２の膜厚調整を実行するステップ、をさらに含むことを特徴とする。

本発明によれば、サイドウォールを二重構造とし、第２サイドウォール形成前にシリコン半導体層の膜厚を調整（かさ上げ）することにより、第２サイドウォール直下のシリコン半導体層の抵抗値を低減することができる。本発明において、第２サイドウォールに比して第１サイドウォールを薄く形成すれば、全体としてサイドウォール直下のシリコン半導体層の抵抗値を低減することができる。

・第１実施形態
第１実施形態では、サイドウォールを第１及び第２サイドウォールからなる二重構造とし、第１サイドウォール形成後に選択エピタキシャル成長を行い、第２サイドウォール直下に相当するシリコン半導体層（ＳＯＩ層）の膜厚を調整している。
図１（ａ）乃至（ｄ）及び図２（ｅ）乃至（ｇ）は、本発明の第１実施形態に係るＳＯＩ半導体装置の製造方法を説明するための断面図である。このＳＯＩ半導体装置は、完全空乏（Fully-Depleted, FD）で動作するＳＯＩ半導体装置である。また、ＳＯＩ半導体装置は、部分空乏（Partially-Depleted, PD）のＳＯＩ半導体装置であってもよい。本発明は、シリコン半導体層が、例えば５０ｎｍ以下のように薄く形成されるＳＯＩ半導体装置に特に有効であるが、シリコン半導体層の膜厚に依存するものではなく、ＳＯＩ基板を用いる半導体装置全般に適用可能である。

まず、シリコンの支持基板１、埋め込み酸化膜（BOX: Buried Oxide）２、単結晶シリコンの半導体層（ＳＯＩ層）３からなるＳＯＩ基板を準備する。ＳＯＩ基板は、ＳＩＭＯＸ（Silicon Implanted Oxide）によるものでも貼り合わせによるものでも構わない。
次に、図１（ａ）に示すように、ＳＯＩ基板上にシリコン酸化膜、シリコン窒化膜を順次形成し、通常のＬＯＣＯＳ（Local Oxidation of Silicon）法などによりフィールド酸化膜４を形成して素子分離を行う。次に、シリコン半導体層３上にシリコン酸窒化膜からなるゲート絶縁膜５を形成する。シリコン酸窒化膜は熱酸化処理における酸化抑制マスクとしての効果も備えている。シリコン酸窒化膜の形成には、例えば、シリコン酸化膜形成後に表面に窒素を導入する方法や、N₂Oガスなどでファーネス熱処理する方法など考えられるが、その方法は問わない。次に、ゲート絶縁膜５上にポリシリコン膜を形成し、リソグラフィーおよびエッチングによりゲート電極６を形成する。

次に、図１（ｂ）に示すように、熱酸化によりゲート電極６の表面にシリコン酸化膜７を形成する。このシリコン酸化膜７は、後述する選択エピタキシャル成長においてゲートとドレイン、ソースが短絡しないようにするためのものである。なお、シリコン酸化膜７は後に第１サイドウォールとなる。熱酸化処理において、ゲート絶縁膜５は酸化抑制マスクとして機能するため、ゲート絶縁膜５直下のシリコン半導体層３が酸化されることはなく、熱酸化処理前の膜厚がほぼ維持されることになる。

次に、ゲート絶縁膜５をウエットエッチングにて除去する。エッチング液はＨＦ液などが使用できる。ウエットエッチングを使用するのは、ゲート絶縁膜５直下のシリコン半導体層３のオーバーエッチングを最小限に抑えるためである。ゲート絶縁膜５のエッチングの際、シリコン酸化膜７もエッチングされ、図１（ｃ）に示すように、ゲート電極６周辺にシリコン酸化膜７が薄く形成される。

次に、図１（ｄ）に示すように、露出したシリコン半導体層３に対し選択エピタキシャル成長を行い、所望の膜厚のシリコンエピ膜８を形成する。ここで、シリコンの選択エピタキシャル成長においては、シリコン表面だけでなくポリシリコン表面にもシリコン結晶が成長するが、ゲート電極６表面は全てシリコン酸化膜７で覆われているため、エピ膜はシリコン半導体層３上のみに成長することになる。

次に、図２（ｅ）に示すように、抵抗値調整のための低濃度不純物イオンの注入を行いエクステンション領域９を形成する。この膜厚調整及びイオン注入の相乗効果により、後述する第２サイドウォール直下のシリコン半導体層の抵抗値を低減することができる。
次に、図２（ｆ）に示すように、ＣＶＤ法によりシリコン酸化膜１０を堆積する。
次に、異方性エッチング、例えば反応性イオンエッチング（RIE: Reactive Ion Etching）などによりシリコン酸化膜１０をエッチバックし、図２（ｇ）に示すように、第２サイドウォール１０ａを形成する。なお、このエッチバック工程において、ゲート電極６上部のシリコン酸化膜（第１サイドウォール）７も同時に除去され、ゲート電極６の側壁のみにシリコン酸化膜からなる第１サイドウォール７ａが形成される。

その後は公知の手法により、ＭＯＳトランジスタを形成する。（図示せず）
〔作用効果〕
第１実施形態に係るＳＯＩ半導体装置の製造方法によれば、サイドウォールを二重構造とし、第２サイドウォール形成１０ａ前にシリコン半導体層３、８の膜厚を調整すること、及びエクステンションイオンを注入すること、これらの相乗効果により、第２サイドウォール１０ａ直下のシリコン半導体層の抵抗値を低減することができる。また、第１サイドウォール７ａの膜厚は薄く、サイドウォール全体としてみた場合、その大部分を第２サイドウォール１０ａが占めている。従って、第２サイドウォール１０ａ直下の半導体層３、８の抵抗値を低減することは、結果としてサイドウォール全体直下の抵抗値を低減することに等しく、延いてはＭＯＳトランジスタの性能を向上につながる。

また、ゲート絶縁膜５をウエットエッチングにて除去することで、ゲート絶縁膜５直下のシリコン半導体層３のオーバーエッチングを最小限に抑えることができるため、十分な膜質と膜厚を有するシリコンエピ膜８を形成することができる。これにより、ドレイン及びソース領域に形成されるシリサイド電極の低抵抗化が可能となる。
さらに、直下に不純物層を有しない薄い第１サイドウォール７ａの膜厚を最適化することで、ゲートとドレイン及びソース領域との幾何学的な重なりによって生じるオーバーラップ容量や、ドレイン近傍の電界が大きくなることで生じる短チャネル効果の抑制も期待できる。

耐酸化性を有するゲート絶縁膜５を使用する効果としては、後に第１サイドウォール７ａとなるシリコン酸化膜７形成時の熱酸化処理において、ゲート絶縁膜５下のシリコン半導体層３に影響を及ぼすことなく、ゲート電極６周辺のみに効果的に酸化膜を形成できることが挙げられる。
・第２実施形態
第２実施形態では、さらに、第２サイドウォール形成後に再度選択エピタキシャル成長を行い、ドレイン領域及びソース領域の半導体層の膜厚を調整している。

第２実施形態は、第１実施形態に追加工程を含めたものであり、図２（ｈ）は、その追加工程を説明するための断面図である。
第１実施形態と同様に、図１（ａ）乃至（ｄ）及び図２（ｅ）乃至（ｇ）の工程によって、第１サイドウォール７ａ、第２サイドウォール１０ａを形成する。上述した、第１及び第２サイドウォールを形成するためのエッチバック工程において、第２サイドウォール１０ａとフィールド酸化膜４に囲まれるドレイン領域及びソース領域のシリコンエピ膜８も一部エッチングされることになる。ドレイン領域及びソース領域において、シリコンエピ膜８を介してシリコン半導体層３上にシリサイド電極を形成する際、例えば、Coシリサイドを形成する場合には、シリコン半導体層３及びシリコンエピ膜８を含めたシリコン層の膜厚が30nm以下になると低抵抗化が難しくなる。本追加工程は、第１及び第２サイドウォール形成時のエッチバック工程後において、ドレイン領域及びソース領域のシリコンエピ膜８の膜厚を再度調整するものである。

図２（ｈ）に示すように、ドレイン領域及びソース領域のシリコンエピ膜８に対し選択エピタキシャル成長を行い、所望の膜厚のシリコンエピ膜１１を形成する。この際、ゲート電極６上部においてはポリシリコン表面が露出しているため、ゲート電極６上部にもシリコン結晶が成長する。従って、ゲート電極６を所望の厚さに形成するためには、ポリシリコン膜とエピ膜とを合わせた膜厚が所望の膜厚になるようにプロセスを構築する必要がある。

なお、本実施形態における追加工程は、第１及び第２サイドウォール形成時のエッチバック工程後において、シリコンエピ膜８の膜厚が十分であれば特に必要とするものではない。
〔作用効果〕
第２実施形態に係るＳＯＩ半導体装置の製造方法によれば、第１及び第２サイドウォール形成時のエッチバック工程後に再度選択エピタキシャル成長を行うことで、低抵抗シリサイド電極の形成に必要とされるシリコン膜厚を確実に得ることができる。

第１、及び第２実施形態によるＳＯＩ半導体装置製造方法の工程断面図。第１、及び第２実施形態によるＳＯＩ半導体装置製造方法の工程断面図１シリコン支持基板２埋め込み酸化膜（ＢＯＸ）３シリコン半導体層（ＳＯＩ層）４フィールド酸化膜（素子分離領域絶縁膜）５ゲート絶縁膜（酸窒化膜）６ゲート電極（ポリシリコン）７シリコン酸化膜（熱酸化膜）７ａ第１サイドウォール８シリコンエピ膜９エクステンション領域１０シリコン酸化膜（ＣＶＤ膜）１０ａ第２サイドウォール１１シリコンエピ膜

Claims

支持基板と前記支持基板上に第１絶縁膜を介して形成された半導体層からなるＳＯＩ基板を用いて、半導体装置を製造する方法であって、
前記半導体層に素子領域と素子分離領域とを形成するステップと、
前記素子領域の前記半導体層上にゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜上にゲート電極を形成するステップと、
前記ゲート電極周辺部を覆う第２絶縁膜を形成するステップと、
前記第２絶縁膜に覆われたゲート電極をマスクとしてゲート絶縁膜を除去するステップと、
前記ゲート絶縁膜を除去した後の前記半導体層の膜厚が所定の膜厚になるように選択エピタキシャル成長法にて第１の膜厚調整を実行するステップと、
前記膜厚調整された半導体層に低濃度不純物イオン注入するステップと、
前期ゲート電極上面の第２絶縁膜を除去して前記ゲート電極側面に第１サイドウォールを形成するステップと、
前記第１サイドウォール側面に第２サイドウォールを形成するステップと、
を含むことを特徴とする半導体装置の製造方法。
前記第１の膜厚調整ステップは、前記ゲート電極周辺部が前記第２絶縁膜に覆われた状態で実行されることを特徴とする、請求項１に記載の半導体装置の製造方法。
前記第２絶縁膜は、熱酸化膜であることを特徴とする、請求項２に記載の半導体装置の製造方法。
前記ゲート絶縁膜は酸窒化膜であり、前記熱酸化膜を形成するステップでは、ゲート絶縁膜下の半導体層の熱酸化を抑制しつつ、前記ゲート電極周辺部の熱酸化を実施して前記熱酸化膜を形成することを特徴とする、請求項３に記載の半導体装置の製造方法
前記第２サイドウォール形成ステップは、前記第１の膜厚調整ステップ後に第３絶縁膜を全面に形成するステップと、前記第３絶縁膜をエッチバックするステップと、を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
前記第１の膜厚調整ステップは、前記ゲート電極周辺部が前記第２絶縁膜に覆われた状態で実行されることを特徴とする、請求項５に記載の半導体装置の製造方法。
前記第２絶縁膜は、熱酸化膜であることを特徴とする、請求項６に記載の半導体装置の製造方法。
前記ゲート絶縁膜は酸窒化膜であり、前記熱酸化膜を形成するステップでは、ゲート絶縁膜下の半導体層の熱酸化を抑制しつつ、前記ゲート電極周辺部の熱酸化を実施して前記熱酸化膜を形成することを特徴とする、請求項７に記載の半導体装置の製造方法。
前記第１サイドウォールを形成するステップは、前記第３絶縁膜のエッチバックと同時に行われることを特徴とする、請求項５に記載の半導体装置の製造方法。
前記ゲート絶縁膜を除去するステップでは、前記ゲート絶縁膜をウエットエッチングにて行うことで、前記ゲート絶縁膜直下の前記半導体層のオーバーエッチングを抑制することを特徴とする、請求項１に記載の半導体装置の製造方法。
前記第２サイドウォールは、ＣＶＤ法による酸化膜であることを特徴とする、請求項１に記載の半導体装置の製造方法。
前記第１サイドウォールは、前記第２サイドウォールよりも薄いことを特徴とする、請求項１に記載の半導体装置の製造方法。
前記第２サイドウォール形成後において、
前記第２サイドウォールと前記素子分離領域に囲まれるドレイン部、及びソース部に相当する前記半導体層の膜厚が所定の膜厚になるように、選択エピタキシャル成長法にて第２の膜厚調整を実行するステップ、
をさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
支持基板と、前記支持基板上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された第１半導体層と、前記第１半導体層の周囲において前記第１半導体層よりも厚く形成された第２半導体層と、前記第１半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート絶縁膜上において前記ゲート電極側面と接して形成された第１サイドウォールと、前記第２半導体層上において前記第１サイドウォール側面と接して形成された第２サイドウォールと、
を備えることを特徴とする半導体装置。
前記第１サイドウォールは、熱酸化膜であることを特徴とする、請求項１３に記載の半導体装置。
前記ゲート絶縁膜は、酸窒化膜であることを特徴とする、請求項１４に記載の半導体装置。
前記第２半導体層上において、前記第２サイドウォールの周囲に形成された第３半導体層を、さらに備えることを特徴とする請求項１３に記載の半導体装置。