JP2006018258A - プラズマディスプレイパネル - Google Patents

Abstract

【課題】プラズマディスプレイパネルの駆動方法を提供する。
【解決手段】共通−アドレス（第１）電極ラインと、隔壁内で第１電極ラインに離隔され、各放電セルで第１電極ラインと交差するように延びる走査（第２）電極ラインと、を備え、リセット期間で、走査電極ラインへの上昇パルスの印加による第１初期化放電と、下降パルスの印加による第２初期化放電とを経、アドレス期間で、走査高レベルを維持する複数個の走査電極ラインに走査低レベルの走査パルスを順次に印加し、走査パルスを印加する走査電極ラインに交差する第１電極ラインに選択的に表示データ信号を印加し、維持放電期間で、走査電極ラインに交互維持パルスを印加し、リセット期間で、走査電極ラインに下降パルスを印加する時、第１電極ラインにバイアス電圧Ｖ_ｘを印加し、下降パルスの最低電圧Ｖ_ｎｆ２は、維持放電期間での交互維持パルスの電圧Ｖ_ｓと同じである。
【選択図】図４

Description

本発明は、プラズマディスプレイパネル（ＰＤＰ：Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）に関わり、さらに詳細には、発光効率が向上し、永久残像が減少したＰＤＰに関する。

ＰＤＰを採用した装置は、大画面を有しつつも、高画質、超薄型、軽量化及び、広視野角の優秀な特性を有しており、他の平板ディスプレイ装置に比べて、製造方法が簡単かつ大型化が容易で次世代平板ディスプレイ装置として注目されている。

このようなＰＤＰは、印加される放電電圧によって直流（ＤＣ：Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ）型、交流（ＡＣ：Ａｌｔｅｒｎａｔｉｎｇ Ｃｕｒｒｅｎｔ）型及び、混合型に分類され、放電構造によって、対向放電型及び面放電に分類されることができる。

初期には、２電極対向放電ＰＤＰについての研究が活発に行われた。しかし、前記ＰＤＰでは、放電が第１基板と蛍光体層の塗布された第２基板との間で発生して、イオンスパッタリングによる蛍光体層の劣化が非常に激しく発生するという問題点がある。このような問題点を克服するために、最近には、ＡＣ型３電極面放電構造を有する交流型ＰＤＰが、一般的に採用されている。

図１は、通常的な３電極面放電方式のＰＤＰ １の構造を示す斜視図であり、図２は、図１のＰＤＰ １を備えるプラズマディスプレイ装置１００のブロック図である。図１及び図２を参照すれば、通常的な３電極面放電ＰＤＰ １の第１基板１０と第２基板１３との間には、共通−アドレス電極ラインＡ_Ｒ１，．．． ，Ａ_Ｂｍ、誘電体層１１，１５、Ｙ電極ラインＹ_１，．．．，Ｙ_ｎ、Ｘ電極ラインＸ_１，．．．，Ｘ_ｎ、蛍光体層１６、隔壁１７及び保護層としてのＭｇＯ層１２が設けられている。

共通−アドレス電極ラインＡ_Ｒ１，．．． ，Ａ_Ｂｍは、第２基板１３の前方に一定のパターンで形成される。下部誘電体層１５は、アドレス電極ラインＡ_Ｒ１，．．．，Ａ_Ｂｍの前方で全面塗布される。第１誘電体層１５の前方には、隔壁１７がアドレス電極ラインＡ_Ｒ１，．．． ，Ａ_Ｂｍ と平行方向に形成される。この隔壁１７は、各ディスプレイセルの放電領域を区画し、各ディスプレイセル間の光学的干渉を防止する機能を行う。蛍光体層１６は、隔壁１７の間に塗布される。

Ｘ電極ラインＸ_１，．．．，Ｘ_ｎ とＹ電極ラインＹ_１，．．．，Ｙ_ｎとは、アドレス電極ラインＡ_Ｒ１，．．．，Ａ_Ｂｍ と交差するように前方ガラス基板１０の後方に一定のパターンで形成される。各交差点は、対応する放電セルを設定する。第２誘電体層１１は、Ｘ電極ラインＸ_１，．．．，Ｘ_ｎ とＹ電極ラインＹ_１，．．．，Ｙ_ｎとの後方に全面塗布されて形成される。強い電界からパネル１を保護するための保護層１２、例えば、ＭｇＯ層は、第２誘電体層１１の後方に全面塗布されて形成される。放電空間１４には、プラズマ形成用ガスが密封される。

また、プラズマディスプレイ装置１００は、映像処理部５６、論理制御部６２、アドレス駆動部３、Ｘ駆動部４及びＹ駆動部５を含む。制御部６２は、映像処理部５６からの内部映像信号によって、駆動制御信号ＳＡ，ＳＹ，ＳＸを発生させる。アドレス駆動部３、Ｘ駆動部４及びＹ駆動部５は、論理制御部６２からの駆動制御信号ＳＡ，ＳＹ，ＳＸのうち、それぞれアドレス信号ＳＡ、Ｘ駆動制御信号ＳＸ、Ｙ駆動制御信号ＳＹを処理してＹ電極ラインに印加する。

図３は、ＰＤＰ駆動信号を示す波形図によって、それぞれの単位サブフィールドでＰＤＰの電極に印加される駆動信号を示す。図３の駆動方法に含まれた従来のリセッティング方法は、特許文献１及び２に開示されている。

図３を参照すれば、単位サブフィールドＳＦのリセッティング時間ＰＲの上昇期間では、Ｙ電極Ｘ_１，．．．，Ｘ_ｎで電位が第２電位Ｖ_Ｔ１まで上昇した後、第２電位Ｖ_Ｔ１より第５電位Ｖ_ＳＥＴほどさらに高い第１電位Ｖ_Ｔ１＋Ｖ_ＳＥＴまで持続的に上昇する。ここで、Ｘ電極Ｘ_１，．．．，Ｘ_ｎとアドレス電極Ａ_１，．．．，Ａ_ｍとには、接地電位Ｖ_Ｇが印加される。これにより、Ｙ電極とＸ電極との間に弱い放電が起こる一方、Ｙ電極とアドレス電極との間にさらに弱い放電が起こる。これにより、Ｙ電極の周囲には、負極性の壁電荷が多く形成され、Ｘ電極の周囲には、正極性の壁電荷が形成され、アドレス電極の周囲には、正極性の壁電荷が少なく形成される。

リセッティング時間ＰＲの下降期間では、Ｘ電極に印加される電位がバイアス電位Ｖ_ｅとして維持された状態で、Ｙ電極に印加される電位が第３電位Ｖ_Ｔ２から第４電位Ｖ_ｎｆまで持続的に下降する。ここで、アドレス電極には、接地電位Ｖ_Ｇが印加される。これにより、Ｘ電極とＹ電極との間の弱い放電によって、Ｙ電極の周囲の負極性の壁電荷の一部がＸ電極の周囲に移動する。これにより、Ｘ電極Ｘ_１，．．．，Ｘ_ｎの壁電位がアドレス電極の壁電位より低め、Ｙ電極の壁電位より高まる。これにより、続くアドレッシング期間ＰＡで選択されたアドレス電極とＹ電極ラインとの間の対向放電に要求されるアドレッシング電圧Ｖ_Ａ−Ｖ_ＳＣ−Ｌが低められる。一方、全てのアドレス電極には、接地電位Ｖ_Ｇが印加されるので、アドレス電極は、Ｘ電極とＹ電極とに対して放電を行い、この放電によって、アドレス電極の周囲の正極性の壁電荷が消滅する。

続くアドレッシング期間ＰＡでは、Ｘ電極にバイアス電圧Ｖ_ｅが印加された状態で、アドレス電極に表示データ信号が印加され、第２電位Ｖ_Ｔ１より低い第６電位Ｖ_ＳＣ−ＨにバイアスされたＹ電極にローレベル電位Ｖ_ＳＣ−Ｌの走査パルスが順次に印加されるにつれて、円滑なアドレッシングが行われる。各アドレス電極に印加される表示データ信号は、ディスプレイセルを選択する場合に、正極性アドレッシング電位Ｖ_Ａが、そうでない場合に、接地電位Ｖ_Ｇが印加される。これにより、ローレベル電位Ｖ_ＳＣ−Ｌの走査パルスが印加される間に正極性アドレッシング電位Ｖ_Ａの表示データ信号が印加されれば、相応するディスプレイセルでアドレッシング放電によって壁電荷が形成され、そうでないディスプレイセルでは、壁電荷が形成されない。

続く維持放電期間ＰＳでは、全てのＹ電極とＸ電極とに維持電圧Ｖ_Ｓの維持パルスが交互に印加され、相応するアドレッシング時間ＰＡで、壁電荷が形成されたディスプレイセルでディスプレイ維持のための放電を起こす。

一方、前記ＰＤＰ １の場合にも、前記第１基板１０の下側から電極ラインと、第２誘電体層１１及び保護層１２が順次に形成された構造によって、蛍光体層１６から発散された可視光線が約４０％ほど吸収されることによって、発光効率を高めるのに限界があった。そして、長時間同じ画像を表示している場合には、放電ガスの荷電粒子が、電界によって蛍光体層１６にイオンスパッタリングされることによって、永久残像をもたらして寿命が短縮されるという問題点がある。また、ＰＤＰ １を駆動するための３個の駆動部、すなわち、Ｘ駆動部４、Ｙ駆動部５及びアドレス駆動部３が必要であるため、全体的な構造が複雑になるので、駆動装置及び電源回路の製造コストが大きいという問題点がある。
特開第２１４,８２３号公報 特開第２４２,２２４号公報

本発明が解決しようとする課題は、発光効率が向上し、永久残像が減少した特性を有するＰＤＰを提供することである。

本発明が解決しようとする他の課題は、ＰＤＰに印加される電源レベルの種類を単純化することによって、パネル駆動回路の製造コストを低減することである。

前記課題及びその他の課題を達成するために、本発明は、第１基板及びそれに対向する第２基板と、第１基板及び第２基板と共に放電セルを限定し、誘電体から形成された隔壁と、前記放電セルを取り囲むように前記第１隔壁内に配置され、前記放電セルを横切って延びる共通−アドレス電極ラインと、前記放電セルを取り囲むように、前記隔壁内で前記共通−アドレス電極ラインに離隔されて配置され、前記各放電セルで前記共通−アドレス電極ラインと交差するように延びる走査電極ラインと、前記放電セル内に配置された蛍光体層と、前記放電セル内にある放電ガスと、を備え、リセット期間、アドレス期間、及び維持放電期間からなる駆動波形によって駆動され、前記リセット期間で、前記走査電極ラインへのランプアップパルスの印加による第１初期化放電とランプダウンパルスの印加による第２初期化放電とを経て、前記アドレス期間で、スキャンハイレベルＶ_ＳＣ−Ｈを維持する複数個の前記走査電極ラインに、スキャンローレベルＶ_ＳＣ−Ｌの走査パルスが順次に印加され、前記走査パルスが印加される走査電極ラインに交差する前記共通−アドレス電極ラインに選択的に表示データ信号が印加され、前記維持放電期間で、前記走査電極ラインに交互維持パルスが印加され、前記リセット期間で、前記走査電極ラインにランプダウンパルスが印加される時、前記共通−アドレス電極ラインにバイアス電圧Ｖ_ｘが印加され、ランプダウンパルスの最低電圧の電圧大きさＶ_ｎｆ２は、前記維持放電期間での前記交互維持パルスの電圧大きさＶ_ｓと同じであることを特徴とするＰＤＰを提供する。

一方、前記リセット期間で、前記スキャンハイレベルＶ_ＳＣ−Ｈと前記スキャンローレベルＶ_ＳＣ−Ｌとの電圧差は、前記維持パルスの電圧大きさＶ_ｓと同一であり、これに加えて、前記リセット期間で、前記走査電極ラインにランプダウンパルスが印加される時、前記共通−アドレス電極ラインに前記表示データ信号と同じ電圧大きさを有するバイアス電圧Ｖ_ａが印加されることもできる。

一方、前記ランプアップパルスは、前記維持パルスの電圧大きさＶ_ｓから始めて維持パルス電圧の２倍の電圧大きさ２Ｖ_ｓまで上昇することもできる。

そして、前記放電セルは、前記隔壁に蓄積された壁電荷による壁電圧と、共通−アドレス電極と走査電極とに印加される信号の電圧差との和が前記放電セルの固有放電開始電圧Ｖ_ｆを超過する時、強放電を発生させ、前記リセット期間の固有放電開始電圧と、前記アドレス放電期間の固有放電開始電圧、及び前記維持放電期間の固有放電開始電圧は同一である。

そして、前記維持放電期間で、前記走査電極ラインに印加される交互維持パルスの電圧大きさＶ_ｓは、前記固有放電開始電圧Ｖ_ｆの半分よりも大きいことが望ましい。

また、前記リセット期間で前記走査電極に印加されるランプダウンパルスは、前記ランプダウンパルスの電圧よりも前記固有放電開始電圧ほど高い壁電圧が維持されつつ、第２初期化放電が発生する傾斜度を有することが望ましい。

そして、本発明の他の特徴によれば、前記ランプダウンパルスの印加が終了した後には、前記放電セルに前記ランプダウンパルスの最低電圧よりも前記固有放電開始電圧Ｖ_ｆほど高いリセット後壁電圧Ｖ_ｗが維持される。

また、本発明のさらに他の特徴によれば、前記放電セルでの前記リセット後壁電圧Ｖ_ｗの大きさは、前記固有放電開始電圧Ｖ_ｆの半分よりも小さく形成される。

そして、本発明のさらに他の特徴によれば、前記放電セルでの前記リセット後壁電圧Ｖ_ｗと前記交互維持パルスの電圧大きさＶ_ｓとの和は、前記固有放電開始電圧Ｖ_ｆよりも小さい。

望ましくは、前記ＰＤＰの前記共通−アドレス電極ライン及び走査電極ラインは、導電性電極から形成され、一方向に延びた台形になっている。

本発明のＰＤＰによれば、次のような効果がある。
まず、本発明のＰＤＰによれば、第一に、維持放電が隔壁によって限定される部分でのみなされるので、従来のＰＤＰの問題点であった荷電粒子による蛍光体のイオンスパッタリングが防止され、これにより、同じ画像を長時間表示しても永久残像が生じない。

第二に、面放電が放電空間を形成する全ての側面で発生するので、放電面積が大きく拡大される。

第三に、放電が放電セルを形成する側面で発生して放電セルの中央部に広がるので、放電領域が従来に比べて甚だしく向上することによって、放電セル全体を効率的に利用できる。したがって、低い電圧でも駆動が可能になって、発光効率を画期的に向上させることができる。

第四に、本発明のＰＤＰを駆動するための駆動装置は、走査電極ラインを駆動するための走査駆動部と、共通−アドレス電極ラインを駆動するためのアドレス駆動部のみが要求されるので、従来のように、Ｘ駆動部とアドレス駆動部とを別途に備える必要はない。したがって、駆動装置の製造コストが甚だしく減少する。

第五に、維持パルスの電圧Ｖ_ｓとランプダウンパルスの最低電圧Ｖ_ｎｆ２との大きさを同一にして、ＰＤＰに印加される電源レベルの種類が単純化される。したがって、ＰＤＰの駆動回路の製造コストが低減する。

第六に、ひいては、リセット期間のランプアップパルス及びランプダウンの直前及び直後電圧がＶ_ｓであり、維持パルスの電圧Ｖ_ｓとランプダウンパルスの最低電圧Ｖ_ｎｆ２との大きさが同一であり、スキャンハイレベルの電圧がスキャンローレベルの電圧より維持パルスの電圧Ｖ_ｓほど大きく印加されれば、ＰＤＰに印加される走査駆動部の電源レベルの種類がＶ_ｓｅｔ、Ｖ_ＳＣ−Ｌ（またはＶ_ＳＣ−Ｈ）、及びＶ_ｓの３つの電源に単純化される。さらに、共通−アドレス電極ラインに印加されるバイアス電圧Ｖ_ｘを表示データ信号の電圧Ｖ_ａと同一にすれば、アドレス駆動部の製造コストも減少する。

第七に、リセット期間のランプアップパルス及びランプダウンパルスの直前及び直後電圧がＶ_ｓであり、ランプアップパルスの最高電圧が２Ｖ_ｓであり、スキャンハイレベルの電圧がスキャンローレベルの電圧より維持パルスの電圧Ｖ_ｓほど大きく印加されるので、ＰＤＰに印加される走査駆動部の電源レベルの種類がＶ_ＳＣ−Ｌ（またはＶ_ＳＣ−Ｈ）、及びＶ_ｓの２つの電源に単純化される。したがって、本発明によるＰＤＰによれば、必要な電源の種類が減少するので、パネルの駆動に必要な駆動部の製造コストも減少する。

以下、添付された図面を参照して本発明をさらに詳細に説明する。
図４ないし図１２を参照して、本発明の望ましい実施形態を詳細に説明する。
図４ないし図７に示したように、本発明の一実施形態によるＰＤＰ ２００は、第１基板２０１と、第１基板２０１と対向するように配置された第２基板２０２と、第１基板２０１と第２基板２０２との間に配置され、第１基板２０１及び第２基板２０２と共に放電セル２２０を限定し、誘電体から形成された第１隔壁２０５と、放電セル２２０を取り囲むように第１隔壁２０５内に配置され、放電セル２２０を横切って延びる共通−アドレス電極ラインＡ_１，．．．，Ａ_ｎと、放電セル２２０を取り囲むように第１隔壁２０５内で共通−アドレス電極ラインＡ_１，．．．，Ａ_ｎに離隔されて配置され、各放電セル２２０で共通−アドレス電極ラインＡ_１，．．．，Ａ_ｎと交差するように延びる走査電極ラインＳ_１，．．．，Ｓ_ｍと、放電セル２２０内に配置された蛍光体層２１０と、放電セル２２０内にある放電ガスと、を備える。

第１基板２０１は、ガラスのように透光性の良い材料で製造される。第１基板２０１には、従来のＰＤＰの全面基板に存在した電極ラインＸ_１，．．．，Ｘ_ｎ，Ｙ_１，．．．，Ｙ_ｎが存在していないため、可視光線の前方透過率が甚だしく向上する。したがって、従来のレベルの輝度で画像を具現すれば、電極ラインＸ_１，．．．，Ｘ_ｎ，Ｙ_１，．．．，Ｙ_ｎを相対的に低い電圧で駆動し、したがって、発光効率が向上する。

第２基板２０２は、第１基板２０１に平行に配置され、通常的には、ガラスを主成分とする材料で製造される。

第２基板２０２と第１基板２０１との間には、両基板２０１，２０２と共に複数の放電セル２２０を限定する第１隔壁２０５が配置されている。第１隔壁２０５は、１ピクセルを構成する赤色発光サブピクセル、緑色発光サブピクセル、及び青色発光サブピクセルのうち何れか一つのサブピクセルに該当する放電セル２２０を区画し、この放電セル２２０の間に誤放電が起こることを防止する。

第１隔壁２０５は、放電時、共通−アドレス電極ラインＡ_１，．．．，Ａ_ｎと走査電極ラインＳ_１，．．．，Ｓ_ｍとが直接通電されることを防止し、荷電粒子が前記電極に直接衝突してこれらを損傷させることを防止し、荷電粒子を誘導して壁電荷を蓄積できる誘電体として形成されるが、このような誘電体としては、ＰｂＯ、Ｂ_２Ｏ_３、ＳｉＯ_２がある。

第１隔壁２０５内には、放電セル２２０を取り囲む共通−アドレス電極ラインＡ_１，．．．，Ａ_ｎと走査電極ラインＳ_１，．．．，Ｓ_ｍとが垂直方向に互いに離隔されて交差するように配置され、前記電極ラインは、アルミニウム、銅のような導電性金属から形成される。ここで、共通−アドレス電極ラインＡ_１，．．．，Ａ_ｎは、共通及びアドレス電極として作用し、走査電極ラインＳ_１，．．．，Ｓ_ｍは、スキャン電極として作用する。

また、共通−アドレス電極ラインＡ_１，．．．，Ａ_ｎと走査電極ラインＳ_１，．．．，Ｓ_ｍとは、一方向に延びる台形になっている。

少なくとも第１隔壁２０５の側面は、保護膜２０９としてＭｇＯ膜２０９によって覆われておることが望ましい。ＭｇＯ膜２０９が必須的な構成要素ではないが、これは、荷電粒子が誘電体で形成された第１隔壁２０５に衝突して第１隔壁２０５を損傷させることを防止し、放電時、２次電子を多く放出する。

本発明によるＰＤＰ ２００は、第１隔壁２０５と背面基板２０２との間に配置され、第１隔壁２０５と共に放電セル２２０を限定する第２隔壁２０８をさらに備えることができる。図４には、第２隔壁２０８がマトリックス状に区画されると示されているが、これに限定されず、多様なパターンの隔壁、例えば、ストライプのような開放型隔壁はもとより、ワッフル、マトリックス、デルタのような閉鎖型隔壁からなることもできる。また、閉鎖型隔壁は、放電空間の横断面が、本実施形態のような四角形以外にも、三角形、五角形などの多角形、または円形、楕円形に形成される。図４に示したように、第１隔壁２０５と第２隔壁２０８とは、同じ形状に形成されるが、相異なる形状に形成されることもできる。

図５に示したように、蛍光体層２１０は、第２隔壁２０８と同じレベルに形成され、望ましくは、第２隔壁２０８の側面及び、第２隔壁２０８の間にある第２基板２０２上に塗布される。

蛍光体層２１０は、紫外線を受けて可視光線を発生させる成分を有するが、赤色発光サブピクセルに形成された蛍光体層は、Ｙ（Ｖ,Ｐ）Ｏ_４：Ｅｕのような蛍光体を含み、緑色発光サブピクセルに形成された蛍光体層は、Ｚｎ_２ＳｉＯ_４：Ｍｎ、ＹＢＯ_３：Ｔｂのような蛍光体を含み、青色発光サブピクセルに形成された蛍光体層は、ＢＡＭ：Ｅｕのような蛍光体を含む。

放電セル２２０には、Ｎｅ、Ｘｅ及びこれらの混合気体のような放電ガスが封じ込まれる。本実施形態を含む本発明の場合、放電面が増加し、放電領域が拡大されて、形成されるプラズマの量が増加するので、低電圧駆動が可能になる。したがって、本発明の場合、高濃度Ｘｅガスを放電ガスとして使用しても、低電圧駆動が可能になることによって、発光効率を画期的に向上させることができる。このような点は、従来のＰＤＰで高濃度Ｘｅガスを放電ガスとして使用する場合、低電圧駆動が非常に難しくなるという問題点を解決したことである。

一方、前記共通−アドレス電極ライン及び走査電極ラインは、導電性電極で形成され、一方向に延びた台形になっている。例えば、図６は、図５のＶ−Ｖ線の共通−アドレス電極ラインＡ_１〜Ａ_ｎの配置を示す配置図であって、一方向に延びた台形になっている。また、例えば、図７は、図５のＶＩ−ＶＩ線の走査電極ラインＳ_１〜Ｓ_ｍの配置を示す配置図であり、一方向に延びた台形になっている。

本発明の一実施形態によるプラズマディスプレイ装置３００は、図８に示したように、前述したＰＤＰ ２００、映像処理部１５６、論理制御部１６２、Ａ駆動部１５４、Ｓ駆動部１５５を備える。

また、プラズマディスプレイ装置は、映像処理部１５６をさらに備えることができる。映像処理部１５６は、外部アナログ映像信号をデジタル信号に変換して内部映像信号、例えば、それぞれ８ビットの赤色（Ｒ）、緑色（Ｇ）及び青色（Ｂ）映像データ、クロック信号、垂直及び水平動機信号を発生させる。論理制御部１６２は、映像処理部１５６からの内部映像信号によって駆動制御信号ＳＡ，ＳＳを発生させる。

Ａ駆動部１５４は、論理制御部１６２からの駆動制御信号ＳＡ，ＳＳのうち、Ａ駆動信号ＳＡを処理してディスプレイデータ信号を発生させ、発生したディスプレイデータ信号を共通−アドレス電極ラインＡ_１，．．．，Ａ_ｎに印加する。Ｓ駆動部１５５は、論理制御部１６２からの駆動制御信号ＳＡ，ＳＳのうち、Ｓ駆動制御信号ＳＳを処理して走査電極ラインＳ_１，．．．，Ｓ_ｍに印加する。

本発明の一実施形態によるプラズマディスプレイ装置３００では、ＰＤＰ ２００を駆動するためには、Ｓ駆動部１５５及びＡ駆動部１５４の２つの駆動部のみが要求されるため、従来の技術によるプラズマディスプレイ装置１００より駆動部の数が減少し、全体的な構造が単純化される。

図９は、図４のＰＤＰの駆動方式の一例を示す。図面を参照すれば、全ての単位フレームそれぞれは、時分割諧調ディスプレイを実現するために、８つのサブフィールドＳＦ１，．．．，ＳＦ８に分割される。また、各サブフィールドＳＦ１，．．．，ＳＦ８は、リセッティング時間ＰＲ１，．．．，ＰＲ８、アドレッシング時間ＰＡ１，．．．，ＰＡ８、及び維持−放電時間ＰＳ１，．．．，ＰＳ８に分割される。

全てのディスプレイセルの放電条件は、各リセッティング時間ＰＲ１，．．．，ＰＲ８で均一になると同時に、次の段階で行われるアドレッシングに適するようになる。

各アドレッシング時間ＰＡ１，．．．，ＰＡ８では、共通−アドレス電極ラインＡ_１，．．．，Ａ_ｎにディスプレイデータ信号が印加されると同時に、各走査電極ラインＳ_１，．．．，Ｓ_ｍに対応する走査パルスが順次に印加される。これにより、走査パルスが印加される間に高いレベルのディスプレイデータ信号が印加されれば、相応する放電セルでアドレッシング放電によって壁電荷が形成され、そうでない放電セルでは、壁電荷が形成されない。

各維持−放電時間ＰＳ１，．．．，ＰＳ８では、全ての共通−アドレス電極ラインＡ_１，．．．，Ａ_ｎは、接地電位Ｖ_Ｇが維持され、全ての走査電極ラインＳ_１，．．．，Ｓ_ｍに維持−放電パルスが交互に印加され、相応するアドレッシング時間ＰＡ１，．．．，ＰＡ８で壁電荷が形成された放電セルで維持放電を起こす。したがってＰＤＰの輝度は、単位フレームで占める維持−放電時間ＰＳ１，．．．，ＰＳ８の長さに比例する。単位フレームで占める維持−放電時間ＰＳ１，．．．，ＰＳ８の長さは、２５５Ｔ（Ｔは、単位時間）である。したがって、単位フレームで一度もディスプレイされていない場合を含んで２５６諧調としてディスプレイできる。

ここで、第１サブフィールドＳＦ１の維持−放電時間ＰＳ１には、０に相応する時間１Ｔが、第２サブフィールドＳＦ２の維持−放電時間ＰＳ２には、１に相応する時間２Ｔが、第３サブフィールドＳＦ３の維持−放電時間ＰＳ３には、２に相応する時間４Ｔが、そして第８サブフィールドＳＦ８の維持−放電時間ＰＳ８には、７に相応する時間１２８Ｔがそれぞれ設定される。これにより、８個のサブフィールドのうち、ディスプレイされるサブフィールドを適切に選択すれば、どのサブフィールドでもディスプレイされていない０（霊）諧調を含んで、何れも２５６諧調のディスプレイが行われる。

図１０は、図９の単位サブ−フィールドＳＦでＰＤＰ ２００の電極ラインに印加される信号を示す。図１０で、Ａ_１：Ａ_ｎは、共通−アドレス電極ラインに印加される駆動信号を、Ｓ_１，．．．，Ｓ_ｍは、各走査電極ラインに印加される駆動信号を表す。

放電過程を説明すれば、リセット期間ＰＲは、電極ラインＳ_１〜Ｓ_ｍについてリセット信号を印加して、強制的に記入放電を行うことによって、セルの壁電荷状態を初期化する。アドレス期間ＰＡに入る前にリセット期間ＰＲが行われ、これは、全画面にわたって行うので、非常に均一でありつつも所望の分布の壁電荷配置を作ることができる。リセット期間ＰＲによって初期化されたセルは、セル内部の壁電荷条件が何れも類似して形成される。リセット期間ＰＲで、走査電極ラインＳ_１〜Ｓ_ｍの上昇ランプｔ_２〜ｔ_３では、第１回の弱放電が発生しつつ走査電極ラインＳ_１〜Ｓ_ｍに陰電荷が多く溜まり、アドレス電極とＸ電極ラインとには陽電荷が溜まる。

次いで、走査電極ラインＳ_１〜Ｓ_ｍの下降ランプｔ_３〜ｔ_４では、第２回の弱放電が発生しつつ走査電極ラインＳ_１〜Ｓ_ｍの電圧が段々低下するので、走査電極ラインＳ_１〜Ｓ_ｍの陰電荷は、段々消去されて放電空間に排出される。放電空間での弱放電によって放電セルの内部が初期化される。

前記リセット期間ＰＲで、第１回弱放電を起こすランプアップパルスｔ_２〜ｔ_３は、走査電極Ｓ_１〜Ｓ_ｍに基準電位より所定の電圧Ｖ_Ｔ１ほど高い電圧から印加される。この場合、ランプアップパルスｔ_２〜ｔ_３が走査パルスのパルス大きさＶ_ｓほど基準電位より高い電圧から印加され始めれば、走査パルスに使われる電源回路及びスイッチング回路以外に、ランプアップパルス印加用回路を別途に設置することによる製造コストの増加を低減できる。そして、第２回弱放電を起こすランプダウンパルスｔ_３〜ｔ_４は、走査電極Ｓ_１〜Ｓ_ｍに基準電位より所定の電圧Ｖ_Ｔ２ほど高い電圧から印加される。この場合、ランプダウンパルスｔ_３〜ｔ_４が走査パルスのパルス大きさＶ_ｓほど基準電位より高い電圧から印加され始めれば、走査パルスに使われる電源回路及びスイッチング回路以外に、ランプダウンパルス印加用回路を別途に設置することによる製造コストの増加を低減できる。

アドレス期間ＰＡで、複数のスキャン電極にスキャンハイレベルＶ_ＳＣ−Ｈの電圧が印加された途中に、それぞれのスキャン電極にスキャンハイレベルより低いスキャンローレベルＶ_ＳＣ−Ｌの走査パルスが順次に印加されれば、共通−アドレス電極が同時にターンオンされて選択された表示セルでは、Ｙ電極の近くで陰電荷が多量放出され、アドレス電極の近くで陽電荷が多量放出されてアドレス放電が発生し、これにより、Ｙ電極の近くには多量の陽電荷が溜まって維持放電準備状態となる。

アドレス期間ＰＡが行われた後に、走査電極ラインＳ_１〜Ｓ_ｍには、正の維持電圧Ｖ_ｓ＋と負の維持電圧Ｖ_ｓ−とが交互に印加される交互維持パルスによって維持放電期間ＰＳが行われる。

維持パルスが印加される時点で、アドレス区間で溜まった陽電荷が走査電極ラインＳ_１〜Ｓ_ｍに溜まっており、共通−アドレス電極ラインＡ_１〜Ａ_ｎには、陰電荷が溜まっている。一方、正の維持電圧Ｖ_ｓ＋と負の維持電圧Ｖ_ｓ−とで構成された交互維持パルスのうち、走査電極ラインＳ_１〜Ｓ_ｍに正の維持電圧Ｖ_ｓ＋に向かって印加され始める途中には、走査電極ラインＳ_１〜Ｓ_ｍに溜まった陽電荷が空間電荷として排出され、共通−アドレス電極ラインＡ_１〜Ａ_ｎでも陰電荷が空間電荷として排出され、空間電荷の影響によって弱放電が始まる。そして、Ｖ_ｓ＋電圧が印加されれば、走査電極ラインＳ_１〜Ｓ_ｍでは、さらに多くの陽電荷が共通−アドレス電極ラインＡ_１〜Ａ_ｎでは、さらに多くの陰電荷が空間電荷として排出され、前記弱放電を根拠として速くて強い維持放電が行われる。このような１次維持放電は、走査電極ラインＳ_１〜Ｓ_ｍの近くに溜まっている陽電荷Ｖ_ｓ＋電圧との和と共通−アドレス電極ラインＡ_１〜Ａ_ｎに溜まっている陰電荷との差（すなわち、全ての電位値の絶対値の和）が放電開始電圧を超過しつつなされる。１次維持放電が生じれば、走査電極ラインＳ_１〜Ｓ_ｍの近くに陰電荷が溜まってＸ電極ラインの近くに陽電荷が溜まる。

次いで、走査電極ラインＳ_１〜Ｓ_ｍに負の維持電圧Ｖ_ｓ−が印加され始めれば、共通−アドレス電極ラインＡ_１〜Ａ_ｎでは、陽電荷が空間電荷として排出され始め、走査電極ラインＳ_１〜Ｓ_ｍでは、陰電荷が空間電荷として排出され始め、最低電圧値Ｖ_ｓ−に到達すれば、２次維持放電が行われる。このような２次維持放電は、共通−アドレス電極ラインＡ_１〜Ａ_ｎの近くに溜まっている陽電荷による電位から、走査電極ラインＳ１〜Ｓｍの近くに溜まっている陰電荷とＶ_ｓ−電圧との和を減算した値（すなわち、全ての電位値の絶対値の和）が放電開始電圧を超過しつつなされる。２次維持放電が生じれば、走査電極ラインＳ_１〜Ｓ_ｍの近くに、再び１次維持放電直前状態のように陽電荷が溜まり、Ｘ電極ラインの近くに陰電荷が溜まる。その後、再び１次維持放電と同じ作用によって３次維持放電が生じ、その後、再び２次維持放電と同じ作用によって、４次維持放電が生じる。サブフィールド別に所定の時間の間に交互維持パルスが持続されて、このような維持放電が持続される。

図１１は、単位サブ−フィールドで、ＰＤＰ ２００の共通−アドレス電極ラインＳ_ｍに印加される信号波形図及び、オンセルとオフセルとにおける壁電荷によって形成される壁電圧Ｖ（ＯＮ），Ｖ（ＯＦＦ）を示す分布図であり、図１２は、図４のＰＤＰの駆動方式の一例を、図１３は、他の例を、図１４は、さらに他の例を示す。

以下では、図１１ないし図１４を参照し、以下では、本発明の特徴によって、壁電荷によって形成される壁電圧を考慮した駆動信号波形の傾斜度及びサイズを限定する。

図１１の第１波形図は、共通−アドレス電極ラインＡ_１〜Ａ_ｎにデータ電圧Ｖ_ａを有する表示データ信号が印加される形を示し、第２波形図は、第ｍ走査電極ラインＳ_ｍに印加される信号波形を示す。図１１の第３波形図のＶ（Ｓ−Ａ）は、走査電極と共通−アドレス電極とに印加される信号の電圧差Ｖ_Ｓ−Ｖ_Ａを表し、Ｖ（ＯＮ）は、第ｍ走査電極ラインＳ_ｍに交差する共通−アドレス電極ラインＡ_１〜Ａ_ｎにデータ電圧Ｖ_ａを有する表示データ信号が印加されて、当該放電セルがオンになる時の壁電圧を表す。図１１の第４波形図のＶ（Ｓ−Ａ）は、走査電極と共通−アドレス電極とに印加される信号の電圧差Ｖ_Ｓ−Ｖ_Ａを表し、Ｖ（ＯＦＦ）は、第ｍ走査電極ラインＳ_ｍに交差する共通−アドレス電極ラインＡ_１〜Ａ_ｎに表示データ信号が印加されなくて、当該放電セルがオフになる時の壁電圧を表す。

本発明のリセット期間ＰＲでは、走査電極ラインＳ_１〜Ｓ_ｍへのランプアップパルスｔ_２〜ｔ_３の印加による第１初期化放電と、ランプダウンパルスｔ_３〜ｔ_４の印加による第２初期化放電とを経る。第１初期化放電は、走査電極ラインＳ_１〜Ｓ_ｍに急でない傾斜度を有するランプアップパルスｔ_２〜ｔ_３が印加されつつ、弱放電が発生すると同時に、走査電極の近く（すなわち、走査電極上の誘電体層）に負極性電荷が溜まる現象を称す。第１初期化放電にかかる時間ｔ_２〜ｔ_３を減らすために、ランプアップパルスは、第２電位Ｖ_Ｔ１から印加されることが望ましい。以後、ランプアップパルスは、第１電位であるＶ_ＳＥＴ＋Ｖ_Ｔ１まで上昇する。

そして、第２初期化放電では、走査電極ラインＳ_１〜Ｓ_ｍにランプダウンパルスが印加されつつ、走査電極ラインＳ_１〜Ｓ_ｍの近く（すなわち、走査電極上の誘電体層）に溜まっている陰電荷が放出されつつ弱放電が発生する。このとき、走査電極ラインＳ_１〜Ｓ_ｍに印加されるランプダウンパルスは、強放電が発生しないほどの急でない傾斜度を有せねばならず、具体的には、ランプダウンパルスの電圧よりも固有放電開始電圧Ｖ_ｆ（これについては、後述する）ほど高い壁電圧が維持されつつ、第２初期化放電の発生する傾斜度を有することが望ましい。ランプダウンパルスは、第２初期化放電期間ｔ_３〜ｔ_４を短縮させるために、第１電位Ｖ_ＳＥＴ＋Ｖ_Ｔ１から第３電位Ｖ_Ｔ２まで電圧を下降させた後に印加されることが望ましい。

そして、アドレス期間ＰＡでは、スキャンハイレベルＶ_ＳＣ−Ｈを維持する複数個の走査電極ラインＳ_１〜Ｓ_ｍに、スキャンローレベルＶ_ＳＣ−Ｌの走査パルスが順次に印加され、走査パルスが印加される走査電極ラインＳ_１〜Ｓ_ｍに交差する共通−アドレス電極ラインＡ_１〜Ａ_ｎに選択的に表示データ信号が印加される。データ電圧Ｖ_ａを有する表示データ信号が印加される放電セルは、アドレス放電が発生するが、表示データ信号が印加されていない放電セルは、アドレス放電が発生しない。

そして、維持放電期間ＰＳで、走査電極ラインＳ_１〜Ｓ_ｍに交互維持パルスが印加される。アドレス期間ＰＡで、データ電圧Ｖ_ａを有する表示データ信号が印加された放電セルは、アドレス放電が発生してオン（ＯＮ）になり、維持放電が発生するが、表示データ信号が印加されていない放電セルは、アドレス放電が発生しなくてオフ（ＯＦＦ）になり、維持放電も発生しない。

一方、ＰＤＰ ２００の放電セルは、所定の臨界電圧が放電セル内の電極間に発生して始めて、強放電が発生し、このような前記所定の臨界電圧を固有放電開始電圧Ｖ_ｆという。放電セル内では、隔壁に蓄積された壁電荷による壁電圧Ｖ（ＯＮ）と、共通−アドレス電極と走査電極とに印加される信号間の電圧差との和が放電セルの固有放電開始電圧Ｖ_ｆを超過する時、強放電を発生させる。

しかし、本発明によるＰＤＰ ２００の単位放電セルは、１個の走査信号と１個のアドレス信号とが印加されるので、ただ２個の電極間の電圧差のみが問題となる。したがって、本発明のように、２電極からなるＰＤＰでは、リセット期間の固有放電開始電圧と、前記アドレス放電期間の固有放電開始電圧、及び前記維持放電期間の固有放電開始電圧は同一である。

一方、図１１の第３波形図の参照符号Ｖ（ＯＮ）を参照すれば、選択された放電セルにおいて、前記維持放電期間ＰＳで、走査電極ラインＳ_１〜Ｓ_ｍに印加される交互維持パルスの電圧大きさＶ_ｓは、固有放電開始電圧Ｖ_ｆの半分、すなわち、Ｖ_ｆ／２よりも大きく印加されることが、安定的な維持放電の発生のために望ましい。
Ｖ_ｓ＞Ｖ_ｆ／２ ．．．（１）

一方、前述したように、走査電極ラインＳ_１〜Ｓ_ｍに印加されるランプダウンパルスは、強放電が発生しないほどの急でない傾斜度を有するので、前記ランプダウンパルスの印加中には、放電セルでは、ランプダウンパルスの最低電圧Ｖ_ｎｆよりも固有放電開始電圧Ｖ_ｆほど高い壁電圧が維持されつつ、類似した傾斜度を有して下降する。

そして、前記ランプダウンパルスが印加された以後には、放電セルでは、ランプダウンパルスの最低電圧Ｖ_ｎｆよりも固有放電開始電圧Ｖ_ｆほど高いリセット後壁電圧Ｖ_ｗが維持される。リセット後壁電圧Ｖ_ｗは、当該放電セルが選択されない場合（すなわち、アドレス放電が発生しない場合）には、維持放電期間ＰＳまでも維持される。

ここで、ランプダウンパルスが印加された直後の壁電圧、すなわち、リセット後壁電圧Ｖｗは、
Ｖ_ｗ＝Ｖ_ｆ−Ｖ_ｎｆ ．．．（２）

一方、選択されていない放電セルで、前記リセット後壁電圧Ｖ_ｗによって維持放電期間で誤放電が発生しないようにするためには、リセット後壁電圧Ｖ_ｗの大きさは、固有放電開始電圧Ｖ_ｆの半分よりも小さくなければならない。

したがって、リセット後壁電圧Ｖ_ｗの大きさは、
｜Ｖ_ｗ｜＜Ｖ_ｆ／２ ．．．（３）

さらに一方、選択されていない放電セルで、前記リセット後壁電圧Ｖ_ｗと前記交互維持パルスの電圧大きさＶ_ｓとの和は、前記固有放電開始電圧Ｖ_ｆよりも小さくなければならない。したがって、
｜Ｖ_ｓ｜＋Ｖ_ｗ＜Ｖ_ｆ ．．．（４）

例えば、選択されていない放電セルに印加される第２維持パルスで、Ｖ_ｓ＋Ｖ_ｗ＜Ｖ_ｆであって始めて、誤放電が発生しない。前記式２で、Ｖ_ｗ＝Ｖ_ｆ−Ｖ_ｎｆであるので、これを式４に代入すれば、
Ｖ_ｓ＋（Ｖ_ｆ−Ｖ_ｎｆ）＜Ｖ_ｆ
したがって、Ｖ_ｎｆ＞Ｖ_ｓ ．．．（５）
の式が得られる。

したがって、リセット期間ＰＲでのランプダウンパルスの最低電圧の電圧大きさＶ_ｎｆは、維持放電期間ＰＳでの交互維持パルスの電圧大きさＶ_ｓよりも大きいことが望ましいということが分かる。

しかし、リセット期間ＰＲでのランプダウンパルスの最低電圧の電圧大きさＶ_ｎｆは、高電圧であるので、駆動回路の製造コストの上昇の要因となるだけでなく、電磁波障害の発生の要因となる。

したがって、走査電極と共通−アドレス電極とに印加される信号の電圧差Ｖ_Ｓ−Ｖ_Ａを維持しつつ、リセット期間ＰＲでのランプダウンパルスの最低電圧の電圧大きさＶ_ｎｆを減らすことが望ましい。

したがって、図１２のように、ランプダウンパルスｔ_３〜ｔ_４が印加される時、共通−アドレス電極ラインにバイアス電圧Ｖ_ｘを印加させることによって、ランプダウンパルスの最低電圧の電圧大きさＶ_ｎｆを減らすことができるようにした。

また、ランプダウンパルスｔ_３〜ｔ_４が印加される時、共通−アドレス電極ラインにリセット用バイアス電圧Ｖ_ｘを印加させれば、共通−アドレス電極ラインから陽電荷が放出されて、走査電極ラインＳ_１〜Ｓ_ｍから放出される陰電荷と作用することによって、第２回弱放電が円滑に行われる。

特に、本発明によるＰＤＰの駆動方法では、共通−アドレス電極ラインＡ_１〜Ａ_ｎに印加されるバイアス電圧Ｖ_ｘの大きさが、前記ランプダウンパルスの最低電圧の電圧大きさＶ_ｎｆと、前記維持放電期間での前記交互維持パルスの電圧大きさＶ_ｓとを同一にできる大きさを有するように駆動する。したがって、走査駆動回路の製造に必要な電源回路が簡単になるので、製造コストが減少する。

図１２に開示された波形図で、ランプダウンパルスの最低電圧の電圧大きさは、Ｖ_ｓであり、このとき、走査電極ラインＳ_１〜Ｓ_ｍに印加されるランプダウンパルスの最低電圧Ｖ_ｓと、共通−アドレス電極ラインＡ_１〜Ａ_ｎに印加されるバイアス電圧Ｖ_ｘとの電圧差Ｖ_ｓ−Ｖ_ｘは、図１１の波形図によって駆動される場合のＶ_ｎｆと同一である。したがって、図１１の第３波形図及び第４波形図に示したように、ランプダウンパルスの最低電圧が印加される時点で、走査電極と共通−アドレス電極とに印加される信号の電圧差Ｖ（Ｓ−Ａ）はＶ_ｎｆと同一である。

したがって、図１２で、共通−アドレス電極ラインＡ_１〜Ａ_ｎにバイアス電圧Ｖ_ｘが印加される時、走査電極ラインＳ_１〜Ｓ_ｍに印加されるランプダウンパルスの最低電圧をＶ_ｎｆ２とすれば、
前記式５は、
Ｖ_ｎｆ２＝Ｖ_ｓ ．．．（５’）
に変形され、
Ｖ_ｎｆ＝Ｖ_ｎｆ２−Ｖ_ｘ＝Ｖ_ｓ−Ｖ_ｘであり、図１１で把握されるＶ_ｎｆの大きさは、
｜Ｖ_ｎｆ｜＝｜Ｖ_ｓ｜＋｜Ｖ_ｘ｜ ．．．（６）
となる。

一方、図１２のアドレス期間ＰＡで、走査パルスが印加される時、スキャンローレベルＶ_ＳＣ−Ｌ電圧は、別途の電源を印加せねばならないが、スキャンハイレベルＶ_ＳＣ−Ｈ電圧は、スキャンローレベルＶ_ＳＣ−Ｌ電圧よりも維持パルスの電圧Ｖ_ｓほど大きい電位を印加できる。

すなわち、
Ｖ_ＳＣ−Ｈ＝Ｖ_ＳＣ−Ｌ＋Ｖ_ｓ ．．．（７）

前記スキャンハイレベルＶ_ＳＣ−Ｈと前記スキャンローレベルＶ_ＳＣ−Ｌとの電圧差は、前記維持パルスの電圧大きさＶ_ｓと同一である。したがって、スキャンハイレベルＶ_ＳＣ−Ｈ電圧は、別途の電源が設置される必要なく、スキャンローレベルＶ_ＳＣ−Ｌ電圧に維持パルスの電圧Ｖ_ｓを加算した電位を印加できるので、走査駆動部の製造コストが低減できる。他の一方では、スキャンハイレベルＶ_ＳＣ−Ｈ電圧について、別途の電源を設置し、スキャンローレベルＶ_ＳＣ−Ｌ電圧は、別途の電源を設置する必要なく、スキャンハイレベルＶ_ＳＣ−Ｈ電圧から維持パルスの電圧Ｖ_ｓほど低めた電位を印加することもできる。

また、スキャンハイレベルＶ_ＳＣ−Ｈ電圧がグラウンド電位と同一である時にも、別途の電源が設置される必要は無い。

一方、図１３のように、共通−アドレス電極ラインＡ_１〜Ａ_ｎに印加されるバイアス電圧Ｖ_ｘが、表示データ信号の電圧Ｖ_ａと同一である場合、すなわち、Ｖ_ｘ＝Ｖ_ａの場合には、アドレス駆動部の製造コストも低減される。

以上、前述したように、本発明によるＰＤＰの駆動方法によれば、必要な電源の種類が減少するので、パネルの駆動に必要な駆動部の製造コストが低減する。

また、リセット期間ＰＲで、（Ｖ_Ｔ１＝Ｖ_Ｔ２＝Ｖ_ｓ）であり、Ｖ_ｎｆ２＝Ｖ_ｓ（式５’）であり、アドレス期間ＰＡで、Ｖ_ＳＣ−Ｈ＝Ｖ_ＳＣ−Ｌ＋Ｖ_ｓ（式７）であれば、パネルの駆動に必要な走査駆動部の電源の種類は、Ｖ_ｓｅｔ、Ｖ_ＳＣ−Ｌ（またはＶ_ＳＣ−Ｈ）、及びＶ_ｓである。Ｖ_ｎｆ２は、Ｖ_ｓと同一であり、Ｖ_ＳＣ−Ｈ＝Ｖ_ＳＣ−Ｌ＋Ｖ_ｓであるためである。

一方、前述したリセット期間ＰＲで、ランプアップパルスｔ_２〜ｔ_３は、維持パルスの電圧Ｖ_ｓから印加され始めて、第１電位である（Ｖ_ｓｅｔ＋Ｖ_Ｔ１＝Ｖ_ｓｅｔ＋Ｖ_ｓ）まで上昇する。前記第１電位の大きさは、Ｖ_ｓｅｔ＋Ｖ_ｓであるが、初期化放電が行われるために、Ｖｓｅｔの大きさは、
Ｖ_ｓｅｔ＋Ｖ_ｓ＞Ｖ_ｆ ．．．（８）
を満足する値を有さねばならない。前記式１で、２Ｖ_ｓ＞Ｖ_ｆであるが、Ｖ_ｓｅｔ＝Ｖ_ｓとしても、式８を満足するか否かを確認せねばならない。しかし、Ｖ_ｓｅｔ＝Ｖ_ｓとすれば、式８が式１と同一になるので、Ｖ_ｓｅｔ＝Ｖ_ｓに設定することが可能であることが分かる。

したがって、ランプアップパルスの第１電位Ｖ_ｓｅｔ＋Ｖ_ｓは、２Ｖ_ｓに設定されても良い。
（Ｖ_ｓｅｔ＋Ｖ_ｓ）＝２Ｖ_ｓ ．．．（９）

このように、図１４の波形図では、前記（Ｖ_Ｔ１＝Ｖ_Ｔ２＝Ｖ_ｓ）及び（Ｖ_ｓｅｔ＝Ｖ_ｓ）を適用した。

以上、図面及び明細書で最適の実施形態が開示された。ここで、特定の用語が使われたが、これは、単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であることが分かる。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されねばならない。

本発明は、ＰＤＰに関連した技術分野に適用可能である。

従来の技術による３電極面放電方式のＰＤＰの内部構造を示す斜視図である。 図１のＰＤＰを備えるプラズマディスプレイ装置を示すブロック図である。 図１のＰＤＰを駆動する信号の波形を示す波形図である。 本発明の一実施形態によるＰＤＰを示す部分切開斜視図である。 図４のＩＶ−ＩＶ線の断面図である。 図５のＶ−Ｖ線の共通−アドレス電極ラインＡ_１〜Ａ_ｎの配置を示す配置図である。 図５のＶＩ−ＶＩ線の走査電極ラインＳ_１〜Ｓ_ｍの配置を示す配置図である。 図４のＰＤＰを備えるプラズマディスプレイ装置を示すブロック図である。 図４のＰＤＰの駆動方式の一例を示すタイミング図である。 図９の単位サブフィールドで、図４のＰＤＰの電極ラインに印加される信号の波形図である。 単位サブ−フィールドで、ＰＤＰの電極ラインに印加される信号の波形図、及びオンセルとオフセルとにおける壁電荷によって形成される壁電圧を示す分布図である。 図４のＰＤＰの駆動方式の一例であって、単位サブフィールドでＰＤＰの電極ラインに印加される信号の波形図、及びオンセルとオフ−セルとにおける壁電荷によって形成される壁電圧を示す分布図である。 図４のＰＤＰの駆動方式の他の例であって、単位サブフィールドでＰＤＰの電極ラインに印加される信号の波形図、及びオンセルとオフ−セルとにおける壁電荷によって形成される壁電圧を示す分布図である。 図４のＰＤＰの駆動方式のさらに他の例であって、単位サブフィールドでＰＤＰの電極ラインに印加される信号の波形図、及びオンセルとオフセルとにおける壁電荷によって形成される壁電圧を示す分布図である。

符号の説明

２００ ＰＤＰ
２０１ 第１基板
２０２ 第２基板
２０５ 第１隔壁
２０８ 第２隔壁
２０９ 保護膜（ＭｇＯ膜）
２１０ 蛍光体層
２２０ 放電セル
Ａ_ｎ〜Ａ_ｎー１ 共通−アドレス電極ライン
Ｓ_ｍ〜Ｓ_ｍ−１ 走査電極ライン

Claims (10)

1. 第１基板及びそれに対向する第２基板と、前記第１基板及び第２基板と共に放電セルを限定し、誘電体から形成された隔壁と、前記放電セルを取り囲むように前記第１隔壁内に配置され、前記放電セルを横切って延びる共通−アドレス電極ラインと、前記放電セルを取り囲むように前記隔壁内で前記共通−アドレス電極ラインに離隔されて配置され、前記各放電セルで前記共通−アドレス電極ラインと交差するように延びる走査電極ラインと、前記放電セル内に配置された蛍光体層と、前記放電セル内にある放電ガスと、を備え、
   リセット期間、アドレス期間、及び維持放電期間からなる駆動波形によって駆動され、
   前記リセット期間で、前記走査電極ラインへのランプアップパルスの印加による第１初期化放電とランプダウンパルスの印加による第２初期化放電を経て、
   前記アドレス期間で、走査パルスのスキャンハイレベルＶ_ＳＣ−Ｈを維持する複数個の前記走査電極ラインに走査パルスのスキャンローレベルＶ_ＳＣ−Ｌが順次に印加され、前記走査パルスが印加される走査電極ラインに交差する前記共通−アドレス電極ラインに選択的に表示データ信号が印加され、
   前記維持放電期間で、前記走査電極ラインに交互維持パルスが印加され、
   前記リセット期間で、前記走査電極ラインにランプダウンパルスが印加される時、前記共通−アドレス電極ラインにバイアス電圧Ｖ_Xが印加され、ランプダウンパルスの最低電圧の電圧大きさＶ_ｎｆ２は、前記維持放電期間での前記交互維持パルスの電圧大きさＶ_Sと同じであることを特徴とするプラズマディスプレイパネル。
2. 前記リセット期間で、前記スキャンハイレベルＶ_ＳＣ−Ｈと前記スキャンローレベルＶ_ＳＣ−Ｌとの電圧差は、前記維持パルスの電圧大きさＶ_Sと同じであることを特徴とする請求項１に記載のプラズマディスプレイパネル。
3. 前記リセット期間で、前記走査電極ラインにランプダウンパルスが印加される時、前記共通−アドレス電極ラインに前記表示データ信号と同じ電圧大きさを有するバイアス電圧Ｖ_ａが印加されることを特徴とする請求項２に記載のプラズマディスプレイパネル。
4. 前記ランプアップパルスは、前記維持パルスの電圧大きさＶ_ｓから始めて維持パルス電圧の２倍の電圧大きさ２Ｖ_ｓまで上昇することを特徴とする請求項１に記載のプラズマディスプレイパネル。
5. 前記放電セルは、前記隔壁に蓄積された壁電荷による壁電圧と、共通−アドレス電極と走査電極とに印加される信号の電圧差との和が、前記放電セルの固有放電開始電圧Ｖ_ｆを超過する時に強放電を発生させ、
   前記リセット期間の固有放電開始電圧と、前記アドレス放電期間の固有放電開始電圧、及び前記維持放電期間の固有放電開始電圧とは、同じであることを特徴とする請求項１に記載のプラズマディスプレイパネル。
6. 前記維持放電期間で、前記走査電極ラインに印加される交互維持パルスの電圧大きさＶ_ｓは、前記固有放電開始電圧Ｖ_ｆの半分よりも大きいことを特徴とする請求項５に記載のプラズマディスプレイパネル。
7. 前記リセット期間で前記走査電極に印加されるランプダウンパルスは、前記ランプダウンパルスの電圧よりも前記固有放電開始電圧ほど高い壁電圧が維持されつつ、第２初期化放電が発生する傾斜度を有することを特徴とする請求項５に記載のプラズマディスプレイパネル。
8. 前記ランプダウンパルスの印加が終了した後には、前記放電セルに前記ランプダウンパルスの最低電圧よりも前記固有放電開始電圧Ｖ_ｆほど高いリセット後壁電圧Ｖ_ｗが維持されることを特徴とする請求項５に記載のプラズマディスプレイパネル。
9. 前記放電セルでの前記リセット後壁電圧Ｖ_ｗの大きさは、前記固有放電開始電圧Ｖ_ｆの半分よりも小さいことを特徴とする請求項８に記載のプラズマディスプレイパネル。
10. 前記放電セルでの前記リセット後壁電圧Ｖ_ｗと前記交互維持パルスの電圧大きさＶ_ｓとの和は、前記固有放電開始電圧Ｖ_ｆよりも小さいことを特徴とする請求項８に記載のプラズマディスプレイパネル。
    
    
    

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