JP2006074367A - 固体撮像素子 - Google Patents

Abstract

【課題】 固体撮像素子において、間引き読み出し時の読み出し走査を容易にし、ＳＮ比を向上する。
【解決手段】 本発明の固体撮像素子は、各々の垂直転送部と１つの水平信号線との間において並列接続された一対の容量と、スイッチング回路とを有する。スイッチング回路は、間引き読み出しが行われる場合に、一対の容量の一方にはある行の画素信号を充電させ、他方には別の行の画素信号を充電させる。さらに、スイッチング回路は、一対の容量にそれぞれ充電させた異なる行の画素信号を、合算平均されるように水平信号線に転送する。従って、容易な走査により間引き読み出しができる。また、容量を介した転送であるので、各画素の画素信号を電圧として読み出して、その電圧に容量を充電し、容量の充電電圧を水平信号線に出力できる。即ち、電圧出力により読み出せるので、ＳＮ比は良好になる。
【選択図】 図１

Description

本発明は、固体撮像素子に関し、特に間引き読み出しに関する。

ビデオカメラや電子カメラは、スルー画表示を行ったり、撮像画像をその場で再生して確認するための液晶表示装置を搭載している。このような目的の液晶表示装置は、一般に小型であり、その画素数は固体撮像素子の画素数より少ない。そこで、スルー画表示等を行う場合、従来の電子カメラでは以下のように処理していた。まず、全画素の画素信号を固体撮像素子から読み出して画像メモリに一旦記憶させた後、表示素子の画素数に応じて必要な画素数分の画素信号のみを画像メモリから読み出し、表示に用いている。

この場合、全画素の画素信号を固体撮像素子から一旦読み出すので、必要な画素のみを読み出す場合よりも読み出し走査に時間がかかり、消費電力を低減できない。これを避けるために、固体撮像素子において規則的に間引いて一部の画素の画素信号のみを読み出すと、全ての色の画素信号が得られないことがある。例えばベイヤー配列において単に奇数行の画素のみ、或いは奇数列の画素のみの画素信号を読み出すと、赤、青のいずれかの色成分は全く読み出されない。

そこで、特許文献１では、段落［００５２］に記載のように、ＧストライプＲＢ線順次の配列において間引き読み出しを行う場合、偶数行の画素は読み出さず、奇数行は一部の画素のみを読み出している。ここで、Ｇは緑色光を選択的に受光する画素（以下、緑画素ともいう）であり、Ｒは赤色光を選択的に受光する画素（以下、赤画素ともいう）であり、Ｂは青色光を選択的に受光する画素（以下、青画素ともいう）である。

具体的には、（４ｎ−３）行目については１、２、５、８、９・・・列目の画素のみを読み出し、（４ｎ−１）行目については１、４、５、６、９・・・列目の画素のみを読み出している。なお、本明細書では、ｎは自然数とする。
この場合、特許文献１の表５に記載のように、水平方向８×垂直方向４の３２個の画素ブロック単位で見れば、読み出される画素の配置は同じになり、その画素ブロックにおいては、４つの緑画素と、２つの赤画素と、２つの青画素とが読み出される。従って、このような間引き読み出しを行った後に適切に色補間処理を施せば、全画素の画素信号を読み出すことなく、カラーの画像データが得られる。

また、特許文献２では、各画素からの出力信号を電流値として同時に読み出し、複数の電流値を合算後、電圧に変換して出力することにより、最終的に読み出される画素信号の数を全画素数から間引いている。
特開２０００−４４０６号公報 特開平１０−２８５４７２号公報

特許文献１の発明は、上述のように優れた作用効果を有するものの、奇数行において読み出される画素は、列間隔が等しくならない。従って、間引き読み出しの際の読み出し走査と、間引き読み出し後の色補間処理とが若干複雑になるおそれがある。
特許文献２の固体撮像素子は、使用上は十分に機能するが、各画素からの出力信号が電流値と読み出されるので、特許文献１のように画素信号が電圧として読み出される場合よりもＳＮ比が劣る。

本発明の目的は、間引き読み出しが可能な固体撮像素子において、間引き読み出し時の読み出し走査、及び読み出し後の色補間処理を容易にする技術を提供することである。
本発明の別の目的は、上記の目的に適った固体撮像素子において、ＳＮ比が良好なものを提供することである。

請求項１の発明は、垂直方向の列及び水平方向の行に沿って二次元配列された複数の画素と、複数の垂直転送部と、少なくとも１つの水平信号線とを備えた固体撮像素子である。複数の垂直転送部は、画素の列に対応してそれぞれ配置されていると共に複数の画素に接続されており、画素により生成される画素信号を垂直方向に転送する。水平信号線には、複数の垂直転送部からの画素信号が転送される。

請求項１の発明は、以下の点を特徴とする。第１に、水平信号線と、複数の垂直転送部との間において、複数の垂直転送部にそれぞれ対応して、各々の垂直転送部当たりに複数配置された容量を有する。第２に、複数の容量は、対応する垂直転送部と１つの水平信号線との間で互いに並列接続されており、垂直転送部からの画素信号を受けて充電される。第３に、複数の容量を水平信号線に接続することで、水平信号線に画素信号を転送するスイッチング回路を有する。

請求項２の発明は、垂直方向の列及び水平方向の行に沿って二次元配列された複数の画素と、複数の垂直転送部と、水平転送部とを備えた固体撮像素子である。複数の垂直転送部は、画素の列に対応してそれぞれ配置されていると共に複数の画素に接続されており、画素により生成される画素信号を垂直方向に転送する。水平転送部には、複数の垂直転送部からの画素信号が転送される。

請求項２の発明は、以下の点を特徴とする。第１に、複数の垂直転送部に対してそれぞれ配置された一対の容量と、一対の容量を水平転送部に接続することによって水平転送部に画素信号を転送するスイッチング回路とを有する。第２に、一対の容量は、対応する垂直転送部に対して並列接続されており、垂直転送部からの画素信号を受けて充電される。第３に、間引き読み出しが行われる場合、スイッチング回路は、一対の容量の一方にはある行の画素信号を充電させ、他方には別の行の画素信号を充電させ、一対の容量にそれぞれ充電させた画素信号を、合算平均されるように水平転送部に転送する。

請求項３の発明は、請求項２の固体撮像素子において、以下の点を特徴とする。第１に、複数の画素は、一松状またはストライプ状に配置された第１色成分画素と、第１色成分画素間に線順次に配置された第２色成分画素及び第３色成分画素を含む。第２に、一対の容量は、第１色成分画素の画素信号が充電される第１容量対と、第２及び第３色成分画素の画素信号が充電される第２容量対のいずれかである。第３に、各々の垂直転送部は、１種類または２種類の色成分の画素信号を転送する第１垂直信号線及び第２垂直信号線を有する。第４に、水平転送部は、第１水平信号線と、第２水平信号線とを有する。第５に、スイッチング回路は、第１及び第２垂直信号線から、第１色成分画素の画素信号が転送されているものを選択して第１容量対に接続すると共に、第２または第３色成分画素の画素信号が転送されているものを選択して第２容量対に接続後、第１容量対を第１水平信号線に接続し、第２容量対を第２水平信号線に接続する。

請求項４の発明は、請求項３の固体撮像素子において、以下の点を特徴とする。第１に、第１垂直信号線は、（４ｎ−３）行目及び（４ｎ−２）行目の画素に接続されている。第２に、第２垂直信号線は、（４ｎ−１）行目及び４ｎ行目の画素に接続されている。第３に、間引き読み出しが行われる場合、スイッチング回路は、一対の容量の一方には第１垂直信号線を接続すると共に他方には第２垂直信号線を接続して、（４ｎ−３）行目及び（４ｎ−１）行目の画素信号を合算平均して読み出す動作と、第２垂直信号線を一対の容量に接続して、４ｎ行目の画素信号を読み出す動作とを繰り返す。

請求項５の発明は、請求項３の固体撮像素子において、以下の点を特徴とする。第１に、第１垂直信号線は、（４ｎ−３）行目及び（４ｎ−２）行目の画素に接続されている。第２に、第２垂直信号線は、（４ｎ−１）行目及び４ｎ行目の画素に接続されている。第３に、間引き読み出しが行われる場合、スイッチング回路は、第１垂直信号線を一対の容量に接続して、（４ｎ−３）行目の画素信号を読み出す動作と、一対の容量の一方には第１垂直信号線を接続すると共に他方には第２垂直信号線を接続して、（４ｎ−２）行目及び４ｎ行目の画素信号を合算平均して読み出す動作とを繰り返す。

請求項６の発明は、請求項２の固体撮像素子において、以下の点を特徴とする。第１に、複数の画素は、一松状またはストライプ状に配置された第１色成分画素と、第１色成分画素間に線順次に配置された第２色成分画素及び第３色成分画素を含む。第２に、垂直転送部は、第１色成分画素に接続された垂直信号線Ａと、第２及び第３色成分画素に接続された垂直信号線Ｂのいずれかである。第３に、複数の垂直信号線Ａ及び複数の垂直信号線Ｂは、列順次に交互に配置されている。第４に、一対の容量には、いずれかの垂直信号線Ａからの画素信号、または、いずれかの垂直信号線Ｂからの画素信号のみが充電される。第５に、水平転送部は、第１水平信号線と、第２水平信号線とを有する。第６に、スイッチング回路は、垂直信号線Ａからの画素信号が充電される一対の容量を第１水平信号線に接続し、垂直信号線Ｂからの画素信号が充電される一対の容量を第２水平信号線に接続する。

請求項７の発明は、請求項６の固体撮像素子において、以下の点を特徴とする。間引き読み出しが行われる場合、スイッチング回路は、（４ｎ−３）行目及び（４ｎ−１）行目の画素信号が合算平均されるように読み出す動作と、４ｎ行目の画素信号を読み出す動作とを繰り返すか、或いは、（４ｎ−３）行目の画素信号を読み出す動作と、（４ｎ−２）行目及び４ｎ行目の画素信号が合算平均されるように読み出す動作とを繰り返す。

本発明の固体撮像素子は、各々の垂直転送部当たりに複数配置された容量を有し、これら容量は、対応する垂直転送部毎に互いに並列接続されている。このため、間引き読み出しに際しては、並列接続された容量の内の１つにはある行の画素信号を充電させ、別の容量には別の行の画素信号を充電させることができる。従って、並列接続された複数の容量にそれぞれ充電させた別の行の画素信号を、合算平均されるように水平信号線に転送すれば、容易な走査により間引き読み出しができる。また、容量を介した転送であるので、各画素の画素信号を電圧として読み出して、その電圧に容量を充電し、容量の充電電圧を水平信号線に出力できる。即ち、電圧出力により読み出せるので、ＳＮ比は良好になる。

本発明の一形態では、各々の垂直転送部は第１及び第２垂直信号線を有し、互いに並列接続された容量は、第１容量対と第２容量対のいずれかである。そして、第１及び第２垂直信号線から、第１色成分の画素信号が転送されているものが選択されて第１容量対に接続されると共に、第２または第３色成分の画素信号が転送されているものが選択されて第２容量対に接続される。この後、第１容量対は第１水平信号線に接続され、第２容量対は第２水平信号線に接続される。即ち、第１水平信号線には第１色成分の画素信号のみが転送され、第２水平信号線には第２及び第３色成分の画素信号のみが転送されるので、読み出し後の色補間処理は容易になる。

本発明の別の一形態では、垂直転送部は、第１色成分画素に接続された垂直信号線Ａと、第２及び第３色成分画素に接続された垂直信号線Ｂのいずれかである。そして、垂直信号線Ａからの画素信号が充電される容量は第１水平信号線に接続され、垂直信号線Ｂからの画素信号が充電される容量は第２水平信号線に接続される。従って、第１水平信号線には第１色成分、第２水平信号線には第２及び第３色成分の画素信号のみが転送され、読み出し後の色補間処理は容易になる。

以下、図面を用いて本発明の実施の形態を説明する。なお、各図において、同一要素には同一符号を付し、重複する説明を省略する。
図１は、本発明の第１の実施形態における固体撮像素子２の等価回路図である。本実施形態は、請求項１〜請求項４に対応する。
図に示すように、固体撮像素子２は、ベイヤー配列された赤画素Ｒ、緑画素Ｇ、青画素Ｂと、垂直走査回路８と、行毎に各画素と垂直走査回路８とを接続するナンドゲート（NAND GATE）Ｎａ１〜Ｎａ５及びアンドゲート（AND GATE）Ａｎ１〜Ａｎ５と、各画素列毎に配置された垂直信号線ＶＬ及び垂直信号線ＶＲと、垂直信号線ＶＬの一端側に接続された定電流源ＣＳＬと、垂直信号線ＶＲの一端側に接続された定電流源ＣＳＲと、垂直信号線ＶＬ、ＶＲの他端側に配置された緑水平信号線２０と、赤青水平信号線２４と、水平走査回路３０とを有している。

なお、以下の説明では、単に『画素』といった場合、赤画素Ｒ、緑画素Ｇ、青画素Ｂの全てを含むものとする。また、図中の符号において先頭がφで始まっているものは駆動電圧を示し、図中のＧＮＤは接地線を示す。図では煩雑となるので画素数を５×４として記載したが、実際にはもっと多くの画素が配列される。
また、図中の一部の要素の符号の最後には、配置行を示すために１、２、３、４、５を付し、配置列との対応関係を示すためにａ、ｂ、ｃ、ｄを付した。ここでの『配置列との対応関係』とは、図の下に数字で示した画素列と、図の上側に示した列選択トランジスタＴｈａ〜Ｔｈｄ（機能は後述）等とを比較すれば分かるように、画素の１列目と２列目の間をａ列、２列目と３列目の間をｂ列、３列目と４列目の間をｃ列、４列目と５列目の間をｄ列としたものである。なお、奇数行の１列目には、画素は配置されていない。これらａ、ｂ、ｃ、ｄは、後述の回路動作の説明時に各要素を区別し易くするために付したものである。行や列の区別が不要な場合、符号の最後の１、２、ａ、ｂ等は適宜省略する。

ここまでの構成において従来と大きく異なるのは、以下の２点である。第１に、各画素列の間には、２本の垂直信号線（ＶＬ、ＶＲ）が配置されている。なお、図では、１つの画素列に対し垂直走査回路８側（左側）とその反対側に１本ずつ垂直信号線が延在すると見て、垂直走査回路８側のものを垂直信号線ＶＬ、反対側のものを垂直信号線ＶＲと定義した。第２に、各画素と垂直走査回路８と間には、ナンドゲートＮａ及びアンドゲートＡｎが行毎に配置されている。この第２の特徴については、後述の図２を用いて説明する。

また、垂直信号線ＶＬ及び垂直信号線ＶＲの他端には、本実施形態のもう１つの特徴である緑用選択回路ＭＸＧ及び赤青用選択回路ＭＸＲ／Ｂが、列順次に交互に配置されている。最も端の画素列に対して配置されているものを除き、垂直信号線ＶＬの他端は、入力信号線Ｉα、Ｉγの２つに分岐しており、垂直信号線ＶＲの他端は、入力信号線Ｉβ、Ｉδの２つに分岐している。入力信号線Ｉα、Ｉβ、Ｉγ、Ｉδは、どれも、緑用選択回路ＭＸＧまたは赤青用選択回路ＭＸＲ／Ｂのいずれかに対してのみ接続されている。

そして、ａ列の緑用選択回路ＭＸＧａには、ａ列に対応する列である１、２列目の緑画素Ｇの画素信号が入力される。この例では、奇数行の２列目の緑画素Ｇ、偶数行の１列目の緑画素Ｇの画素信号が入力される。また、ｂ列の赤青用選択回路ＭＸＲ／Ｂｂには、ｂ列に対応する列である２、３列目の赤画素Ｒ及び青画素Ｂの画素信号が入力される。この例では、奇数行の３列目の赤画素Ｒと、偶数行の２列目の青画素Ｂの画素信号が入力される。他の列の緑用選択回路ＭＸＧ、赤青用選択回路ＭＸＲ／Ｂｄについても同様である。

各緑用選択回路ＭＸＧには、相関二重サンプリング処理により各画素の画素信号を受けるＣＤＳコンデンサＣｃＬ、ＣｃＲが並列接続されている。また、各赤青用選択回路ＭＸＲ／Ｂにも、ＣＤＳコンデンサＣｃＬ、ＣｃＲが並列接続されている。このように、１つの画素列当たりに２つのＣＤＳコンデンサＣｃＬ、ＣｃＲが配置されていることも、本実施形態の特徴の１つである。

また、各緑用選択回路ＭＸＧ、各赤青用選択回路ＭＸＲ／Ｂに対しては、相関二重サンプリング処理を行うための１つのＣＤＳトランジスタＴｃが配置されている。全てのＣＤＳトランジスタＴｃは、共通のＦＰＮ蓄積パルスφｃをゲートに受けて、導通または非導通状態に切り替わる。
さらに、各緑用選択回路ＭＸＧに接続されたＣＤＳコンデンサＣｃＬ、ＣｃＲを緑水平信号線２０に接続し、各赤青用選択回路ＭＸＲ／Ｂに接続されたＣＤＳコンデンサＣｃＬ、ＣｃＲを赤青水平信号線２４に接続する複数の列選択トランジスタＴｈが配置されている。列選択トランジスタＴｈは、そのゲートに、２列毎に共通の駆動電圧φＧＨを水平走査回路３０から受けて、導通または非導通状態に切り替わる。

また、緑水平信号線２０、赤青水平信号線２４における出力端には、出力バッファアンプ３２、３４と、出力端子Ｇｏｕｔ、Ｒ／Ｂｏｕｔと、水平リセットトランジスタＴＲｇ、ＴＲｒｂとがそれぞれ接続されている。水平リセットトランジスタＴＲｇ、ＴＲｒｂは、どちらも、水平リセットパルス電圧φＲＳＴＨをゲートに受けて、導通または非導通状態になる。

図の５行２列目の緑画素Ｇに符号を示すように、各画素は、フォトダイオードＰＤと、転送ゲートＦＷと、リセットゲートＲＧと、画素アンプである接合型電界効果トランジスタＪＦＥＴ（以下、ＪＦＥＴと略記）とを有している。
転送ゲートＦＷは、Ｐチャネル型のＭＯＳトランジスタとして形成されており、ゲート電圧に応じてフォトダイオードＰＤの蓄積電荷をＪＦＥＴのゲートに転送する。リセットゲートＲＧは、Ｐチャネル型のＭＯＳトランジスタとして形成されている。リセットゲートＲＧは、オン（導通）状態になることでＪＦＥＴのゲートを全画素共通の電源（電圧ＶＲＤ）に接続し、ＪＦＥＴを非動作状態にする。リセットゲートＲＧがオフ（非導通）のとき、ＪＦＥＴは動作状態となる。ＪＦＥＴのドレインは、全画素共通に基板電位Ｖｓｕｂを受ける。

図２は、図１における垂直走査回路８と各画素との接続部分に着目した回路図である。垂直走査回路８は、画素の各行当たりに１本の出力信号線を有し、これら出力信号線は、垂直走査回路８からの行選択信号ＯＰＴ１〜ＯＰＴｎをそれぞれ出力する。行選択信号ＯＰＴは、画素の各行当たりに１つずつ配置されたナンドゲートＮａ及びアンドゲートＡｎの一方の入力端子に入力される。

図に示すように、奇数行においては、ナンドゲートＮａの他方の入力端子は駆動電圧φＴＧ１を受け、アンドゲートＡｎの他方の入力端子は駆動電圧φＲＳＧ１を受ける。また、偶数行においては、ナンドゲートＮａの他方の入力端子は駆動電圧φＴＧ２を受け、アンドゲートＡｎの他方の入力端子は駆動電圧φＲＳＧ２を受ける。ある行のナンドゲートＮａの出力電圧は、その行の全画素の転送ゲートＦＷに共通に供給され、ある行のアンドゲートＡｎの出力電圧は、その行の全画素のリセットゲートＲＧに共通に供給される。そして、垂直走査回路８により選択される行では、行選択信号ＯＰＴは高レベルにされ、選択されない行においては、行選択信号ＯＰＴは低レベルにされる。

図３は、緑用選択回路ＭＸＧ、赤青用選択回路ＭＸＲ／Ｂの詳細を示す回路図である。緑用選択回路ＭＸＧ及び赤青用選択回路ＭＸＲ／Ｂは、どちらも同じ回路構成のマルチプレクサであり、定電流源ＣＳＭＬ、ＣＳＭＲと、バイポーラトランジスタＢｉＬ、ＢｉＲと、ｎチャネル型のＭＯＳトランジスタであるスイッチＱαＬ、ＱαＲ、ＱβＬ、ＱβＲ、ＱγＬ、ＱγＲ、ＱδＬ、ＱδＲとを有する。なお、図中のＶＣＣは電源線である。

全ての緑用選択回路ＭＸＧ、及び赤青用選択回路ＭＸＲ／Ｂは、共通の８本の信号線を介して、８つの選択用駆動電圧φＰαＬ、φＰαＲ、φＰβＬ、φＰβＲ、φＰγＬ、φＰγＲ、φＰδＬ、φＰδＲをそれぞれ受ける。
これら８つの選択用駆動電圧φＰαＬ〜φＰδＲはそれぞれ、高レベルの電圧を受けたとき、対応するスイッチ（ＱαＬ〜ＱδＲのいずれか）をオン状態にすることで、対応する入力信号線（Ｉα〜Ｉδのいずれか）を対応するＣＤＳコンデンサ（ＣｃＬ、ＣｃＲのいずれか）に接続する。ここでの『対応する』とは、符合に含まれるα、β、γ、δ、Ｌ、Ｒの文字が一致するものである。例えば、選択用駆動電圧φＰαＲが高レベルのとき、スイッチＱαＲがオンして、入力信号線ＩαはＣＤＳトランジスタＣｃＲに接続される。

以上の回路構成において、請求項との対応関係は、例えば以下の通りである。
請求項記載の垂直方向は、画素の列方向、即ち、垂直信号線ＶＬ、ＶＲの延在方向に対応し、水平方向は、垂直方向に直交する方向（画素の行方向）に対応する。請求項記載の第１、第２、第３色成分画素はそれぞれ、緑画素Ｇ、青画素Ｒ、赤画素Ｒに対応する。請求項記載の第１容量対は、緑用選択回路ＭＸＧに接続されたＣＤＳコンデンサＣｃＬ、ＣｃＲに対応し、第２容量対は、赤青用選択回路ＭＸＲ／Ｂに接続されたＣＤＳコンデンサＣｃＬ、ＣｃＲに対応する。

請求項記載の第１垂直信号線は垂直信号線ＶＲに対応し、第２垂直信号線は垂直信号線ＶＬに対応する。請求項記載の第１水平信号線、第２水平信号線は、それぞれ、緑水平信号線２０、赤青水平信号線２４に対応する。請求項記載のスイッチング回路は、緑用選択回路ＭＸＧ、赤青用選択回路ＭＸＲ／Ｂ、列選択トランジスタＴｈ、ＣＤＳトランジスタＴｃ、水平リセットトランジスタＴＲｇ、ＴＲｒｂ、水平走査回路３０に対応する。

図４は、上述の固体撮像素子２において通常読み出しを行う場合、即ち、全画素の画素信号を読み出す場合の各部の電圧波形を示すタイミング図である。以下、図１、図３及び図４を参照しながら固体撮像素子２の回路動作を説明する。
まず、垂直走査回路８における不図示の垂直シフトレジスタを駆動するために、高レベルのスタートパルスＳＴＶを垂直走査回路８に入力する。これにほぼ同期して、低レベルのクロック信号ＣＬＫＶ１と、高レベルのクロック信号ＣＬＫＶ２とを垂直走査回路８に入力する。これにより、垂直走査回路８が出力する行選択信号ＯＰＴ１は高レベルに切り替わり、他の行選択信号ＯＰＴ２〜ＯＰＴｎは低レベルにされ、固体撮像素子２の１行目が選択される。

なお、クロック信号ＣＬＫＶ１、ＣＬＫＶ２の入力直後において、駆動電圧φＲＳＧ１、φＲＳＧ２、φＴＧ１、φＴＧ２は全て低レベルである。従って、全行において、ナンドゲートＮａの出力電圧は高レベルであるので転送ゲートＦＷはオフ状態であり、また、アンドゲートの出力電圧は低レベルであるので、リセットゲートＲＧはオン状態であり、ＪＦＥＴのゲート電圧はリセットされている。他の行の選択直後においても同様である。

次に、８つの選択用駆動電圧の内、φＰδＬ、φＰδＲのみを高レベルにする。これにより、緑用選択回路ＭＸＧに接続されたＣＤＳコンデンサＣｃＬ、ＣｃＲは、入力信号線Ｉδ、垂直信号線ＶＲを介して１行目の緑画素ＧのＪＦＥＴのソースに接続される。また、赤青用選択回路ＭＸＲ／Ｂに接続されたＣＤＳコンデンサＣｃＬ、ＣｃＲは、入力信号線Ｉδ、垂直信号線ＶＲを介して１行目の赤画素ＲのＪＦＥＴのソースに接続される。

次に、駆動電圧φＲＳＧ１を高レベルに切り替える。これにより、垂直走査回路８により選択されている１行目のアンドゲートＡｎ１の出力電圧は高レベルに切り替わり、１行目のリセットゲートＲＧはオフする。駆動電圧φＲＳＧ１が高レベルに切り替わる過程において、ＪＦＥＴのゲートは、電気的にフローティング状態になると共に、容量結合によって電圧が上昇する。この容量結合は、ＪＦＥＴのゲートが隣接する領域（ソース、ドレイン、転送ゲートＦＷ等）との間に形成する容量により生じる。

次に、ＦＰＮ蓄積パルスφｃを高レベルに切り替え、全てのＣＤＳトランジスタＴｃをオンする。このときはまだ、ＪＦＥＴのゲートにはフォトダイオードＰＤの信号電荷が転送されていないので、ＪＦＥＴのソース電圧は、固定パターンノイズ成分に相当する電圧である。従って、ＣＤＳコンデンサＣｃＬ、ＣｃＲにおける画素側の電極の充電電圧は、どちらも、（固定パターンノイズ成分−Ｖｒｅｆ）となる。この後、ＦＰＮ蓄積パルスφｃを低レベルに切り替える。

次に、駆動電圧φＴＧ１を高レベルに切り替える。これにより、１行目では、ナンドゲートＮａ１の出力電圧が低レベルに切り替わり、各転送ゲートＦＷがオンし、フォトダイオードＰＤの信号電荷はＪＦＥＴのゲートに転送される。ＪＦＥＴは、ゲート内の蓄積電荷量に応じた信号電圧（画素信号）をソースから出力する。これにより、ＣＤＳコンデンサＣｃＬ、ＣｃＲにおけるＣＤＳトランジスタＴｃ側の電極の電圧は、どちらも、次式で示される同じ電圧に充電される。
［信号電圧−（固定パターンノイズ成分−Ｖｒｅｆ）］・・・（１）
即ち、信号電圧には固定パターンノイズ成分が含まれているが、先にＦＰＮ蓄積パルスφｃにより充電した電圧により、固定パターンノイズ成分は相殺される（相関二重サンプリング処理）。この後、駆動電圧φＴＧ１を低レベルに切り替える。

次に、駆動電圧φＲＳＧ１が高レベルである残りの期間内において、１行目の画素信号の水平方向の読み出しが行われる。水平方向の読み出しは、緑水平信号線２０及び赤青水平信号線２４の電圧をリセットする動作と、水平走査回路３０内の不図示の水平シフトレジスタを１つずつ順送りにオンしていく動作とを繰り返すことで行われる。具体的にはまず、水平リセットパルス電圧φＲＳＴＨを高レベルに切り替える。これにより、水平リセットトランジスタＴＲｇ、ＴＲｒｂはオンして、緑水平信号線２０及び赤青水平信号線２４の電圧はＶｒｅｆにリセットされる。この後、水平リセットパルス電圧φＲＳＴＨを低レベルに切り替える。

次に、水平走査回路３０における最も出力バッファアンプ３２側の水平シフトレジスタをオンさせ、ａ、ｂ列に対応する駆動電圧φＧＨａｂを高レベルに切り替える。これにより、列選択トランジスタＴｈａ、Ｔｈｂをオン状態に切り替える。これにより、ａ列の緑用選択回路ＭＸＧａに接続されたＣＤＳコンデンサＣｃＬ、ＣｃＲの充電電圧（画素信号に相当）は、緑水平信号線２０、出力バッファアンプ３２を介して出力される。また、ｂ列の赤青用選択回路ＭＸＲ／Ｂｂに接続されたＣＣＤＳコンデンサＣｃＬ、ＣｃＲに充電した画素信号は、赤青水平信号線２４、出力バッファアンプ３４を介して出力される。

ここで、緑水平信号線２０に出力される信号電圧について補足説明をする。ＪＦＥＴのソースの出力電圧値をＪＳ、ＣＤＳコンデンサＣｃＬ、ＣｃＲの容量値（ファラド）をそれぞれＣＦ１、ＣＦ２とすれば、並列接続された一対のＣＤＳコンデンサＣｃＬ、ＣｃＲの合計の蓄積電荷量（クーロン）は、ＪＳ×（ＣＦ１＋ＣＦ２）である。ここで、緑水平信号線２０には寄生容量が存在するので、この容量値をＣＦＨとすれば、ＣＦＨにも蓄積電荷が分配される分だけ信号電圧が低くなるのと等価になる。即ち、緑水平信号線２０の出力電圧Ｖｓｇは、次式のようになる。
Ｖｓｇ＝ＪＳ×（ＣＦ１＋ＣＦ２）／（ＣＦ１＋ＣＦ２＋ＣＦＨ）・・・（２）
赤青水平信号線２４も同様に寄生容量を有し、赤青水平信号線２４の出力電圧も（２）式と同様になる。なお、本実施形態では一例として、ＣＦ１＝ＣＦ２である。

上記のようにして１行目における２列目、３列目の画素信号を緑水平信号線２０、赤青水平信号線２４にそれぞれ読み出した後、水平リセットパルス電圧φＲＳＴＨを高レベルに切り替える（前述したように奇数行１列目には画素はなく、読み出されない）。これにより、緑水平信号線２０及び赤青水平信号線２４の電圧をリセットした後、水平リセットパルス電圧φＲＳＴＨを低レベルに切り替える。

そして、水平シフトレジスタが１つシフトし、ｃ、ｄ列に対応する駆動電圧φＧＨｃｄが高レベルに切り替わり、列選択トランジスタＴｈｃ、Ｔｈｄがオンする。これにより、ｃ列の緑用選択回路ＭＸＧｃに接続されたＣＤＳコンデンサＣｃＬ、ＣｃＲに充電した画素信号は、緑水平信号線２０に出力され、ｄ列の赤青用選択回路ＭＸＲ／Ｂｄに接続されたＣＤＳコンデンサＣｃＬ、ＣｃＲに充電した画素信号は、青水平信号線に出力される。即ち、１行目における４列目、５列目の画素信号が読み出される。

このような動作を繰り返すことにより、１行目の画素信号の読み出しを２列毎に行った後、駆動電圧φＲＳＧ１を低レベルに切り替える。これにより、１行目においては、アンドゲートＡｎ１の出力電圧が低レベルに切り替わり、リセットゲートＲＧはオフ状態に切り替わり、ＪＦＥＴのゲート電圧はリセットされる。ここまでが図４における『１行目水平読み出し』の期間である。

次に、クロック信号ＣＬＫＶ１、ＣＬＫＶ２を垂直走査回路８に入力して垂直シフトレジスタを１つシフトさせ、２行目を選択する。次に、８つの選択用駆動電圧の内、φＰβＬ、φＰβＲのみを高レベルにする。これにより、緑用選択回路ＭＸＧに接続されたＣＤＳコンデンサＣｃＬ、ＣｃＲは、入力信号線Ｉβ、垂直信号線ＶＲを介して２行目の緑画素Ｇに接続される。また、赤青用選択回路ＭＸＲ／Ｂに接続されたＣＤＳコンデンサＣｃＬ、ＣｃＲは、入力信号線Ｉβ、垂直信号線ＶＲを介して２行目の青画素Ｂに接続される。

次に、駆動電圧φＲＳＧ２を高レベルに切り替える。この後、駆動電圧φＴＧ１の代わりにφＴＧ２を高レベルにすることを除き、１行目の場合と同様に２行目の画素信号を読み出す。即ち、緑用選択回路ＭＸＧに接続されたＣＤＳコンデンサＣｃＬ、ＣｃＲは、どちらも２行目の緑画素Ｇの画素信号により充電され、この画素信号は、緑水平信号線２０から読み出される。同時に、赤青用選択回路ＭＸＲ／Ｂに接続されたＣＤＳコンデンサＣｃＬ、ＣｃＲは、どちらも２行目の青画素Ｂの画素信号により充電され、この画素信号は、赤青平信号線２４から読み出される。これにより、２行目の読み出しを終了する。

次に、クロック信号ＣＬＫＶ１、ＣＬＫＶ２を垂直走査回路８に入力し、３行目を選択する。次に、８つの制御用駆動電圧の内、φＰγＬ、φＰγＲのみを高レベルにする。これにより、緑用選択回路ＭＸＧに接続されたＣＤＳコンデンサＣｃＬ、ＣｃＲは、入力信号線Ｉγ、垂直信号線ＶＬを介して３行目の緑画素Ｇに接続される。また、赤青用選択回路ＭＸＲ／Ｂに接続されたＣＤＳコンデンサＣｃＬ、ＣｃＲは、入力信号線Ｉγ、垂直信号線ＶＬを介して３行目の赤画素Ｒに接続される。この後、駆動電圧φＲＳＧ１を高レベルに切り替え、１行目の場合と同様に３行目の画素信号を読み出す。

次に、クロック信号ＣＬＫＶ１、ＣＬＫＶ２を垂直走査回路８に入力し、４行目を選択する。次に、８つの制御用駆動電圧の内、φＰαＬ、φＰαＲのみを高レベルにする。これにより、緑用選択回路ＭＸＧに接続されたＣＤＳコンデンサＣｃＬ、ＣｃＲは、入力信号線Ｉα、垂直信号線ＶＬを介して４行目の緑画素Ｇに接続される。また、赤青用選択回路ＭＸＲ／Ｂに接続されたＣＤＳコンデンサＣｃＬ、ＣｃＲは、入力信号線Ｉα、垂直信号線ＶＬを介して４行目の青画素Ｂに接続される。次に、駆動電圧φＲＳＧ２を高レベルに切り替え、２行目の場合と同様に４行目の画素信号を読み出す。

以上の動作を繰り返して、全行の画素信号を読み出す。読み出し走査は、４行単位で同じになり、その４行における主な違いは、以下の２点である。第１に、奇数行では駆動電圧φＲＳＧ１、φＴＧ１を用い、偶数行では駆動電圧φＲＳＧ２、φＴＧ２を用いる。第２に、８つの制御用駆動電圧のどれを高レベルにするかが異なる。即ち、（４ｎ−３）行目が選択されていればφＰδＬ、φＰδＲを高レベルにし、（４ｎ−２）行目が選択されていればφＰβＬ、φＰβＲを高レベルにし、（４ｎ−１）行目が選択されていればφＰγＬ、φＰγＲを高レベルにし、４ｎ行目が選択されていればφＰαＬ、φＰαＲを高レベルにする。以上が通常読み出しの動作説明である。

図５は、上述の固体撮像素子２において間引き読み出しを行う場合の各部の電圧波形を示すタイミング図である。以下、図１、図３及び図５を参照しながら、間引き読み出しの回路動作を説明する。
まず、通常読み出しの場合と同様に高レベルのスタートパルスＳＴＶ、クロック信号ＣＬＫＶ１、ＣＬＫＶ２を垂直走査回路８に入力し、１行目のみを選択する。この後、クロック信号ＣＬＫＶ１、ＣＬＫＶ２を入力し、２行目のみを選択する。この後、スタートパルスＳＴＶ、クロック信号ＣＬＫＶ１、ＣＬＫＶ２をほぼ同時に垂直走査回路８に入力する。これにより、１行目と３行目が同時に選択される。なお、通常読み出しの場合と同様に、クロック信号ＣＬＫＶ１、ＣＬＫＶ２の入力直後では、全行において、転送ゲートＦＷはオフしており、ＪＦＥＴのゲート電圧はリセットされている。

次に、８つの選択用駆動電圧の内、φＰδＬ、φＰγＲのみを高レベルにする。これにより、緑用選択回路ＭＸＧに接続されたＣＤＳコンデンサの内、ＣｃＬは、入力信号線Ｉδ、垂直信号線ＶＲを介して１行目の緑画素Ｇに接続され、ＣｃＲは、入力信号線Ｉγ、垂直信号線ＶＬを介して３行目の緑画素Ｇに接続される。また、赤青用選択回路ＭＸＲ／Ｂに接続されたＣＤＳコンデンサの内、ＣｃＬは、入力信号線Ｉδ、垂直信号線ＶＲを介して１行目の赤画素Ｒに接続され、ＣｃＲは、入力信号線Ｉγ、垂直信号線ＶＬを介して３行目の赤画素Ｒに接続される。

次に、駆動電圧φＲＳＧ１を高レベルに切り替えて、選択されている１、３行目のＪＦＥＴを動作状態にする。次に、ＦＰＮ蓄積パルスφｃを高レベルに切り替えて、ＣＤＳトランジスタＴｃをオンする。これにより、ＣＤＳコンデンサＣｃＬ、ＣｃＲには、それぞれ、上記のように接続された１つの画素の固定パターンノイズ成分に相当する電圧が充電される。この後、ＦＰＮ蓄積パルスφｃを低レベルに切り替える。

次に、駆動電圧φＴＧ１を高レベルに切り替える。これにより、１、３行目の画素の転送ゲートＦＷがオンし、フォトダイオードＰＤの信号電荷はＪＦＥＴのゲートに転送され、ＪＦＥＴは、信号電圧（画素信号）をソースから出力する。これにより、ＣＤＳコンデンサＣｃＬ、ＣｃＲには、それぞれ、１つの画素の画素信号が充電される。このとき、先に充電した固定パターンノイズ成分が相殺される。この後、駆動電圧φＴＧ１を低レベルに切り替える。

次に、駆動電圧φＲＳＧ１が高レベルである残りの期間内において、通常読み出しの場合と同様の走査により、１、３行目における全列の画素信号を水平方向に読み出す。なお、ＣＤＳコンデンサＣｃＬ、ＣｃＲにはそれぞれ、１行目と３行目の画素信号を充電したので、緑水平信号線２０及び赤青水平信号線２４に出力される信号電圧は、通常読み出しの場合とは異なり、１行目と３行目の画素信号が合算平均されたものとなる。

具体的には、１行目のＪＦＥＴのソースの出力電圧値をＪＳ１、３行目のＪＦＥＴのソースの出力電圧値をＪＳ３とすれば、並列接続された一対のＣＤＳコンデンサＣｃＬ、ＣｃＲの合計の蓄積電荷量は、（ＪＳ１×ＣＦ１＋ＪＳ３×ＣＦ２）である。ここで、緑水平信号線２０の寄生容量ＣＦＨを考慮すれば、緑水平信号線２０の出力電圧Ｖｓｇは、次式のようになる。

Ｖｓｇ＝（ＪＳ１×ＣＦ１＋ＪＳ３×ＣＦ２）／（ＣＦ１＋ＣＦ２＋ＣＦＨ）
・・・（３）
即ち、本実施形態ではＣＦ１とＣＦ２は等しいので、寄生容量ＣＦＨの影響を除けば、２つのＣＤＳコンデンサＣｃＬ、ＣｃＲの充電電圧が合算平均されて出力されることと等価になる。赤青水平信号線２４の出力電圧も（３）式と同様になる。１、３行目の画素信号の水平方向の読み出しが終了すると、駆動電圧φＲＳＧ１を低レベルに切り替える。ここまでが図５における『１、３行目水平読み出し』の期間である。

次に、クロック信号ＣＬＫＶ１、ＣＬＫＶ２を１パルスずつ垂直走査回路８に入力し、垂直シフトレジスタを１つシフトさせ、２行目と４行目を同時に選択する。
次に、８つの選択用駆動電圧の内、φＰαＬ、φＰαＲのみを高レベルにする。これにより、緑用選択回路ＭＸＧに接続されたＣＤＳコンデンサＣｃＬ、ＣｃＲは、入力信号線Ｉα、垂直信号線ＶＬを介して４行目の緑画素Ｇに接続される。また、赤青用選択回路ＭＸＲ／Ｂに接続されたＣＤＳコンデンサＣｃＬ、ＣｃＲは、入力信号線Ｉα、垂直信号線ＶＬを介して４行目の青画素Ｂに接続される。即ち、２行目と４行目が選択されているが、２行目は読み出されず、４行目の画素信号のみが単独で読み出される。この後、駆動電圧φＲＳＧ２を高レベルに切り替え、通常読み出しにおける４行目の場合と同様に４行目の画素信号を読み出した後、駆動電圧φＲＳＧ２を低レベルに切り替える。

次に、クロック信号ＣＬＫＶ１、ＣＬＫＶ２を３パルスずつ垂直走査回路８に入力し、垂直シフトレジスタを３つシフトさせ、５行目と７行目を同時に選択する。この後、８つの選択用駆動電圧の内、φＰδＬ、φＰγＲのみを高レベルにし、１、３行目の場合と同様に、５、７行目の画素信号を混合読み出しする。
次に、クロック信号ＣＬＫＶ１、ＣＬＫＶ２を１パルスずつ垂直走査回路８に入力し、垂直シフトレジスタを１つシフトさせ、６行目と８行目を同時に選択する。この後、８つの選択用駆動電圧の内、φＰαＬ、φＰαＲのみを高レベルにし、４行目の場合と同様に、８行目の画素信号を単独で読み出す。

以上の動作を繰り返すことで、全行の画素信号を読み出す。読み出し走査は４行単位で同じになる。即ち、選択用駆動電圧の内、φＰδＬ、φＰγＲを高レベルにし、（４ｎ−３）行目と（４ｎ−１）行目の画素信号を混合読み出しした後、選択用駆動電圧の内、φＰαＬ、φＰαＲを高レベルにし、４ｎ行目の画素信号を単独で読み出す動作を繰り返す。以上が間引き読み出しの動作説明である。

このように第１の実施形態における間引き読み出しでは、（４ｎ−３）行目と（４ｎ−１）行目を同時に混合読み出しする動作と、４ｎ行目を単独で読み出す動作とを繰り返す。従って、読み出し時間は、全行を１行ずつ読み出す通常読み出しの場合の半分になる。
また、各画素から出力される画素信号は、ＪＦＥＴのソース電圧であり、それをＣＤＳコンデンサＣｃＬ、ＣｃＲに充電後、電圧として緑水平信号線２０、赤青水平信合線２４に出力する。従って、電流で読み出す場合よりも、ノイズが小さくなる。

（４ｎ−３）行目及び（４ｎ−１）行目の画素信号を合算平均した信号が緑水平信号線２０、赤青水平信号線２４から出力されるので、両者の内の一方を読み出して他方を読み出さない場合と比較して、２倍の入射光量が画像信号の生成に寄与する。従って、光利用率が高くなる。また、１行跨いで位置する２つの緑画素Ｇ（または赤画素Ｒ）の画素信号を平均するので、ノイズの大きさは、一方のみを読み出す場合の約１／√２になる。即ち、ＳＮ比を約３ｄＢ向上できる。

ここで、混合読み出しされる（４ｎ−３）行目と（４ｎ−１）行目は、緑画素Ｇと赤画素Ｒとが配置された行（以下、ＧＲ行という）であり、単独で読み出される４ｎ行目は、緑画素Ｇと青画素Ｂとが配置された行（以下、ＧＢ行という）である。一般に、青色成分よりも赤色成分の方がモアレが視覚的に目立ちやすいので、ＧＲ行に対して混合読み出しする本実施形態では、間引き読み出しの際のモアレやノイズを効果的に低減できる。

（４ｎ−３）行目と（４ｎ−１）行目の画素信号を混合読み出しする場合、サンプリングの重心は、両者の中間である（４ｎ−２）行目になる。そして、４ｎ行目は単独で読み出されるため、サンプリングの重心は、（４ｎ−２）行目、４ｎ行目の繰り返しになるので、間引き読み出し時におけるサンプリング間隔を全行に亘って等しくできる。従って、本実施形態の固体撮像素子２をデジタルカメラに搭載すれば、連写速度を２倍にでき、良好な画像信号が得られる。

なお、第１の実施形態の間引き読み出しでは、ＧＲ行に対しては混合読み出しを行い、ＧＢ行は単独で読み出す例を述べた。本発明は、かかる実施形態に限定されるものではない。ＧＲ行である（４ｎ−３）行目を単独で読み出す動作と、ＧＢ行である（４ｎ−２）行目、４ｎ行目を混合読み出しする動作とを順次繰り返してもよい（請求項５に対応）。この場合、（４ｎ−３）行目を読み出すときには、選択用駆動電圧の内のφＰδＬ、φＰδＲのみを高レベルにし、（４ｎ−２）行目と４ｎ行目を混合読み出しするときには、選択用駆動電圧の内のφＰβＬとφＰαＲのみ（或いは、φＰβＲとφＰαＬのみ）を高レベルにすればよい。この場合も、サンプリングの重心は等間隔になる。

（４ｎ−３）行目及び（４ｎ−１）行目の画素信号を混合読み出しする動作と、（４ｎ−２）行目及び４ｎ行目の画素信号を混合読み出しする動作を順次繰り返してもよい。この場合、（４ｎ−３）行目と（４ｎ−１）を混合読み出しするときには、選択用駆動電圧の内のφＰδＬとφＰγＲのみ（或いは、φＰδＲとφＰγＬのみ）を高レベルにし、（４ｎ−２）行目と４ｎ行目を混合読み出しするときには、選択用駆動電圧の内のφＰβＬとφＰαＲのみ（或いは、φＰβＲとφＰαＬのみ）を高レベルにすればよい。この場合、サンプリングの重心が等間隔にならない点を除き、上述と同様の効果が得られる。

各々の緑用選択回路ＭＸＧ及び赤青用選択回路ＭＸＲ／Ｂに対して２つのＣＤＳコンデンサＣｃＬ、ＣｃＲが並列接続されている例を述べたが、並列接続されるＣＤＳコンデンサの数は３つ以上でもよい。例えば、各々の緑用選択回路ＭＸＧ、赤青用選択回路ＭＸＲ／Ｂに対し、４つのＣＤＳコンデンサを並列接続し、（８ｎ−７）行目、（８ｎ−５）行目、（８ｎ−３）行目、（８ｎ−１）行目を混合読み出しする動作と、８ｎ行目を単独で読み出す動作とを繰り返してもよい。

図６は、本発明の第２の実施形態における固体撮像素子５０の等価回路図である。本実施形態は、請求項１、請求項２、請求項６、請求項７に対応する。なお、図中の一部の要素の符号の最後には、配置行を示す１、２、３、４、５を付し、配置列との対応関係を示すａ、ｂ、ｃ、ｄを付した。『配置列との対応関係』は、第１の実施形態と同様である。行や列の区別が不要な場合、符号の最後の１、２、ａ、ｂ等は、適宜省略する。

図に示すように、固体撮像素子５０は、ベイヤー配列された赤画素Ｒ、緑画素Ｇ、青画素Ｂと、垂直走査回路６０と、行毎に各画素を垂直走査回路６０に接続するナンドゲートＮａ及びアンドゲートＡｎと、各画素列毎に配置された垂直信号線ＶＳＬと、垂直信号線ＶＳＬの一端側に接続された定電流源ＣＳと、垂直信号線ＶＳＬの他端側に配置された緑水平信号線７０と、赤青水平信号線７２と、水平走査回路７８とを有している。

さらに、緑水平信号線７０、赤青水平信号線７２における出力端には、出力バッファアンプ３２、３４と、出力端子Ｇｏｕｔ、Ｒ／Ｂｏｕｔと、水平リセットトランジスタＴＲｇ、ＴＲｒｂとがそれぞれ接続されている。なお、奇数行の１列目には画素は配置されない。また、図では煩雑となるので画素数を５×４として記載したが、実際にはもっと多くの画素が配列される。

第２の実施形態と第１の実施形態との主な違いは、本実施形態では画素の列間の垂直信号線が１本であることと、各垂直信号線ＶＳＬの他端を緑水平信号線７０または赤青水平信号線７２に接続する回路構成である。
本実施形態では、各垂直信号線ＶＳＬの他端は２つに分岐しており、分岐した双方はどちらも、別々に配置された同様の回路により同じ水平信号線（緑水平信号線７０、赤青水平信号線７２のいずれか）に接続されている。そして、緑水平信号線７０に接続される垂直信号線（ＶＳＬａ、ＶＳＬｃ）と、赤青水平信号線７２に接続される垂直信号線（ＶＳＬｂ、ＶＳＬｄ）とは、列順次に交互に配置される。

垂直信号線ＶＳＬの他端において、分岐した一方は、ＸＹ選択トランジスタＱｘ、ｎチャネルデプレッション型ＭＯＳトランジスタである中継トランジスタＤｘ、ＣＤＳコンデンサＣｘ、列選択トランジスタＴｈｘを介して緑水平信号線７０または赤青水平信号線７２に接続されている。分岐した他方は、ＸＹ選択トランジスタＱｙ、ｎチャネルデプレッション型ＭＯＳトランジスタである中継トランジスタＤｙ、ＣＤＳコンデンサＣｙ、列選択トランジスタＴｈｙを介して、分岐した一方と同じ水平信号線（緑水平信号線７０または赤青水平信号線７２）に接続されている。ここでは区別し易くする為に、分岐した一方（図では垂直走査回路６０側）に対応する要素の符合には文字ｘを含め、他方には文字ｙを含めた。

ＸＹ選択トランジスタＱｘは、駆動電圧φＳＨＶｘを全列共通にゲートに受け、ＸＹ選択トランジスタＱｙは、駆動電圧φＳＨＶｙを全列共通にゲートに受ける。各中継トランジスタＤｘ（Ｄｙ）は、ソースが別々の定電流源Ｚｘ（Ｚｙ）を介して接地線ＧＮＤに接続されており、ドレインが電源線ＶＣＣに接続されている。なお、図では煩雑となるので、定電流源Ｚｘ、Ｚｙに対しては一部にのみ符合を示した。

また、各垂直信号線ＶＳＬの他端において、分岐した一方にはＣＤＳコンデンサＣｘと共に相関二重サンプリング処理を行うＣＤＳトランジスタＴｘが接続されており、他方にはＣＤＳコンデンサＣｙと共に相関二重サンプリング処理を行うＣＤＳトランジスタＴｙが接続されている。ＣＤＳトランジスタＴｘは、ＦＰＮ蓄積パルスφｃｘを全列共通にゲートに受け、導通または非導通状態に切り替わる。ＣＤＳトランジスタＴｙは、ＦＰＮ蓄積パルスφｃｙを全列共通にゲートに受け、導通または非導通状態に切り替わる。

各列選択トランジスタＴｈｘ、Ｔｈｙのゲートは、２つの画素列毎に共通となる駆動電圧φＧＨを水平走査回路７８から受け、導通または非導通状態に切り替わる。従って、列選択トランジスタＴｈｘ、ＴｈｙやＸＹ選択トランジスタＱｘ、Ｑｙが全て導通状態であれば、請求項記載のように、複数の容量（ＣＤＳコンデンサＣｘ、Ｃｙ）が並列接続されていることと等価である。

図７は、図６における垂直走査回路６０と各画素との接続部分に着目した回路図である。垂直走査回路６０は、第１の実施形態と同様に各画素行に対して１本の出力信号線を有し、これら出力信号線は、垂直走査回路６０からの行選択信号ＯＰＴ１〜ＯＰＴｎをそれぞれ受ける。ナンドゲートＮａ及びアンドゲートＡｎは、一方の入力端子に行選択信号ＯＰＴを受ける点では第１の実施形態と同様であるが、他方の入力端子への入力電圧が異なる。

即ち、各行において、駆動電圧φＴＧ１、φＴＧ２のどちらがナンドゲートＮａの他方の入力端子に入力され、駆動電圧φＲＳＧ１、φＲＳＧ２のどちらがアンドゲートＡｎの他方の入力端子に入力されるかが異なる。具体的には、（４ｎ−３）行目、（４ｎ−２）行目では、ナンドゲートＮａの他方の入力端子は駆動電圧φＴＧ１を受け、アンドゲートＡｎの他方の入力端子は駆動電圧φＲＳＧ１を受ける。反対に、（４ｎ−１）行目、４ｎ行目では、ナンドゲートＮａの他方の入力端子は駆動電圧φＴＧ２を受け、アンドゲートＡｎの他方の入力端子は駆動電圧φＲＳＧ２を受ける。

以上の回路構成において、請求項との対応関係は、例えば以下の通りである。
請求項記載の一対の容量は、ＣＤＳコンデンサＣｘ、Ｃｙに対応する。請求項記載の垂直信号線Ａは、垂直信号線ＶＳＬａ、ＶＳＬｃに対応する。請求項記載の垂直信号線Ｂは、垂直信号線ＶＳＬｂ、ＶＳＬｄに対応する。請求項記載のスイッチング回路は、ＸＹ選択トランジスタＱｘ、Ｑｙ、中継トランジスタＤｘ、Ｄｙ、定電流源Ｚｘ、Ｚｙ、ＣＤＳトランジスタＴｘ、Ｔｙ、列選択トランジスタＴｈｘ、Ｔｈｙ、水平リセットトランジスタＴＲｇ、ＴＲｒｂ、水平走査回路７８に対応する。その他の要素の対応関係は、第１の実施形態と同様である。

図８は、上述の固体撮像素子５０において通常読み出しを行う場合の各部の電圧波形を示すタイミング図である。以下、図６及び図８を参照しながら回路動作を説明する。なお、読み出し走査は４行単位で同じになる。各行の読み出し走査の主な違いは、（４ｎ−３）行目及び（４ｎ−２）行目では駆動電圧φＲＳＧ１、φＴＧ１を用い、（４ｎ−１）行目及び４ｎ行目では駆動電圧φＲＳＧ２、φＴＧ２を用いることである。

まず、第１の実施形態と同様に、スタートパルスＳＴＶ、クロック信号ＣＬＫＶ１、ＣＬＫＶ２を垂直走査回路６０に入力する。これにより、垂直走査回路６０が出力する行選択信号はＯＰＴ１のみが高レベルとなり、１行目が選択される。なお、クロック信号ＣＬＫＶ１、ＣＬＫＶ２の入力直後では、第１の実施形態と同様に、全画素において、転送ゲートＦＷはオフ状態であり、ＪＦＥＴのゲート電圧はリセットされている（２行目以降の選択直後も同様）。

次に、駆動電圧φＲＳＧ１、φＳＨＶｘ、φＳＨＶｙを同時に高レベルに切り替える。これにより、１行目では、アンドゲートＡｎ１の出力電圧は高レベルに切り替わり、リセットゲートＲＧはオフし、ＪＦＥＴのゲートはフローティング状態になる。また、全列のＸＹ選択トランジスタＱｘ、Ｑｙはオンする。
次に、ＦＰＮ蓄積パルスφｃｘ、φｃｙを同時に高レベルに切り替え、全てのＣＤＳトランジスタＴｘ、Ｔｙをオンし、ＣＤＳコンデンサＣｘ、Ｃｙにおける一方の電極を定電圧源Ｖｒｅｆに接続する。このときはまだ、ＪＦＥＴのゲートにはフォトダイオードＰＤの信号電荷が転送されておらず、固定パターンノイズ成分に相当する電圧がＪＦＥＴのソースから出力され、この電圧が中継トランジスタＤｘ、Ｄｙのゲートに印加される。これにより、中継トランジスタＤｘ、Ｄｙのソース電圧は、そのゲート電圧に応じたものとなり、ＣＤＳコンデンサＣｘ、Ｃｙは、固定パターンノイズ成分に相当する電圧に充電される。この後、ＦＰＮ蓄積パルスφｃｘ、φｃｙを同時に低レベルに切り替える。

次に、駆動電圧φＴＧ１を高レベルに切り替える。これにより、１行目では、ナンドゲートＮａ１の出力電圧が低レベルに切り替わって転送ゲートＦＷがオンし、フォトダイオードＰＤの信号電荷はＪＦＥＴのゲートに転送される。ＪＦＥＴは、ゲート内の蓄積電荷量に応じた信号電圧（画素信号）をソースから出力する。これにより、ＣＤＳコンデンサＣｘ、Ｃｙには、中継トランジスタＤｘ、Ｄｙを介して、先に充電した固定パターンノイズ成分が相殺されるように画素信号が充電される。

なお、ＸＹ選択トランジスタＱｘ、Ｑｙはスレッショルド電圧等のパラメータが互いに同じ素子であり、中継トランジスタＤｘ、Ｄｙも互いに同じ素子である。従って、通常読み出しでは、ＣＤＳコンデンサＣｘ、Ｃｙはどちらも同じ電圧に充電される（２行目以降も同様）。即ち、１行目における２、４列目の緑画素Ｇの画素信号は、それぞれ、ａ、ｃ列のＣＤＳコンデンサＣｘ、Ｃｙに等しく充電され、１行目における３、５列目の赤画素Ｒの画素信号は、それぞれ、ｂ、ｄ列のＣＤＳコンデンサＣｘ、Ｃｙに等しく充電される。この後、駆動電圧φＴＧ１は低レベルに切り替わる。

次に、駆動電圧φＲＳＧ１、φＳＨＶｘ、φＳＨＶｙを同時に低レベルに切り替える。これにより、１行目の転送ゲートＦＷはオフし、全列のＸＹ選択トランジスタＱｘ、Ｑｙはオフする。さらに、全列の中継トランジスタＤｘ、Ｄｙは、ゲートがフローティング状態になるが、ＭＯＳトランジスタであるのでφＴＧ１が高レベルの期間にゲートに蓄積した電荷を保持し、ソース電圧が変わらない。この状態で、緑水平信号線７０及び赤青水平信号線７２の電圧をＶｒｅｆにリセットする動作と、水平走査回路７８の水平シフトレジスタを順送りにオンする動作とを繰り返し、１行目の画素信号を水平方向に読み出す。

具体的にはまず、水平リセットパルス電圧φＲＳＴＨを高レベルに切り替える。これにより、水平リセットトランジスタＴＲｇ、ＴＲｒｂはオンして、緑水平信号線７０及び赤青水平信号線７２の電圧はＶｒｅｆにリセットされる。この後、水平リセットパルス電圧φＲＳＴＨを低レベルに切り替える。
次に、水平走査回路７８は、ａ、ｂ列に対応する駆動電圧φＧＨａｂを高レベルに切り替える。これにより、列選択トランジスタＴｈｘａ、Ｔｈｙａ、Ｔｈｘｂ、Ｔｈｙｂをオンして、ａ列のＣＤＳコンデンサＣｘａ、Ｃｙａに充電した画素信号を緑水平信号線７０に読み出し、ｂ列のＣＤＳコンデンサＣｘｂ、Ｃｙｂに充電した画素信号を赤青水平信号線７２に読み出す。

ここで、緑水平信号線７０に出力される信号電圧は、その寄生容量を考慮すれば、第１の実施形態の通常読み出しの場合と同様になる。即ち、ＪＦＥＴのソースの出力電圧値をＪＳ、ＣＤＳコンデンサＣｘ、Ｃｙの容量値をそれぞれＣＦｘ、ＣＦｙ、緑水平信号線７０の寄生容量値をＣＦＧ、緑水平信号線７０の出力電圧をＶｇｒｅｅｎとすれば、次式のようになる。
Ｖｇｒｅｅｎ＝ＪＳ×（ＣＦｘ＋ＣＦｙ）／（ＣＦｘ＋ＣＦｙ＋ＣＦＧ）・・・（４）
赤青水平信号線７２の出力電圧も同様になる。なお、本実施形態では一例として、ＣＦｘ＝ＣＦｙである。

ここまでが１行目における２、３列目の画素信号の読み出しである。次に、水平リセットパルス電圧φＲＳＴＨを高レベルに切り替えて、緑水平信号線７０及び赤青水平信号線７２の電圧をリセット後、水平リセットパルス電圧φＲＳＴＨを低レベルに切り替える。そして、ｃ、ｄ列に対応する駆動電圧φＧＨｃｄを高レベルに切り替え、４、５列目の画素信号を同様に読み出す。このような動作を繰り返すことにより、１行目の画素信号の読み出しを２列毎に行う。ここまでが図８における『１行目選択期間』の期間である。

次に、クロック信号ＣＬＫＶ１、ＣＬＫＶ２を垂直走査回路６０に入力して２行目を選択後、駆動電圧φＲＳＧ１、φＳＨＶｘ、φＳＨＶｙを高レベルに切り替える。この後、１行目の場合と同様に、ＦＰＮ蓄積パルスφｃｘ、φｃｙを同時に高レベルに切り替えることでＣＤＳコンデンサＣｘ、Ｃｙに固定パターンノイズ成分を充電後、ＦＰＮ蓄積パルスφｃｘ、φｃｙを同時に低レベルに切り替える。

次に、駆動電圧φＴＧ１を高レベルに切り替える。これにより、２行目では、ナンドゲートＮａ２の出力電圧が低レベルに切り替わって転送ゲートＦＷがオンし、フォトダイオードＰＤの信号電荷はＪＦＥＴのゲートに転送される。これにより、２行目における１、３列目の緑画素Ｇの画素信号は、それぞれ、ａ、ｃ列のＣＤＳコンデンサＣｘ、Ｃｙに充電される。２行目における２、４列目の青画素Ｂの画素信号は、それぞれ、ｂ、ｄ列のＣＤＳコンデンサＣｘ、Ｃｙに充電される。

次に、駆動電圧φＲＳＧ１、φＳＨＶｘ、φＳＨＶｙを低レベルに切り替え、全列のＸＹ選択トランジスタＱｘ、Ｑｙをオフする。そして、１行目の場合と同様に、２行目の画素信号の水平読み出しを２列毎に行う。
次に、クロック信号ＣＬＫＶ１、ＣＬＫＶ２を垂直走査回路６０に入力し、３行目を選択後、駆動電圧φＲＳＧ２、φＳＨＶｘ、φＳＨＶｙを同時に高レベルに切り替える。この後、１、２行目と同様に、ＦＰＮ蓄積パルスφｃｘ、φｃｙを高レベルに切り替えて、ＣＤＳコンデンサＣｘ、Ｃｙに固定パターンノイズ成分を充電後、ＦＰＮ蓄積パルスφｃｘ、φｃｙを低レベルに切り替える。

次に、駆動電圧φＴＧ２を高レベルに切り替え、３行目における２〜５列目の画素信号を、それぞれ、ａ〜ｄ列のＣＤＳコンデンサＣｘ、Ｃｙに充電する。次に、駆動電圧φＲＳＧ２、φＳＨＶｘ、φＳＨＶｙを低レベルに切り替え、全列のＸＹ選択トランジスタＱｘ、Ｑｙをオフした後、前述と同様に３行目の画素信号を水平方向に読み出す。
次に、クロック信号ＣＬＫＶ１、ＣＬＫＶ２を垂直走査回路６０に入力して４行目を選択後、駆動電圧φＲＳＧ２、φＳＨＶｘ、φＳＨＶｙを高レベルに切り替える。この後、ＦＰＮ蓄積パルスφｃｘ、φｃｙを高レベルに切り替え、ＣＤＳコンデンサＣｘ、Ｃｙに固定パターンノイズ成分を充電後、ＦＰＮ蓄積パルスφｃｘ、φｃｙを低レベルに切り替える。

次に、駆動電圧φＴＧ２を高レベルに切り替え、４行目における１〜４列目の画素信号を、それぞれ、ａ〜ｄ列のＣＤＳコンデンサＣｘ、Ｃｙに充電する。次に、駆動電圧φＲＳＧ２、φＳＨＶｘ、φＳＨＶｙを低レベルに切り替えた後、４行目の画素信号を前述と同様に水平方向に読み出す。以上の動作を繰り返して、５行目以降の画素信号も同様に読み出す。以上が通常読み出しの動作説明である。

図９は、固体撮像素子５０において間引き読み出しを行う場合の各部の電圧波形を示すタイミング図である。以下、図６及び図９を参照しながら間引き読み出しの動作を説明する。この場合も、読み出し走査は４行単位で同じになる。
まず、第１の実施形態の間引き読み出しの場合と同様の手順で、スタートパルスＳＴＶ、クロック信号ＣＬＫＶ１、ＣＬＫＶ２を垂直走査回路６０に入力し、１行目と３行目を同時に選択する。

次に、駆動電圧φＲＳＧ１、φＳＨＶｘを同時に高レベルに切り替える。これにより、１行目のＪＦＥＴのゲートはフローティング状態になり、全列のＸＹ選択トランジスタの内、一方であるＱｘのみがオンする。即ち、選択されている３行目のアンドゲートＡｎ３は、駆動電圧φＲＳＧ１ではなく駆動電圧φＲＳＧ２を受けるものなので、３行目のＪＦＥＴはリセットされたままである。

次に、ＦＰＮ蓄積パルスφｃｘを高レベルに切り替える。これにより、全列のＣＤＳトランジスタの内、一方であるＴｘのみがオンし、ＣＤＳコンデンサＣｘには、固定パターンノイズ成分が充電される。この後、ＦＰＮ蓄積パルスφｃｘを低レベルに切り替える。
次に、駆動電圧φＴＧ１を高レベルに切り替える。これにより、１行目では、フォトダイオードＰＤの信号電荷はＪＦＥＴのゲートに転送され、ＣＤＳコンデンサＣｘにはそれぞれ、１行目の各列の画素信号が充電される。次に、駆動電圧φＴＧ１を低レベルに切り替えてから、駆動電圧φＲＳＧ１、φＳＨＶｘを同時に低レベルに切り替える。これにより、１行目の転送ゲートＦＷはオフし、１行目のＪＦＥＴのゲートはリセットされ、ＸＹ選択トランジスタＱｘはオフする。

次に、駆動電圧φＲＳＧ２、φＳＨＶｙを同時に高レベルに切り替える。これにより、３行目のＪＦＥＴのゲートはフローティング状態になり、全列のＸＹ選択トランジスタの内、一方であるＱｙのみがオンする。なお、１行目のＪＦＥＴはリセットされたままである。次に、ＦＰＮ蓄積パルスφｃｙを高レベルに切り替える。これにより、全列のＣＤＳトランジスタの内、一方であるＴｙのみがオンし、ＣＤＳコンデンサＣｙには、固定パターンノイズ成分が充電される。この後、ＦＰＮ蓄積パルスφｃｙを低レベルに切り替える。

次に、駆動電圧φＴＧ２を高レベルに切り替える。これにより、３行目では、フォトダイオードＰＤの信号電荷はＪＦＥＴのゲートに転送され、ＣＤＳコンデンサＣｙにはそれぞれ、３行目の各列の画素信号が充電される。次に、駆動電圧φＴＧ２を低レベルに切り替えてから、駆動電圧φＲＳＧ２、φＳＨＶｙを同時に低レベルに切り替える。これにより、３行目の転送ゲートＦＷはオフし、３行目のＪＦＥＴのゲートはリセットされ、ＸＹ選択トランジスタＱｙはオフする。また、中継トランジスタＤｘ、Ｄｙは、ＭＯＳトランジスタであるので、ＸＹ選択トランジスタＱｘ、Ｑｙがオフする直前と同じ電圧（信号電圧）をソースから出力し続ける。この状態で、通常読み出しの場合と同様に、水平方向に画素信号を読み出す。

但し、ＣＤＳコンデンサＣｘには１行目の画素信号が充電されており、ＣＤＳコンデンサＣｙには３行目の画素信号が充電されているので、緑水平信号線７０の出力電圧は、第１の実施形態の間引き読み出しと同様に、合算平均されたものとなる。従って、１行目のＪＦＥＴのソースの出力電圧値をＪＳ１、３行目のＪＦＥＴのソースの出力電圧値をＪＳ３とすれば、緑水平信号線７０の出力電圧Ｖｇｒｅｅｎは、次式のようになる。
Ｖｇｒｅｅｎ＝（ＪＳ１×ＣＦｘ＋ＪＳ３×ＣＦｙ）／（ＣＦｘ＋ＣＦｙ＋ＣＦＨ）
・・・（５）
赤青水平信号線７２の出力電圧も同様である。ここまでが図９における『１、３行目水平読み出し』の期間である。

次に、クロック信号ＣＬＫＶ１、ＣＬＫＶ２を１パルスずつ垂直走査回路８に入力し、垂直シフトレジスタを１つシフトさせ、２行目と４行目を同時に選択する。次に、駆動電圧φＲＳＧ２、φＳＨＶｘ、φＳＨＶｙを同時に高レベルに切り替える。これにより、４行目のＪＦＥＴのゲートはフローティング状態になり、全列のＸＹ選択トランジスタＱｘ、Ｑｙはオンする。なお、２行目も選択されているが、２行目のアンドゲートＡｎ２は駆動電圧φＲＳＧ２ではなくφＲＳＧ１を受けるものなので、２行目のＪＦＥＴはリセットされたままである。

次に、ＦＰＮ蓄積パルスφｃｘ、φｃｙを同時に高レベルに切り替える。これにより、ＣＤＳコンデンサＣｘ、Ｃｙには、４行目の各画素の固定パターンノイズ成分が充電される。即ち、第１の実施形態の間引き読み出しと同様に、２行目は選択されているが、その画素信号は読み出されず、ＣＤＳコンデンサＣｘ、Ｃｙの充電電圧は列毎に同じになる。この後、ＦＰＮ蓄積パルスφｃｘ、φｃｙを低レベルに切り替える。次に、駆動電圧φＴＧ２を高レベルに切り替える。これにより、ＣＤＳコンデンサＣｘ、Ｃｙにはそれぞれ、４行目の各列の画素信号が充電される。次に、駆動電圧φＴＧ２を低レベルに切り替えてから、駆動電圧φＲＳＧ２、φＳＨＶｘ、φＳＨＶｙを低レベルに切り替えた後、通常読み出しの場合と同様に、４行目の画素信号を水平方向に読み出す。

次に、クロック信号ＣＬＫＶ１、ＣＬＫＶ２を３パルスずつ垂直走査回路６０に入力し、垂直シフトレジスタを３つシフトさせ、５行目と７行目を同時に選択する。この後、１、３行目の場合と同様の走査により、５行目と７行目の画素信号を合算平均して読み出す。
次に、クロック信号ＣＬＫＶ１、ＣＬＫＶ２を１パルスずつ垂直走査回路６０に入力し、垂直シフトレジスタを１つシフトさせ、６行目と８行目を同時に選択する。この後、４行目の場合と同様の走査により、８行目の画素信号を単独で読み出す。以上の動作を繰り返して、９行目以降の画素信号も同様に読み出す。即ち、（４ｎ−３）行目と（４ｎ−１）行目の画素信号を混合読み出しした後、４ｎ行目の画素信号を単独で読み出す動作を繰り返す。以上が間引き読み出しの動作説明である。

このように第２の実施形態においても、各画素の画素信号は、まずＪＦＥＴのソース電圧として読み出され、緑水平信号線７０、赤青水平信号線７２には電圧として出力される。そして、本実施形態の間引き読み出しにおいても、奇数行がＧＲ行であるベイヤー配列において、第１の実施形態の間引き読み出しと同様に、（４ｎ−３）行目と（４ｎ−１）行目を混合読み出しする動作と、４ｎ行目を読み出す動作とを繰り返す。従って、第１の実施形態と同様の効果が得られる。

さらに、本実施形態では、画素の列間の垂直信号線は１本のみでよく、配線は容易になる。また、本実施形態では、８つの選択用駆動電圧φＰαＬ〜φＰδＲ、及び１つのＦＰＮ蓄積パルスφｃの代わりに、駆動電圧φＳＨＶｘ、φＳＨＶｙ、及び２つのＦＰＮ蓄積パルスφｃｘ、φｃｙを用いる。即ち、第１の実施形態よりも駆動電圧の種類は少なくなる。

なお、本実施形態の間引き読み出しでは、ＧＲ行に対しては混合読み出しを行い、ＧＢ行は単独で読み出したが、その反対にしてもよい。即ち、ＧＲ行である（４ｎ−３）行目を単独で読み出す動作と、ＧＢ行である（４ｎ−２）行目、４ｎ行目を混合読み出しする動作とを順次繰り返してもよい。この場合も、サンプリング重心は等間隔になる。或いは、（４ｎ−３）行目と（４ｎ−１）行目の画素信号を混合読み出しする動作と、（４ｎ−２）行目と４ｎ行目の画素信号を混合読み出しする動作とを繰り返してもよい。この場合、サンプリング重心が等間隔にならない点を除き、上述と同様の効果が得られる。

垂直信号線ＶＳＬと、緑水平信号線７０（または赤青水平信号線７２）との間には、２つの同様の回路が並列接続されている例を述べたが、３つ以上の同様の回路を並列接続してもよい。ここでの『同様の回路』とは、ＸＹ選択トランジスタＱｘ、中継トランジスタＤｘ、定電流源Ｚｘ、ＣＤＳコンデンサＣｘ、ＣＤＳトランジスタＴｘ、列選択トランジスタＴｈｘに相当する。その場合、駆動電圧φＳＨＶｘに相当するものを、並列接続の数だけ入力すればよい。『同様の回路』を例えば４つ並列接続すれば、第１の実施形態の補足事項で述べたものと同様に、（８ｎ−７）行目、（８ｎ−５）行目、（８ｎ−３）行目、（８ｎ−１）行目を混合読み出しする動作と、８ｎ行目を単独で読み出す動作とを繰り返すことができる。

また、第１及び第２の実施形態では、画素配列がベイヤー正方配列である例を述べたが、ＧストライプＲＢ線順次の正方配列の場合も、本発明は適用可能である。具体的には、第２の実施形態では、偶数行の画素は、その画素と接続されている垂直信号線ＶＳＬを基準とすれば、垂直走査回路６０側に配置されている。従って、第２の実施形態では、偶数行の画素と垂直信号線ＶＳＬとの接続関係を同じにしたまま、偶数行の画素を垂直信号線ＶＳＬに対して図６の右側に配置させれば、画素配列をＧストライプＲＢ線順次に変えた上で本発明を適用できる。

また、本発明は、赤、緑、青の原色系には限定されず、例えば補色系でも適用可能である。さらに本発明は、正方配列には限定されず、ハニカム配列にも適用可能である。

以上詳述したように本発明は、固体撮像素子の分野において大いに利用可能である。

本発明の第１の実施形態における固体撮像素子の等価回路図である。 図１における垂直走査回路と各画素との接続部分に着目した回路図である。 図１における緑用選択回路ＭＸＧ、赤青用選択回路ＭＸＲ／Ｂの詳細を示す回路図である。 第１の実施形態の固体撮像素子において、通常読み出しを行う場合の各部の電圧波形を示すタイミング図である。 第１の実施形態の固体撮像素子において、間引き読み出しを行う場合の各部の電圧波形を示すタイミング図である。 本発明の第２の実施形態における固体撮像素子の等価回路図である。 図６における垂直走査回路と各画素との接続部分に着目した回路図である。 第２の実施形態の固体撮像素子において、通常読み出しを行う場合の各部の電圧波形を示すタイミング図である。 第２の実施形態の固体撮像素子において、間引き読み出しを行う場合の各部の電圧波形を示すタイミング図である。

符号の説明

２ 固体撮像素子
８ 垂直走査回路
２０ 緑水平信号線
２４ 赤青水平信号線
３０ 水平走査回路
３２、３４ 出力バッファアンプ
５０ 固体撮像素子
６０ 垂直走査回路
７０ 緑水平信号線
７２ 赤青水平信号線
７８ 水平走査回路
Ａｎ１〜Ａｎ５ アンドゲート
Ｂ 青画素
ＢｉＬ、ＢｉＲ バイポーラトランジスタ
ＣｃＬ、ＣｃＲ、Ｃｘａ〜Ｃｘｄ、Ｃｙａ〜Ｃｙｄ ＣＤＳコンデンサ
ＣＳＬ、ＣＳＲ、ＣＳＭＬ、ＣＳＭＲ、ＣＳａ〜ＣＳｄ、Ｚｘ〜Ｚｙ 定電流源
Ｄｘａ〜Ｄｘｄ、Ｄｙａ〜Ｄｙｄ 中継トランジスタ
ＦＷ 転送ゲート
Ｇ 緑画素
Ｇｏｕｔ 出力端子
Ｉα、Ｉβ、Ｉγ、Ｉδ 入力信号線
ＪＦＥＴ 接合型電界効果トランジスタ
ＭＸＧ 緑用選択回路
ＭＸＲ／Ｂ 赤青用選択回路
Ｎａ１〜Ｎａ５ ナンドゲート
ＰＤ フォトダイオード
ＱαＬ、ＱαＲ、ＱβＬ、ＱβＲ、ＱγＬ、ＱγＲ、ＱδＬ、ＱδＲ スイッチ
Ｑｘａ〜Ｑｘｄ、Ｑｙａ〜Ｑｙｄ ＸＹ選択トランジスタ
Ｒ 赤画素
Ｒ／Ｂｏｕｔ 出力端子
ＲＧ リセットゲート
Ｔｃａ〜Ｔｃｄ、Ｔｘａ〜Ｔｘｄ、Ｔｙａ〜Ｔｙｄ ＣＤＳトランジスタ
Ｔｈａ〜Ｔｈｄ、Ｔｈｘａ〜Ｔｈｘｄ、Ｔｈｙａ〜Ｔｈｙｄ 列選択トランジスタ
ＴＲｇ、ＴＲｒｂ 水平リセットトランジスタ
ＶＬ、ＶＲ、ＶＳＬａ〜ＶＳＬｄ 垂直信号線

Claims (7)

1. 垂直方向の列及び水平方向の行に沿って二次元配列された複数の画素と、
   前記画素の列に対応してそれぞれ配置されていると共に複数の前記画素に接続されており、前記画素により生成される画素信号を前記垂直方向に転送する複数の垂直転送部と、
   複数の前記垂直転送部からの前記画素信号が転送される少なくとも１つの水平信号線と
   を備えた固体撮像素子であって、
   前記水平信号線と、複数の前記垂直転送部との間において、複数の前記垂直転送部にそれぞれ対応して、各々の前記垂直転送部当たりに複数配置された容量を有し、
   複数の前記容量は、対応する前記垂直転送部と１つの前記水平信号線との間で互いに並列接続されており、前記垂直転送部からの前記画素信号を受けて充電され、
   複数の前記容量を前記水平信号線に接続することで、前記水平信号線に前記画素信号を転送するスイッチング回路を有する
   ことを特徴とする固体撮像素子。
2. 垂直方向の列及び水平方向の行に沿って二次元配列された複数の画素と、
   前記画素の列に対応してそれぞれ配置されていると共に複数の前記画素に接続されており、前記画素により生成される画素信号を前記垂直方向に転送する複数の垂直転送部と、
   複数の前記垂直転送部からの前記画素信号が転送される水平転送部と
   を備えた固体撮像素子であって、
   複数の前記垂直転送部に対してそれぞれ配置された一対の容量と、前記一対の容量を前記水平転送部に接続することによって前記水平転送部に前記画素信号を転送するスイッチング回路とを有し、
   前記一対の容量は、対応する前記垂直転送部に対して並列接続されており、前記垂直転送部からの前記画素信号を受けて充電され、
   間引き読み出しが行われる場合、前記スイッチング回路は、前記一対の容量の一方にはある行の前記画素信号を充電させ、他方には別の行の前記画素信号を充電させ、前記一対の容量にそれぞれ充電させた前記画素信号を、合算平均されるように前記水平転送部に転送する
   ことを特徴とする固体撮像素子。
3. 請求項２記載の固体撮像素子において、
   複数の前記画素は、一松状またはストライプ状に配置された第１色成分画素と、前記第１色成分画素間に線順次に配置された第２色成分画素及び第３色成分画素を含み、
   前記一対の容量は、前記第１色成分画素の前記画素信号が充電される第１容量対と、前記第２及び第３色成分画素の前記画素信号が充電される第２容量対のいずれかであり、
   各々の前記垂直転送部は、１種類または２種類の色成分の前記画素信号を転送する第１垂直信号線及び第２垂直信号線を有し、
   前記水平転送部は、第１水平信号線と、第２水平信号線とを有し、
   前記スイッチング回路は、前記第１及び第２垂直信号線から、前記第１色成分画素の前記画素信号が転送されているものを選択して前記第１容量対に接続すると共に、前記第２または第３色成分画素の前記画素信号が転送されているものを選択して前記第２容量対に接続後、前記第１容量対を前記第１水平信号線に接続し、前記第２容量対を前記第２水平信号線に接続する
   ことを特徴とする固体撮像素子。
4. 請求項３記載の固体撮像素子において、
   前記第１垂直信号線は、（４ｎ−３）行目及び（４ｎ−２）行目の前記画素に接続されており、
   前記第２垂直信号線は、（４ｎ−１）行目及び４ｎ行目の前記画素に接続されており、
   間引き読み出しが行われる場合、前記スイッチング回路は、前記一対の容量の一方には前記第１垂直信号線を接続すると共に他方には前記第２垂直信号線を接続して、（４ｎ−３）行目及び（４ｎ−１）行目の前記画素信号を合算平均して読み出す動作と、前記第２垂直信号線を前記一対の容量に接続して、４ｎ行目の前記画素信号を読み出す動作とを繰り返す
   ことを特徴とする固体撮像素子（但し、ｎは自然数である）。
5. 請求項３記載の固体撮像素子において、
   前記第１垂直信号線は、（４ｎ−３）行目及び（４ｎ−２）行目の前記画素に接続されており、
   前記第２垂直信号線は、（４ｎ−１）行目及び４ｎ行目の前記画素に接続されており、
   間引き読み出しが行われる場合、前記スイッチング回路は、前記第１垂直信号線を前記一対の容量に接続して、（４ｎ−３）行目の前記画素信号を読み出す動作と、前記一対の容量の一方には前記第１垂直信号線を接続すると共に他方には前記第２垂直信号線を接続して、（４ｎ−２）行目及び４ｎ行目の前記画素信号を合算平均して読み出す動作とを繰り返す
   ことを特徴とする固体撮像素子。
6. 請求項２記載の固体撮像素子において、
   複数の前記画素は、一松状またはストライプ状に配置された第１色成分画素と、前記第１色成分画素間に線順次に配置された第２色成分画素及び第３色成分画素を含み、
   前記垂直転送部は、前記第１色成分画素に接続された垂直信号線Ａと、前記第２及び第３色成分画素に接続された垂直信号線Ｂのいずれかであり、
   複数の前記垂直信号線Ａ及び複数の前記垂直信号線Ｂは、列順次に交互に配置されており、
   前記一対の容量には、いずれかの前記垂直信号線Ａからの前記画素信号、または、いずれかの前記垂直信号線Ｂからの前記画素信号のみが充電され、
   前記水平転送部は、第１水平信号線と、第２水平信号線とを有し、
   前記スイッチング回路は、前記垂直信号線Ａからの前記画素信号が充電される前記一対の容量を前記第１水平信号線に接続し、前記垂直信号線Ｂからの前記画素信号が充電される前記一対の容量を前記第２水平信号線に接続する
   ことを特徴とする固体撮像素子。
7. 請求項６記載の固体撮像素子において、
   間引き読み出しが行われる場合、前記スイッチング回路は、（４ｎ−３）行目及び（４ｎ−１）行目の前記画素信号が合算平均されるように読み出す動作と、４ｎ行目の前記画素信号を読み出す動作とを繰り返すか、或いは、（４ｎ−３）行目の前記画素信号を読み出す動作と、（４ｎ−２）行目及び４ｎ行目の前記画素信号が合算平均されるように読み出す動作とを繰り返す
   ことを特徴とする固体撮像素子。

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