JP2006079802A - 一列の電荷トラッピングメモリセルを作動させるための方法および装置 - Google Patents

一列の電荷トラッピングメモリセルを作動させるための方法および装置 Download PDF

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Abstract

【課題】電荷トラッピング構造を有する一列のメモリセルが、ワード線によって選択されたメモリセルの一部分を選択することによって読み出される。
【解決手段】前記メモリセルの一部分は、メモリセルの前記列のどちらかの端のパストランジスタの１つをオンにすることによって選択される。前記選択された部分の電荷蓄積状態が、両方のパストランジスタと結合されたビット線における電流を測定することによって判定される。
【選択図】図１Ａ

Description

［関連出願］
２００４年９月９日に出願された米国の仮出願６０／６０８，４５５に対する本願の優先権を主張する。また、２００４年９月９日に出願された米国の仮出願６０／６０８，５２８に対する本願の優先権を主張する。
本発明は電気的にプログラマブルで消去可能な不揮発性メモリに関し、さらに詳しくは、前記メモリセルの電荷トラッピング構造の種々の位置の内容を高感度で読み取るバイアス配置を有する電荷トラッピングメモリに関する。
ＥＥＰＲＯＭおよびフラッシュメモリとして公知の電荷蓄積構造に基づく、電気的にプログラム可能で、消去可能な不揮発性メモリ技術は、さまざまな最新用途で用いられる。ＥＥＰＲＯＭおよびフラッシュメモリに対して多くのメモリセル構造が用いられる。集積回路の寸法が縮小するにつれて、電荷トラッピング誘電体層に基づくメモリセル構造に対して、その製造プロセスの計測可能性および簡単さのために、より大きい関心を集めている。電荷トラッピング誘電体層に基づくメモリセル構造には、例えば、産業名ＰＨＩＮＥＳで知られる構造がある。これらのメモリセル構造は、窒化シリコンなどの電荷トラッピング誘電体層に電荷をトラップすることによりデータを保存する。負荷電がトラップされるとき、メモリセルのしきい値電圧は増加する。電荷トラッピング層から負荷電を取り去ることによって、メモリセルの前記しきい値電圧は低下する。
従来のメモリセル構造は、逆読出し動作に基づいてメモリ構造の内容を判定する。しかしながら、電荷トラッピング構造の一部だけが関係するデータを含んでいるときでも、前記逆読出し技術では、事実上、電荷トラッピング構造の複数の位置を連結する。この依存性は、前記逆読出し技術から測定される電流の検出ウィンドウを狭くすることによって、電荷トラッピング構造を不揮発性メモリとして用いることを困難にさせる。その他の方法で保存可能なデータよりも、少ないデータしか電荷トラッピング構造に保存できない。
このように、電荷トラッピング構造の一部だけが関係するデータを含んでいるときでも、電荷トラッピング構造の複数の位置の間で大量の結合を行わずに、読み出すことが可能な電荷トラッピングメモリセルに対するニーズが存在する。
メモリセルを動作させる方法、そのようなメモリセルを含む集積回路のアーキテクチャ、および、そのようなメモリを製造する方法を提供する。
記述される技術の不揮発性メモリは、第１の端部および第２の端部を有する、直列に配置されたメモリセルと、前記直列に配置されたメモリセルの前記第１の端部と結合された第１のパストランジスタと、前記直列に配置されたメモリセルの前記第２の端部と結合された第２のパストランジスタと、前記第１のパストランジスタおよび前記第２のパストランジスタと結合されたビット線と、前記メモリセルのゲートと結合されたワード線と、前記メモリセルと結合されたロジックからなる。各メモリセルは、ソースおよびドレーン領域を有する基板領域と、前記基板領域と結合された底部誘電体と、前記ソースおよびドレーン領域に対応する部分を有し、前記底部誘電体と結合された電荷トラッピング構造と、前記電荷トラッピング構造と結合された上部誘電体と、前記上部誘電体と結合されたゲートを有する。電荷トラッピング構造の前記個々の部分は電荷蓄積状態を有し、メモリセルの用途および設計に応じて、１ビットまたは複数のビットを保存する。前記ロジックは、前記第１のパストランジスタおよび前記第２のパストランジスタの一方をオンにして、メモリセルの前記ソース領域または前記ドレーン領域と前記ビット線を電気的に結合させる。これによって、前記ソース領域または前記ドレーン領域に対応する前記電荷トラッピング構造の部分を選択する。例えば、選択されたメモリセルのソース領域の方が、前記選択されたメモリセルの前記ドレーン領域より、前記直列に配置されたメモリセルの前記第１の端部により近いとき、前記直列に配置されたメモリセルの前記第１の端部と結合された前記第１のパストランジスタをオンにし、それによって、前記選択されたメモリセルの前記電荷トラッピング構造の前記ソース領域に対応する部分を選択する。別の実施例では、選択されたメモリセルのドレーン領域の方が、前記選択されたメモリセルの前記ソース領域より、前記直列に配置されたメモリセルの前記第１の端部により近いとき、前記直列に配置されたメモリセルの前記第１の端部と結合された前記第１のパストランジスタをオンにし、それによって、前記選択されたメモリセルの前記電荷トラッピング構造の前記ドレーン領域に対応する部分を選択する。
前記ゲートと、前記ソース領域または前記ドレーン領域の一方との間の電圧差が電界を生じ、その電界は前記ソース領域または前記ドレーン領域の一方において、バンドベンディングを引き起こす。バンドベンディングの度合いは、前記ソース領域または前記ドレーン領域の一方に対応する電荷トラッピング構造の部分の電荷蓄積状態によって影響を受け、その結果、前記電荷蓄積状態によって変化する、前記ソース領域または前記ドレーン領域の一方におけるバンド間トンネル電流をもたらす。いくつかの実施例では、前記バイアス配置において、前記基板領域と、前記ソース領域または前記ドレーン領域の一方との間に、逆バイアスの電圧差を印加し、前記ソース領域または前記ドレーン領域のもう一方を電気的に浮かせる。そのようなバイアス配置によって、前記ソース領域に対応する電荷トラッピング構造の部分と、前記ドレーン領域に対応する電荷トラッピング構造の部分との間の大量の結合を避けることができる。前記ソース領域に対応する電荷トラッピング構造の電荷蓄積状態を判定する電流測定は、前記ドレーン領域に対応する電荷トラッピング構造の電荷蓄積状態に実質的に無関係であり、逆もまた同様である。
いくつかの実施例では、前記バイアス配置は、前記ゲートと、前記ソース領域または前記ドレーン領域の一方との間に、第１の電圧差を引き起こし、前記基板領域と、前記ソースおよびドレーン領域の一方との間に、第２の電圧差を引き起こす。前記第１の電圧差および前記第２の電圧差は、測定に十分な大きさのバンド間トンネル電流を生じる。しかしながら、前記第１の電圧差および前記第２の電圧差は、前記電荷蓄積状態を変化させることはない。したがって、前記読出し動作は、前記電荷トラッピング構造に保存されたデータを破壊することはない。いくつかの実施例では、前記第１の電圧差は、前記ゲートと、前記ソース領域または前記ドレーン領域の一方との間に少なくともおよそ５Ｖであり、前記第２の電圧差は、前記基板領域と、前記ソース領域または前記ドレーン領域の一方との間におよそ２Ｖ未満である。
いくつかの実施例では、前記基板領域は半導体基板におけるウェル（井戸）である。他の実施例では、前記基板領域は半導体基板そのものである。
いくつかの実施例では、前記ロジックは第２のバイアス配置を適用し、前記電荷トラッピング構造における正味の正電荷を増加させることによって、前記電荷蓄積状態を調整し、および、前記ロジックは第３のバイアス配置を適用し、前記電荷トラッピング構造における正味の負電荷を増加させることによって、前記電荷蓄積状態を調整する。正味の正電荷は、バンド間熱正孔トンネリングなどの電流機構によって、前記電荷トラッピング構造において増加させられる。正味の負荷電は、電子トンネリング、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリング、チャネルホットエレクトロン注入電流、または、ｃｈａｎｎｅｌ ｉｎｉｔｉａｔｅｄ二次電子注入電流などの電流機構によって、前記電荷トラッピング構造において増加させられる。いくつかの実施例では、前記第２のバイアス配置および前記第３のバイアス配置の一方のバイアス配置で調整された前記電荷蓄積状態に対する被測定電流は、前記第２のバイアス配置および前記第３のバイアス配置のもう一方のバイアス配置で調整された前記電荷蓄積状態に対する被測定電流より、少なくともおよそ１０倍大きく、例えば、一方の測定に対して、およそ１００ナノアンペアであり、もう一方の測定に対して、およそ１ナノアンペアである。
上で説明された技術の他の実施例は、メモリセルを選択する方法、および、前記説明された技術の不揮発性メモリを製造する方法を含む。
本明細書に提示された技術の他の態様および利点は、以下の図面、詳細な説明、およびクレームを参照することによって理解される。
図１Ａは、電荷トラッピング構造のソース側で実行される読出し動作を示す電荷トラッピングメモリセルの略図である。ｐによってドーピングされた基板領域１７０は、ｎ＋ドーピングされたソースおよびドレーン領域、１５０および１６０を有する。メモリセルの残りの部分は、基板に接触する形で底部誘電体構造１４０と、底部誘電体構造１４０（底部酸化物）に接触して電荷トラッピング構造１３０と、電荷トラッピング構造１３０に接触して上部誘電体構造１２０（上部酸化物）と、酸化物構造１２０に接触してゲート１１０を有する。代表的な上部誘電体には、およそ５から１０ナノメートルの厚さを有する二酸化シリコンおよび酸化窒化シリコン、または、例えばＡｌ2Ｏ3を含む他の同様の高誘電定数材料がある。代表的な底部誘電体には、およそ３から１０ナノメートルの厚さを有する二酸化シリコンおよび酸化窒化シリコン、または、他の同様の高誘電定数材料がある。代表的な電荷トラッピング構造には、およそ３から９ナノメートルの厚さを有する窒化シリコン、または、Ａｌ2Ｏ3や、ＨｆＯ2や、その他の金属酸化物を含む他の同様の高誘電定数材料がある。電荷トラッピング構造は、電荷トラッピング材料のポケットまたは粒子の不連続な集合、または、図に示すような連続した層である。
ＰＨＩＮＥＳと同様なセルとして使用されるメモリセルは、例えば、２ナノメートルから１０ナノメートルの厚さ範囲を有する底部酸化物と、２ナノメートルから１０ナノメートルの厚さ範囲を有する電荷トラッピング層と、２ナノメートルから１５ナノメートルの厚さ範囲を有する上部酸化物を有する。
いくつかの実施例では、ゲートは、ｎ型シリコンの固有仕事関数より大きい仕事関数を有する材料、すなわち、およそ４．１ｅＶより大きく、望ましくはおよそ４．２５ｅＶより大きく、例えばおよそ５ｅＶより大きい仕事関数を有する材料からなる。代表的ゲート材料には、ｐ型のポリ、ＴｉＮ、Ｐｔ、ならびにその他の高い仕事関数を有する金属および材料がある。前記技術の実施例に適した比較的高い仕事関数を有するその他の材料には、Ｒｕ、Ｉｒ、Ｎｉ、およびＣｏを含む金属と、Ｒｕ−ＴｉおよびＮｉ−Ｔを含む金属合金と、金属窒化物と、ＲｕＯ2を含む金属酸化物などがあるが、これらに限らない。高い仕事関数を有するゲート材料は、電子トンネリングに対して、典型的なｎ−型のポリシリコンゲートよりも高い注入バリアをもたらす。二酸化シリコンの上部誘電体を有するｎ−型のポリシリコンゲートに対する注入バリアは、およそ３．１５ｅＶである。したがって、本技術の実施例では、およそ３．１５ｅＶより高い注入バリアを有するゲート用の材料および上部誘電体用の材料を使用し、例えば、およそ３．４ｅＶよりも高く、望ましくは、およそ４ｅＶより高い注入バリアを有するゲート用の材料および上部誘電体用の材料を使用する。二酸化シリコンの上部誘電体を有するｐ型のポリシリコンゲートに対する注入バリアは、およそ４．２５ｅＶであり、一つに集められたセルのしきい値は、結果的に、二酸化シリコンの上部誘電体を有するｎ型のポリシリコンゲートを有するセルに対して、およそ２ボルト低下する。
図１Ａでは、例えば、電荷トラッピング構造１３０のドレーン側へのバンド間正孔注入によって、メモリセルのドレーン側がプログラムされている。例えば、ゲート１１０から電荷トラッピング構造１３０へのＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリング、および、電荷トラッピング構造１３０から基板１７０へのＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリングによって電子を注入するチャンネルリセット操作で、メモリセルのソース側が消去されている。
電荷トラッピング構造１３０のソース側を読み出す図１Ａのバイアス配置では、ゲート１１０の電圧は−１０Ｖ、ソース１５０の電圧は２Ｖ、ドレーン１６０の電圧は浮動しており、基板１７０の電圧は０Ｖである。図１Ｂのメモリセルは、読出し動作が、ソース側よりむしろ電荷トラッピング構造のドレーン側で実行されていることを除いて、図１Ａのメモリセルと同様である。電荷トラッピング構造１３０のドレーン側を読み出す図１Ｂのバイアス配置では、ゲート１１０の電圧は−１０Ｖ、ソース１５０の電圧は浮動しており、ドレーン１６０の電圧は２Ｖ、基板１７０の電圧は０Ｖである。エネルギバンドの曲がりが、ｎ＋ドーピングされたソース１５０（図１Ａ）、または、ｎ＋ドーピングされたドレーン１６０（図１Ｂ）においてバンド間電流を生じさせるのに十分なほど大きくなるようにするとともに、しかし一方で、基板１７０とソース１５０（図１Ａ）との間の電位差、または、基板１７０とドレーン１６０（図１Ｂ）との間の電位差を十分に低く保ち、図２Ａで説明するようなプログラミング操作が起こらないような仕方で、バイアス配置は多様な端子の中で決定される。
図１Ａおよび図１Ｂの本バイアス配置において、ｐドーピングされた基板１７０と、ｎ＋ドーピングされたソース１５０またはｎ＋ドーピングされたドレーン１６０のどちらかとの間の接合領域は、逆バイアスｐｎ接合の振る舞いを示す。しかしながら、ゲート電圧は、エネルギバンドに十分大きな曲がりを生じさせ、ｎ＋ドーピングされたソース１５０（図１Ａ）、または、ｎ＋ドーピングされたドレーン１６０（図１Ｂ）において、バンド間トンネリングが生じる。ソース１５０またはドレーン１６０における高いドーピング濃度、その結果生じる空間電荷領域の高い電荷密度、および、付随して起こる電圧が変化する空間電荷領域長の短さが、鋭いエネルギーバンドベンディングの原因となる。価電子帯の電子は、トンネリングによって禁制ギャップを通り抜けて伝導帯へ移動し、ポテンシャルの山を越え、ｎ＋ドーピングされたソース１５０（図１Ａ）、または、ｎ＋ドーピングされたドレーン１６０（図１Ｂ）の一方の深部へ流れ込む。同様に、正孔はポテンシャルの山を駆け上がり、ｎ＋ドーピングされたソース１５０（図１Ａ）、または、ｎ＋ドーピングされたドレーン１６０（図１Ｂ）の一方から隔離して、ｐドーピングされた基板１７０へ移動する。
ゲート１１０の電圧は、底部誘電体構造１４０（底部酸化物）の付近の基板１７０の部分の電圧を制御する。次に、底部誘電体構造１４０（底部酸化物）の付近の基板１７０の部分の電圧は、底部誘電体構造１４０（底部酸化物）と、ｎ＋ドーピングされたソース１５０（図１Ａ）またはｎ＋ドーピングされたドレーン１６０（図１Ｂ）の一方との間のバンドベンディングの度合いを制御する。ゲート１１０の電圧が、より大きな負の値になると、底部誘電体構造１４０（底部酸化物）の付近の基板１７０の部分の電圧は、より大きな負の値になり、結果として、ｎ＋ドーピングされたソース１５０（図１Ａ）、または、ｎ＋ドーピングされたドレーン１６０（図１Ｂ）のどちらかにおいて、より強いバンドベンディングをもたらす。１）屈曲したエネルギバンドの片側にある、占有された電子エネルギー準位と、屈曲したエネルギバンドのもう片側にある、占有されていない電子エネルギー準位との間の増大するオーバーラップ、および２）占有された電子エネルギー準位と、占有されていない電子エネルギー準位との間の縮小するバリア幅（Ｓｚｅ， Ｐｈｙｓｉｃｓ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ， １９８１）、の少なくともいくつかの組み合わせの結果、より多くのバンド間電流が流れる。
以上のように、電荷トラッピング構造１３０のドレーン側はプログラムされ、正孔によって占有されるが、一方、電荷トラッピング構造１３０のソース側は消去され、電荷トラッピング構造１３０のドレーン側より少ない正孔によって占有される。結果として、ガウスの法則によって、−１０Ｖがゲート１１０に印加されるとき、底部誘電体構造１４０（底部酸化物）は、ドレーン側でよりもソース側で、よりマイナスに偏る。したがって、電荷トラッピング構造１３０のソース側を読み出す図１Ａに示すバイアス配置において、ソース１５０と基板１７０の間を流れる電流は、電荷トラッピング構造１３０のドレーン側を読み出す図１Ｂに示すバイアス配置においてドレーン１６０と基板１７０の間を流れる電流よりも、より多く流れる。
読出しに対する図１Ａおよび図１Ｂのバイアス配置、ならびに、プログラミングに対する図２Ａのバイアス配置における差は、微妙な釣り合いを保っている。読出しに関しては、ソース領域またはドレーン領域の間の電位差は、大量のキャリヤにトンネル酸化物を通過させて、電荷蓄積状態に影響を与えるべきではない。対照的に、プログラミングに関しては、ソース領域またはドレーン領域の間の電位差は十分大きく、大量のキャリヤにトンネル酸化物を通過させて、電荷蓄積状態に影響を与えるほどである。
図２Ａ、図２Ｂ、および図２Ｃは、メモリセルで実行されるプログラム操作および消去動作を示すメモリセルの略図である。本明細書で一般に用いるように、プログラミングとは、電荷トラッピングに正孔を加える、または、電荷トラッピングから電子を取り去るなどの手段によって、電荷トラッピング構造に保存された正味電荷をより大きな正の値にすることを意味する。また、本明細書で一般に用いるように、消去とは、電荷トラッピング構造から正孔を取り去る、または、電荷トラッピング構造に電子を加えるなどの手段によって、電荷トラッピング構造に保存された正味電荷をより大きな負の値にすることを意味する。しかしながら、本発明は、２つの製品および方法の両方を含み、その１つの製品および方法は、プログラミングが、電荷トラッピング構造に保存された正味電荷をより大きな負の値にする、または、より大きな正の値にすることを意味するような製品および方法、ならびに、もう１つの製品および方法は、消去が、電荷トラッピング構造に保存された正味電荷をより大きな負の値にする、または、より大きな正の値にすることを意味するような製品および方法である。
図２Ａでは、プログラミングは、バンド間トンネリングによって誘発された熱正孔注入を用いて実行される。図２Ｂおよび図２Ｃでは、消去は、負のゲート電圧と、ゲートから電荷トラッピング構造へのトンネル電流を生じさせる電場によって誘発された電子トンネリング（または、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリングとして知られている）とを用いて実行され、または、負の基板電圧と、基板から電荷トラッピング構造へのトンネル電流を生じさせる電場によって誘発された電子トンネリング（または、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリングとして知られている）とを用いて実行される。このようにして、図２Ａで図解されるように、基板２７０をアースし、ドレーン２６０に５Ｖを印加、ソース２５０に０Ｖを印加、およびゲート２１０に−６Ｖを印加することによって、右のビットがプログラムされる。これは、電荷トラッピング構造２３０のドレーン側２３３で保存される正孔２３４によって示されるように、トンネル誘電体２４０を跳び越えて、電荷トラッピング構造２３０のドレーン側２３３に移動するために十分なエネルギーを有する熱正孔を生じさせる。同様に、基板２７０をアースし、ソース２５０に５Ｖを印加、ドレーン２６０に０Ｖを印加、およびゲート２１０に−６Ｖを印加することによって、左のビットがプログラムされる（図示せず）。これは、底部誘電体構造２４０を跳び越えて、電荷トラッピング構造２３０のソース側に移動するために十分なエネルギーを有する熱正孔を生じさせる。図２Ｂは、消去に用いられる、電場で誘発された、上部誘電体構造２２０および底部誘電体構造２４０を横切る電子トンネリングを示す。この電子トンネリングは、ゲートの比較的高い負のバイアス、および、基板の比較的高い正のバイアスで誘発されている。図示された実施例において、メモリセルの両方のビットは、基板をアースし、ソースとドレーンの両方が浮いている状態で、ゲートに−２０Ｖを印加することによって同時に消去される。図２Ｃは、消去に用いられる、電場で誘発された電子トンネリングを示したもので、この電子トンネリングは、基板、ドレーン、およびソースの比較的高い負のバイアス、ならびに、ゲートの比較的高い正のバイアスで誘発されている。図示された実施例において、メモリセルの両方のビットは、ゲートをアースし、基板、ソース、およびドレーンに−２０Ｖを印加することによって同時に消去される。ＰＨＩＮＥＳ型のメモリセルに適用される動作アルゴリズムにおいて、例えば、米国特許第６，６９０，６０１号に記載されるような、他のプログラムおよび消去方法を用いることができる。また、他のメモリセルおよび他の動作アルゴリズムを用いてもよい。
図３Ａおよび図３Ｂは、理想的なメモリセルの検出ウィンドウを、逆読出し動作によって読み出されるメモリセルの検出ウィンドウと対照させるグラフ表示である。曲線３１０は第１のビットの読出し電流を表す。曲線３２０は第２のビットの読出し電流を表す。時間間隔３３０の間、第１のビットはプログラミングを受けている。時間間隔３４０の間、第２のビットはプログラミングを受けている。プログラム操作（熱正孔注入による）のため、電流（チャンネル電流）は逆読出し動作において増加し、電流（ＢＴＢ電流）はＢＴＢ検出動作において低下する。読出し電流間隔は、メモリセルの検出ウィンドウ３５０によって表される。
図３Ａでは、理想的なメモリセルは比較的広い検出ウィンドウ３５０を有する。時間間隔３３０の間、第１のビットがプログラミングを受けているとき、第１のビット３１０の読出し電流曲線は、最も低いレベルから最も高いレベルまで増加する。時間間隔３３０の間の第１のビットのプログラミングは、第２のビット３２０の読出し電流曲線に実質的に影響を与えない。時間間隔３４０の間、第２のビットがプログラミングを受けているとき、第２のビット３２０の読出し電流曲線は、最も低いレベルから最も高いレベルまで増加する。時間間隔３４０の間の第２のビットのプログラミングは、第１のビット３１０の読出し電流曲線に実質的に影響を与えない。
図３Ｂでは、逆読出し動作によって読み出されるメモリセルは、以下で説明する第２のビット効果のために、比較的狭い検出ウィンドウ３５０を有する。時間間隔３３０の間、第１のビットがプログラミングを受けているとき、第１のビット３１０の読出し電流曲線は、最も低いレベル３６０から最も高いレベル３６４まで増加する。その結果、時間間隔３３０の間の第１のビットのプログラミングは、第２のビット３２０の読出し電流曲線に実質的に影響を与え、第２のビット３２０の読出し電流曲線は、最も低いレベル３６０から低いレベル３６２まで増加する。時間間隔３４０の間、第２のビットがプログラミングを受けているとき、第２のビット３２０の読出し電流曲線は、低いレベル３６２から最も高いレベル３６６まで増加する。その結果、時間間隔３４０の間の第２のビットのプログラミングは、第１のビット３１０の読出し電流曲線に実質的に影響を与え、第１のビット３１０の読出し電流曲線は、高いレベル３６４から最も高いレベル３６６まで増加する。このようにして、１つのビットについてメモリセルで逆読出し動作を実行するとき、その際に生じる読出し電流は、他のビットのプログラム状態または消去状態によって実質的に影響を受ける。その理由は、所定のゲート電圧に対して、逆読出し動作の間、他のビットの下の基板部を強制的に空乏化および反転状態にし、他のビットの下の基板部を突き抜けることが、より難しくなるためである。
図４Ａ、図４Ｂ、および図４Ｃは、メモリセルで実行されるプログラム、消去、およびバンド間の読出し動作を示すグラフ表示である。
図４Ａのグラフ表示では、プログラムされた状態にある第１および第２の電荷トラッピング部の両方を有するメモリセルが、電場によって誘発された電子トンネリングによって消去される。この電子トンネリングは、ゲートの比較的高い負のバイアス、および、基板の比較的高い正のバイアスで誘発されている。グラフ表示では、メモリセルの両方の電荷トラッピング部が、基板をアースし、ソースとドレーンの両方が浮動している状態で、ゲートに−１９．５Ｖを印加することによって同時に消去される。個々のデータ測定時点では読出し動作が実行され、その方法としては、ゲートに−１０Ｖを印加し、読み出される電荷トラッピング構造の部分によって、ドレーンまたはソースの一方に２Ｖを印加し、ドレーンまたはソースの内の残りの端子を浮動させ、基板をアースすることによって行なわれる。電荷トラッピング構造のソース側が読み出されているとき、ソースに２Ｖが印加され、ドレーンは浮動状態にされる。電荷トラッピング構造のドレーン側が読み出されているとき、ドレーンに２Ｖが印加され、ソースは浮動状態にされる。
図４Ｂのグラフ表示では、第１の電荷トラッピング部がプログラミングを受け、図４Ｃのグラフ表示では、第２の電荷トラッピング部がプログラミングを受ける。曲線４１０は第１の電荷トラッピング部の読出し電流を表す。曲線４２０は第２の電荷トラッピング部の読出し電流を表す。図４Ｂでは、第１の電荷トラッピング部をプログラムし、その方法としては、ゲートに−８Ｖを印加し、第１の端子（電荷トラッピング構造の第１の電荷トラッピング部に、より近い端子）に５Ｖを印加し、第２の端子（電荷トラッピング構造の第１の電荷トラッピング部から、より遠い端子）を浮動させ、基板をアースすることによって行なう。図４Ｂでは、第１の電荷トラッピング部がプログラミングを受けているとき、第１の電荷トラッピング部４１０の読出し電流曲線は、最も高いレベルのおよそ１００ナノアンペアから最も低いレベルのおよそ１ナノアンペアに低下する。第１の電荷トラッピング部のプログラミングは、第２の電荷トラッピング部４２０の読出し電流曲線に実質的に影響を与えない。図４Ｃでは、第２の電荷トラッピング部をプログラムし、その方法としては、ゲートに−８Ｖを印加し、第２の端子（電荷トラッピング構造の第２の電荷トラッピング部に、より近い端子）に５Ｖを印加し、第１の端子（電荷トラッピング構造の第２の電荷トラッピング部から、より遠い端子）を浮かせ、基板をアースすることによって行なう。図４Ｃでは、第２の電荷トラッピング部がプログラミングを受けているとき、第２の電荷トラッピング部４２０の読出し電流曲線は、最も高いレベルのおよそ１００ナノアンペアから最も低いレベルのおよそ１ナノアンペアに低下する。第２の電荷トラッピング部のプログラミングは、第１の電荷トラッピング部４１０の読出し電流曲線に実質的に影響を与えない。図４Ｂおよび図４Ｃの個々のデータ点に対して読出し動作を実行し、その方法としては、ゲートに−１０Ｖを印加し、読み出される電荷トラッピング構造の部分に依存して、ドレーンまたはソースの一方に２Ｖを印加し、ドレーンまたはソースの内の残りの端子を浮動させ、基板をアースすることによって行なう。電荷トラッピング構造のソース側が読み出されているとき、ソースに２Ｖが印加され、ドレーンは浮動状態にされる。電荷トラッピング構造のドレーン側が読み出されているとき、ドレーンに２Ｖが印加され、ソースは浮動状態にされる。
バンド間の読出し動作が、第１の端子または第２の端子のどちらかに局部化するので、図４Ｂおよび図４Ｃに示す検出ウィンドウは比較的広い。第１の電荷トラッピング部で実行されるバンド間の読出し動作から生じる読出し電流は、第２の電荷トラッピング部の論理的な状態に対して比較的鈍感であり、第２の電荷トラッピング部で実行されるバンド間の読出し動作から生じる読出し電流は、第１の電荷トラッピング部の論理的な状態に対して比較的鈍感である。電荷トラッピング構造の片側で実行される読出し動作から生じる読出し電流が、電荷トラッピング構造の反対側に保存されるデータに比較的依存している場合、バンド間の読出し動作は、逆読出し動作を特徴付ける第２の電荷トラッピング部効果の影響を比較的受けない。個々の電荷トラッピング部は１ビットまたは複数のビットを保存できる。例えば、個々の電荷トラッピング部が２ビットを保存するとき、４つの電荷の離散準位がある。
図５（Ａ）および（Ｂ）は、メモリセルで実行されるプログラム操作を示すメモリセル列の略図である。
図５（Ａ）では、直列に結合されたＮ個のメモリセルを含むメモリセル列の中のメモリセルの１つがプログラムされる。基板５０２の電圧は０Ｖである。プログラムされるように選ばれたメモリセル５４０のゲートは−５Ｖの電圧を有する。より詳しく述べると、電荷トラッピング構造の一部分５４２がプログラムされるように選ばれる。プログラムされる電荷トラッピング構造の部分５４２は、１０Ｖの電圧をパストランジスタ５１０のゲートに印加し、パストランジスタ５１０を動作させることによって選択される。さらに、１０Ｖの電圧は、メモリセル５２０および５３０のゲートに印加される。これらのゲート電圧は、５Ｖの電圧を有する第１のビット線５０５を、選択されたメモリセル５４０のソース／ドレーン領域の一方と電気的に結びつける。ソース／ドレーン領域の一方に対応する電荷トラッピング構造の選択された部分５４２は、例えば、バンド間熱正孔プログラミングでプログラムされる。メモリセル５５０、５６０、５７０、および５８０のゲートに０Ｖの電圧を印加することによって、メモリセル列の残りのトランジスタがオフにされ、そして、パストランジスタ５９０のゲートに０Ｖの電圧を印加することによって、パストランジスタ５９０がオフにされる。これらのゲート電圧は、第２のビット線５９５を、選択されたメモリセル５４０のソース／ドレーン領域のもう一方から電気的に切り離す。ソース／ドレーン領域のもう一方に対応する電荷トラッピング構造の非選択部分はプログラムされない。
図５（Ｂ）では、直列に結合されたＮ個のメモリセルを含むメモリセル列の中のメモリセルの１つがプログラムされる。しかしながら、０Ｖのゲート電圧が、パストランジスタ５１０のゲート、ならびに、メモリセル５２０および５３０のゲートに印加される。また、１０Ｖのゲート電圧が、パストランジスタ５９０のゲート、ならびに、メモリセル５５０、５６０、５７０、および５８０のゲートに印加される。図５（Ａ）のバイアス配置、すなわち、ビット線５０５が、電荷トラッピング構造の部分５４２をプログラムするために、メモリセル５４０のソースまたはドレーンの一方と電気的に結合されるバイアス配置とは対照的に、図５（Ｂ）のバイアス配置では、ビット線５９５は、電荷トラッピング構造の部分５４４をプログラムするために、メモリセル５４０のソースまたはドレーンのもう一方と電気的に結合される。
図６（Ａ）および（Ｂ）は、メモリセルで実行される読出し動作を示すメモリセル列の略図である。
図６（Ａ）では、直列に結合されたＮ個のメモリセルを含むメモリセル列の中のメモリセルの１つが読み出される。基板６０２の電圧は０Ｖである。読み出されるように選ばれたメモリセル６４０のゲートは−１０Ｖの電圧を有する。より詳しく述べると、電荷トラッピング構造の一部分６４２が読み出されるように選ばれる。読み出される電荷トラッピング構造の部分６４２は、１０Ｖの電圧をパストランジスタ６１０のゲートに印加し、パストランジスタ６１０を動作させることによって選択される。さらに、１０Ｖの電圧は、メモリセル６２０および６３０のゲートに印加される。これらのゲート電圧は、２Ｖの電圧を有する第１のビット線６０５を、選択されたメモリセル６４０のソース／ドレーン領域の一方と電気的に結びつける。ソース／ドレーン領域の一方に対応する電荷トラッピング構造の選択された部分６４２は、例えば、バンド間電流検出によって読み出される。メモリセル６５０、６６０、６７０、および６８０のゲートに０Ｖの電圧を印加することによって、メモリセル列の残りのトランジスタがオフにされ、そして、パストランジスタ６９０のゲートに０Ｖの電圧を印加することによって、パストランジスタ６９０がオフにされる。これらのゲート電圧は、第２のビット線６９５を、選択されたメモリセル６４０のソース／ドレーン領域のもう一方から電気的に切り離す。ソース／ドレーン領域のもう一方に対応する電荷トラッピング構造の非選択部分は読み出されない。
図６（Ｂ）では、直列に結合されたＮ個のメモリセルを含むメモリセル列の中のメモリセルの１つがプログラムされる。しかしながら、０Ｖのゲート電圧が、パストランジスタ６１０のゲート、ならびに、メモリセル６２０および６３０のゲートに印加される。また、１０Ｖのゲート電圧が、パストランジスタ６９０のゲート、ならびに、メモリセル６５０、６６０、６７０、および６８０のゲートに印加される。図６（Ａ）のバイアス配置、すなわち、第１のビット線６０５が、電荷トラッピング構造の部分６４２を読み出すために、メモリセル６４０のソースまたはドレーンの一方と電気的に結合されるバイアス配置とは対照的に、図６（Ｂ）のバイアス配置では、第２のビット線６９５は、電荷トラッピング構造の部分６４４を読み出すために、メモリセル６４０のソースまたはドレーンのもう一方と電気的に結合される。
図７（Ａ）および（Ｂ）は、メモリセルで実行される消去動作を示すメモリセル列の略図である。
図７（Ａ）では、直列に結合されたＮ個のメモリセルを含むメモリセル列の中のすべてのメモリセルが消去される。基板７０２の電圧は１０Ｖである。消去されるメモリセルのゲート７２０、７３０、７４０、７５０、７６０、７７０、および７８０は、−１０Ｖの電圧を有する。パストランジスタのゲート７１０および７９０は浮動している。ビット線７０５および７９５は浮動している。メモリセル７２０、７３０、７４０、７５０、７６０、７７０、および７８０は、例えば、ゲートから電荷トラッピング構造への、および、電荷トラッピング構造から基板への電子のＦＮトンネリングによって消去される。
図７（Ｂ）では、直列に結合されたＮ個のメモリセルを含むメモリセル列の中のすべてのメモリセルが消去される。基板７０２の電圧は−１０Ｖである。消去されるメモリセルのゲート７２０、７３０、７４０、７５０、７６０、７７０、および７８０は、１０Ｖの電圧を有する。パストランジスタのゲート７１０および７９０の電圧は５Ｖである。ビット線７０５および７９５の電圧は−１０Ｖである。メモリセル７２０、７３０、７４０、７５０、７６０、７７０、および７８０は、例えば、基板から電荷トラッピング構造への、および、電荷トラッピング構造からゲートへの電子のＦＮトンネリングによって消去される。
図８では、メモリセルの各カラムは、多くとも１つのビット線８０４としか電気的に結合されない。言い換えると、図８の構成は、第１のビット線６０５と第２のビット線６９５が恒久的に電気的に結合されるという点で、図６の構成と異なっている。メモリセルのカラムの中のメモリセルは、メモリセル８２０、８３０、８４０、８５０、８６０、８７０、および８８０のゲート電圧を設定するワード線をオンにすることによって選択される。所定のメモリセルのどの部分を読み出すか、またはプログラムするかを制御する方法の例は、パストランジスタ８１０および８９０の一方をオンにし、パストランジスタ８１０および８９０のもう一方をオフにすることによる。図８に示すパストランジスタ８１０および８９０はメモリセルではないが、他の実施例では、パストランジスタ８１０および８９０の一方または両方が、電荷トラッピング構造を有するメモリセルである。
図９では、直列に結合されたＮ個のメモリセルを含む複数の列を有する、配列したメモリセルが消去される。基板９０２の電圧は１０Ｖである。消去されるメモリセル９２０、９３０、９４０、９５０、９６０、９７０、および９８０のワード線は、−１０Ｖの電圧を有する。パストランジスタ９１０および９９０のワード線は０Ｖの電圧を有する。ビット線９０３、９０４、９０５、９０６、および９０７は浮動している。前記アレイのメモリセルは、例えば、ゲートから電荷トラッピング構造への、および、電荷トラッピング構造から基板への電子のＦＮトンネリングによって消去される。
図１０では、直列に結合されたＮ個のメモリセルを含む複数の列を有する、配列したメモリセルが消去される。基板１００２の電圧は−１０Ｖである。消去されるメモリセル１０２０、１０３０、１０４０、１０５０、１０６０、１０７０、および１０８０のワード線は、１０Ｖの電圧を有する。パストランジスタ１０１０および１０９０のワード線は５Ｖの電圧を有する。ビット線１００３、１００４、１００５、１００６、および１００７は、−１０Ｖの電圧を有する。前記アレイのメモリセルは、例えば、基板（ドレーンおよびソースを含む）から電荷トラッピング構造への、および、電荷トラッピング構造からゲートへの電子のＦＮトンネリングによって消去される。
図１１では、直列に結合されたＮ個のメモリセルを含む複数の列を有する、配列したメモリセルにおいて、数個のメモリセルがプログラムされる。基板１１０２の電圧は０Ｖである。プログラムされるメモリセルのワード線１１４０は、−５Ｖの電圧を有する。メモリセルがワード線１１４０によって選択された状態で、１０Ｖの電圧を印加してパストランジスタワード線１１１０をオンにすることによって、電荷トラッピング構造部１１４３、１１４４、１１４５、１１４６、および１１４７が選択される。介在しているメモリセルワード線１１２０および１１３０の電圧は、１０Ｖに設定される。もう一方のパストランジスタワード線１１９０、ならびに、残りのメモリセルワード線１１５０、１１６０、１１７０、および１１８０が、０Ｖの電圧を印加することでオフにされる。選択された電荷トラッピング構造部１１４３、１１４４、１１４５、１１４６、および１１４７の中で、ビット線１１０４、１１０６、および１１０７の電圧を５Ｖに設定することによって、電荷トラッピング構造部１１４４、１１４６、および１１４７がプログラムされる。選択された電荷トラッピング構造部１１４３、１１４４、１１４５、１１４６、および１１４７の中で、ビット線１１０３および１１０５の電圧を０Ｖに設定することによって、電荷トラッピング構造部１１４３および１１４５がプログラムされない。
図１２では、図１１と同様に数個のメモリセルがプログラムされる。基板１２０２の電圧は０Ｖである。しかしながら、メモリセルがワード線１２４０によって選択された状態で、１０Ｖの電圧を印加してパストランジスタワード線１２９０をオンにすることによって、電荷トラッピング構造部１２４３、１２４４、１２４５、１２４６、および１２４７が選択される。介在しているメモリセルワード線１２５０、１２６０、１２７０、および１２８０の電圧は、１０Ｖに設定される。もう一方のパストランジスタワード線１２１０、および、残りのメモリセルワード線１２２０および１２３０が、０Ｖの電圧を印加することでオフにされる。選択された電荷トラッピング構造部１２４３、１２４４、１２４５、１２４６、および１２４７の中で、ビット線１２０４、１２０６、および１２０７の電圧を５Ｖに設定することによって、電荷トラッピング構造部１２４４、１２４６、および１２４７がプログラムされる。選択された電荷トラッピング構造部１２４３、１２４４、１２４５、１２４６、および１２４７の中で、ビット線１２０３および１２０５の電圧を０Ｖに設定することによって、電荷トラッピング構造部１２４３および１２４５がプログラムされない。
図１３では、直列に結合されたＮ個のメモリセルを含む複数の列を有する、配列したメモリセルにおいて、数個のメモリセルが読み出される。基板１３０２の電圧は０Ｖである。読み出されるメモリセルのワード線１３４０は、−１０Ｖの電圧を有する。メモリセルがワード線１３４０によって選択された状態で、１０Ｖの電圧を印加してパストランジスタワード線１３１０をオンにすることによって、電荷トラッピング構造部１３４３、１３４４、１３４５、１３４６、および１３４７が選択される。介在しているメモリセルワード線１３２０および１３３０の電圧は、１０Ｖに設定される。もう一方のパストランジスタワード線１３９０、ならびに、残りのメモリセルワード線１３５０、１３６０、１３７０、および１３８０が、０Ｖの電圧を印加することでオフにされる。ビット線１３０３、１３０４、１３０５、１３０６、および１３０７の電圧を２Ｖに設定することによって、選択された電荷トラッピング構造部１３４３、１３４４、１３４５、１３４６、および１３４７が読み出される。他の実施例では、興味があるビット線に対してのみ電圧を２Ｖに設定することによって、すべてのビット線のサブセットが読み出される。
図１４では、図１３と同様に数個のメモリセルが読み出される。基板１４０２の電圧は０Ｖである。しかしながら、メモリセルがワード線１４４０によって選択された状態で、１０Ｖの電圧を印加してパストランジスタワード線１４９０をオンにすることによって、電荷トラッピング構造部１４４３、１４４４、１４４５、１４４６、および１４４７が選択される。介在しているメモリセルワード線１４５０、１４６０、１４７０、および１４８０の電圧は、１０Ｖに設定される。もう一方のパストランジスタワード線１４１０、ならびに、残りのメモリセルワード線１４２０および１４３０が、０Ｖの電圧を印加することでオフにされる。ビット線１４０３、１４０４、１４０５、１４０６、および１４０７の電圧を２Ｖに設定することによって、選択された電荷トラッピング構造部１４４３、１４４４、１４４５、１４４６、および１４４７が読み出される。他の実施例では、興味があるビット線に対してのみ電圧を２Ｖに設定することによって、すべてのビット線のサブセットが読み出される。
図１５は、実施例の集積回路の簡略化されたブロック図である。集積回路１５５０は、半導体基板上に電荷トラッピングメモリセルを用いて実装されたメモリアレイ１５００を有する。ロウデコーダ１５０１は、メモリアレイ１５００の列に沿って配置された複数のワード線１５０２と結合される。カラムデコーダ１５０３は、メモリアレイ１５００のカラムに沿って配置された複数のビット線１５０４と結合される。アドレスは、バス１５０５でカラムデコーダ１５０３およびロウデコーダ１５０１に供給される。ブロック１５０６の感度増幅器およびデータイン構造体が、データバス１５０７によってカラムデコーダ１５０３と結合される。データが、データイン線１５１１を通して、集積回路１５５０の入出力ポートから、または、集積回路１５５０の内部または外部の他のデータソースから、ブロック１５０６のデータイン構造体へ供給される。データは、データアウト線１５１５を通して、ブロック１５０６の感度増幅器から集積回路１５５０の入出力ポートへ、または、集積回路１５５０の内部または外部の他のデータ送信先へ供給される。バイアス配置状態マシン１５０９が、消去検証用電圧およびプログラム検証用電圧などのバイアス配置供給電圧１５０８の印加、ならびに、バンド間電流などを用いたメモリセルのプログラミング、消去、および読出しのためのバイアス配置を制御する。
先に詳細に説明された技術および実施例を参照することによって本発明は開示されるが、これらの実施例は、例を示したものであり、制限の意味を有するものではない。変更および組み合わせは、当業者にとって容易に可能であるが、それらの変更および組み合わせは、本発明の精神および以下のクレームの範囲の中にある。
ソース側に対応する電荷トラッピング構造の一部分で実行される読出し動作を示す電荷トラッピングメモリセルの略図である。 ドレーン側に対応する電荷トラッピング構造の一部分で実行される読出し動作を示す電荷トラッピングメモリセルの略図である。 ドレーン側に対応する電荷トラッピング構造の一部分で実行されるプログラム操作を示す電荷トラッピングメモリセルの略図である。 ゲートから基板領域の方向へ全体的に移動する電子によって、電荷トラッピング構造で実行される消去動作を示す電荷トラッピングメモリセルの略図である。 基板領域からゲートの方向へ全体的に移動する電子によって、電荷トラッピング構造で実行される別の消去動作を示す電荷トラッピングメモリセルの略図である。 理想的なメモリセルの検出ウィンドウを示すグラフ表示である。 典型的なメモリセルの検出ウィンドウを示すグラフ表示である。 メモリセルで実行される消去動作を示すグラフ表示である。 メモリセルの電荷トラッピング構造の一部分で実行されるプログラム操作を示すグラフ表示である。 メモリセルの電荷トラッピング構造の別の部分で実行されるプログラム操作を示すグラフ表示である。 （Ａ）は選択されたメモリセルの一部分で実行されるプログラム操作を示す一連の電荷トラッピングメモリセルの略図、（Ｂ）は選択されたメモリセルの別の部分で実行されるプログラム操作を示す一連の電荷トラッピングメモリセルの略図である。 （Ａ）は選択されたメモリセルの一部分で実行される読出し動作を示す一連の電荷トラッピングメモリセルの略図、（Ｂ）は選択されたメモリセルの別の部分で実行される読出し動作を示す一連の電荷トラッピングメモリセルの略図である。 （Ａ）はメモリ列で実行される消去動作を示す一連の電荷トラッピングメモリセルの略図、（Ｂ）はメモリ列で実行される別の消去動作を示す一連の電荷トラッピングメモリセルの略図である。 コモンビット線と電気的に結合されたメモリ列の両端を示す一連の電荷トラッピングメモリセルの略図である。 メモリアレイで実行される消去動作を示す、配列した電荷トラッピングメモリセルの略図である。 メモリアレイで実行される別の消去動作を示す、配列した電荷トラッピングメモリセルの略図である。 メモリアレイの選択されたセルの一部分で実行されるプログラム操作を示す、配列した電荷トラッピングメモリセルの略図である。 メモリアレイの選択されたセルの別の部分で実行されるプログラム操作を示す、配列した電荷トラッピングメモリセルの略図である。 メモリアレイの選択されたセルの一部分で実行される読出し動作を示す、配列した電荷トラッピングメモリセルの略図である。 メモリアレイの選択されたセルの別の部分で実行される読出し動作を示す、配列した電荷トラッピングメモリセルの略図である。 配列した電荷トラッピングメモリセルおよび制御回路を有する集積回路の略図である。
符号説明
１１０ ゲート
１２０ 上部誘電体構造（酸化物構造）
１３０ 電荷トラッピング構造
１４０ 底部誘電体構造
１５０ ソース
１６０ ドレーン
１７０ 基板
２１０ ゲート
２２０ 上部誘電体構造
２３０ 電荷トラッピング構造
２３３ ドレーン側
２３４ 正孔
２４０ 底部誘電体構造（トンネル誘電体）
２５０ ソース
２６０ ドレーン
２７０ 基板
３１０ ビット
３２０ ビット
３３０ 時間間隔
３４０ 時間間隔
３５０ 検出ウィンドウ
３６０ レベル
３６２ レベル
３６４ レベル
３６６ レベル
４１０ 電荷トラッピング部
４２０ 電荷トラッピング部
５０２ 基板
５０５ ビット線
５１０ パストランジスタ
５２０ メモリセル
５４０ メモリセル
５４２ 部分
５４４ 部分
５５０ メモリセル
５９０ パストランジスタ
５９５ ビット線
６０２ 基板
６０５ ビット線
６１０ パストランジスタ
６２０ メモリセル
６４０ メモリセル
６４２ 部分
６４４ 部分
６５０ メモリセル
６９０ パストランジスタ
６９５ ビット線
７０２ 基板
７０５ ビット線
７１０ ゲート
７２０ ゲート（メモリセル）
８０４ ビット線
８１０ パストランジスタ
８２０ メモリセル
９０２ 基板
９０３ ビット線
９１０ パストランジスタ
９２０ メモリセル
１００２ 基板
１００３ ビット線
１０１０ パストランジスタ
１０２０ メモリセル
１１０２ 基板
１１０３ ビット線
１１０４ ビット線
１１１０ パストランジスタワード線
１１２０ メモリセルワード線
１１４０ ワード線
１１４３ 電荷トラッピング構造部
１１４４ 電荷トラッピング構造部
１１５０ メモリセルワード線
１１９０ パストランジスタワード線
１２０２ 基板
１２０３ ビット線
１２０４ ビット線
１２１０ パストランジスタワード線
１２２０ メモリセルワード線
１２４０ ワード線
１２４３ 電荷トラッピング構造部
１２４４ 電荷トラッピング構造部
１２５０ メモリセルワード線
１２９０ パストランジスタワード線
１３０２ 基板
１３０３ ビット線
１３１０ パストランジスタワード線
１３２０ メモリセルワード線
１３４０ ワード線
１３４３ 電荷トラッピング構造部
１３５０ メモリセルワード線
１３９０ パストランジスタワード線
１４０２ 基板
１４０３ ビット線
１４１０ パストランジスタワード線
１４２０ メモリセルワード線
１４４０ ワード線
１４４３ 電荷トラッピング構造部
１４５０ メモリセルワード線
１４９０ パストランジスタワード線
１５００ メモリアレイ
１５０１ ロウデコーダ
１５０２ ワード線
１５０３ カラムデコーダ
１５０４ ビット線
１５０５ バス
１５０６ ブロック
１５０７ データバス
１５０８ バイアス配置供給電圧
１５０９ バイアス配置状態マシン
１５１１ データイン線
１５１５ データアウト線
１５５０ 集積回路

Claims (20)

  1. 直列に配置された複数のメモリセルを動作させる方法において、直列に配置された複数のメモリセルは、第１のパストランジスタおよびビット線と結合された第１の端部と、第２のパストランジスタおよび前記ビット線と結合された第２の端部を有し、各メモリセルは、ゲートと、基板領域におけるソースおよびドレーン領域を有し、上部誘電体と、前記ソースおよびドレーン領域に対応する部分を有する電荷トラッピング構造と、前記ゲートと前記基板領域との間の底部誘電体を含む、直列に配置された複数のメモリセルを動作させる方法であって、
    複数のメモリセルの中のメモリセルを選択し、
    前記第１のパストランジスタおよび前記第２のパストランジスタの一方をオンにして、前記選択されたメモリセルの前記ソース領域または前記ドレーン領域と前記ビット線を電気的に結合させ、それによって、前記ソース領域または前記ドレーン領域に対応する前記電荷トラッピング構造の部分を選択し、
    前記電荷トラッピング構造の前記選択された部分の前記電荷蓄積状態を判定するために、第１のバイアス配置を適用することを特徴とする複数のメモリセルを動作させる方法。
  2. 各カラムが、直列に配置され第１の端部および第２の端部を有する複数のメモリセルを含む、複数のカラムを有するメモリアレイであって、各メモリセルは、
    ソースおよびドレーン領域を有する基板領域と、
    前記基板領域と結合された底部誘電体と、
    前記ソースおよびドレーン領域に対応し電荷蓄積状態を有する部分を有する、前記底部誘電体と結合された電荷トラッピング構造と、
    前記電荷トラッピング構造と結合された上部誘電体と、
    前記上部誘電体と結合されたゲートとを有するメモリアレイと、
    前記直列に配置された複数のメモリセルの前記第１の端部と結合された第１のパストランジスタと、
    前記直列に配置された複数のメモリセルの前記第２の端部と結合された第２のパストランジスタと、
    前記第１のパストランジスタおよび前記第２のパストランジスタと結合されたビット線と、
    前記複数のメモリセルの前記ゲートと結合された複数のワード線と、
    前記複数のメモリセルと結合されたロジックであって、前記第１のパストランジスタおよび前記第２のパストランジスタの一方をオンにして、前記複数のメモリセルの中のメモリセルの前記ソース領域または前記ドレーン領域と前記ビット線を電気的に結合させ、それによって、前記ソース領域または前記ドレーン領域に対応する前記電荷トラッピング構造の部分を選択するロジックと、を有することを特徴とする不揮発性メモリ。
  3. 半導体基板を提供する工程、
    前記基板上に、直列に配置され第１の端部および第２の端部を有する複数のメモリセルを提供する工程であって、各メモリセルは、
    前記半導体基板の中にある、ソースおよびドレーン領域を有する基板領域と、
    前記基板領域と結合された底部誘電体と、
    前記ソースおよびドレーン領域に対応し電荷蓄積状態を有する部分を有する、前記底部誘電体と結合された電荷トラッピング構造と、
    前記電荷トラッピング構造と結合された上部誘電体と、
    前記上部誘電体と結合されたゲートを有する工程、
    前記直列に配置された複数のメモリセルの前記第１の端部と結合された第１のパストランジスタを提供する工程、
    前記直列に配置された複数のメモリセルの前記第２の端部と結合された第２のパストランジスタを提供する工程、
    前記第１のパストランジスタおよび前記第２のパストランジスタと結合されたビット線を提供する工程、
    前記複数のメモリセルの前記ゲートと結合された複数のワード線を提供する工程、
    前記複数のメモリセルと結合されたロジックであって、前記第１のパストランジスタおよび前記第２のパストランジスタの一方をオンにして、前記複数のメモリセルの中のメモリセルの前記ソース領域または前記ドレーン領域と前記ビット線を電気的に結合させ、それによって、前記ソース領域または前記ドレーン領域に対応する前記電荷トラッピング構造の部分を選択するロジックを提供する工程、を有することを特徴とする不揮発性メモリ集積回路を製造する方法。
  4. 前記第１のバイアス配置が、前記基板領域と、前記ソース領域または前記ドレーン領域の一方との間に電圧差を印加し、前記ソース領域または前記ドレーン領域のもう一方を浮動させることを特徴とする請求項１、２、または３に記載の動作方法、メモリ、または製造方法。
  5. 前記第１のバイアス配置が、前記ゲートと、前記ソース領域または前記ドレーン領域の一方との間に第１の電圧差を生じさせ、ならびに、前記基板領域と、前記ソースおよびドレーン領域の一方との間に第２の電圧差を生じさせ、前記第１の電圧差および前記第２の電圧差が、前記判定のために十分なバンド間トンネル電流を生じさせ、前記第１の電圧差および前記第２の電圧差は、前記電荷蓄積状態を変化させないことを特徴とする請求項１、２、または３に記載の動作方法、メモリ、または製造方法。
  6. 前記第１のバイアス配置が、少なくともおよそ５Ｖの第１の電圧差を、前記ゲートと、前記ソース領域または前記ドレーン領域の一方との間に生じさせ、ならびに、およそ５Ｖ未満の第２の電圧差を、前記基板領域と、前記ソース領域または前記ドレーン領域の一方との間に生じさせることを特徴とする請求項１、２、または３に記載の動作方法、メモリ、または製造方法。
  7. 前記第１のバイアス配置が、少なくとも、前記ソース領域または前記ドレーン領域の一方を通るバンド間電流成分を誘発することを特徴とする請求項１、２、または３に記載の動作方法、メモリ、または製造方法。
  8. 前記第１のバイアス配置が、前記基板領域を通って流れる電流と、前記ソース領域または前記ドレーン領域の一方を通って流れる電流を測定することを特徴とする請求項１、２、または３に記載の動作方法、メモリ、または製造方法。
  9. 前記基板領域が、前記半導体基板におけるウェルであることを特徴とする請求項１、２、または３に記載の動作方法、メモリ、または製造方法。
  10. 請求項１、２、または３に記載の動作方法、メモリ、または製造方法において、前記ロジックが、さらに、
    第２のバイアス配置を適用し、前記電荷トラッピング構造の正味の正電荷を増加させることによって、前記電荷蓄積状態を調整し、
    第３のバイアス配置を適用し、前記電荷トラッピング構造の正味の負電荷を増加させることによって、前記電荷蓄積状態を調整することを特徴とする動作方法、メモリ、または製造方法。
  11. 請求項１、２、または３に記載の動作方法、メモリ、または製造方法において、前記ロジックが、さらに、
    第２のバイアス配置を適用し、バンド間熱正孔トンネリングを介して前記電荷トラッピング構造の正味の正電荷を増加させることによって、前記電荷蓄積状態を調整し、
    第３のバイアス配置を適用し、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリングを介して前記電荷トラッピング構造の正味の負電荷を増加させることによって、前記電荷蓄積状態を調整することを特徴とする動作方法、メモリ、または製造方法。
  12. 請求項１、２、または３に記載の動作方法、メモリ、または製造方法において、前記ロジックが、さらに、
    第２のバイアス配置を適用し、バンド間熱正孔トンネリングを介して前記電荷トラッピング構造の正味の正電荷を増加させることによって、前記電荷蓄積状態を調整し、
    第３のバイアス配置を適用し、チャネルホットエレクトロン注入電流を介して前記電荷トラッピング構造の正味の負電荷を増加させることによって、前記電荷蓄積状態を調整することを特徴とする動作方法、メモリ、または製造方法。
  13. 請求項１、２、または３に記載の動作方法、メモリ、または製造方法において、前記ロジックが、さらに、
    第２のバイアス配置を適用し、バンド間熱正孔トンネリングを介して前記電荷トラッピング構造の正味の正電荷を増加させることによって、前記電荷蓄積状態を調整し、
    第３のバイアス配置を適用し、ｃｈａｎｎｅｌ ｉｎｉｔｉａｔｅｄ二次電子注入電流を介して前記電荷トラッピング構造の正味の負電荷を増加させることによって、前記電荷蓄積状態を調整することを特徴とする動作方法、メモリ、または製造方法。
  14. 請求項１、２、または３に記載の動作方法、メモリ、または製造方法において、前記ロジックが、さらに、
    第２のバイアス配置を適用し、バンド間熱正孔トンネリングを介して前記電荷トラッピング構造の正味の正電荷を増加させることによって、前記電荷蓄積状態を調整し、
    第３のバイアス配置を適用し、前記電荷トラッピング構造と前記基板領域との間の電子運動を介して前記電荷トラッピング構造の正味の負電荷を増加させることによって、前記電荷蓄積状態を調整することを特徴とする動作方法、メモリ、または製造方法。
  15. 請求項１、２、または３に記載の動作方法、メモリ、または製造方法において、前記ロジックが、さらに、
    第２のバイアス配置を適用し、バンド間熱正孔トンネリングを介して前記電荷トラッピング構造の正味の正電荷を増加させることによって、前記電荷蓄積状態を調整し、
    第３のバイアス配置を適用し、前記電荷トラッピング構造と前記ゲートとの間の電子運動を介して前記電荷トラッピング構造の正味の負電荷を増加させることによって、前記電荷蓄積状態を調整することを特徴とする動作方法、メモリ、または製造方法。
  16. 請求項１、２、または３に記載の動作方法、メモリ、または製造方法において、前記ロジックが、さらに、
    第２のバイアス配置を適用し、前記電荷トラッピング構造の正味の正電荷を増加させることによって、前記電荷蓄積状態を調整し、
    第３のバイアス配置を適用し、前記電荷トラッピング構造の正味の負電荷を増加させることによって、前記電荷蓄積状態を調整し、
    前記第１のバイアス配置において、前記第２のバイアス配置および前記第３のバイアス配置の一方によって調整された前記電荷蓄積状態に対して、およそ１００ナノアンペアの電流を測定し、前記第２のバイアス配置および前記第３のバイアス配置のもう一方によって調整された前記電荷蓄積状態に対して、およそ１ナノアンペアの電流を測定することを特徴とする動作方法、メモリ、または製造方法。
  17. 請求項１、２、または３に記載の動作方法、メモリ、または製造方法において、前記ロジックが、さらに、
    第２のバイアス配置を適用し、前記電荷トラッピング構造の正味の正電荷を増加させることによって、前記電荷蓄積状態を調整し、
    第３のバイアス配置を適用し、前記電荷トラッピング構造の正味の負電荷を増加させることによって、前記電荷蓄積状態を調整し、
    前記第１のバイアス配置において、前記第２のバイアス配置および前記第３のバイアス配置の一方によって調整された前記電荷蓄積状態に対して測定される電流が、前記第２のバイアス配置および前記第３のバイアス配置のもう一方によって調整された前記電荷蓄積状態に対して測定される電流よりも、少なくともおよそ１０倍大きいことを特徴とする動作方法、メモリ、または製造方法。
  18. 前記電荷トラッピング構造の各部分の前記電荷蓄積状態が、１ビットを保存することを特徴とする請求項１、２、または３に記載の動作方法、メモリ、または製造方法。
  19. 前記電荷トラッピング構造の各部分の前記電荷蓄積状態が、複数のビットを保存することを特徴とする請求項１、２、または３に記載の動作方法、メモリ、または製造方法。
  20. 前記第１のバイアス配置の間に生成される熱正孔が、前記電荷蓄積状態を妨害するためには不十分であることを特徴とする請求項１、２、または３に記載の動作方法、メモリ、または製造方法。
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