JP2006080295A - 配線基板の製造方法および半導体モジュールの製造方法 - Google Patents

Abstract

【課題】埋め込み型の配線層を形成するに際して、ウェハの反りやディッシングの発生を防止することができ、高精度な均一性と再現性を容易に得ることのできる配線基板の製造方法を提供する。
【解決手段】基板１０に溝１０Ａを形成した後、溝１０Ａの内部を含むシリコン基板１０上にバリアメタル層１３およびシード層１４をこの順で形成する。エッチングにより、シード層１４の溝１０Ａ内の領域以外の部分を選択的に除去した後、めっきによりシード層１４上に金属１５（例えば銅（Ｃｕ））を選択的に成長させて配線層Ｌ１を形成する。配設層Ｌ１を形成するに際し、シード層１４を用いためっきにより溝１０Ａ内にのみ金属１５を選択的に成長させるようにしたので、従来のように、基板１０上に金属層が厚く成膜されることはなく、金属層に起因してシリコン基板１０が反るような虞がなくなる。
【選択図】 図２

Description

本発明は、半導体基板内あるいは半導体基板上の絶縁層内に埋め込み型の配線層を有する配線基板の製造方法、およびこの配線基板を備えた半導体モジュールの製造方法に関する。

近年、携帯電話やＰＤＡ(Personal Digital Assistants; 携帯型情報通信機器) 、デジタルカメラといったポータブル製品では、携帯性向上の要請に伴い、部品レベルでの小型化・薄型化が急速に進んでいる。更に、アプリケーションの高機能化の要請に伴い、１つの半導体チップの端子数が急速に増大している。このような要請に答えるべく、半導体チップ内の配線、およびＢＧＡ（Ball Grid Array)またはＣＳＰ（Chip Size Package)に代表される半導体パッケージ用の基板（パッケージ基板）の配線の微細化・高集積化も急速に進んでいる。

しかしながら、このような配線の微細化・高集積化により、半導体モジュールの高速性を表す指標の１つであるＲＣ時定数が急速に増大している。これは、配線遅延の増大を意味しており、半導体モジュールを高速化するにはＲＣ時定数を下げることが必要となる。

そこで、抵抗（Ｒ）と容量（Ｃ）を下げるために、導電材料としてＡｌ（比抵抗ρ＝３μΩ・ｃｍ）の代わりに低抵抗の銅（Ｃｕ）（ρ＝１．７μΩ・ｃｍ）が、絶縁層として通常のＳｉＯ２（ｋ＝４．０）の代わりにＬｏｗ−ｋ材料（ＳｉＯ２より小さい比誘電率の材料) が、それぞれ適用されるようになってきている。更に、配線を多層化してＲＣ時定数の増大を抑制しつつ高集積化を図っている。

ところが、上記のように半導体チップ内の配線を微細化・高集積化・多層化するにつれて、配線工程数の増加に伴った歩留りの低下が顕在化しており、これに起因して半導体チップの製造コストが上昇している。一方で、半導体チップ内の配線の微細化・高集積化・多層化に伴い、パッケージ基板内の配線も微細化・高集積化・多層化する必要があるため、従来のラフな設計ルールのパッケージ基板を用いることができず、パッケージ基板の製造コストの上昇をも招いている。

そこで、半導体チップとパッケージ基板との間に新たな中間基板（インターポーザ）を用意し、半導体チップやパッケージ基板の配線の微細化・高集積化・多層化を緩和する技術が提案されている（特許文献１）。これにより、歩留りの低下に起因する半導体チップの製造コストの上昇を抑制すると共に、パッケージ基板の設計ルールをラフにしてパッケージ基板の製造コストの上昇を抑制することができるようになる。

特開平１１−２１４６３９号公報

ところで、各種配線には、上記のように低抵抗のＣｕが用いられるようになってきているが、このＣｕ配線は一般的には以下のような方法で形成される。すなわち、絶縁層にその上層にある素子同士を連結するための溝、または絶縁層に上層の配線と下層の配線を連結するための孔を形成する。次に、バリア層とＣｕ層とをこの順に形成して溝または孔の中に埋め込む。なお、上層の配線と下層の配線を連結するプラグを形成する場合、またはそのプラグに連結する配線を形成する場合には、Ｃｕ層を形成する前にあらかじめ孔または溝の底部のバリア層を除去して下層の配線やプラグとの電気的な接続領域を確保しておく。続いて、Ｃｕ層の溝または孔以外の部分をＣＭＰ(Chemical Mechanical Polishing; 化学機械研磨) で除去する。このように、Ｃｕ層にＣＭＰを施して溝または孔内にのみＣｕを残すことによってプラグ等の各種配線が形成される。

ここで、ＣＭＰにより研磨される前のＣｕ層の厚さは、溝または孔をＣｕで埋め込む必要があるので、溝の幅の半分または孔の直径の半分と同等またはそれ以上であることが必要となる。このため、溝の幅または孔の直径が大きい場合には、Ｃｕ層の厚さも厚くなり、この膜厚の厚いＣｕ層に起因して応力がウェハ内に生じ、この応力によりウェハが反る虞がある。例えば、直径２００ｍｍ、厚さ７２５ｍｍのウェハ上にＣｕ層を１０μｍ成膜すると、ウェハが約７０μｍ反ってしまう。そして、このウェハの反り具合によっては、半導体製造プロセスにおいてウェハの搬送が困難となったり、二次実装の信頼性を低下させるなどの虞がある。

また、Ｃｕ層にＣＭＰを施した場合には、ディッシング(Dishing) と呼ばれる金属層のくぼみが生じやすい。更に、固い材質のバリア層と柔らかい材質のＣｕ層の研磨率が大きく異なる。そのため、面積の大きい溝あるいは孔の上部に厚く形成されたＣｕ層にＣＭＰを施した場合には、特に、高精度な均一性と再現性を確保することが難しい他、ディッシングがより大きくなり、配線層や絶縁層の平坦化が困難となるという問題がある。

本発明はかかる問題点に鑑みてなされたもので、その目的は、埋め込み型の配線層を形成するに際して、ウェハの反りやディッシングの発生を防止することができ、高精度な均一性と再現性を容易に得ることのできる配線基板の製造方法および半導体モジュールの製造方法を提供することにある。

本発明の第１の配線基板の製造方法は、半導体基板に対して一方の面側から選択的に溝を形成する工程と、溝の内部を含む半導体基板上にバリアメタル層を形成する工程と、溝の内部のバリアメタル層上に導電性物質を選択的に成長させることにより溝内に配線層を形成する工程とを含むものである。この第１の方法では、埋め込み型の配線層（配線）が半導体基板内に形成される。

配線層を形成する工程は、具体的には、バリアメタル層を難めっき材により形成すると共に、バリアメタル層上にシード層を形成し、シード層の溝内の領域以外の部分を選択的に除去した後、めっきによりシード層上に導電性物質を選択的に成長させるものである。

なお、この工程では、バリアメタル層の溝の底部に対向する領域を選択的に除去して半導体基板の表面を露出させた後、選択成長タングステンＣＶＤ法により半導体基板の露出領域上にタングステンを選択的に成長させて配線層を形成するようにしてもよい。ここで、選択成長タングステンＣＶＤ法とは、シリコン基板上にのみタングステンを選択的に成長させるものであり、この方法を用いることにより、不要部分を除去する必要がなくなる。

また、本発明の第２の配線基板の製造方法は、半導体基板に対して一方の面側から選択的に孔を形成する工程と、孔の内部を含む半導体基板上にバリアメタル層を形成する工程と、孔の内部のバリアメタル層上に導電性物質を選択的に成長させることにより孔内に配線層を形成する工程と、半導体基板の他方の面を研磨することにより孔内の配線層を露出させる工程とを含むようにしたものである。この第２の方法では、半導体基板の両面まで貫通した埋め込み型の配線層（プラグ）が形成される。

本発明の第３の配線基板の製造方法は、半導体基板上に配線層と絶縁層とを交互に積層すると共に、絶縁層の内部に配線層を有する配線基板の製造方法であり、半導体基板上に絶縁層を形成した後、絶縁層に溝を形成する工程と、溝の内部を含む絶縁層上にバリアメタル層を形成する工程と、溝の内部のバリアメタル層上に導電性物質を選択的に成長させることにより溝内に配線層を形成する工程とを含むものである。この第３の方法では、埋め込み型の配線層（配線）が絶縁層の内部に形成される。

本発明の第４の配線基板の製造方法は、半導体基板上に配線層と絶縁層とを交互に積層すると共に、絶縁層の内部に配線層を有する配線基板の製造方法であり、半導体基板上に絶縁層を形成した後、絶縁層を貫通し下層の配線層に到達する孔を形成する工程と、孔の内部を含む絶縁層上および孔の底部に露出している配線層上にバリアメタル層を形成する工程と、孔の内部のバリアメタル層上に導電性物質を選択的に成長させることにより孔内に配線層を形成する工程とを含むものである。この第４の方法では、絶縁層を貫通した埋め込み型の配線層（プラグ）が形成される。

本発明の第１の半導体モジュールの製造方法は、半導体基板に対して一方の面側から選択的に孔を形成し、孔の内部を含む半導体基板上にバリアメタル層を形成した後、孔の内部のバリアメタル層上に導電性物質を選択的に成長させ、その後、前記半導体基板の表面が露出するまで前記配線層および前記バリアメタル層を研磨すると共に、その研磨している表面を平坦化することにより、埋設された配線層を有する配線基板を形成する工程と、半導体基板の他方の面を研磨することにより孔内の配線層を露出させる工程と、配線基板の配線層に対して電極を電気的に接続させることにより、半導体チップを配線基板の表面に実装する工程とを含むものである。

また、本発明の第２の半導体モジュールの製造方法は、半導体基板に対して一方の面側から選択的に孔を形成し、孔の内部を含む半導体基板上にバリアメタル層を形成した後、孔の内部のバリアメタル層上に導電性物質を選択的に成長させ、その後、半導体基板の表面が露出するまで配線層およびバリアメタル層を研磨すると共に、その研磨している表面を平坦化した後、半導体基板の他方の面を研磨して孔内の配線層を露出させることにより、両面に貫通した配線層を備えた配線基板を形成する工程と、配線層の一方の面に対して電極を電気的に接続させることにより、半導体チップを配線基板の表面に実装する工程と、配線層の他方の面を配線に対して電気的に接続させることにより、配線基板をパッケージ基板の表面に実装する工程とを含むものである。

本発明の配線基板の製造方法または半導体モジュールの製造方法によれば、半導体基板あるいは絶縁層に形成した溝または孔内にのみ導電性物質を選択的に成長させるようにしたので、導電性物質を溝または孔以外の表面に厚く堆積させることなく、埋め込み型の配線層（配線またはプラグ）を形成することができる。このため、厚く堆積した導電性物質によって基板に応力が生じることがなく、配線基板や実装後の半導体モジュールに反りが生ずることを防止することができる。また、埋め込み型の配線層を形成した後に、表面を平坦化する必要がある場合であっても、ＣＭＰで研磨する導電性層の厚さは薄いので、ディッシングが生じる虞がなくなる。従って、高精度な均一性と再現性を容易に得ることができる。

以下、本発明の実施の形態について、図面を参照して詳細に説明する。

〔第１の実施の形態〕
（基板１０内に配線層Ｌ１（配線）を形成）
まず、図１〜図２を参照して、本発明の第１の実施の形態に係る配線基板１の製造方法について説明する。本実施の形態は、半導体基板、例えばシリコン（Ｓｉ）基板１０（以下、基板１０という）内に埋め込み型の配線層Ｌ１（配線）を有する配線基板１（図２（Ｃ））を製造するものである。

まず、図１（Ａ）に示したように、基板１０上に、例えばＣＶＤ法（Cemical Vapor Deposition ,化学的気相成長法) によりＳｉＯ２層１１１を７μｍ堆積させる。続いて、ＳｉＯ２層１１１上に、溝形成パターンを有するレジスト層（感光性樹脂）１１２を形成し、このレジスト層１１２をマスクとしてエッチングを行い、基板１０が露出するまでＳｉＯ２層１１１を選択的に除去する。その後、このレジスト層１１２を除去する。

次に、図１（Ｂ）に示したように、ＳｉＯ２層１１１をマスクとして、基板１０をエッチングして溝１０Ａを形成する。溝１０Ａは、例えば幅２０μｍ、深さ２０μｍとする。その後、このＳｉＯ２層１１１を例えばフッ酸により除去する。

次に、図１（Ｃ）に示したように、溝１０Ａ内を含む基板１０表面に、例えば熱酸化により厚み５０ｎｍのＳｉＯ２層１１を形成した後、例えばプラズマＣＶＤ法により厚み５０ｎｍのＳｉＮ層１２を形成する。これらの層は、後述のめっき用のシード層１４を形成する際に、シード層１４内の金属が基板１０内に拡散するのを防止すると共に、シード層１４と基板１０との密着性を良くするためのものである。

次いで、図２（Ａ）に示したように、溝１０Ａ内を含むＳｉＮ層１２上に、例えばマグネトロンスパッタ法によりタンタル（Ｔａ）からなる厚み１２５ｎｍのバリアメタル層１３を形成した後、このバリアメタル層１３上に銅（Ｃｕ）からなる厚み５００ｎｍのシード層１４を形成する。このバリアメタル層１３は、上記のＳｉＮ層１２と同様に、シード層１４内の金属が基板１０内に拡散するのを防止すると共に、シード層１４と基板１０との密着性を良くするためのものである。

次に、図２（Ｂ）に示したように、例えばＲＩＥ(Reactive Ion Etching;反応性イオンエッチング) によりシード層１４の溝１０Ａの内部以外の部分を選択的に除去する。ここでは、ＲＩＥ装置として、図４に示したようなＩＣＰ(Inductive Coupled Plasma;誘導結合プラズマ）型のものを用いる。このＩＣＰ型ＲＩＥ装置は、Ａｒ，Ｃｌ２の混合ガスからなる母ガス（図示せず）、ソースパワーＰ１、バイアスパワーＰ２、コイルＣ、チャンバＣＨ、ステージＳを含んで構成されている。

なお、後述のめっきの際にカソードとして用いるために、バリアメタル層１３はＳｉＮ層１２上全体に渡って残すようにする。ここで、シード層１４を選択的に除去しつつ、バリアメタル層１３をＳｉＮ層１２上全体に渡って残すための、ＩＣＰ型ＲＩＥ装置の条件を表１に例示する。

ＩＣＰ型ＲＩＥ装置は、物理的作用（イオン衝撃によるもの) の他に、物理化学的作用（ラジカルによる化学反応とイオン衝撃によるもの) により低イオンエネルギーで異方性エッチングを行うものである。本実施の形態では、バイアスパワーを低く設定して、イオンがシード層１４の溝１０Ａの内部へ到達しない、すなわち内部がエッチングされないよ
うにすると共に、シード層１４の溝１０Ａの内部以外の表面でエッチングされるようにしている。これによりシード層１４を溝１０Ａ内にのみ残すことが可能となる。

次に、図２（Ｃ）に示したように、シード層１４上に、例えばバリアメタル層１３をカソードとして用いためっきにより、シード層１４と同一組成の金属（Ｃｕ）１５（導電性物質）を選択的に成長させる。なお、バリアメタル層１３は、本実施の形態では難めっき材であるＴａを用いているので、金属１５がバリアメタル層１３上に成長することはほとんどない。従って、金属１５は溝１０Ａ内のシード層１４上にのみ選択的に成長し、溝１０Ａ内にのみ金属１５が配線層Ｌ１（配線）として埋め込まれる。これにより、埋設された配線層Ｌ１（配線）を有する配線基板１が形成される。

続いて、溝１０Ａに埋め込まれた金属１５が盛り上がっているために表面を平坦にする必要がある場合や、溝１０Ａ以外の表面にわずかに形成された金属１５もしくはバリアメタル層１３を除去する必要がある場合には、図３に示したように、例えばＣＭＰによりその表面を削って平坦化する。ここで、削ることが必要な金属１５の厚さは、従来に比べて薄い（厚くても数μｍ程度）ので、ＣＭＰを用いて研磨しても表面にディッシングが生じる虞はほとんど無く、均一性が向上すると共に再現性も良くなる。

以上のように本実施の形態では、配線層Ｌ１の形成に際してシード層１４を用いためっきにより、溝１０Ａ内にのみ金属１５を選択的に成長させるようにしたので、従来のように、基板１０上に金属１５が厚く成膜されることはない。従って、金属１５に起因して配線基板１０が反る虞がなくなり、製造プロセスにおいて配線基板１の搬送が困難となったり、配線基板１を二次実装する際の信頼性を低下させることがなくなる。

以下、本発明の他の実施の形態について説明するが、第１の実施の形態と同一の構成要素については同一符号を付して、その説明は省略する。

〔第２の実施の形態〕
（基板１０内に配線層Ｌ１（配線）を形成）
第２の実施の形態は、第１の実施の形態とシード層１４のエッチング工程が異なるものであり、第１の実施の形態の図１（Ａ）〜（Ｃ），図２（Ａ）の工程は、本実施の形態においても同じである。以下では、それ以降の工程について説明する。

すなわち、図２（Ａ）の工程ののち、図５（Ａ）に示したように、溝１０内を含むシード層１４上にレジスト層１１３を形成したのち、例えばドライエッチングまたはＣＭＰによりレジスト層１１３における溝１０Ａ以外の部分を除去して、溝１０Ａ内にのみレジスト層１１３を埋め込む。次に、図５（Ｂ）に示したように、このレジスト層１１３をマスクとして、バリアメタル層１３が露出するまでシード層１４を例えばウエットエッチングして、溝１０Ａ以外の部分のシード層１４を選択的に除去する。その後、このレジスト層１１３を除去すると、シード層１４は溝１０Ａ内にのみ残存した状態となる。

以下、図５（Ｃ）の工程（配線層Ｌ１の形成工程）は、第１の実施の形態の図２（Ｃ）の工程と同様である。これにより基板１０に埋め込み型の配線層Ｌ１（配線）が形成される。そして、必要に応じて、第１の実施の形態の図３と同様の平坦化工程を行う。

このように本実施の形態においても、めっき用のシード層１４を溝１０Ａ内にのみ残存させることができるものであり、その他の作用効果は第１の実施の形態と同様である。

（基板１０内に配線層Ｌ２（配線）を形成）
〔第３の実施の形態〕
第３の実施の形態は、図６（Ａ）〜（Ｃ）の工程に特徴を有するもので、溝１０Ａ内への金属の埋め込みをめっきではなく、選択成長タングステンＣＶＤ法により行うものである。なお、第１の実施の形態の図１（Ａ）〜（Ｃ）の工程は、本実施の形態においても同じであるので、以下では、それ以降の工程について説明する。

まず、図６（Ａ）に示したように、溝１０Ａの底部１０Ｂ以外のＳｉＮ層１２上にレジスト層１１４を形成する。次に、図６（Ｂ）に示したように、このレジスト層１１４をマスクとして、基板１０が露出するまでエッチングしてＳｉＮ層１２およびＳｉＯ２層１１を選択的に除去し、その後、このレジスト層１１４を除去する。

次に、図６（Ｃ）に示したように、基板１０上に、例えば選択成長タングステンＣＶＤ法によりタングステン（Ｗ）１６を選択的に成膜する。このとき、Ｗ１６は基板１０の露出した領域上に成長するが、ＳｉＮ層１２上に成長することは殆どない。すなわち、溝１０Ａ内にのみＷ１６が埋め込まれる。これにより、基板１０に埋め込み型の配線層Ｌ２（配線）を有する配線基板２が形成される。

続いて、溝１０Ａに埋め込まれた金属１６が盛り上がっているために表面を平坦にする必要がある場合や、溝１０Ａ以外の表面にわずかに形成されたＷ１６を除去する必要がある場合には、図７に示したように、例えばドライエッチングまたはＣＭＰによりその表面を削って平坦化する。ここで、表面を削って平坦化する際にドライエッチングを用いた場合には、ＣＭＰのようなディッシングが生じる虞がないので、均一性が向上すると共に再現性もよくなる。また、ＣＭＰを用いた場合であっても、削ることが必要なＷ１６の厚さは、従来に比べて薄い（厚くても数μｍ程度）ので、表面にディッシングが生じる虞はほとんど無く、均一性が向上すると共に再現性も良くなる。さらに、本実施の形態では、バリアメタル層を除去する必要がないので、上記第１および第２の実施の形態と比較して、均一性がより向上すると共に再現性もより良くなる。

このように本実施の形態においても、溝１０Ａ内にのみＷ１６を成長させることができるものであり、その他の作用効果は第１の実施の形態と同様である。

（基板１０内に配線層Ｌ３，４（プラグ）を形成）
以上、埋め込み型の配線層Ｌ１，Ｌ２（配線）を備えた構造の配線基板１，２の製造方法について説明したが、この配線基板１，２を半導体チップとパッケージ基板との間に適用される中間基板（インターポーザ）として用いる場合には、配線層が基板１０の裏面まで貫通していることが望ましい。

ただし、この場合には、上記第１または第２の実施の形態のような幅２０μｍ、深さ２０μｍからなる溝１０Ａの代わりに、図８（Ａ）に示したように、例えば直径２０μｍ、深さ２０μｍ、アスペクト比１からなる孔３０Ａ内に配線層Ｌ３を形成する。そして、図８（Ｂ）に示したように、例えばＣＭＰにより、金属１５からなる配線層Ｌ３が配線基板の裏面に露出するまで配線基板を研磨する。これにより、基板１０の両面まで貫通した埋め込み型の配線層Ｌ３（プラグ）を有する配線基板３を得ることができる。なお、必要に応じて、図８（Ｃ）に示したように、図３と同様の工程により、配線基板３の表面を削って平坦化する。

同じく、上記第３の実施の形態のような幅２０μｍ、深さ２０μｍからなる溝１０Ａの代わりに、図９（Ａ）に示したように、例えば直径２０μｍ、深さ２０μｍ、アスペクト比１からなる孔３０Ａ内に配線層Ｌ４を形成する。そして、図９（Ｂ）に示したように、例えばＣＭＰにより、Ｗ１６からなる配線層Ｌ４が配線基板の裏面に露出するまで配線基板を研磨する。これにより、半導体基板１０の両面まで貫通した埋め込み型の配線層Ｌ４（プラグ）を有する配線基板４を得ることができる。なお、必要に応じて、図９（Ｃ）に示したように、図７と同様の工程により、配線基板４の表面を削って平坦化する。

〔第４の実施の形態〕
（絶縁層２０内に配線層Ｌ５（配線）を形成）
上記第１〜第３の実施の形態に係る配線基板１，２では、基板１０の内部に配線層Ｌ１〜Ｌ２（配線）を埋め込むようにしていたが、第４の実施の形態に係る配線基板５では、図１１（Ｂ）に示したように、基板１０上の絶縁層２０内に配線層Ｌ５（配線）を埋め込むようにしたものである。ここでは、配線基板１における配線層Ｌ１（配線）がある表面を平坦化処理し（図３）、その上に絶縁層２０を形成した例について説明する。絶縁層２０は、例えば酸化シリコン（ＳｉＯ２）により構成されている。

まず、図１０（Ａ）に示したように、絶縁層２０上に溝形成パターンを有するレジスト層２１２を形成し、このレジスト層２１２をマスクとして、絶縁層２０をエッチングして溝２０Ａを形成する。溝２０Ａは、例えば幅２０μｍ、深さ２０μｍとする。その後、このレジスト層２１２を除去する。

次に、図１０（Ｂ）に示したように、溝２０Ａ内を含む絶縁層２０表面に、例えばプラズマＣＶＤ法により厚み５０ｎｍのＳｉＮ層２１を形成する。次いで、図１０（Ｃ）に示したように、溝２０Ａ内を含むＳｉＮ層２１上に、例えばマグネトロンスパッタ法によりＴａからなる厚み１２５ｎｍのバリアメタル層２２を形成した後、このバリアメタル層２２上にＣｕからなる厚み５００ｎｍのシード層２３を形成する。なお、ＳｉＮ層２１およびはバリアメタル層２２の各機能は、第１の実施の形態のＳｉＮ層１１およびバリアメタル層１２と同じである。

以下、図１１（Ａ）〜図１１（Ｂ）の工程（配線層Ｌ５の形成工程）は、第１の実施の形態の図２（Ｂ）〜（Ｃ）の工程と同様である。これにより、平坦化処理した配線基板（図３）上の絶縁層２０内に配線層Ｌ５（配線）を有する配線基板５が形成される。そして、必要に応じて、図１１（Ｃ）の工程（平坦化工程）を行う。この工程は、第１の実施の形態の図３の工程と同様である。

このように本実施の形態においても、めっき用のシード層２３を溝２０Ａ内にのみ残存させることができるものであり、その他の作用効果は第１の実施の形態と同様である。

〔第５の実施の形態〕
（絶縁層２０内に配線層Ｌ５（配線）を形成）
第５の実施の形態は、第４の実施の形態とシード層２３のエッチング工程が異なるものであり、第４の実施の形態の図１０（Ａ）〜（Ｃ）の工程は、本実施の形態においても同じである。以下では、それ以降の工程について説明する。

すなわち、図１０（Ｃ）の工程ののち、図１２（Ａ）に示したように、溝２０内を含むシード層２３上にレジスト層２１３を形成したのち、例えばドライエッチングまたはＣＭＰによりレジスト層２１３における溝２０Ａ以外の部分を除去して、溝２０Ａ内にのみレジスト層２１３を埋め込む。次に、図１２（Ｂ）に示したように、このレジスト層２１３をマスクとして、バリアメタル層２２が露出するまでシード層２３をエッチングし、溝２０Ａ以外の部分のシード層２３を選択的に除去する。その後、このレジスト層２１３を除去すると、シード層２３は溝２０Ａ内にのみ残存した状態となる。

以下、図１２（Ｃ）の工程（配線層Ｌ５の形成工程）は、第４の実施の形態の図１１（Ｂ）の工程と同様である。これにより、平坦化処理した配線基板（図３）上の絶縁層２０内に配線層Ｌ５（配線）を有する配線基板５が形成される。そして、必要に応じて、第４の実施の形態の図１１（Ｃ）と同様の平坦化工程を行う。

このように本実施の形態においても、めっき用のシード層２３を溝２０Ａ内にのみ残存させることができるものであり、その他の作用効果は第１の実施の形態と同様である。

〔第６の実施の形態〕
（絶縁層２０内に配線層Ｌ６（配線）を形成）
上記の第４および第５の実施の形態５では、配線基板１における配線層Ｌ１（配線）側の表面を平坦化処理した配線基板（図３）上の絶縁層２０内に配線層Ｌ５（配線）を形成するようにしていたが、第６の実施の形態では、配線基板３における配線層Ｌ３（プラグ）側の表面を平坦化処理した配線基板（図８（Ｃ））上の絶縁層２０内に配線層Ｌ６（配線）を形成するようにしたものである。

まず、図１３（Ａ）に示したように、配線基板３における配線層Ｌ３（プラグ）側の表面を平坦化処理し、その上に絶縁層２０を形成する。次に、絶縁層２０上に溝パターンを有するレジスト層２１２を形成する。続いて、このレジスト層２１２をマスクとして、配線層Ｌ３（プラグ）が露出するまで絶縁層２０をエッチングして溝２０Ａを形成する。この溝２０Ａは、例えば幅が２０μｍであり、絶縁層２０を貫通している。その後、このレジスト層２１２を除去する。

次に、図１３（Ｂ）に示したように、溝２０Ａ内を含む絶縁層２０表面および溝２０Ａの底部に露出している配線層Ｌ３（プラグ）上に、例えばプラズマＣＶＤ法により厚さ５０ｎｍのＳｉＮ層２１を形成する。このＳｉＮ層２１は、第４の実施の形態のＳｉＮ層２１と同じ機能を有する。

次いで、図１３（Ｃ）に示したようにＳｉＮ層２１上にレジスト層２１４を形成し、溝２０Ａの底部２０Ｂ以外の領域を覆う。次に、図１４（Ａ）に示したように、このレジスト層２１４をマスクとして、配線層Ｌ３（プラグ）が露出するまで、ＳｉＮ層２１および絶縁層２０をエッチングし、その後、このレジスト層２１４を除去する。

次に、図１４（Ｂ）に示したように、露出した配線層Ｌ３（プラグ）上に、例えばＣＶＤ法により金属２５を選択的に成膜する。すなわち、金属２５を溝２０Ａ内で露出した配線層Ｌ３（プラグ）上にのみ選択的に成長させて溝２０Ａ内を埋め込む。これにより、平坦化処理した配線基板（図９（Ｂ））上の絶縁層２０内に配線層Ｌ６（配線）を有する配線基板６が形成されると共に、配線層Ｌ３（プラグ）と配線層Ｌ６（配線）が電気的に接続される。

次の図１４（Ｃ）の工程（平坦化処理工程）は、第３の実施の形態の図７の工程と同様である。従って、第３の実施の形態と同様に、表面を平坦化する際にドライエッチングを用いた場合には、ＣＭＰのようなディッシングが生じる虞がないので、均一性が向上すると共に再現性もよくなる。また、ＣＭＰを用いた場合であっても、表面を平坦化するために削ることが必要な金属２５の厚さは、従来に比べて薄い（厚くても数μｍ程度）ので、表面にディッシングが生じる虞はほとんど無く、均一性が向上すると共に再現性もよくなる。

このように本実施の形態においても、溝２０Ａ内にのみ金属２５を成長させることができるものであり、その他の作用効果は第１の実施の形態と同様である。

なお、第６の実施の形態では、配線基板３における配線層Ｌ３（プラグ）側の表面を平坦化処理した配線基板（図８（Ｃ））上の絶縁層２０内に配線層Ｌ６（配線）を形成するようにしていたが、配線基板４における配線層Ｌ４（プラグ）側の表面を平坦化処理した配線基板（図９（Ｃ））上の絶縁層２０内に配線層Ｌ６（配線）を形成するようにしてもよい。

〔第７の実施の形態〕
（絶縁層２０内に配線層Ｌ７（プラグ）を形成）
上記第６の実施の形態において、配線基板３における配線層Ｌ３（プラグ）がある表面を平坦化処理した配線基板（図８（Ｂ））上の絶縁層２０内に配線層Ｌ６（配線）を備えた構造の配線基板６の製造方法について説明したが、本実施の形態では、配線基板１における配線層Ｌ１（配線）がある表面を平坦化処理した配線基板（図３）上の絶縁層２０内に配線層Ｌ７（プラグ）を備えた構造の配線基板７の製造方法について説明する。

まず、図１５（Ａ）に示したように、配線基板１における配線層Ｌ１（配線）がある表面を平坦化処理し、その上に絶縁層２０を形成する。次に、絶縁層２０上に孔形成パターンを有するレジスト層２１２を形成する。続いて、このレジスト層２１２をマスクとして、配線層Ｌ１（配線）が露出するまで絶縁層２０をエッチングして孔４０Ａを形成する。この孔４０Ａは、例えば直径が２０μｍであり、絶縁層２０を貫通している。その後、このレジスト層２１２を除去する。

次に、図１５（Ｂ）に示したように、孔４０Ａ内を含む絶縁層２０表面および孔４０Ａの底部４０Ｂに露出している配線層Ｌ１（配線）上に、例えばプラズマＣＶＤ法により厚さ５０ｎｍのＳｉＮ層２１を形成する。このＳｉＮ層２１は、第４の実施の形態のＳｉＮ層２１と同じ機能を有する。

次いで、図１５（Ｃ）に示したようにＳｉＮ層２１上にレジスト層２１４を形成し、孔４０Ａの底部４０Ｂ以外の領域を覆う。次に、図１６（Ａ）に示したように、このレジスト層２１４をマスクとして、配線層Ｌ１（配線）が露出するまで、ＳｉＮ層２１および絶縁層２０をエッチングし、その後、このレジスト層２１４を除去する。

次に、図１６（Ｂ）に示したように、露出した配線層Ｌ１（配線）上に、例えばＣＶＤ法により金属２５を選択的に成膜する。すなわち、金属２５を孔４０Ａ内で露出した配線層Ｌ１（配線）上にのみ選択的に成長させて孔４０Ａ内を埋め込む。これにより、平坦化処理した配線基板（図３）上の絶縁層２０内に配線層Ｌ７（プラグ）を有する配線基板７が形成される。

次の図１６（Ｃ）の工程（平坦化処理工程）は、第３の実施の形態の図７の工程と同様である。従って、第３の実施の形態と同様に、表面を平坦化する際にドライエッチングを用いた場合には、ＣＭＰのようなディッシングが生じる虞がないので、均一性が向上すると共に再現性もよくなる。また、ＣＭＰを用いた場合であっても、表面を平坦化するために削ることが必要な金属２５の厚さは、従来に比べて薄い（厚くても数μｍ程度）ので、表面にディッシングが生じる虞はほとんど無く、均一性が向上すると共に再現性もよくなる。

このように本実施の形態においても、孔４０Ａ内にのみ金属２５を成長させることができるものであり、その他の作用効果は第１の実施の形態と同様である。

なお、第７の実施の形態では、配線基板１における配線層Ｌ１（配線）側の表面を平坦化処理した配線基板（図３）上の絶縁層２０内に配線層Ｌ７（プラグ）を形成するようにしていたが、配線基板２における配線層Ｌ２（配線）側の表面を平坦化処理した配線基板（図７）上の絶縁層２０内に配線層Ｌ７（プラグ）を形成するようにしてもよい。

〔第８の実施の形態〕
次に、上記実施の形態により得られた配線基板１〜７の具体的な適用例について説明する。ただし、ここでは、その適用例の１つである配線基板３の両面を平坦化処理したもの（図８（Ｃ））を含んで構成した第８の実施の形態について説明する。

本実施の形態は、図１７に示したように、半導体チップ３２とプリント基板ＰＣＢとの間に、図８（Ｃ）の配線基板３１を中間基板（インターポーザ）として用いて半導体モジュール３０としたものである。

この半導体モジュール３０は、配線基板３１の一方の面に露出している配線層Ｌ３（プラグ）上のパッド３２と、半導体チップ３３の所定の面に露出している電極３４とを例えば半田からなるバンプ３５を介して電気的に接続させ、そののち半導体チップ３３を例えば樹脂からなる保護膜３６で覆うと共に、配線基板３１の裏面に露出している配線層Ｌ３上のパッド３２の部位にバンプ３５を設けることにより形成される。

本実施の形態では、前述のように、配線基板３１が反ることはほとんど無いので、配線基板３１と半導体チップ３３との間で電気的な接触不良が生じることは無く、配線基板３１を二次実装する際の信頼性を低下させる虞はない。

〔第９の実施の形態〕
次に、上記実施の形態により得られた半導体モジュール３０をパッケージ基板３７にあらかじめ実装して半導体モジュール４０とした第９の実施の形態について説明する。

この半導体モジュール４０は、半導体モジュール３０の配線層Ｌ３上のパッド３２と、パッケージ基板３７の所定の面に露出しているパッド３８とを例えば半田からなるバンプ３５を介して電気的に接続させると共に、パッケージ基板３７の裏面に露出しているパッド３８上にバンプ３５を設けることにより形成される。

本実施の形態では、前述のように、配線基板３１が反ることはほとんど無いので、配線基板３１とパッケージ基板３４との間で電気的な接触不良が生じることは無く、配線基板３１を二次実装する際の信頼性を低下させる虞はない。

以上、種々の実施の形態およびそれらの変形例を挙げて本発明を説明したが、本発明はそれらに限定されるものではなく、種々変形可能である。

例えば、上記第１および第４の実施の形態では、シード層２３の溝２０Ａの内部以外の領域をＲＩＥにより除去するようにしたが、反応性イオンビームエッチングなどのその他の方法を用いるようにしてもよい。

上記第１ないし第８の実施の形態では、基板１０または絶縁層２０内に形成した溝１０Ａ，２０Ａの幅または孔３０Ａ，４０Ａの直径を２０μｍとしたが、本発明はこれに限定されるものではなく、２０μｍより小さくても大きくても構わない。ただし、従来は、上記溝の幅や孔の直径が２０μｍ以上の場合には、上述のように、ウェハが反る虞があったが、本発明では、このような場合であっても、上述のように、ウェハが反る虞がないので、本発明は、従来技術と比較すると、上記溝の幅や孔の直径が２０μｍ以上の場合に特に有効である。

本発明の第１の実施の形態に係る配線基板の製造工程を説明するための断面図である。 図１に続く工程を説明するための断面図である。 図２に続く工程を説明するための断面図である。 ＩＣＰ型ＲＩＥ装置の概略構成図である。 本発明の第２の実施の形態に係る配線基板の製造工程を説明するための断面図である。 本発明の第３の実施の形態に係る配線基板の製造工程を説明するための断面図である。 図６に続く工程を説明するための断面図である。 第１または第２の実施の形態の変形例に係る配線基板の製造工程を説明するための断面図である。 第３の実施の形態の変形例に係る配線基板の製造工程を説明するための断面図である。 本発明の第４の実施の形態に係る配線基板の製造工程を説明するための断面図である。 図１０に続く工程を説明するための断面図である。 本発明の第５の実施の形態に係る配線基板の製造工程を説明するための断面図である。 本発明の第６の実施の形態に係る配線基板の製造工程を説明するための断面図である。 図１３に続く工程を説明するための断面図である。 本発明の第７の実施の形態に係る配線基板の製造工程を説明するための断面図である。 図１５に続く工程を説明するための断面図である。 本発明の第８の実施の形態に係る半導体モジュールの製造工程を説明するための断面図である。 本発明の第９の実施の形態に係る半導体モジュールの製造工程を説明するための断面図である。

符号の説明

１，２，３，４，５，６，７…配線基板、１０…半導体基板、１０Ａ，２０Ａ…溝、３０Ａ，４０Ａ…孔、１０Ｂ，２０Ｂ，４０Ｂ…底部、１１、１１１…ＳｉＯ２層、１２，２１…ＳｉＮ層、１３，２２…バリアメタル層、１４，２３…シード層、１５，２４，２５…金属、１６…タングステン（Ｗ）、２０…絶縁層、３０，４０…半導体モジュール、３１…配線基板、３２，３８…パッド、３３…半導体チップ、３４…電極、３５…バンプ、３６…保護膜、３７…パッケージ基板、１１２，１１３，１１４，２１２，２１３，２１４…レジスト層、Ｃ…コイル、ＣＨ…チャンバ、Ｌ１，Ｌ２，Ｌ５，Ｌ６…配線層（配線）、Ｌ３，Ｌ４，Ｌ７…配線層（プラグ）、Ｐ１…ソースパワー、Ｐ２…バイアスパワー、Ｓ…ステージ

Claims (16)

1. 内部に埋設された配線層を有する配線基板の製造方法であって、
   半導体基板に対して一方の面側から選択的に溝を形成する工程と、
   前記溝の内部を含む前記半導体基板上にバリアメタル層を形成する工程と、
   前記溝の内部のバリアメタル層上に導電性物質を選択的に成長させることにより前記溝内に配線層を形成する工程と
   を含むことを特徴とする配線基板の製造方法。
2. 前記バリアメタル層を難めっき材により形成すると共に、前記バリアメタル層上にシード層を形成し、前記シード層の溝内の領域以外の部分を選択的に除去した後、めっきにより前記シード層上に前記導電性物質を選択的に成長させて前記配線層を形成する
   ことを特徴とする請求項１記載の配線基板の製造方法。
3. 反応性イオンビームエッチングまたはリアクティブイオンエッチングにより、前記シード層の選択的除去を行う
   ことを特徴とする請求項２記載の配線基板の製造方法。
4. 前記溝内に感光性樹脂を選択的に埋め込んだ後、ウエットエッチングにより前記シード層の選択的除去を行い、そののち前記感光性樹脂を除去する
   ことを特徴とする請求項２記載の配線基板の製造方法。
5. 前記バリアメタル層の前記溝の底部に対向する領域を選択的に除去して前記半導体基板の表面を露出させた後、選択成長タングステンＣＶＤ法により前記半導体基板の露出領域上にタングステンを選択的に成長させて前記配線層を形成する
   ことを特徴とする請求項１記載の配線基板の製造方法。
6. 前記半導体基板の表面が露出するまで前記配線層および前記バリアメタル層を研磨すると共に、その研磨している表面を平坦化する工程を含む
   ことを特徴とする請求項１ないし５のいずれか１項に記載の配線基板の製造方法。
7. 内部に埋設された配線層を有する配線基板の製造方法であって、
   半導体基板に対して一方の面側から選択的に孔を形成する工程と、
   前記孔の内部を含む前記半導体基板上にバリアメタル層を形成する工程と、
   前記孔の内部のバリアメタル層上に導電性物質を選択的に成長させることにより前記孔内に配線層を形成する工程と、
   前記半導体基板の他方の面を研磨することにより前記孔内の配線層を露出させる工程と
   を含むことを特徴とする配線基板の製造方法。
8. 前記バリアメタル層を難めっき材により形成すると共に、前記バリアメタル層上にシード層を形成し、前記シード層の溝内の領域以外の部分を選択的に除去した後、めっきにより前記シード層上に前記導電性物質を選択的に成長させて前記配線層を形成する
   ことを特徴とする請求項７記載の配線基板の製造方法。
9. 反応性イオンビームエッチングまたはリアクティブイオンエッチングによりシード層の選択的除去を行う
   ことを特徴とする請求項８記載の配線基板の製造方法。
10. 前記孔内に感光性樹脂を選択的に埋め込んだ後、ウエットエッチングによりシード層の選択的除去を行い、そののち前記感光性樹脂を除去する
    ことを特徴とする請求項８記載の配線基板の製造方法。
11. 前記バリアメタル層の前記孔の底部に対向する領域を選択的に除去して前記半導体基板の表面を露出させた後、選択成長タングステンＣＶＤ法により前記半導体基板の露出領域上にタングステンを選択的に成長させて前記配線層を形成する
    ことを特徴とする請求項１記載の配線基板の製造方法。
12. 前記半導体基板の表面が露出するまで前記配線層および前記バリアメタル層を研磨すると共に、その研磨している表面を平坦化する工程を含む
    ことを特徴とする請求項７ないし１１のいずれか１項に記載の配線基板の製造方法。
13. 半導体基板上に配線層と絶縁層とを交互に積層すると共に、絶縁層の内部に配線層を有する配線基板の製造方法であって、
    半導体基板上に絶縁層を形成した後、前記絶縁層に溝を形成する工程と、
    前記溝の内部を含む前記絶縁層上にバリアメタル層を形成する工程と、
    前記溝の内部のバリアメタル層上に導電性物質を選択的に成長させることにより前記溝内に配線層を形成する工程と
    を含むことを特徴とする配線基板の製造方法。
14. 半導体基板上に配線層と絶縁層とを交互に積層すると共に、絶縁層の内部に配線層を有する配線基板の製造方法であって、
    半導体基板上に絶縁層を形成した後、前記絶縁層を貫通し下層の配線層に到達する孔を形成する工程と、
    前記孔の内部を含む前記絶縁層上および前記孔の底部に露出している配線層上にバリアメタル層を形成する工程と、
    前記孔の内部のバリアメタル層上に導電性物質を選択的に成長させることにより前記孔内に配線層を形成する工程と
    を含むことを特徴とする配線基板の製造方法。
15. 半導体基板に対して一方の面側から選択的に孔を形成し、前記孔の内部を含む前記半導体基板上にバリアメタル層を形成した後、前記孔の内部のバリアメタル層上に導電性物質を選択的に成長させ、その後、前記半導体基板の表面が露出するまで前記配線層および前記バリアメタル層を研磨すると共に、その研磨している表面を平坦化することにより、埋設された配線層を有する配線基板を形成する工程と、
    前記半導体基板の他方の面を研磨することにより前記孔内の配線層を露出させる工程と
    前記配線層の一方の面に対して電極を電気的に接続させることにより、半導体チップを配線基板の表面に実装する工程と
    を含むことを特徴とする半導体モジュールの製造方法。
16. 半導体基板に対して一方の面側から選択的に孔を形成し、前記孔の内部を含む前記半導体基板上にバリアメタル層を形成した後、前記孔の内部のバリアメタル層上に導電性物質を選択的に成長させ、その後、前記半導体基板の表面が露出するまで前記配線層および前記バリアメタル層を研磨すると共に、その研磨している表面を平坦化した後、前記半導体基板の他方の面を研磨して前記孔内の配線層を露出させることにより、両面に貫通した配線層を備えた配線基板を形成する工程と、
    前記配線層の一方の面に対して電極を電気的に接続させることにより、半導体チップを配線基板の表面に実装する工程と、
    前記配線層の他方の面を配線に対して電気的に接続させることにより、前記配線基板をパッケージ基板の表面に実装する工程と
    を含むことを特徴とする半導体モジュールの製造方法。

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