JP2006128251A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】半導体装置の品質の向上を図ることのできる技術を提供する。
【解決手段】Ｐ検１工程において半導体ウエハ上のチップの良・不良を判定した後、チップの良・不良を判定した全ての半導体ウエハに対して、次のＡＵＦ１工程において不良チップの有無を判定する。このＡＵＦ１工程では、不良チップが有るか無いかを複数の判定モード（例えば縦横分割判定、同心円分割判定、外周判定、放射状分割判定、塊検出判定、直線検出判定、直線集計判定）を設けて判定し、不良チップ有りと判定された半導体ウエハにおいては、不良チップの周辺のチップを不良ポテンシャルが潜在するチップとして不良化処理する。
【選択図】図１

Description

本発明は、半導体装置の製造技術に関し、特に、半導体ウエハの主面にチップ単位で集積回路を形成した後、ウエハ状態で各々のチップの良・不良を判定する検査工程に適用して有効な技術に関するものである。

例えば、日本特開２００３−２８９３０号公報（特許文献１）には、複数の不良原因が混在している場合でも、不良原因を識別するのに最適な検査条件を自動的に求めることができ、さらに検査条件と不良密度との相関に加え、解析者の熟練度に影響を受けにくい新しい定量的な不良原因の識別手段を備えた半導体応用装置の検査解析装置および検査解析方法が記載されている。

また、例えば、日本特開平１０−２１４８６６号公報（特許文献２）には、半導体ウエハの検査結果データからこの半導体ウエハに関する不良位置データを取得し、不良位置データである不良の位置分布から不良が集中して存在する領域をクラスタとして捉え、クラスタの半導体ウエハ全面に対する面積占有率とクラスタ形状から観察位置を決定する不良解析方法が開示されている。

また、例えば、日本特開２０００−２００８１４号公報（特許文献３）には、任意の２つの不良素子の位置座標間隔Δｘのすべてについてその約数ｆを求め、各ｆに対して期待値関数Ｔ（ｆ）の値を計算し、期待値関数Ｔ（ｆ）の値がすべて１以下である場合には、不良素子の分布が不規則性分布であると、そうでない場合は規則性分布を含むと判断する不良分布解析システムが開示されている。

また、例えば、日本特開平１１−１８６３５４号公報（特許文献４）には、回路素子群が整然と配置され構成された集積回路において、設計に起因する欠陥とそうでない欠陥とを、各不良素子の間隔の約数の種類とその頻度とを解析することにより、不良原因を定性的かつ定量的に区別できるようにした半導体集積回路の検査解析装置およびその方法が開示されている。
特開２００３−２８９３０号公報 特開平１０−２１４８６６号公報 特開２０００−２００８１４号公報 特開平１１−１８６３５４号公報

半導体ウエハの主面にチップ単位で集積回路を形成した後、各々のチップに作られた集積回路に対して様々なテストを実施して、集積回路が規格を満たしているか否かを判定するウエハテストが行われる。このウエハテスト工程では、まず、半導体ウエハを検査装置の測定用ステージに載置し、集積回路の電極パッドにプローブ（探針）を接触させる。続いて入力端子から信号波形を入力し、出力端子から出力される信号波形をテスターが読み取り、その測定結果からチップの良・不良が判定される。不良と判断されたチップ（以下、不良チップと言う）には不良のマーキングが打たれる。

さらに、このウエハテスト工程ではチップの良・不良の判定に加えて、１枚の半導体ウエハにおけるチップの良品確率（１枚の半導体ウエハから得られる良と判断されたチップ（以下、良チップと言う）の数を有効チップの数で割った値を少数点表示またはパーセント表示したもので、ここではＧＷ歩留まりと言う）および特定のテスト項目における不良チップの割合などが算出される。さらに、不良チップの半導体ウエハ内分布（ＡＵＦ：Area Usage of Factor）の有無が判定される。

ＡＵＦの有無の判定は、近年、半導体装置の品質を確保するために導入された検査手段である。すなわち、ＡＵＦが有る半導体ウエハにおいては、ＡＵＦに隣接する良チップに不良ポテンシャルが潜在する場合がある。そこで、ＡＵＦが有ると判定された半導体ウエハに対しては、ＡＵＦに隣接するチップは、たとえウエハテスト工程で良と判定されたチップであっても不良チップと見なされて、製品出荷せずに破棄される。これにより、不良ポテンシャルが潜在するチップの流出を防いで、出荷された後の半導体装置の品質を確保することができる。

しかしながら、上記ＡＵＦの有無の判定については、以下に説明する種々の技術的課題が存在する。

集積回路が形成された全ての半導体ウエハから、例えば１枚または２枚程度の半導体ウエハを抜き取り、抜き取られた半導体ウエハに対してＡＵＦの有無が作業者によって判定される。しかし、ＡＵＦの有無の判断基準が無いため、ＡＵＦの有無の判定が作業者の感覚に頼るところが多く、判定結果が作業者に依存する場合がある。また、抜き取られた半導体ウエハに対してのみＡＵＦの有無が判定されるため、不良ポテンシャルが潜在するチップが流出する可能性がある。その流出したチップは出荷後に異常な動作特性を示して半導体装置の品質の低下を招くことがある。さらに、ＡＵＦの有無の判定に多大な時間を要する作業者もおり、判定結果が出るまでの間は半導体ウエハの流れを止めることから、ウエハテスト工程における作業効率の低下が生じている。

本願において開示された発明の１つの目的は、半導体装置の品質の向上を図ることのできる技術を提供することにある。

本願において開示された発明の他の１つの目的は、半導体装置のウエハテスト工程における業務効率の向上を図ることのできる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明による半導体装置の製造方法は、半導体ウエハに形成された全てのチップに特定のテストを実施する工程と、特定のテストの結果から、各々のチップに対して良チップかまたは不良チップかの判定を実施する工程と、その判定の結果を複数の判定モードに照らし合わせて、特定のテストを実施した全ての半導体ウエハに対してＡＵＦの有無を自動的に判定する。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

複数の判定モードを用いてＡＵＦを定量的に定義し、特定のテストを実施した全ての半導体ウエハに対してＡＵＦの有無の判定を行うことにより、不良ポテンシャルが潜在するチップの検出率を向上させることができる。これにより、不良ポテンシャルが潜在するチップの流出を防ぐことができて、半導体装置の品質の向上を図ることができる。さらに、ＡＵＦの有無を自動的に判定するので、作業者が処理するよりもＡＵＦの有無の判定に要する時間が短くなり、ウエハテスト工程における作業効率の向上を図ることができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、本実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、本実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。また、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。また、本実施の形態で用いる図面においては、平面図または工程図であっても図面を見易くするためにハッチングを付す場合もある。また、本実施の形態において、半導体ウエハと言うときは、シリコン（Ｓｉ）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon on Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。さらに、ガス、固体または液体の部材に言及するときは、そこに明示された成分を主要な成分の１つとするが、特にそのように明記した場合または原理的に明らかな場合を除き、その他の成分を除外するものではない。

本発明の実施の形態によるＡＵＦの有無の判定方法を図１から図１４を用いて説明する。図１は本実施の形態によるウエハテストの工程図、図２は本実施の形態によるＰ検工程における検査の流れの一例を示す検査工程図、図３は本実施の形態によるフラッシュメモリ搭載マイコンにおけるＰ検結果の一例を示すチップ分布図、図４から図１０は本実施の形態によるＡＵＦ検出方法の説明図、図１１は本実施の形態によるＡＵＦ判定の流れの一例を説明する工程図、図１２は本実施の形態によるＡＵＦ判定の流れの他の例を説明する工程図、図１３は本実施の形態による潜在不良チップの選択方法の一例を示す概略チップ分布図、図１４は本実施の形態によるＡＵＦの一例を示す良チップおよび不良チップのチップ分布図である。

まず、前工程において半導体ウエハの主面にチップ単位で集積回路を形成する（図１の前工程）。半導体ウエハは、例えばシリコン単結晶からなり、その直径は、例えば３００ｍｍ程度、厚さは、例えば７００μｍ程度である。前工程は、半導体ウエハの主面にトランジスタなどの素子および配線を形成する製造工程である。前工程には、各種の薄膜を形成する成膜工程、薄膜を一定の形状に加工するリソグラフィ工程とエッチング工程、導電型不純物を導入する不純物添加工程などが含まれる。

次に、半導体ウエハをウエハテスト工程ＷＴへ流す（図１の受け入れ工程）。ウエハテスト工程ＷＴに半導体ウエハを受け入れると、まず半導体ウエハの前工程における着工履歴に関する情報、例えば各々の製造工程における作業日時、製造装置、製造条件、検査データなどが確認される。この半導体ウエハの製造履歴情報は、ネットワークを経由してまたはフロッピー（登録商標）ディスクなどの記憶媒体を経由してデータベースに格納されており、データベースに格納されたデータなどはネットワークまたは記憶媒体を経由して、ウエハテスト工程ＷＴに設置された端末または検査装置などによって取り出すことができる。従って、ウエハテスト工程ＷＴに設置された端末または検査装置などに半導体ウエハのロット名およびウエハ番号等を入力することにより、この半導体ウエハの製造履歴情報を取り出して、確認することができる。

次に、Ｗ検工程にて、ウエハテスト工程ＷＴに受け入れた全ての半導体ウエハの基本的な電気的特性などを評価する（図１のＷ検工程）。このＷ検工程では、例えば半導体ウエハのスクライブに形成されたＴＥＧ（Test Element Group, Test Experimental Group）が用いられる。１枚の半導体ウエハ内に形成されたＴＥＧの中から、５点または９点のＴＥＧが指定され、これら選ばれたＴＥＧにおいて電気的特性などの測定が行われる。ＴＥＧはテスト素子群であって、例えば、素子レベルの基本的な電気的特性、回路動作などに関する基礎データを収集するために用いられる。さらに、ＴＥＧのデータは検査装置またはデータベースなどに記録される。

Ｗ検工程で規格を満たさない半導体ウエハは“Ｆａｉｌ”と判定されて破棄される（図１のスクラップ１工程）。Ｗ検工程で規格を満たした半導体ウエハは“Ｐａｓｓ”と判定されて、次のＰ検１工程（図１のＰ検１工程）へ進める。このＰ検１工程では、ウエハテスト工程ＷＴに受け入れられ、Ｗ検工程で“Ｐａｓｓ”と判定された全ての半導体ウエハを対象として、全てのチップに特定のテストが実施される。

まず、半導体ウエハを検査装置の測定用ステージに載置し、チップに作られた集積回路の電極パッドにプローブを接触させる。続いて入力端子から信号波形を入力すると、出力端子から信号波形が出力され、これをテスターが読み取ることによって、チップの様々なデータを取得することができる。ここでは、集積回路の全電極パッドに合わせてプローブを配置したプローブカードが用いられ、プローブカードからは各プローブに対応する信号線が出ており、テスターに接続されている。さらに、チップのデータは検査装置またはデータベースなどに記録され、半導体ウエハ上のチップ分布図として端末または検査装置などに表示することもできる。

特定のテスト項目は製品によって異なる。例えばフラッシュメモリ（記憶情報の消去・書き換えが全て電気的にできる不揮発性メモリ）搭載マイコンでは、図２に示すように、例えばｏｐｅｎテスト、ＤＣテスト、ＦＣ（ファンクション）テストおよびスタンバイ電流（以下、Ｉｓｂと記す）テストなどのメモリ部のテストがＰ検１工程で順次実施される。ｏｐｅｎテストは集積回路の電極パッドにプローブが確実に接触しているかを確認するテストであり、通常はテストの最初に実施される。ＤＣテストは直流条件による集積回路の動作特性のテストであり、製品の機能にあわせて標準的な使用条件でのしきい値電圧、リーク電流、バイアス電流などが測定される。ＦＣテストは集積回路が所定の機能通りに動作するか否かを調べるテストであり、集積回路の入力端子に一定の信号波形を入れた時に出力端子に出てくる信号波形が正規の波形と対照、比較される。またＩｓｂテストはスタンバイ状態におけるメモリセルの漏れ電流を調べるテストである。

次に、特定のテストにおいて規定された値を満たしたチップは良チップと判定され、規定された値を満たさないチップは不良チップと判定される。例えばＩｓｂテストにおいて、Ｉｓｂが１μＡ未満を良チップ、１μＡ以上を不良チップと定義しておくと、１０μＡ以上のＩｓｂが流れたチップは不良チップと判定される。

この判定結果は、検査装置またはデータベースなどに記録され、半導体ウエハ上のチップ分布図として端末または検査装置などに表示することもできる。さらに、不良と判定されたチップには、不良のマーキングが打たれる。

図３は、フラッシュメモリ搭載マイコンのＰ検１工程におけるＩｓｂテスト結果の一例を示す半導体ウエハ上のチップ分布図である。この図３では、半導体ウエハＳＷ内の四角を１つのチップとし、チップに記載した「／」がＩｓｂテストで良と判定された良チップ、「Ｊ」がＩｓｂテストで不良と判定された不良チップ、「Ｃ」、「Ｏ」、「Ｈ」はその他のテストで不良と判定された不良チップである。このような半導体ウエハ上のチップ分布図として、各特定のテストの結果を表示することができる。

次に、ＡＵＦの有無を判定する（図１のＡＵＦ１工程）。このＡＵＦ１工程では、Ｐ検１工程で受け入れた全ての半導体ウエハを対象とし、Ｐ検１工程で得られた全ての特定のテストの結果にＡＵＦが有るか無いかの判定を自動的に実施する。検査装置を用いて自動的に行うことから、作業者が判定する場合よりもＡＵＦの有無が短時間で判定できて、半導体ウエハの流れが止まる時間を短縮することができる。これにより、作業効率の低下を抑えることができる。

このＡＵＦの有無の判定には、複数の判定基準、例えば縦横分割判定、同心円分割判定、外周判定、放射状分割判定、塊検出判定、直線検出判定および直線集計判定の７つの判定モードが用いられる。

次に、これら判定モードを用いたＡＵＦの検出方法について説明する。

１．縦横分割判定
図４（ａ）は半導体ウエハの縦横分割を説明する半導体ウエハの概略図、同図（ｂ）は縦横分割判定の工程図である。縦横分割判定では、半導体ウエハを格子状エリアに分割して歩留まりの偏りを判定する。

まず、半導体ウエハＳＷ上の縦方向のチップ数Ｙと横方向のチップ数Ｘを求める。チップ数Ｘ，Ｙを設定した分割数ｎで割り、分割された各エリアのチップ数をほぼ均等に分ける。続いて各エリアの歩留まりを求めた後、エリア間の歩留まり最大値と歩留まり最小値との差を求める。エリア間の歩留まり最大値と歩留まり最小値との差が基準歩留まり以上となった半導体ウエハＳＷをＡＵＦ有りと判定し、基準歩留まり未満となった半導体ウエハＳＷをＡＵＦ無しと判定する。

２．同心円分割判定
図５（ａ）は半導体ウエハの同心円分割を説明する半導体ウエハの概略図、同図（ｂ）は同心円分割判定の工程図である。同心円分割判定では、半導体ウエハを同心円状エリアに分割して歩留まりの偏りを判定する。

まず、チップマップの最左最上チップを原点に設定する。中心チップの位置座標を求め、さらに各チップの中心位置座標を求める。続いて一番外側の円の半径を求めた後、円の半径を分割数ｎ（図５（ａ）では３）で割り、一番内側の円の半径を求める。続いて各円エリアの半径を求め、各円エリアに各チップを割り当てる。続いて各円エリアの歩留まりを求めた後、円エリア間の歩留まり最大値と歩留まり最小値との差を求める。円エリア間の歩留まり最大値と歩留まり最小値との差が基準歩留まり以上となった半導体ウエハＳＷをＡＵＦ有りと判定し、基準歩留まり未満となった半導体ウエハＳＷをＡＵＦ無しと判定する。

３．外周判定
図６（ａ）は半導体ウエハの外周を説明する半導体ウエハの概略図、同図（ｂ）は外周判定の工程図である。外周判定では、半導体ウエハを内周エリアと外周エリアとに分割して歩留まりの偏りを判定する。

まず、内周エリアの歩留まりおよび外周エリアの歩留まりを求めた後、内周エリアの歩留まりと外周エリアの歩留まりとの差を求める。内周エリアの歩留まりと外周エリアの歩留まりとの差が基準歩留まり以上となった半導体ウエハＳＷをＡＵＦ有りと判定し、基準歩留まり未満となった半導体ウエハＳＷをＡＵＦ無しと判定する。

４．放射状分割判定
図７（ａ）は半導体ウエハの放射状分割を説明する半導体ウエハの概略図、同図（ｂ）は放射状分割判定の工程図である。放射状分割判定では、放射状エリアに２ｎ乗分割したエリアに依存する歩留まりの偏りを判定する。

まず、放射状に分割するためのテーブルを用意する。チップマップの中心とテーブルの中心とを一致させて重ね合わせる。続いて各エリアの歩留まりを求めた後、エリア間の歩留まり最大値と歩留まり最小値との差を求める。エリア間の歩留まり最大値と歩留まり最小値との差が基準歩留まり以上となった半導体ウエハＳＷをＡＵＦ有りと判定し、基準歩留まり未満となった半導体ウエハＳＷをＡＵＦ無しと判定する。

５．塊検出判定
図８（ａ）は半導体ウエハの塊検出を説明する半導体ウエハの概略図、同図（ｂ）は塊検出判定の工程図である。塊検出判定では、チップマップ内にチップ数＝Ｍ×Ｎの不良カテゴリの塊が存在する場合を異常と判定する。

まず、不良チップに対する基準チップ数を設定する。図８（ａ）では基準チップ数を４個（＝２×２）と設定した場合を例示している。続いて設定した基準チップ数の範囲内におけるチップの不良カテゴリを調査し、この不良カテゴリが指定した不良カテゴリと同一となった半導体ウエハＳＷをＡＵＦ有りと判定し、異なった半導体ウエハＳＷをＡＵＦ無しと判定する。

６．直線検出判定
図９（ａ）は半導体ウエハの直線検出を説明する半導体ウエハの概略図、同図（ｂ）は直線検出判定の工程図である。直線検出判定では、直線状に連続したＮ個の不良カテゴリが存在する場合を異常と判定する。

まず、不良チップに対する直線状チップ数を設定する。図９（ａ）では直線状チップ数を４個と設定した場合を例示している。続いて設定した直線状チップ数の範囲内におけるチップの不良カテゴリを調査し、この不良カテゴリが指定した不良カテゴリと同一となった半導体ウエハＳＷをＡＵＦ有りと判定し、異なった半導体ウエハＳＷをＡＵＦ無しと判定する。

７．直線集計判定
図１０（ａ）は半導体ウエハの直線集計を説明する半導体ウエハの概略図、同図（ｂ）は直線集計判定の工程図である。直線集計判定では、半導体ウエハの行方向の歩留まりおよび列方向の歩留まりを求めて、行方向または列方向に依存した歩留まりの偏りを判定する。

まず、行方向のチップ数Ｘおよび列方向のチップ数Ｙを求め、次いで半導体ウエハＳＷ全体でのＧＷ歩留まりＺを求める。続いて各行の処理を行う。ここでは母数を合わせるため、各行のチップが形成されていないスペースの数を取得し、下記式（１）を用いて各行の歩留まりを算出する。

（スペースの数×Ｚ／１００＋行の良チップの数）／Ｘ 式（１）
続いて各列の処理を行う。ここでは母数を合わせるため、各列のチップが形成されていないスペースの数を取得し、下記式（２）を用いて各列の歩留まりを算出する。

（スペースの数×Ｚ／１００＋列の良チップの数）／Ｙ 式（２）
続いて半導体ウエハＳＷ全体のＧＷ歩留まりＺと各行の歩留まり最小値との差、または各列の歩留まり最小値との差が基準歩留まり以上となった半導体ウエハＳＷをＡＵＦ有りと判定し、基準歩留まり未満となった半導体ウエハＳＷをＡＵＦ無しと判定する。

上記判定により得られたＡＵＦの有無の判定結果は検査装置またはデータベースなどに記録され、全ての特定のテスト項目に対する全ての判定結果は、例えば一覧表として半導体ウエハ毎に端末または検査装置などに表示することができる。

さらに、このＡＵＦ１工程では、ＡＵＦの有無の判定に加えて、上記Ｐ検１工程で得られた特定のテストの結果またはチップの良・不良の判定結果を基に、半導体ウエハを次工程へ進めるか否かの判定が自動的に実施される。すなわち、特定のテストで規定された値を満たさないチップが多く、良チップの数が著しく少ない半導体ウエハなどは“Ｆａｉｌ”と判断されて破棄される（図１のスクラップ２工程）。例えば判定基準として、Ｉｓｂの不良チップが半導体ウエハ上の有効チップの２０％以上を占めた場合は破棄と定義しておくと、Ｉｓｂの不良チップが半導体ウエハ上の有効チップの５０％を占めた場合は、ＡＵＦの有無に関係なく、半導体ウエハは “Ｆａｉｌ”と判断されて破棄される。

次に、図１１に示す工程図を用いて、上記ＡＵＦ１工程の流れをまとめる。

まず、上記１から７の判定モード毎に、ＡＵＦの有無の判定をコンピュータ処理などによって自動的に行う。各判定により得られた判定結果は検査装置またはデータベースなどに記録される。但し、これら７つ全ての判定モードに対してＡＵＦの有無の判定を実施する必要はなく、半導体装置によっては実施しない判定モードを設けても良い。

続いて、ＡＵＦの有無の判定の後、半導体ウエハに対する特定のテストの結果を用いて、半導体ウエハ毎に次工程へ進めるか否かの判定を自動的に実施し、判定結果を記録する。同様に、チップの良・不良の判定結果、例えばＧＷ歩留まりを用いて、半導体ウエハ毎に次工程へ進めるか否かの判定を自動的に実施し、判定結果を記録する。

続いて、ロット（製造工程の流れに沿って管理される特定数の半導体ウエハの単位であり、一般には同じ製造工程で作られる。）に対する特定のテストの結果を用いて、ロット毎に流すか否かの判定を自動的に実施し、判定結果を記録する。同様に、チップの良・不良の判定結果、例えばＧＷ歩留まりを用いて、ロット毎に次工程へ進めるか否かの判定を自動的に実施し、判定結果を記録する。最後に、上記全ての判定結果を基に、半導体ウエハまたはロットを次工程へ進めるか否かを最終工程で確認する。このように、ＡＵＦ１工程では、ＡＵＦの有無の判定、半導体ウエハまたはロットを次工程へ進めるか否かの判定、判定結果の最終確認までの一連の処理を自動的に行う。

次に、“ＡＵＦ無し”と判定され、かつ特定のテストまたはチップの良・不良の判定で規格を満たした半導体ウエハは、次のＰ検工程（図１のＰ検（ｎ）工程）へ進める。ここで（ｎ）は、２以上の整数であり、繰り返されるテスト回数である。このＰ検（ｎ）工程では、Ｐ検１工程の特定のテスト項目とは異なる項目の特定のテストが実施され、Ｐ検（ｎ）工程に投入された全ての半導体ウエハを対象とし、全てのチップに対して良・不良が判定される。フラッシュメモリ搭載マイコンでは、例えばロジック部のテストがＰ検２工程で実施される。この判定結果は、検査装置またはデータベースなどに記録され、半導体ウエハ上のチップ分布図として端末または検査装置などに表示することもできる。さらに、不良と判定されたチップには、不良のマーキングが打たれる。

Ｐ検（ｎ）工程が終わると上記ＡＵＦ１工程と同様に、ＡＵＦの有無の判定と、Ｐ検（ｎ）工程で得られた特定テストの結果またはチップの良・不良の判定結果を基に半導体ウエハを次工程へ進めるか否かの判定とがＡＵＦ（ｎ）工程で自動的に実施される（図１のＡＵＦ（ｎ）工程）。ここでも特定のテストで規定された値を満たさないチップが多く、良チップの数が著しく少ない半導体ウエハなどは破棄される（図１のスクラップ３工程）。

Ｐ検（ｎ）工程およびＡＵＦ（ｎ）工程はｎ回繰り返されるが、その回数は半導体装置により異なる。なお、Ｐ検工程およびＡＵＦ工程をｎ回以上繰り返す半導体装置の場合、例えば先に行ったｋ（１≦ｋ＜ｎ）回目のＡＵＦ（ｋ）工程にて“Ｆａｉｌ”と判定されたチップの多くは、次に行う（ｋ＋１）回目のＡＵＦ（ｋ＋１）工程においても“Ｆａｉｌ”と判定されるため、ｎ回全てのＡＵＦ（ｎ）工程で同じＡＵＦの有無の判定が実施されてしまう。これを回避するために、例えば先に行ったＰ検ｋ工程のＧＷ歩留まりと次に行ったＰ検（ｋ＋１）工程のＧＷ歩留まりとの差をとっておき、このＧＷ歩留まりの差が設定した基準値よりも小さければ、ＡＵＦ（ｋ＋１）工程におけるＡＵＦの有無の判定を実施しない機能を付加してもよい。

また、特定のテストの結果またはチップの良・不良の判定結果を基に半導体ウエハを次工程へ進めるか否かの判定を実施する際、特定の半導体ウエハにおいて、例えば先に行ったＰ検（ｋ）工程のＧＷ歩留まりよりも次に行ったＰ検（ｋ＋１）工程のＧＷ歩留まりが低い場合は、例えばＰ検（ｋ）工程のＧＷ歩留まりとＰ検（ｋ＋１）工程のＧＷ歩留まりとの差をとっておき、このＧＷ歩留まりの差が設定した基準値よりも小さければ、ＡＵＦ（ｋ＋１）工程におけるチップの良・不良の判定を実施しない機能を付加してもよい。

同様に、特定のテストの結果またはチップの良・不良の判定結果を基に半導体ウエハを次工程へ進めるか否かの判定を実施する際、特定のロットにおいて、例えば先に行ったＰ検（ｋ）工程のＧＷ歩留まりよりも次に行ったＰ検（ｋ＋１）工程のＧＷ歩留まりが低い場合は、例えばＰ検（ｋ）工程のＧＷ歩留まりとＰ検（ｋ＋１）工程のＧＷ歩留まりとの差をとっておき、このＧＷ歩留まりの差が設定した基準値よりも小さければ、ＡＵＦ（ｋ＋１）工程におけるチップの良・不良の判定を実施しない機能を付加してもよい。

図１２に、ＡＵＦ（ｋ＋１）工程におけるＡＵＦの有無の判定およびチップの良・不良の判定を実施するか否かを指示する機能を付加した場合のＡＵＦ（ｎ）工程の流れの一例を説明する工程図を示す。

ＡＵＦの有無の判定を実施するか否かを指示する機能は、１から７のＡＵＦの判定モードに分けてＡＵＦの有無の判定を行った後に付加される。また、半導体ウエハ毎にチップの良・不良の判定を実施するか否かを指示する機能は、半導体ウエハにおけるチップの良・不良の判定を行った後に付加される。また、ロット毎にチップの良・不良の判定を実施するか否かを指示する機能は、ロットにおけるチップの良・不良の判定を行った後に付加される。このようにＡＵＦの有無の判定およびチップの良・不良の判定を実施するか否かを指示することにより、明らかに歩留まりの低い半導体ウエハまたはロットの最終確認が省略できるので、最終確認に要する時間を短くすることができる。

次に、ＡＵＦ（ｎ）工程で“ＡＵＦ無し”と判定され、かつ特定のテストまたはチップの良・不良の判定で規格を満たした半導体ウエハは、次の出荷データを作成する工程（図１の出荷データ作成工程）へ進める。この出荷データ作成工程では、出荷時に半導体装置に添付する製品仕様および特性データなどを自動的に作成する。

一方、ＡＵＦ１工程およびＡＵＦ（ｎ）工程において“ＡＵＦ有り”と判定された半導体ウエハは、自動処理工程（図１の自動処理工程）へ進める。この自動処理工程では、“ＡＵＦ有り”と判定された全ての半導体ウエハに対して、ＡＵＦの周辺チップまたは隣接チップ、例えばＡＵＦの周辺１列または２列の良チップを不良が潜在するチップ（潜在不良チップと言う）と考えて、これら良チップの不良化の処理をコンピュータ処理などによって自動的に実施する。不良化されるＡＵＦ周辺の良チップの列数は、不良化による良チップの損失数と良チップの品質とを考慮して決定される。

図１３（ａ）は、潜在不良チップの選択方法の一例を説明する概略チップ分布図、（ｂ）は同図（ａ）のＡ−Ａ’線に配置されたチップのＩｓｂの値を示す概略グラフ図である。例えば上記Ｐ検１工程において、スペック（規定された値）よりも大きいＩｓｂを有するチップは不良チップ（Ｆａｉｌ）ＮＣと判定され、小さいＩｓｂを有するチップは良チップ（Ｐａｓｓ）ＰＣと判定される。しかし、良チップと判定されたチップであってもスペックに近い良チップは、不良チップとなるポテンシャルが大きい。従って、このようなＡＵＦが有る半導体ウエハにおいては、ＡＵＦの周囲の良チップＰＣを潜在不良チップＵＰＣとして検出することが重要であると考えられる。

図１４は、前記図３に示したＩｓｂテストのテスト結果において、ＡＵＦの周辺１列の良チップを不良化した半導体ウエハ上のチップ分布図である。「ｚ」が不良化した良チップである。Ｉｓｂテストの結果からは、６０３個の有効チップの数に対して３９２個の良チップが得られたが、良チップの不良化により良チップの数は２７９個となり、取得できる良チップの数は減少する。しかし、ＡＵＦの有る全ての半導体ウエハに対して、不良ポテンシャルが潜在する可能性のあるチップを除くことができるので、不良ポテンシャルが潜在するチップの流出を止めることができ、この潜在不良チップの流出による製品出荷後の半導体装置の品質の低下を防ぐことができる。

この判定結果は、検査装置またはデータベースなどに格納され、半導体ウエハ上のチップ分布図として端末または検査装置などに表示することができる。さらに潜在不良と判断されたチップには不良のマーキングが打たれる。なお、Ｐ検１工程またはＰ検（ｎ）工程で不良と判断されたチップに不良のマーキングを打ったが、まとめてこの工程で不良チップおよび潜在不良チップに不良のマーキングを打ってもよい。

良チップを不良化する自動処理工程では、“ＡＵＦ有り”の半導体ウエハを流すか否かの基準を設定している。設定基準の１つとして、例えば潜在不良チップを考慮した良品チップ歩留まりを挙げることができる。ここで言う良品チップ歩留まりとは、１枚の半導体ウエハから得られる良チップの数（有効チップの数から不良チップと潜在不良チップとの合計の数を引いた数）を有効チップ数で割った値を小数点表示またはパーセント表示したものであり、潜在不良チップを考慮しないＧＷ歩留まりとは異なる。

次に、自動処理工程で目標とする設定基準を満たした半導体ウエハは、出荷データを作成する工程（図１の出荷データ作成工程）へ進める。

一方、自動処理工程で目標とする設定基準を満たさない半導体ウエハは、作業者による解析が行われる（図１の解析工程）。ここで不良原因が調べられ、例えばネットワークを経由して半導体ウエハの各製造工程へ解析結果などが送られる。

続いて、作業者により半導体ウエハを出荷するか否かの判断が行われる（図１の流動判断工程）。上記自動処理工程において設定基準を満たさない半導体ウエハであっても、例えば良チップを数個でも取得したい場合などは、出荷データ作成工程へ進めることができる。一方、良チップの不良化により全く良チップが取得できなくなった半導体ウエハなどは廃棄される（図１のスクラップ４工程）。

次に、出荷データが作成された半導体ウエハは、梱包され（図１の梱包工程）、顧客へ出荷される（図１の出荷工程）。その後、後工程（図１の後工程）において半導体ウエハを切り分け、マーキングの打たれていない良チップだけを製品に組み立てる。例えばまず、チップをリードフレーム上に載せて、チップ上の電極とリードフレーム上の電極とを金線で接続する。さらにモールド樹脂でチップを封入し、品名などを捺印し、リードにメッキし、リードフレームから１個１個のチップを切り分ける。リードを様々な形状に加工した後、仕上がったチップを製品規格に沿って選別し、信頼性をチェックし、最終検査を通ったチップが製品として完成される。

このように、本実施の形態によれば、複数の判定モードを用いてＡＵＦを定量的に定義することで、ＡＵＦの有無の判定を全ての半導体ウエハに対して実施できるので、不良ポテンシャルが潜在するチップの検出率を向上させることができる。これにより、不良ポテンシャルが潜在するチップの流出を防ぐことができて、製品出荷後における半導体装置の品質の低下を回避することができる。さらに、ＡＵＦの有無の判定を自動的に行うことによって、作業者が処理する時間よりもＡＵＦの有無の判定に要する時間が短くなるので、ウエハテスト工程における作業効率の向上を図ることができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば前記実施の形態では、ＡＵＦを検出する方法として７つのＡＵＦモードを例示したが、これに限定されるものではない。

本発明の半導体装置の製造方法は、半導体装置の検査工程に適用することができる。

本発明の実施の形態によるウエハテストの工程図である。 本発明の実施の形態によるＰ検工程における検査の流れの一例を示す検査工程図である。 本発明の実施の形態によるフラッシュメモリ搭載マイコンにおけるＰ検結果の一例を示すチップ分布図である。 （ａ）は半導体ウエハの縦横分割を説明する半導体ウエハの概略図、（ｂ）は縦横分割判定の工程図である。 （ａ）は半導体ウエハの同心円分割を説明する半導体ウエハの概略図、（ｂ）は同心円分割判定の工程図である。 （ａ）は半導体ウエハの外周を説明する半導体ウエハの概略図、（ｂ）は外周判定の工程図である。 （ａ）は半導体ウエハの放射状分割を説明する半導体ウエハの概略図、（ｂ）は放射状分割判定の工程図である。 （ａ）は半導体ウエハの塊検出を説明する半導体ウエハの概略図、（ｂ）は塊検出判定の工程図である。 （ａ）は半導体ウエハの直線検出を説明する半導体ウエハの概略図、（ｂ）は直線検出判定の工程図である。 （ａ）は半導体ウエハの直線集計を説明する半導体ウエハの概略図、（ｂ）は直線集計判定の工程図である。 本発明の実施の形態によるＡＵＦ判定の流れの一例を説明する工程図である。 本発明の実施の形態によるＡＵＦ判定の流れの他の例を説明する工程図である。 （ａ）は本発明の実施の形態による潜在不良チップの選択方法の一例を示す概略チップ分布図、（ｂ）は同図（ａ）のＡ−Ａ’線に配置されたチップのＩｓｂの値を示す概略グラフ図である。 本発明の実施の形態によるＡＵＦの一例を示す良チップおよび不良チップのチップ分布図である。

符号の説明

ＳＷ 半導体ウエハ
ＷＴ ウエハテスト工程
ＮＣ 良チップ
ＰＣ 不良チップ
ＵＰＣ 潜在不良チップ

Claims (9)

1. 以下の工程を含む半導体装置の製造方法：
   （ａ）半導体ウエハに形成された全てのチップに特定のテストを実施する工程、
   （ｂ）前記特定のテストの結果から、各々のチップが良チップかまたは不良チップかを判定する工程、
   （ｃ）前記（ｂ）工程の判定の結果から、前記半導体ウエハ内に不良チップの分布が有るかまたは無いかを判定する工程、
   ここで、前記（ｃ）工程は、前記特定のテストを実施した全ての半導体ウエハを対象とする。
2. 請求項１記載の半導体装置の製造方法において、前記（ｃ）工程は前記（ｂ）工程の判定の結果を含むデータベースに基づいたコンピュータ処理により自動的に実施される。
3. 請求項１記載の半導体装置の製造方法は、さらに以下の工程を含む：
   （ｄ）前記（ｃ）工程で前記半導体ウエハ内に不良チップの分布が有ると判定された半導体ウエハに対して、前記不良チップの分布の周辺の良チップを潜在不良チップとする工程。
4. 請求項３記載の半導体装置の製造方法において、前記（ｄ）工程は前記（ｃ）工程の判定の結果を含むデータベースに基づいたコンピュータ処理により自動的に実施される。
5. 請求項１記載の半導体装置の製造方法において、前記（ｃ）工程は複数の判定モードに照らし合わせて実施される。
6. 請求項５記載の半導体装置の製造方法において、前記複数の判定モードは、以下の一部または全てを含む：
   （i）格子状エリアに分割された歩留まりの偏り、
   （ii）同心円状エリアに分割された歩留まりの偏り、
   （iii）内周エリアと外周エリアとに分割された歩留まりの偏り、
   （iv）放射状エリアに２ｎ乗分割されたエリアに依存する歩留まりの偏り、
   （v）特定のチップ数で塊となって存在する不良カテゴリ、
   （vi）直線状に連続して存在するＮ個の不良カテゴリ、
   （vii）前記半導体ウエハの行方向または列方向に依存する歩留まりの偏り。
7. 請求項１記載の半導体装置の製造方法において、前記（ｃ）工程は、さらに以下の工程を含む：
   （ｃ１）有効チップの数に対する良チップの数の割合を計算し、前記割合が規定された値を満たさない半導体ウエハを破棄する工程。
8. 請求項１記載の半導体装置の製造方法において、前記（ｃ）工程は、さらに以下の工程を含む：
   （ｃ２）前記特定のテストの結果が規定された値を満たさない半導体ウエハを破棄する工程。
9. 請求項３記載の半導体装置の製造方法において、前記（ｄ）工程は、さらに以下の工程を含む：
   （ｄ１）有効チップの数に対する良チップから潜在不良チップを引いた数の割合を計算し、前記割合が規定された値を満たさない前記半導体ウエハを破棄する工程。