JP2006190838A - 記憶素子及びメモリ - Google Patents
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Abstract
【課題】 スピン注入効率を改善することにより、情報の記録に要する電流を低減することができる記憶素子を提供する。
【解決手段】 情報を磁性体の磁化状態により保持する記憶層１７を有し、この記憶層１７に対して中間層１６を介して磁化固定層１９が設けられ、積層方向に電流を流すことにより、記憶層１７の磁化の向きが変化して、記憶層１７に対して情報の記録が行われる記憶素子１０において、記憶層１７がＮｉＦｅ合金を主成分として成る構成とする、又は、記憶層１７を構成する磁性体のダンピング定数αがα＜０．０１５を満足する構成とする。
【選択図】 図１
【解決手段】 情報を磁性体の磁化状態により保持する記憶層１７を有し、この記憶層１７に対して中間層１６を介して磁化固定層１９が設けられ、積層方向に電流を流すことにより、記憶層１７の磁化の向きが変化して、記憶層１７に対して情報の記録が行われる記憶素子１０において、記憶層１７がＮｉＦｅ合金を主成分として成る構成とする、又は、記憶層１７を構成する磁性体のダンピング定数αがα＜０．０１５を満足する構成とする。
【選択図】 図１
Description
本発明は、電流を流すことにより記憶層の磁化の向きを変化させる記憶素子及びこの記憶素子を有するメモリに係わり、不揮発性メモリに適用して好適なものである。
情報通信機器、特に携帯端末等の個人用小型情報機器の飛躍的な普及に伴い、これを構成するメモリやロジック等の素子に対して、高集積化、高速化、低電力化等、一層の高性能化が要請されている。
そして、特に、不揮発性メモリは、機器の高機能化に必要不可欠な部品と考えられている。
例えば、電源の消耗やトラブル、サーバーとネットワークが何らかの障害により切断された場合でも、不揮発性メモリはシステムや個人の重要な情報を保護することができる。
また、最近の携帯機器は、不要の回路ブロックをスタンバイ状態にして、できるだけ消費電力を抑えるように設計されているが、高速のワークメモリと大容量ストレージメモリを兼ねることができる不揮発性メモリを実現することができれば、消費電力とメモリの無駄を無くすことができる。
さらに、高速の大容量不揮発性メモリが実現できれば、電源を入れると瞬時に起動できる「インスタント・オン」機能も可能になってくる。
そして、特に、不揮発性メモリは、機器の高機能化に必要不可欠な部品と考えられている。
例えば、電源の消耗やトラブル、サーバーとネットワークが何らかの障害により切断された場合でも、不揮発性メモリはシステムや個人の重要な情報を保護することができる。
また、最近の携帯機器は、不要の回路ブロックをスタンバイ状態にして、できるだけ消費電力を抑えるように設計されているが、高速のワークメモリと大容量ストレージメモリを兼ねることができる不揮発性メモリを実現することができれば、消費電力とメモリの無駄を無くすことができる。
さらに、高速の大容量不揮発性メモリが実現できれば、電源を入れると瞬時に起動できる「インスタント・オン」機能も可能になってくる。
不揮発性メモリとしては、半導体を用いたフラッシュメモリや、強誘電体を用いたＦＲＡＭ（Ferro electric Random Access Memory ）等が挙げられる。
しかしながら、フラッシュメモリは、書き込み速度がμ秒のオーダーと遅いため、高速なアクセスに向かないという欠点がある。
一方、ＦＲＡＭにおいては、書き換え可能回数が１０１２〜１０１４と有限であるため、完全にＳＲＡＭやＤＲＡＭを置き換えるには耐久性が小さく、また強誘電体キャパシタの微細加工が難しいという問題が指摘されている。
しかしながら、フラッシュメモリは、書き込み速度がμ秒のオーダーと遅いため、高速なアクセスに向かないという欠点がある。
一方、ＦＲＡＭにおいては、書き換え可能回数が１０１２〜１０１４と有限であるため、完全にＳＲＡＭやＤＲＡＭを置き換えるには耐久性が小さく、また強誘電体キャパシタの微細加工が難しいという問題が指摘されている。
これらの欠点がない不揮発性メモリとして注目されているのが、磁性体の磁化で情報を記録する磁気ランダム・アクセス・メモリ（ＭＲＡＭ）である（例えば、非特許文献１参照）。
このＭＲＡＭは、磁気モーメントの回転により記憶を行うため、書き換え可能回数が大きい。
また、アクセス時間についても非常に高速である。
このＭＲＡＭは、磁気モーメントの回転により記憶を行うため、書き換え可能回数が大きい。
また、アクセス時間についても非常に高速である。
ここで、一般的なＭＲＡＭの模式図（斜視図）を、図１２に示す。
シリコン基板等の半導体基体１１０の素子分離層１０２により分離された部分に、各メモリセルを選択するための選択用トランジスタを構成する、ドレイン領域１０８、ソース領域１０７、並びにゲート電極１０１が、それぞれ形成されている。
また、ゲート電極１０１の上方には、図中前後方向に延びるワード線１０５が設けられている。
ドレイン領域１０８は、図中左右の選択用トランジスタに共通して形成されており、このドレイン領域１０８には、配線１０９が接続されている。
そして、ワード線１０５と、上方に配置された、図中左右方向に延びるビット線１０６との間に、磁化の向きが反転する記憶層を有する磁気記憶素子１０３が配置されている。この磁気記憶素子１０３は、例えば磁気トンネル接合素子（ＭＴＪ素子）により構成される。
さらに、磁気記憶素子１０３は、水平方向のバイパス線１１１及び上下方向のコンタクト層１０４を介して、ソース領域１０７に電気的に接続されている。
ワード線１０５及びビット線１０６にそれぞれ電流を流すことにより、電流磁界を磁気記憶素子１０３に印加して、これにより磁気記憶素子１０３の記憶層の磁化の向きを反転させて、情報の記録を行うことができる。
シリコン基板等の半導体基体１１０の素子分離層１０２により分離された部分に、各メモリセルを選択するための選択用トランジスタを構成する、ドレイン領域１０８、ソース領域１０７、並びにゲート電極１０１が、それぞれ形成されている。
また、ゲート電極１０１の上方には、図中前後方向に延びるワード線１０５が設けられている。
ドレイン領域１０８は、図中左右の選択用トランジスタに共通して形成されており、このドレイン領域１０８には、配線１０９が接続されている。
そして、ワード線１０５と、上方に配置された、図中左右方向に延びるビット線１０６との間に、磁化の向きが反転する記憶層を有する磁気記憶素子１０３が配置されている。この磁気記憶素子１０３は、例えば磁気トンネル接合素子（ＭＴＪ素子）により構成される。
さらに、磁気記憶素子１０３は、水平方向のバイパス線１１１及び上下方向のコンタクト層１０４を介して、ソース領域１０７に電気的に接続されている。
ワード線１０５及びビット線１０６にそれぞれ電流を流すことにより、電流磁界を磁気記憶素子１０３に印加して、これにより磁気記憶素子１０３の記憶層の磁化の向きを反転させて、情報の記録を行うことができる。
そして、ＭＲＡＭ等の磁気メモリにおいて、記録した情報を安定に保持するためには、情報を記録する磁性層（記憶層）が、一定の保磁力を有していることが必要である。
一方、記録された情報を書き換えるためには、アドレス配線にある程度の電流を流さなければならない。
ところが、ＭＲＡＭを構成する素子の微細化に従い、磁化の向きを反転させる電流値が増大する傾向を示す反面、アドレス配線も細くなるため、充分な電流が流せなくなってくる。
一方、記録された情報を書き換えるためには、アドレス配線にある程度の電流を流さなければならない。
ところが、ＭＲＡＭを構成する素子の微細化に従い、磁化の向きを反転させる電流値が増大する傾向を示す反面、アドレス配線も細くなるため、充分な電流が流せなくなってくる。
そこで、より少ない電流で磁化反転が可能な構成として、スピン注入による磁化反転を利用する構成の磁気メモリが注目されている（例えば、特許文献１参照）。
スピン注入による磁化反転とは、磁性体の中を通過してスピン偏極した電子を、他の磁性体に注入することにより、他の磁性体において磁化反転を起こさせるものである。
スピン注入による磁化反転とは、磁性体の中を通過してスピン偏極した電子を、他の磁性体に注入することにより、他の磁性体において磁化反転を起こさせるものである。
例えば、巨大磁気抵抗効果素子（ＧＭＲ素子）や磁気トンネル接合素子（ＭＴＪ素子）に対して、その膜面に垂直な方向に電流を流すことにより、これらの素子の少なくとも一部の磁性層の磁化の向きを反転させることができる。
そして、スピン注入による磁化反転は、素子が微細化されても、少ない電流で磁化反転を実現することができる利点を有している。
また、上述したスピン注入による磁化反転を利用する構成の磁気メモリの模式図を図１０及び図１１に示す。図１０は斜視図、図１１は断面図である。
シリコン基板等の半導体基体６０の素子分離層５２により分離された部分に、各メモリセルを選択するための選択用トランジスタを構成する、ドレイン領域５８、ソース領域５７、並びにゲート電極５１が、それぞれ形成されている。このうち、ゲート電極５１は、図１０中前後方向に延びるワード線を兼ねている。
ドレイン領域５８は、図１０中左右の選択用トランジスタに共通して形成されており、このドレイン領域５８には、配線５９が接続されている。
そして、ソース領域５７と、上方に配置された、図１０中左右方向に延びるビット線５６との間に、スピン注入により磁化の向きが反転する記憶層を有する記憶素子５３が配置されている。
この記憶素子５３は、例えば磁気トンネル接合素子（ＭＴＪ素子）により構成される。
図中６１及び６２は磁性層を示しており、２層の磁性層６１，６２のうち、一方の磁性層を磁化の向きが固定された磁化固定層として、他方の磁性層を磁化の向きが変化する磁化自由層即ち記憶層とする。
また、記憶素子５３は、ビット線５６と、ソース領域５７とに、それぞれ上下のコンタクト層５４を介して接続されている。これにより、磁気記憶素子５３に電流を流して、スピン注入により記憶層の磁化の向きを反転させることができる。
シリコン基板等の半導体基体６０の素子分離層５２により分離された部分に、各メモリセルを選択するための選択用トランジスタを構成する、ドレイン領域５８、ソース領域５７、並びにゲート電極５１が、それぞれ形成されている。このうち、ゲート電極５１は、図１０中前後方向に延びるワード線を兼ねている。
ドレイン領域５８は、図１０中左右の選択用トランジスタに共通して形成されており、このドレイン領域５８には、配線５９が接続されている。
そして、ソース領域５７と、上方に配置された、図１０中左右方向に延びるビット線５６との間に、スピン注入により磁化の向きが反転する記憶層を有する記憶素子５３が配置されている。
この記憶素子５３は、例えば磁気トンネル接合素子（ＭＴＪ素子）により構成される。
図中６１及び６２は磁性層を示しており、２層の磁性層６１，６２のうち、一方の磁性層を磁化の向きが固定された磁化固定層として、他方の磁性層を磁化の向きが変化する磁化自由層即ち記憶層とする。
また、記憶素子５３は、ビット線５６と、ソース領域５７とに、それぞれ上下のコンタクト層５４を介して接続されている。これにより、磁気記憶素子５３に電流を流して、スピン注入により記憶層の磁化の向きを反転させることができる。
このようなスピン注入による磁化反転を利用する構成のメモリの場合、図１２に示した一般的なＭＲＡＭと比較して、電流磁界発生用の配線（図１２の１０５）が不要となるため、デバイス構造を単純化することができる、という特徴も有している。
また、スピン注入による磁化反転を利用することにより、外部磁界により磁化反転を行う一般的なＭＲＡＭと比較して、素子の微細化が進んでも、書き込みの電流が増大しないという利点がある。
また、スピン注入による磁化反転を利用することにより、外部磁界により磁化反転を行う一般的なＭＲＡＭと比較して、素子の微細化が進んでも、書き込みの電流が増大しないという利点がある。
日経エレクトロニクス ２００１．２．１２号（第１６４頁−１７１頁）
特開２００３−１７７８２号公報
ところで、ＭＲＡＭの場合は、記憶素子とは別に書き込み配線（ワード線やビット線）を設けて、書き込み配線に電流を流して発生する電流磁界により、情報の書き込み（記録）を行っている。そのため、書き込み配線に、書き込みに必要となる電流量を充分に流すことができる。
一方、スピン注入を利用する構成のメモリにおいては、記憶素子に流す電流によりスピン注入を行って、記憶層の磁化の向きを反転させる必要がある。
そして、このように記憶素子に直接電流を流して情報の書き込み（記録）を行うことから、書き込みを行うメモリセルを選択するために、記憶素子を選択トランジスタと接続してメモリセルを構成する。この場合、記憶素子に流れる電流は、選択トランジスタに流すことが可能な電流（選択トランジスタの飽和電流）の大きさに制限される。
このため、選択トランジスタの飽和電流以下の電流で書き込みを行う必要があり、スピン注入の効率を改善して、記憶素子に流す電流を低減する必要がある。
そして、このように記憶素子に直接電流を流して情報の書き込み（記録）を行うことから、書き込みを行うメモリセルを選択するために、記憶素子を選択トランジスタと接続してメモリセルを構成する。この場合、記憶素子に流れる電流は、選択トランジスタに流すことが可能な電流（選択トランジスタの飽和電流）の大きさに制限される。
このため、選択トランジスタの飽和電流以下の電流で書き込みを行う必要があり、スピン注入の効率を改善して、記憶素子に流す電流を低減する必要がある。
また、読み出し信号を大きくするためには、大きな磁気抵抗変化率を確保する必要があり、そのためには、記憶層の両側に接している中間層をトンネル絶縁層（トンネルバリア層）とした記憶素子の構成にすることが効果的である。
このように中間層としてトンネル絶縁層を用いた場合には、トンネル絶縁層が絶縁破壊することを防ぐために、記憶素子に流す電流量に制限が生じる。この観点からも、スピン注入時の電流を抑制する必要がある。
このように中間層としてトンネル絶縁層を用いた場合には、トンネル絶縁層が絶縁破壊することを防ぐために、記憶素子に流す電流量に制限が生じる。この観点からも、スピン注入時の電流を抑制する必要がある。
従って、スピン注入により記憶層の磁化の向きを反転させる構成の記憶素子では、スピン注入効率を改善して、必要とする電流を減らす必要がある。
スピン注入により記憶層の磁化の向きを反転させるために必要となる、書き込み電流閾値は、例えば、記憶層に厚さが２ｎｍのＣｏＦｅＢ合金を使用し、平面パターンが１３０ｎｍ×１００ｎｍの略楕円形の巨大磁気抵抗効果素子（ＧＭＲ素子）において、＋側の閾値＋Ｉｃ＝＋０．６ｍＡであり、−側の閾値−Ｉｃ＝−０．２ｍＡである。また、このときの電流密度は約６×１０６Ａ／ｃｍ２である（屋上他著，日本応用磁気学会誌，Vol.28,No.2,p.149,2004年参照）。
また、例えば、強磁性層として一般的なＣｏＦｅを記憶層の材料に使用した場合、磁化反転を生じさせるためには、おおよそ１×１０７Ａ／ｃｍ２程度の電流密度が必要である。
そして、電流密度が上述した値のときに、例えば記憶素子の大きさが９０ｎｍ×１３０ｎｍであるとすると、書き込み電流閾値は、おおよそ５５０μＡとなる。
また、例えば、強磁性層として一般的なＣｏＦｅを記憶層の材料に使用した場合、磁化反転を生じさせるためには、おおよそ１×１０７Ａ／ｃｍ２程度の電流密度が必要である。
そして、電流密度が上述した値のときに、例えば記憶素子の大きさが９０ｎｍ×１３０ｎｍであるとすると、書き込み電流閾値は、おおよそ５５０μＡとなる。
ここで、ＳＰＩＣＥシミュレータによる一般的な選択トランジスタと記憶素子とを接続した場合に、記憶素子の素子抵抗と記憶素子に流れる素子電流との関係を図１３に示す。
読み出し信号の大きさを考えると、素子抵抗は大きいほど良いが、図１３より、素子抵抗を大きくすると記憶素子に流せる電流が小さくなってしまう。
そして、読み出し特性を充分に確保する上で下限と推定される素子抵抗２．５ｋΩの場合を考えると、図１３より、記憶素子に流せる電流の上限は約４００μＡとなることから、上述した値からさらに書き込み電流閾値を３０％以上低減させなくてはならないことになる。
このため、読み出し特性を充分に確保するためには、記憶層の材料にＣｏＦｅやＣｏＦｅＢを使用した場合と比較して、さらに書き込み電流を低減することが求められる。
読み出し信号の大きさを考えると、素子抵抗は大きいほど良いが、図１３より、素子抵抗を大きくすると記憶素子に流せる電流が小さくなってしまう。
そして、読み出し特性を充分に確保する上で下限と推定される素子抵抗２．５ｋΩの場合を考えると、図１３より、記憶素子に流せる電流の上限は約４００μＡとなることから、上述した値からさらに書き込み電流閾値を３０％以上低減させなくてはならないことになる。
このため、読み出し特性を充分に確保するためには、記憶層の材料にＣｏＦｅやＣｏＦｅＢを使用した場合と比較して、さらに書き込み電流を低減することが求められる。
上述した問題の解決のために、本発明においては、スピン注入効率を改善することにより、情報の記録に要する電流を低減することができる記憶素子、並びにこの記憶素子を有するメモリを提供するものである。
本発明の記憶素子は、情報を磁性体の磁化状態により保持する記憶層を有し、この記憶層に対して、中間層を介して磁化固定層が設けられ、記憶層がＮｉＦｅ合金を主成分として成り、積層方向に電流を流すことにより、記憶層の磁化の向きが変化して、記憶層に対して情報の記録が行われるものである。
上述の本発明の記憶素子の構成によれば、情報を磁性体の磁化状態により保持する記憶層を有し、この記憶層に対して、中間層を介して磁化固定層が設けられ、記憶層の磁化の向きが変化して、記憶層に対して情報の記録が行われることから、記憶層と磁化固定層との間に電流を流すことにより、いわゆるスピン注入により記憶層の磁化状態（磁化の向き）を変化させて、情報の記録を行うことができる。
そして、記憶層が、ＮｉＦｅ合金を主成分として成ることにより、ＮｉＦｅ合金のダンピング定数αが０．０１と小さいことから、記憶層のダンピング定数を小さくすることができ、ダンピング定数に比例する、記憶層の磁化の向きを変化させるための電流の閾値を小さくすることができる。これにより、スピン注入により記憶層の磁化の向きを反転させて情報を記録するために必要な電流量を低減することができる。
そして、記憶層が、ＮｉＦｅ合金を主成分として成ることにより、ＮｉＦｅ合金のダンピング定数αが０．０１と小さいことから、記憶層のダンピング定数を小さくすることができ、ダンピング定数に比例する、記憶層の磁化の向きを変化させるための電流の閾値を小さくすることができる。これにより、スピン注入により記憶層の磁化の向きを反転させて情報を記録するために必要な電流量を低減することができる。
上記本発明の記憶素子において、中間層が酸化マグネシウムから成る構成とすることも可能である。
このような構成としたときには、中間層として、酸化マグネシウムによりトンネル絶縁層が構成され、トンネル絶縁層を流れるトンネル電流によって、記憶層に記録された情報（記憶層の磁化状態）を読み出しすることができる。また、酸化マグネシウムから成るトンネル絶縁層により、磁気抵抗変化率（ＭＲ比）を大きくすることができる。
そして、ＭＲ比が大きいほどスピン注入効率が向上し、スピン注入により情報を記録するために必要な電流量を低減することができる。また、ＭＲ比が大きいことにより、読み出し信号強度を大きくすることができる。
このような構成としたときには、中間層として、酸化マグネシウムによりトンネル絶縁層が構成され、トンネル絶縁層を流れるトンネル電流によって、記憶層に記録された情報（記憶層の磁化状態）を読み出しすることができる。また、酸化マグネシウムから成るトンネル絶縁層により、磁気抵抗変化率（ＭＲ比）を大きくすることができる。
そして、ＭＲ比が大きいほどスピン注入効率が向上し、スピン注入により情報を記録するために必要な電流量を低減することができる。また、ＭＲ比が大きいことにより、読み出し信号強度を大きくすることができる。
上記本発明の記憶素子において、さらに、酸化マグネシウムから成る中間層の膜厚が０．８ｎｍよりも薄い構成とすることも可能である。
このような構成としたときには、中間層の面積抵抗値を小さくして、記憶素子に情報の記録を行うための電流を充分に流すことが可能になる。
このような構成としたときには、中間層の面積抵抗値を小さくして、記憶素子に情報の記録を行うための電流を充分に流すことが可能になる。
上記本発明の記憶素子において、記憶層の初透磁率が１００００以上である構成とすることも可能である。
このような構成としたときには、例えば、記憶層の材料がＮｉＦｅ合金に他の元素が添加された構成であっても、ダンピング定数をＮｉＦｅ合金と同様の小さい値に抑制することができる。
このような構成としたときには、例えば、記憶層の材料がＮｉＦｅ合金に他の元素が添加された構成であっても、ダンピング定数をＮｉＦｅ合金と同様の小さい値に抑制することができる。
上記本発明の記憶素子において、記憶層が、ＮｉＦｅ合金に、Ｃｕ，Ｐｄ，Ｚｎから選ばれた少なくとも一つの元素が添加された構成とすることも可能である。
このような構成としたときには、Ｃｕ，Ｐｄ，Ｚｎから選ばれる少なくとも１つ以上の元素の添加により、ＮｉＦｅ合金単体と比較して、さらに飽和磁束密度を下げてかつスピン分極率を向上することができる。
飽和磁束密度を下げることにより、スピン注入により情報を記録するために必要な電流量を低減することができる。また、スピン分極率を向上することにより、磁気抵抗変化率（ＭＲ比）を大きくして、記憶層に記録された情報を読み出す際の読み出し信号強度を大きくすることができる。
このような構成としたときには、Ｃｕ，Ｐｄ，Ｚｎから選ばれる少なくとも１つ以上の元素の添加により、ＮｉＦｅ合金単体と比較して、さらに飽和磁束密度を下げてかつスピン分極率を向上することができる。
飽和磁束密度を下げることにより、スピン注入により情報を記録するために必要な電流量を低減することができる。また、スピン分極率を向上することにより、磁気抵抗変化率（ＭＲ比）を大きくして、記憶層に記録された情報を読み出す際の読み出し信号強度を大きくすることができる。
上記本発明の記憶素子において、記憶層の膜厚が３ｎｍ以上４ｎｍ以下である構成とすることも可能である。
このような構成としたときには、記憶素子を破壊することなく良好に情報の書き込み（記録）を行うことができると共に、大きいＭＲ比を得ることができる。
このような構成としたときには、記憶素子を破壊することなく良好に情報の書き込み（記録）を行うことができると共に、大きいＭＲ比を得ることができる。
上記本発明の記憶素子において、記憶層の少なくとも一部の領域のニッケル含有量が、７０原子％以上９０原子％以下である構成とすることも可能である。
このような構成としたときには、スピン注入効率を向上することができると共に、大きいＭＲ比を得ることができる。
このような構成としたときには、スピン注入効率を向上することができると共に、大きいＭＲ比を得ることができる。
上記本発明の記憶素子において、記憶層の飽和磁化が１Ｔ以下である構成とすることも可能である。
このような構成としたときには、記憶層の飽和磁化を小さくすることができ、この記憶層の飽和磁化の２乗に比例する、スピン注入により情報を記録するために必要な電流量を低減することができる。
このような構成としたときには、記憶層の飽和磁化を小さくすることができ、この記憶層の飽和磁化の２乗に比例する、スピン注入により情報を記録するために必要な電流量を低減することができる。
上記本発明の記憶素子において、磁化固定層の中間層と接する強磁性層がＣｏＦｅＢを主成分とする構成も可能である。
このような構成としたときには、ＣｏＦｅＢがＣｏＦｅ等と比較してスピン分極率が大きいことから、記憶素子のスピン注入効率が高くなり、スピン注入により情報を記録するために必要な電流量を低減することが可能になる。
このような構成としたときには、ＣｏＦｅＢがＣｏＦｅ等と比較してスピン分極率が大きいことから、記憶素子のスピン注入効率が高くなり、スピン注入により情報を記録するために必要な電流量を低減することが可能になる。
上記本発明の記憶素子において、記憶層と上層の保護層との間に、ＡｌもしくはＭｇの酸化物もしくは窒化物からなる挿入層を配した構成とすることも可能である。
このような構成としたときには、製造時に高温の熱履歴を受けた場合や高温の熱処理を行った場合でも、記憶層と上層の保護層との間の元素の拡散を挿入層により抑制することができる。これにより、記憶層を薄くした場合でも磁気特性を維持することができるため、充分な磁気抵抗変化率（ＭＲ比）を維持することができると共に、記憶層を薄くすることによって、情報の記録に必要な電流を低減することが可能になる。
また、さらに、この挿入層の面積抵抗値が中間層の面積抵抗値よりも小さい構成としたときには、記憶素子に情報の記録を行う電流を充分に流すことができる。
このような構成としたときには、製造時に高温の熱履歴を受けた場合や高温の熱処理を行った場合でも、記憶層と上層の保護層との間の元素の拡散を挿入層により抑制することができる。これにより、記憶層を薄くした場合でも磁気特性を維持することができるため、充分な磁気抵抗変化率（ＭＲ比）を維持することができると共に、記憶層を薄くすることによって、情報の記録に必要な電流を低減することが可能になる。
また、さらに、この挿入層の面積抵抗値が中間層の面積抵抗値よりも小さい構成としたときには、記憶素子に情報の記録を行う電流を充分に流すことができる。
本発明の記憶素子は、情報を磁性体の磁化状態により保持する記憶層を有し、この記憶層に対して、中間層を介して磁化固定層が設けられ、記憶層を構成する磁性体のダンピング定数αが、α＜０．０１５を満足し、積層方向に電流を流すことにより、記憶層の磁化の向きが変化して、記憶層に対して情報の記録が行われるものである。
上述の本発明の記憶素子の構成によれば、情報を磁性体の磁化状態により保持する記憶層を有し、この記憶層に対して、中間層を介して磁化固定層が設けられ、記憶層の磁化の向きが変化して、記憶層に対して情報の記録が行われることから、記憶層と磁化固定層との間に電流を流すことにより、いわゆるスピン注入により記憶層の磁化状態（磁化の向き）を変化させて、情報の記録を行うことができる。
そして、記憶層を構成する磁性体のダンピング定数αがα＜０．０１５を満足することから、記憶層のダンピング定数を小さくすることができ、ダンピング定数に比例する、記憶層の磁化の向きを変化させるための電流の閾値を小さくすることができる。これにより、スピン注入により記憶層の磁化の向きを反転させて情報を記録するために必要な電流量を低減することができる。
そして、記憶層を構成する磁性体のダンピング定数αがα＜０．０１５を満足することから、記憶層のダンピング定数を小さくすることができ、ダンピング定数に比例する、記憶層の磁化の向きを変化させるための電流の閾値を小さくすることができる。これにより、スピン注入により記憶層の磁化の向きを反転させて情報を記録するために必要な電流量を低減することができる。
本発明のメモリは、情報を磁性体の磁化状態により保持する記憶層を有する記憶素子と、互いに交差する２種類の配線とを備え、記憶素子は、記憶層に対して中間層を介して磁化固定層が設けられ、記憶層がＮｉＦｅ合金を主成分として成り、積層方向に電流を流すことにより、記憶層の磁化の向きが変化して、記憶層に対して情報の記録が行われる構成であり、２種類の配線の交点付近かつ２種類の配線の間に記憶素子が配置され、２種類の配線を通じて、記憶素子に前記積層方向の電流が流れるものである。
上述の本発明のメモリの構成によれば、情報を磁性体の磁化状態により保持する記憶層を有する記憶素子と、互いに交差する２種類の配線とを備え、記憶素子が上記本発明の記憶素子の構成（記憶層の主成分がＮｉＦｅ合金）であり、２種類の配線の交点付近かつ２種類の配線の間に記憶素子が配置され、２種類の配線を通じて、記憶素子に前記積層方向の電流が流れるものであることにより、２種類の配線を通じて記憶素子の積層方向に電流を流してスピン注入による情報の記録を行うことができる。
また、スピン注入により記憶素子の記憶層の磁化の向きを反転させるために必要な電流量を低減することができる。
また、スピン注入により記憶素子の記憶層の磁化の向きを反転させるために必要な電流量を低減することができる。
本発明のメモリは、情報を磁性体の磁化状態により保持する記憶層を有する記憶素子と、互いに交差する２種類の配線とを備え、記憶素子は、記憶層に対して中間層を介して磁化固定層が設けられ、記憶層を構成する磁性体のダンピング定数αがα＜０．０１５を満足し、積層方向に電流を流すことにより、記憶層の磁化の向きが変化して、記憶層に対して情報の記録が行われる構成であり、２種類の配線の交点付近かつ２種類の配線の間に記憶素子が配置され、２種類の配線を通じて、記憶素子に前記積層方向の電流が流れるものである。
上述の本発明のメモリの構成によれば、情報を磁性体の磁化状態により保持する記憶層を有する記憶素子と、互いに交差する２種類の配線とを備え、記憶素子が上記本発明の記憶素子の構成（記憶層のダンピング定数α＜０．０１５）であり、２種類の配線の交点付近かつ２種類の配線の間に記憶素子が配置され、２種類の配線を通じて、記憶素子に前記積層方向の電流が流れるものであることにより、２種類の配線を通じて記憶素子の積層方向に電流を流してスピン注入による情報の記録を行うことができる。
また、スピン注入により記憶素子の記憶層の磁化の向きを反転させるために必要な電流量を低減することができる。
また、スピン注入により記憶素子の記憶層の磁化の向きを反転させるために必要な電流量を低減することができる。
上述の本発明によれば、情報の記録に必要な電流量を低減することができる。
ことにより、メモリ全体の消費電力を低減することが可能になる。
従って、従来にない低消費電力のメモリを実現することが可能になる。
ことにより、メモリ全体の消費電力を低減することが可能になる。
従って、従来にない低消費電力のメモリを実現することが可能になる。
また、特に、記憶層と上層の保護層との間に、ＡｌもしくはＭｇの酸化物もしくは窒化物からなる挿入層を配した構成としたときには、記憶素子に熱が加わったときの記憶素子の特性の劣化を抑制することができ、メモリにおいて情報の記録や読み出しを安定して行うことができる。高温でも特性劣化が少ない記憶素子を構成することができる。
これにより、耐熱性を有し、信頼性の高いメモリを実現することができる。
これにより、耐熱性を有し、信頼性の高いメモリを実現することができる。
まず、本発明の具体的な実施の形態の説明に先立ち、本発明の概要について説明する。
本発明は、前述したスピン注入により、記憶素子の記憶層の磁化の向きを反転させて、情報の記録を行うものである。記憶層は、強磁性層等の磁性体により構成され、情報を磁性体の磁化状態（磁化の向き）により保持するものである。
本発明は、前述したスピン注入により、記憶素子の記憶層の磁化の向きを反転させて、情報の記録を行うものである。記憶層は、強磁性層等の磁性体により構成され、情報を磁性体の磁化状態（磁化の向き）により保持するものである。
スピン注入により磁性層の磁化の向きを反転させる基本的な動作は、巨大磁気抵抗効果素子（ＧＭＲ素子）もしくはトンネル磁気抵抗効果素子（ＭＴＪ素子）から成る記憶素子に対して、その膜面に垂直な方向に、ある閾値以上の電流を流すものである。このとき、電流の極性（向き）は、反転させる磁化の向きに依存する。
この閾値よりも絶対値が小さい電流を流した場合には、磁化反転を生じない。
この閾値よりも絶対値が小さい電流を流した場合には、磁化反転を生じない。
スピン注入によって、磁性層の磁化の向きを反転させるときに、必要となる電流の閾値Ｉｃは、現象論的に、下記の式１により表される（J. Z. Sun,Phys. Rev. B,Vol.62,p.570,2000年参照）。
書き込み閾値電流Ｉｃを低減するためには、上記式１中の各種パラメータを調整すれば良いことになる。
一方、メモリとしての性能を維持するという観点から、上記各種パラメータが制約される。例えば、式１中の（ａ２ｌｍＨｋＭｓ）の項は熱ゆらぎを決定する項として知られており、書き込み閾値電流Ｉｃのばらつきを抑えて、書き込んだデータの長期安定性を確保するためには、一定以上の値を保たなければならず、ある一定値以下に小さくすることはできない。このため、記憶素子の大きさや記憶層の厚さｌｍ・飽和磁化Ｍｓには下限が存在し、これらのパラメータを減少させることにより書き込み電流を低減させる手法は、ある所で限界となる。
一方、メモリとしての性能を維持するという観点から、上記各種パラメータが制約される。例えば、式１中の（ａ２ｌｍＨｋＭｓ）の項は熱ゆらぎを決定する項として知られており、書き込み閾値電流Ｉｃのばらつきを抑えて、書き込んだデータの長期安定性を確保するためには、一定以上の値を保たなければならず、ある一定値以下に小さくすることはできない。このため、記憶素子の大きさや記憶層の厚さｌｍ・飽和磁化Ｍｓには下限が存在し、これらのパラメータを減少させることにより書き込み電流を低減させる手法は、ある所で限界となる。
ダンピング定数αは、強磁性共鳴（ＦＭＲ）等により測定することができることが知られており、ＣｏＦｅ合金やＮｉＦｅ合金のダンピング定数αの値は、例えば、S. Mizukami,Y. Ando,T. Miyazaki，J. Magn. Magn. Mater.,226-230巻,p.1640(2001年)等に報告されている。
スピン注入による記憶素子の記憶層の材料として、従来は、読み出し信号を大きく取るために、ＣｏＦｅが一般に使用されていた。
また、記憶層の材料として、ＣｏＦｅＢを使用した場合には、一般的に用いられているＣｏＦｅにさらにボロンＢを添加することによって、飽和磁化Ｍｓを減少させて、ＣｏＦｅに比べて書き込み閾値電流Ｉｃを低減することができると考えられる。
しかしながら、これらの材料（ＣｏＦｅ，ＣｏＦｅＢ）は、ダンピング定数αが０．０２程度と大きい。このため、書き込み電流密度は６×１０６Ａ／ｃｍ２以上と大きくなり、また、前述した熱揺らぎを決定する項が大きくなることから、熱揺らぎによる悪影響を受けることになる。
従って、これらの材料では、熱揺らぎの影響を抑えつつ書き込み閾値電流Ｉｃを低減させることは困難であり、選択トランジスタと接続してメモリセルを構成して情報の書き込みを行うことができなくなる。
また、記憶層の材料として、ＣｏＦｅＢを使用した場合には、一般的に用いられているＣｏＦｅにさらにボロンＢを添加することによって、飽和磁化Ｍｓを減少させて、ＣｏＦｅに比べて書き込み閾値電流Ｉｃを低減することができると考えられる。
しかしながら、これらの材料（ＣｏＦｅ，ＣｏＦｅＢ）は、ダンピング定数αが０．０２程度と大きい。このため、書き込み電流密度は６×１０６Ａ／ｃｍ２以上と大きくなり、また、前述した熱揺らぎを決定する項が大きくなることから、熱揺らぎによる悪影響を受けることになる。
従って、これらの材料では、熱揺らぎの影響を抑えつつ書き込み閾値電流Ｉｃを低減させることは困難であり、選択トランジスタと接続してメモリセルを構成して情報の書き込みを行うことができなくなる。
前述した目的、即ちスピン注入の効率を改善して低い電流で情報を記録することができることを達成するために最適な構造を検討した結果、磁化の向き（磁化状態）を情報として保持する記憶層と磁化の向きが固定された磁化固定層（情報の基準となる参照層を有する）との少なくとも２つの磁性層とそれらに挟まれた非磁性層からなり、非磁性層を介して流れる電流により情報の記録と読み出しを行う記憶素子において、式（１）で表されるダンピング定数αの重要性に着目し、記憶層のダンピング定数αを小さくすることにより、記憶層のサイズや飽和磁化Ｍｓを減少させなくても、記憶層の飽和磁束密度を小さくして、記録電流を低減することが可能であることを見い出した。
例えばダンピング定数αが０．０１程度のＮｉＦｅ合金等のダンピング定数が小さい材料を記憶層に使用すると、書き込み電流密度の閾値が約３×１０６Ａ／ｃｍ２以下と小さくなる。
このとき、記憶素子の大きさが例えば９０ｎｍ×１３０ｎｍであるとすると、書き込み閾値電流Ｉｃはおよそ２８０μＡとなり、前述した選択トランジスタの飽和電流（約４００μＡ）よりも小さくすることができ、スピン注入を利用して情報の書き込みを行うメモリの実現が可能となる。
このとき、記憶素子の大きさが例えば９０ｎｍ×１３０ｎｍであるとすると、書き込み閾値電流Ｉｃはおよそ２８０μＡとなり、前述した選択トランジスタの飽和電流（約４００μＡ）よりも小さくすることができ、スピン注入を利用して情報の書き込みを行うメモリの実現が可能となる。
そして、選択トランジスタの飽和電流が、前述したように約４００μＡであり、式１から、書き込み電流閾値Ｉｃはダンピング定数αと比例することから、記憶層を構成する磁性体のダンピング定数αは、
α＜０．０１５ （式２）
の関係を満たすことが求められる。
α＜０．０１５ （式２）
の関係を満たすことが求められる。
即ち、本発明では、磁化の向き（磁化状態）を情報として保持する記憶層と、磁化の向きが固定された磁化固定層とを有し、記憶層と磁化固定層との間に非磁性の中間層（絶縁層又は非磁性導電層）を設けて、記憶素子を構成する。
また、記憶層に対して、前述したスピン注入による磁化反転を用いて、記憶層を構成する磁性層の磁化の向きを反転させて、情報の記録を行う。
そして、ダンピング定数αが０．０１程度のＮｉＦｅ合金等の、上述の式２の関係を満足する材料を、記憶層を構成する磁性体として使用する。
これにより、記憶層のダンピング定数αが小さくなり、書き込み閾値電流Ｉｃはおよそ２８０μＡとなり、前述した選択トランジスタの飽和電流（約４００μＡ）よりも小さくすることができ、スピン注入を利用して情報の書き込みを行うメモリの実現が可能となる。
また、記憶層に対して、前述したスピン注入による磁化反転を用いて、記憶層を構成する磁性層の磁化の向きを反転させて、情報の記録を行う。
そして、ダンピング定数αが０．０１程度のＮｉＦｅ合金等の、上述の式２の関係を満足する材料を、記憶層を構成する磁性体として使用する。
これにより、記憶層のダンピング定数αが小さくなり、書き込み閾値電流Ｉｃはおよそ２８０μＡとなり、前述した選択トランジスタの飽和電流（約４００μＡ）よりも小さくすることができ、スピン注入を利用して情報の書き込みを行うメモリの実現が可能となる。
記憶層に用いられる、式２に示した条件を満たす材料としては、ＮｉＦｅ合金や、ＮｉＦｅを主成分として、その他の材料を含むものが挙げられる。
例えば、ＮｉＦｅを主成分として、さらに、他の元素として、Ｂ，Ｃ，Ｎ，Ｓｉ，Ｐ，Ａｌ，Ｔａ，Ｍｏ，Ｃｒ，Ｎｂ，Ｃｕ，Ｚｒ，Ｗ，Ｖ，Ｈｆ，Ｇｄ，Ｍｎ，Ｐｄが添加された材料を用いることができる。
これら他の元素の添加量は、ダンピング定数αが式２を満たすように設定する。より好ましくは、初透磁率（μｉ）が１００００以上となるように設定する。初透磁率が１００００以上であるように、他の元素の添加量を設定することにより、記憶層のダンピング定数を大きくならないように抑制することができる。
また、ＮｉＦｅを主成分とする材料に限らず、ダンピング定数αが式２の条件を満たす材料であれば、その他の磁性体を使用することも可能である。
例えば、ＮｉＦｅを主成分として、さらに、他の元素として、Ｂ，Ｃ，Ｎ，Ｓｉ，Ｐ，Ａｌ，Ｔａ，Ｍｏ，Ｃｒ，Ｎｂ，Ｃｕ，Ｚｒ，Ｗ，Ｖ，Ｈｆ，Ｇｄ，Ｍｎ，Ｐｄが添加された材料を用いることができる。
これら他の元素の添加量は、ダンピング定数αが式２を満たすように設定する。より好ましくは、初透磁率（μｉ）が１００００以上となるように設定する。初透磁率が１００００以上であるように、他の元素の添加量を設定することにより、記憶層のダンピング定数を大きくならないように抑制することができる。
また、ＮｉＦｅを主成分とする材料に限らず、ダンピング定数αが式２の条件を満たす材料であれば、その他の磁性体を使用することも可能である。
また、記憶層をＮｉＦｅを主成分とした材料により構成し、記憶層と中間層（トンネル絶縁層等）と間に、膜厚０．５ｎｍ以下のＣｏＦｅ膜やＣｏＦｅＢ膜を挟んで記憶素子を構成しても良い。
記憶素子のその他の構成は、スピン注入により情報を記録する記憶素子の従来公知の構成と同様とすることができる。
磁化固定層は、強磁性層のみにより、或いは反強磁性層と強磁性層の反強磁性結合を利用することにより、その磁化の向きが固定された構成とする。
また、磁化固定層は、単層の強磁性層から成る構成、或いは複数層の強磁性層を非磁性層を介して積層した積層フェリ構造とする。磁化固定層を積層フェリ構造としたときには、磁化固定層の外部磁界に対する感度を低下させることができるため、外部磁界による磁化固定層の不要な磁化変動を抑制して、記憶素子を安定して動作させることができる。
磁化固定層は、強磁性層のみにより、或いは反強磁性層と強磁性層の反強磁性結合を利用することにより、その磁化の向きが固定された構成とする。
また、磁化固定層は、単層の強磁性層から成る構成、或いは複数層の強磁性層を非磁性層を介して積層した積層フェリ構造とする。磁化固定層を積層フェリ構造としたときには、磁化固定層の外部磁界に対する感度を低下させることができるため、外部磁界による磁化固定層の不要な磁化変動を抑制して、記憶素子を安定して動作させることができる。
記憶素子を構成する他の各層の材料としては、例えば、以下の材料が挙げられる。
反強磁性層として用いられる材料としては、鉄、ニッケル、白金、イリジウム、ロジウム等のマンガン合金、コバルトやニッケル酸化物等が使用できる。
非磁性層として用いられる材料としては、ルテニウム、銅、クロム、金、銀等が使用できる。膜厚は材料によって変動するが、ほぼ０．４ｎｍ〜２．５ｎｍの範囲で使用する。
磁化固定層を構成する強磁性層の材料としては、ＣｏもしくはＣｏ−Ｆｅ強磁性材料やそれにボロンＢが１５〜３０原子％添加されたアモルファス材料や、Ｃｏ，Ｆｅ，Ｎｉの合金から成る強磁性材料を用いることができる。
反強磁性層として用いられる材料としては、鉄、ニッケル、白金、イリジウム、ロジウム等のマンガン合金、コバルトやニッケル酸化物等が使用できる。
非磁性層として用いられる材料としては、ルテニウム、銅、クロム、金、銀等が使用できる。膜厚は材料によって変動するが、ほぼ０．４ｎｍ〜２．５ｎｍの範囲で使用する。
磁化固定層を構成する強磁性層の材料としては、ＣｏもしくはＣｏ−Ｆｅ強磁性材料やそれにボロンＢが１５〜３０原子％添加されたアモルファス材料や、Ｃｏ，Ｆｅ，Ｎｉの合金から成る強磁性材料を用いることができる。
磁化固定層を構成する強磁性層のうち、特に、反強磁性層（例えばＰｔＭｎ膜）に接する強磁性層には、ＣｏもしくはＣｏ−Ｆｅ強磁性材料を用いて、そのＦｅ含有量を０〜２０％とするのがよい。Ｆｅ含有量が２０％を超えて多くなり過ぎると、高温の熱処理によって劣化しやすくなる。
磁化固定層を構成する強磁性層のうち、中間層（トンネル絶縁層等）に接する強磁性層は、ＣｏＦｅＢを主成分とすることが望ましい。これは、ＣｏＦｅＢがＣｏＦｅ等と比較してスピン分極率が大きいことから、記憶素子のスピン注入効率が高くなり、記憶層の磁化の向きを反転させるために必要な電流量を低減することが可能になるためである。
積層フェリ構造において、非磁性層（例えばＲｕ膜）の下側に接する強磁性層としては、充分な反強磁性結合が得られるように、ＣｏＦｅＢ層よりもＣｏＦｅ層が望ましい。
また、特に、記憶層を構成する磁性体を、ＮｉＦｅ合金に、Ｃｕ，Ｐｄ，Ｚｎから選ばれる少なくとも１つ以上の元素を添加した構成とすると、これらの元素の添加により、ＮｉＦｅ合金単体と比較して、さらに飽和磁束密度を下げてかつスピン分極率を向上することができる。
飽和磁束密度を下げることにより、スピン注入による書き込み閾値電流を低減することができ、少ない電流で情報の書き込み（記録）を行うことができる。
スピン分極率を向上することにより、磁気抵抗変化率（ＭＲ比）を大きくして、記憶層に記録された情報を読み出す際の読み出し信号強度を大きくすることができる。
飽和磁束密度を下げることにより、スピン注入による書き込み閾値電流を低減することができ、少ない電流で情報の書き込み（記録）を行うことができる。
スピン分極率を向上することにより、磁気抵抗変化率（ＭＲ比）を大きくして、記憶層に記録された情報を読み出す際の読み出し信号強度を大きくすることができる。
ここで、標準的な軟磁性ＦｅＮｉ合金組成（Ｆｅ２０Ｎｉ８０）のＮｉに置換して、Ｃｕ，Ｐｄ，Ｃｒ，Ｒｕ，Ｚｎの各元素をそれぞれ添加したときのスピン分極率Ｐを計算によって求めた。このスピン分極率Ｐの計算値と元素の添加量との関係を図２Ａに示す。
図２Ａより、Ｃｒ及びＲｕを添加した場合には、少量の添加では分極率の向上が見られるが、添加量を増やすと分極率は低下する。また、Ｃｕ，Ｐｄ，Ｚｎを添加した場合には比較的添加量の多いところで、分極率が大きくなることがわかる。
図２Ａより、Ｃｒ及びＲｕを添加した場合には、少量の添加では分極率の向上が見られるが、添加量を増やすと分極率は低下する。また、Ｃｕ，Ｐｄ，Ｚｎを添加した場合には比較的添加量の多いところで、分極率が大きくなることがわかる。
同様に、Ｆｅ２０Ｎｉ８０に対する各元素の添加量と平均磁気モーメントとの関係を図２Ｂに示す。
図２Ｂより、添加する元素の種類によって、添加による平均磁気モーメントの減少率に差があり、Ｃｒ，Ｚｎは減少率が大きく、Ｐｄは減少率が小さい。平均磁気モーメントと飽和磁束密度とはほぼ比例するので、平均磁気モーメントが小さい方が記録電流は小さくなる。
図２Ｂより、添加する元素の種類によって、添加による平均磁気モーメントの減少率に差があり、Ｃｒ，Ｚｎは減少率が大きく、Ｐｄは減少率が小さい。平均磁気モーメントと飽和磁束密度とはほぼ比例するので、平均磁気モーメントが小さい方が記録電流は小さくなる。
次に、スピン分極率と平均磁気モーメントとをそれぞれ考慮するために、平均磁気モーメント当たりのスピン分極率を計算し、この値の添加量に対する変化を算出して、図３に示す。
図３より、Ｚｎ，Ｃｕ，Ｐｄを添加した場合に、平均磁気モーメント当たりの分極率が著しく向上しているのがわかる。
図３より、Ｚｎ，Ｃｕ，Ｐｄを添加した場合に、平均磁気モーメント当たりの分極率が著しく向上しているのがわかる。
また、記憶層と磁化固定層との間の非磁性の中間層として、トンネル絶縁層を用いて磁気トンネル接合（ＭＴＪ）素子を構成することにより、非磁性導電層を用いて巨大磁気抵抗効果（ＧＭＲ）素子を構成した場合と比較して、磁気抵抗変化率（ＭＲ比）を大きくすることができ、読み出し信号強度を大きくすることができる。
トンネル絶縁層の材料としては、例えば、酸化アルミニウム（ＡｌＯｘ）や酸化マグネシウム（ＭｇＯ）等の酸化物を用いることができる。
トンネル絶縁層の材料としては、例えば、酸化アルミニウム（ＡｌＯｘ）や酸化マグネシウム（ＭｇＯ）等の酸化物を用いることができる。
特に、このトンネル絶縁層の材料として、酸化マグネシウム（ＭｇＯ）を用いることにより、酸化アルミニウムを用いた場合よりも、磁気抵抗変化率（ＭＲ比）を大きくすることができる。一般に、スピン注入効率はＭＲ比に依存し、ＭＲ比が大きいほど、スピン注入効率が向上し、磁化反転電流密度を低減することができる。
従って、トンネル絶縁層の材料に酸化マグネシウムを用いることにより、スピン注入による書き込み閾値電流を低減することができ、少ない電流で情報の書き込み（記録）を行うことができる。また、読み出し信号強度を大きくすることができる。
従って、トンネル絶縁層の材料に酸化マグネシウムを用いることにより、スピン注入による書き込み閾値電流を低減することができ、少ない電流で情報の書き込み（記録）を行うことができる。また、読み出し信号強度を大きくすることができる。
なお、トンネル絶縁層をＭｇＯ膜により形成する場合には、ＭｇＯ膜が結晶化していて、００１方向に結晶配向性を維持していることが望ましい。
また、記憶素子に充分な書き込み電流を流すためには、トンネル絶縁層（トンネルバリア層）の面積抵抗値を小さくする必要がある。
スピン注入により記憶層の磁化の向きを反転させる記憶素子では、スピン注入による磁化反転を可能とするためには、およそ３〜８×１０６（Ａ／μｍ２）の電流密度を必要とする。トンネル絶縁層内のピンホール密度等の信頼性にもよるが、スピン注入による磁化反転が可能であり、かつ比較的低抵抗のトンネル絶縁層の絶縁耐電圧は、およそ１Ｖ程度である。
ここで、記憶素子の面積を仮に０．０６×０．１６７μｍ＝０．０１μｍ２であるとした場合に、３〜８×１０６（Ａ／μｍ２）の電流密度を得るためには、それぞれ３３．３〜１２．５(Ωμｍ２)よりも抵抗値が小さい必要がある。
なお、磁化反転に必要な電流密度が小さいほど、記憶素子の抵抗値が大きくてもよくなる。
従って、トンネル絶縁層の面積抵抗値は、スピン注入に必要な電流密度を得る観点から、少なくとも３０Ωμｍ２以下であることが好ましく、１５Ωμｍ２以下であることがさらに好ましい。
そして、トンネル絶縁層にＭｇＯ膜を用いた場合には、面積抵抗値を上述の３０Ωμｍ２以下とするために、ＭｇＯ膜の膜厚を０．８ｎｍ以下にすることが望ましい。
スピン注入により記憶層の磁化の向きを反転させる記憶素子では、スピン注入による磁化反転を可能とするためには、およそ３〜８×１０６（Ａ／μｍ２）の電流密度を必要とする。トンネル絶縁層内のピンホール密度等の信頼性にもよるが、スピン注入による磁化反転が可能であり、かつ比較的低抵抗のトンネル絶縁層の絶縁耐電圧は、およそ１Ｖ程度である。
ここで、記憶素子の面積を仮に０．０６×０．１６７μｍ＝０．０１μｍ２であるとした場合に、３〜８×１０６（Ａ／μｍ２）の電流密度を得るためには、それぞれ３３．３〜１２．５(Ωμｍ２)よりも抵抗値が小さい必要がある。
なお、磁化反転に必要な電流密度が小さいほど、記憶素子の抵抗値が大きくてもよくなる。
従って、トンネル絶縁層の面積抵抗値は、スピン注入に必要な電流密度を得る観点から、少なくとも３０Ωμｍ２以下であることが好ましく、１５Ωμｍ２以下であることがさらに好ましい。
そして、トンネル絶縁層にＭｇＯ膜を用いた場合には、面積抵抗値を上述の３０Ωμｍ２以下とするために、ＭｇＯ膜の膜厚を０．８ｎｍ以下にすることが望ましい。
本発明において、記憶層にＮｉＦｅ合金もしくはＮｉＦｅを主成分とする材料を用いる場合に、さらに、記憶層の膜厚を、３ｎｍ以上、４ｎｍ以下とすることにより、記憶素子を破壊することなく良好に情報の書き込み（記録）を行うことができると共に、大きいＭＲ比を得ることができる。
記憶層が薄くなると、ＭＲ比が小さくなるため、読み出し信号強度が小さくなる。
一方、記憶層が厚くなると、磁化の向きを反転させるための書き込み電流を大きくする必要があるため、トンネル絶縁層を破壊するおそれがある。
記憶層が薄くなると、ＭＲ比が小さくなるため、読み出し信号強度が小さくなる。
一方、記憶層が厚くなると、磁化の向きを反転させるための書き込み電流を大きくする必要があるため、トンネル絶縁層を破壊するおそれがある。
なお、記憶素子の他の構成の条件によっては、記憶層の膜厚が上述の３ｎｍ以上４ｎｍ以下の範囲外であっても、良好に情報の書き込み（記録）を行うことや大きいＭＲ比を得ることが可能であるが、記憶層の膜厚を上述の範囲内とすることにより、他の構成の条件によらず、上述の効果を得ることができる。
本発明において、記憶層にＮｉＦｅ合金もしくはＮｉＦｅを主成分とする材料を用いる場合に、さらに、記憶層の少なくとも一部の領域（記憶層の一部領域又は記憶層全体）のＮｉ含有量を、７０原子％以上９０原子％以下とすることにより、スピン注入効率を向上することができると共に、大きいＭＲ比を得ることができる。これにより、スピン注入による書き込み閾値電流を低減して、少ない電流で情報の書き込み（記録）を行うことができると共に、読み出し信号強度を大きくすることができる。
Ｎｉ含有量が少ないと、ＭＲ比が小さくなり、またスピン注入による書き込み閾値電流も大きくなる。
一方、Ｎｉ含有量が１００原子％付近と多くなると、ＭＲ比が大きく劣化する。また、９０原子％以下の場合と比較して、スピン注入による書き込み閾値電流も大きくなる。
なお、記憶層の一部領域を上述したＮｉ含有量とする場合には、当該領域が記憶層のどこにあっても効果はあるが、当該領域が中間層（トンネル絶縁層等）と接する側にあるときに最も大きい効果が得られる。
Ｎｉ含有量が少ないと、ＭＲ比が小さくなり、またスピン注入による書き込み閾値電流も大きくなる。
一方、Ｎｉ含有量が１００原子％付近と多くなると、ＭＲ比が大きく劣化する。また、９０原子％以下の場合と比較して、スピン注入による書き込み閾値電流も大きくなる。
なお、記憶層の一部領域を上述したＮｉ含有量とする場合には、当該領域が記憶層のどこにあっても効果はあるが、当該領域が中間層（トンネル絶縁層等）と接する側にあるときに最も大きい効果が得られる。
本発明において、記憶層にＮｉＦｅ合金もしくはＮｉＦｅを主成分とする材料を用いる場合に、さらに、記憶層の飽和磁化が１Ｔ以下である構成とすることにより、書き込み閾値電流が記憶層の飽和磁化の２乗に比例するため、スピン注入による書き込み閾値電流を低減して、少ない電流で情報の書き込み（記録）を行うことができる。
記憶層の飽和磁化が１Ｔを超えると、スピン注入による書き込み閾値電流も大きくなってしまう。
記憶層の飽和磁化が１Ｔを超えると、スピン注入による書き込み閾値電流も大きくなってしまう。
ＮｉＦｅを主成分とする記憶層の膜厚は、好ましくは数ｎｍ以下、より好ましくは前述したように３ｎｍ以上４ｎｍ以下とする。
このような薄い記憶層を形成する工程としては、ＤＣマグネトロンスパッタ法等により直接所望の膜厚の薄膜を成膜する方法が考えられる。
また、例えば、記憶層を構成する磁性体の薄膜を所望の膜厚よりも厚く形成した後に、化学反応・酸化・イオンの打ち込み等により、上部を混合層領域として非磁性に変化させ、記憶層の実効的な厚さを低減することも可能である。この製造方法を用いることにより、直接良好な状態で成膜することが困難である膜厚であっても、良好な状態で作製することが可能になる。
このような薄い記憶層を形成する工程としては、ＤＣマグネトロンスパッタ法等により直接所望の膜厚の薄膜を成膜する方法が考えられる。
また、例えば、記憶層を構成する磁性体の薄膜を所望の膜厚よりも厚く形成した後に、化学反応・酸化・イオンの打ち込み等により、上部を混合層領域として非磁性に変化させ、記憶層の実効的な厚さを低減することも可能である。この製造方法を用いることにより、直接良好な状態で成膜することが困難である膜厚であっても、良好な状態で作製することが可能になる。
続いて、本発明の具体的な実施の形態について説明する。
図１は、本発明の一実施の形態として、記憶素子の概略構成図（断面図）を示す。
この記憶素子１０は、下層から、下地層１１、反強磁性層１２、強磁性層１３、非磁性層１４、強磁性層１５、トンネル絶縁層１６、記憶層１７、キャップ層（保護層）１８が積層されて成る。
記憶層１７は、磁性体から成り、情報を磁化状態（記憶層１７の磁化Ｍ１の向き）で保持することができるように構成される。
強磁性層１３・非磁性層１４・強磁性層１５の３層により、積層フェリ構造の磁化固定層１９が構成される。このうち、強磁性層１３は反強磁性層１２により磁化Ｍ１３の向きが右向きに固定されている。強磁性層１５の磁化Ｍ１５の向きは、強磁性層１３の磁化Ｍ１３の向きとは反平行の左向きになっている。
また、この強磁性層１５は、記憶層１７に対する磁化の向きの基準となるものであるため、参照層とも称される。
この記憶素子１０は、下層から、下地層１１、反強磁性層１２、強磁性層１３、非磁性層１４、強磁性層１５、トンネル絶縁層１６、記憶層１７、キャップ層（保護層）１８が積層されて成る。
記憶層１７は、磁性体から成り、情報を磁化状態（記憶層１７の磁化Ｍ１の向き）で保持することができるように構成される。
強磁性層１３・非磁性層１４・強磁性層１５の３層により、積層フェリ構造の磁化固定層１９が構成される。このうち、強磁性層１３は反強磁性層１２により磁化Ｍ１３の向きが右向きに固定されている。強磁性層１５の磁化Ｍ１５の向きは、強磁性層１３の磁化Ｍ１３の向きとは反平行の左向きになっている。
また、この強磁性層１５は、記憶層１７に対する磁化の向きの基準となるものであるため、参照層とも称される。
磁化固定層１９の強磁性層１３，１５の材料としては、鉄、ニッケル、コバルトの１種もしくは２種以上からなる合金材料、例えばＣｏＦｅ合金を用いることができる。さらにＮｂ、Ｚｒ等の遷移金属元素やＢ等の軽元素を含有させることもできる。
例えば、ＣｏＦｅ合金にボロンＢが２０〜３０原子％添加されたアモルファス（非晶質）のＣｏＦｅＢを用いることも可能である。
例えば、ＣｏＦｅ合金にボロンＢが２０〜３０原子％添加されたアモルファス（非晶質）のＣｏＦｅＢを用いることも可能である。
また、特に、磁化固定層１９のトンネル絶縁層１６に接する強磁性層（参照層）１５に、ＣｏＦｅＢを用いることにより、スピン分極率を大きくして、記憶素子１０のスピン注入効率を向上することができる。これにより、記憶層１７の磁化Ｍ１の向きを反転させるための電流をさらに低減することができる。
トンネル絶縁層１６の材料としては、Ａｌ，Ｍｇ，Ｈｆ，Ｓｉ等の酸化物や、その他の酸化物、窒化物等の絶縁材料を用いることができる。
特に、トンネル絶縁層１６の材料として酸化マグネシウム（ＭｇＯ）を用いると、前述したように、大きい磁気抵抗変化率（ＭＲ比）が得られる。
また、前述した理由により、このＭｇＯからなるトンネル絶縁層１６の膜厚は０．８ｎｍ以下とすることが好ましい。
特に、トンネル絶縁層１６の材料として酸化マグネシウム（ＭｇＯ）を用いると、前述したように、大きい磁気抵抗変化率（ＭＲ比）が得られる。
また、前述した理由により、このＭｇＯからなるトンネル絶縁層１６の膜厚は０．８ｎｍ以下とすることが好ましい。
下地層１１及びキャップ層１８の間に電流を流すことにより、スピン注入による記憶層１７の磁化の向きの反転を行うことができる。
キャップ層１８から下地層１１に向けて、即ち記憶層１７から強磁性層（参照層）１５に向けて電流を流すと、強磁性層（参照層）１５から記憶層１７に偏極電子が注入され、記憶層１７の磁化の向きが参照層１５の磁化の向きと平行になる。
下地層１１からキャップ層１８に向けて、即ち参照層１５から記憶層１７に向けて電流を流すと、記憶層１７から参照層１５に偏極電子が注入され、記憶層１７の磁化の向きが参照層１５の磁化の向きと反平行になる。
このようにして、電流を流す向きによって、記録する情報を選択することができる。
キャップ層１８から下地層１１に向けて、即ち記憶層１７から強磁性層（参照層）１５に向けて電流を流すと、強磁性層（参照層）１５から記憶層１７に偏極電子が注入され、記憶層１７の磁化の向きが参照層１５の磁化の向きと平行になる。
下地層１１からキャップ層１８に向けて、即ち参照層１５から記憶層１７に向けて電流を流すと、記憶層１７から参照層１５に偏極電子が注入され、記憶層１７の磁化の向きが参照層１５の磁化の向きと反平行になる。
このようにして、電流を流す向きによって、記録する情報を選択することができる。
そして、強磁性層（参照層）１５の磁化の向きと記憶層１７の磁化の向きが、平行の状態ではトンネル絶縁層１６を通る電流の抵抗が小さくなり、反平行の状態ではトンネル絶縁層１６を通る電流の抵抗が大きくなる。このことを利用して、抵抗値から記憶層１７に記録された情報の内容を読み出すことができる。
なお、読み出し時に流す電流は、スピン注入による記憶層１７の磁化反転が生じないように、反転電流よりも小さくする。
なお、読み出し時に流す電流は、スピン注入による記憶層１７の磁化反転が生じないように、反転電流よりも小さくする。
本実施の形態では、特に、記憶層１７がＮｉＦｅを主成分として成る構成、もしくは、記憶層１７を構成する磁性体のダンピング定数αがα＜０．０１５（前述の式２）を満たす構成とする。
これにより、前述したように、記憶層のダンピング定数を小さくすることができるため、ダンピング定数に比例する、記憶層の磁化の向きを変化させるための電流の閾値を小さくすることができる。
これにより、前述したように、記憶層のダンピング定数を小さくすることができるため、ダンピング定数に比例する、記憶層の磁化の向きを変化させるための電流の閾値を小さくすることができる。
また、記憶層１７がＮｉＦｅを主成分とする構成とした場合には、前述したように、初透磁率を１００００以上にする、記憶層１７をＮｉＦｅにＣｕ，Ｐｄ，Ｚｎから選ばれた少なくとも一つの元素が添加された構成とする、記憶層１７の膜厚を３ｎｍ以上４ｎｍ以下にする、記憶層１７の少なくとも一部の領域のＮｉ含有量を７０原子％以上９０原子％以下にする、記憶層１７の飽和磁化を１Ｔ以下とする、等の構成を加えることにより、さらに記憶素子１０の特性を向上することができる。
本実施の形態の記憶素子１０は、下地層１１からキャップ層１８までを真空装置内で連続的に形成して、その後エッチング等の加工により記憶素子１０のパターンを形成することにより、製造することができる。
また、本実施の形態の記憶素子１０を用いて、図１０に示したメモリと同様の構成のメモリを構成することができる。
即ち、記憶素子１０を２種類のアドレス配線の交点付近に配置してメモリを構成し、２種類のアドレス配線を通じて記憶素子１０に上下方向（積層方向）の電流を流して、スピン注入により記憶層１７の磁化の向きを反転させて、記憶素子１０に情報の記録を行うことができる。
即ち、記憶素子１０を２種類のアドレス配線の交点付近に配置してメモリを構成し、２種類のアドレス配線を通じて記憶素子１０に上下方向（積層方向）の電流を流して、スピン注入により記憶層１７の磁化の向きを反転させて、記憶素子１０に情報の記録を行うことができる。
上述の本実施の形態の記憶素子１０の構成によれば、記憶層１７がＮｉＦｅを主成分として成る構成、もしくは、記憶層１７を構成する磁性体のダンピング定数αがα＜０．０１５（前述の式２）を満たす構成としたことにより、記憶層の磁化の向きを変化させるための電流の閾値を小さくすることができる。これにより、スピン注入により記憶層の磁化の向きを反転させて情報を記録するために必要な電流量を低減することができる。
従って、情報の書き込み（記録）に必要な電流量を低減することができ、記憶素子１０を多数有するメモリにおいて、メモリ全体の消費電力を低減することができ、従来にない低消費電力のメモリを実現することが可能になる。
上述の実施の形態では、記憶層１７の上に直接キャップ層１８を形成しているが、記憶層とキャップ層との間に、酸化物や窒化物から成る挿入層を設けてもよい。
このような挿入層を設けることにより、製造時に高温（例えば４００℃）の熱履歴を受けた場合や、高温の熱処理工程を行った場合でも、キャップ層１８と記憶層１７との間の元素の拡散を挿入層により抑制することができる。
このような挿入層を設けることにより、製造時に高温（例えば４００℃）の熱履歴を受けた場合や、高温の熱処理工程を行った場合でも、キャップ層１８と記憶層１７との間の元素の拡散を挿入層により抑制することができる。
この挿入層の材料としては、例えば、Ａｌ，Ｍｇの、酸化物もしくは窒化物が挙げられる。
そして、このような材料を用いた挿入層は、例えば、酸化物のターゲットを用いたＲＦマグネトロンスパッタリングや、酸素ガスを成膜中に導入することによるリアクティブスパッタリング、金属膜を成膜した後に酸素ガスにさらすことによる自然酸化、金属膜を酸素プラズマによって酸化する等、公知の方法により形成することができる。
そして、このような材料を用いた挿入層は、例えば、酸化物のターゲットを用いたＲＦマグネトロンスパッタリングや、酸素ガスを成膜中に導入することによるリアクティブスパッタリング、金属膜を成膜した後に酸素ガスにさらすことによる自然酸化、金属膜を酸素プラズマによって酸化する等、公知の方法により形成することができる。
また、記憶素子に充分な書き込み電流を流すために、挿入層の面積抵抗値は、トンネル絶縁層の面積抵抗値よりも小さいことが望ましい。
例えば、トンネル絶縁層と挿入層を共にＭｇＯ膜により形成した場合には、前述したようにトンネル絶縁層の膜厚を０．８ｎｍ以下とすることが好ましいので、挿入層の膜厚も０．８ｎｍ以下にする。即ち、トンネル絶縁層と挿入層を共に同じ材料で形成する場合には、挿入層の膜厚をトンネル絶縁層の膜厚と同じとするか、或いはトンネル絶縁層よりも薄くする。
この挿入層を設けた場合の実施の形態を次に示す。
例えば、トンネル絶縁層と挿入層を共にＭｇＯ膜により形成した場合には、前述したようにトンネル絶縁層の膜厚を０．８ｎｍ以下とすることが好ましいので、挿入層の膜厚も０．８ｎｍ以下にする。即ち、トンネル絶縁層と挿入層を共に同じ材料で形成する場合には、挿入層の膜厚をトンネル絶縁層の膜厚と同じとするか、或いはトンネル絶縁層よりも薄くする。
この挿入層を設けた場合の実施の形態を次に示す。
本発明の他の実施の形態として、記憶素子の概略構成図を図４に示す。
本実施の形態の記憶素子２０は、特に、記憶層１７と上層のキャップ層（保護層）１８との間に、挿入層２１が設けられている。
その他の構成は、先の実施の形態の記憶素子１０と同様であるので、同一符号を付して重複説明を省略する。
本実施の形態の記憶素子２０は、特に、記憶層１７と上層のキャップ層（保護層）１８との間に、挿入層２１が設けられている。
その他の構成は、先の実施の形態の記憶素子１０と同様であるので、同一符号を付して重複説明を省略する。
挿入層２１の具体的な材料としては、前述した材料、例えば、酸化アルミニウム、酸化マグネシウム等の酸化物、窒化アルミニウム、窒化マグネシウム等の窒化物が挙げられる。
上述の本実施の形態の記憶素子２０の構成によれば、前述の実施の形態の記憶素子１０と同様に、スピン注入により記憶層の磁化の向きを反転させて情報を記録するために必要な電流量を低減することができ、記憶素子２０を多数有するメモリにおいてメモリ全体の消費電力を低減することができ、従来にない低消費電力のメモリを実現することが可能になるという効果が得られる。
また、本実施の形態の記憶素子２０の構成によれば、記憶層１７とキャップ層１８との間に挿入層２１を設けていることにより、記憶素子２０の製造時に、高温の熱履歴を受ける場合や高温の熱処理工程を行う場合であっても、記憶層１７とキャップ層１８との間の元素の拡散を挿入層２１により抑制することができる。
これにより、記憶層１７を薄くした場合でも磁気特性を維持することができるため、充分な磁気抵抗変化率（ＭＲ比）を維持することができると共に、記憶層１７を薄くすることによって、情報の記録に必要な電流を低減することが可能になる。
これにより、記憶層１７を薄くした場合でも磁気特性を維持することができるため、充分な磁気抵抗変化率（ＭＲ比）を維持することができると共に、記憶層１７を薄くすることによって、情報の記録に必要な電流を低減することが可能になる。
そして、記憶素子２０に熱が加わったときの元素の拡散による特性の劣化を抑制することができるため、メモリにおいて、情報の記録や読み出しを安定して行うことができる。
従って、耐熱性を有し、信頼性の高いメモリを実現することができる。
特に、記憶素子１０の例えばトンネル絶縁層１６にＭｇＯ等の比較的高い熱処理温度を要求される層を用いた場合において、熱処理によって抵抗変化率をさらに上昇させて、なおかつ磁気特性の劣化を抑制することができる。
従って、耐熱性を有し、信頼性の高いメモリを実現することができる。
特に、記憶素子１０の例えばトンネル絶縁層１６にＭｇＯ等の比較的高い熱処理温度を要求される層を用いた場合において、熱処理によって抵抗変化率をさらに上昇させて、なおかつ磁気特性の劣化を抑制することができる。
（実施例）
ここで、本発明の記憶素子の構成において、具体的に記憶層の寸法や組成等を設定して、特性がどのようになるか検討を行った。
ここで、本発明の記憶素子の構成において、具体的に記憶層の寸法や組成等を設定して、特性がどのようになるか検討を行った。
＜実験１＞
まず、記憶層を構成する磁性体のダンピング定数αの大きさによる、特性の差異を調べた。
なお、実際には、メモリには、図１０に示したように、記憶素子以外にもスイッチング用の半導体回路等が存在するが、ここでは、記憶層の磁気抵抗特性を調べる目的で、記憶素子のみを形成したウエハにより検討を行った。
まず、記憶層を構成する磁性体のダンピング定数αの大きさによる、特性の差異を調べた。
なお、実際には、メモリには、図１０に示したように、記憶素子以外にもスイッチング用の半導体回路等が存在するが、ここでは、記憶層の磁気抵抗特性を調べる目的で、記憶素子のみを形成したウエハにより検討を行った。
（サンプル１；比較例）
まず、厚さ０．５７５ｍｍのシリコン基板上に厚さ２μｍの熱酸化膜を形成し、図１に示した記憶素子１０と同様の記憶素子を形成した。
具体的には、図１に示した構成の記憶素子１０において、下地層１１を膜厚３ｎｍのＴａ膜、反強磁性層１２を膜厚２０ｎｍのＰｔＭｎ膜、磁化固定層１９を構成する強磁性層１３，１５を膜厚２ｎｍのＣｏＦｅ膜、積層フェリ構造の磁化固定層１９を構成する非磁性層１４を膜厚０．８ｎｍのＲｕ膜、トンネル絶縁層１６を膜厚０．５ｎｍのＡｌ膜を酸化した酸化アルミニウム膜、記憶層１７を膜厚３ｎｍのＣｏ７２Ｆｅ８Ｂ２０膜、キャップ層１８を膜厚５ｎｍのＴａ膜と選定し、また下地層１１と反強磁性層１２との間に図示しない膜厚１００ｎｍのＣｕ膜（後述するワード線となるもの）を設けて、各層を形成した。
即ち、各層の材料及び膜厚を、下記の構成（膜構成１）として、記憶素子１０を作製した。
膜構成１：
Ta(3nm)/Cu(100nm)/PtMn(20nm)/CoFe(2nm)/Ru(0.8nm)/CoFe(2nm)/Al(0.5nm)-Ox/Co72Fe8B20(3nm)/Ta(5nm)
なお、上記膜構成で、合金組成の示されていないＰｔＭｎの組成はＰｔ５０Ｍｎ５０（原子％）とした。
酸化アルミニウム膜から成るトンネル絶縁層１６以外の各層は、ＤＣマグネトロンスパッタ法を用いて成膜した。
酸化アルミニウム（Ａｌ−Ｏｘ）膜から成るトンネル絶縁層１６は、まず金属Ａｌ膜をＤＣスパッタ法により０．５ｎｍ堆積させて、その後に酸素／アルゴンの流量比を１：１とし、自然酸化法により金属Ａｌ層を酸化させた。酸化時間は１０分とした。
さらに、記憶素子１０の各層を成膜した後に、磁場中熱処理炉で、１０ｋＯｅ・２７０℃・４時間の熱処理を行い、反強磁性層１２のＰｔＭｎ膜の規則化熱処理を行った。
まず、厚さ０．５７５ｍｍのシリコン基板上に厚さ２μｍの熱酸化膜を形成し、図１に示した記憶素子１０と同様の記憶素子を形成した。
具体的には、図１に示した構成の記憶素子１０において、下地層１１を膜厚３ｎｍのＴａ膜、反強磁性層１２を膜厚２０ｎｍのＰｔＭｎ膜、磁化固定層１９を構成する強磁性層１３，１５を膜厚２ｎｍのＣｏＦｅ膜、積層フェリ構造の磁化固定層１９を構成する非磁性層１４を膜厚０．８ｎｍのＲｕ膜、トンネル絶縁層１６を膜厚０．５ｎｍのＡｌ膜を酸化した酸化アルミニウム膜、記憶層１７を膜厚３ｎｍのＣｏ７２Ｆｅ８Ｂ２０膜、キャップ層１８を膜厚５ｎｍのＴａ膜と選定し、また下地層１１と反強磁性層１２との間に図示しない膜厚１００ｎｍのＣｕ膜（後述するワード線となるもの）を設けて、各層を形成した。
即ち、各層の材料及び膜厚を、下記の構成（膜構成１）として、記憶素子１０を作製した。
膜構成１：
Ta(3nm)/Cu(100nm)/PtMn(20nm)/CoFe(2nm)/Ru(0.8nm)/CoFe(2nm)/Al(0.5nm)-Ox/Co72Fe8B20(3nm)/Ta(5nm)
なお、上記膜構成で、合金組成の示されていないＰｔＭｎの組成はＰｔ５０Ｍｎ５０（原子％）とした。
酸化アルミニウム膜から成るトンネル絶縁層１６以外の各層は、ＤＣマグネトロンスパッタ法を用いて成膜した。
酸化アルミニウム（Ａｌ−Ｏｘ）膜から成るトンネル絶縁層１６は、まず金属Ａｌ膜をＤＣスパッタ法により０．５ｎｍ堆積させて、その後に酸素／アルゴンの流量比を１：１とし、自然酸化法により金属Ａｌ層を酸化させた。酸化時間は１０分とした。
さらに、記憶素子１０の各層を成膜した後に、磁場中熱処理炉で、１０ｋＯｅ・２７０℃・４時間の熱処理を行い、反強磁性層１２のＰｔＭｎ膜の規則化熱処理を行った。
次に、ワード線部分をフォトリソグラフィによってマスクした後に、ワード線以外の部分の積層膜に対してＡｒプラズマにより選択エッチングを行うことにより、ワード線（下部電極）を形成した。この際に、ワード線部分以外は、基板の深さ５ｎｍまでエッチングされた。
その後、電子ビーム描画装置により記憶素子１０のパターンのマスクを形成し、積層膜に対して選択エッチングを行い、記憶素子１０を形成した。記憶素子１０部分以外は、ワード線のＣｕ層直上までエッチングした。
なお、特性評価用の記憶素子には、磁化反転に必要なスピントルクを発生させるために、記憶素子に充分な電流を流す必要があるため、トンネル絶縁層の抵抗値を抑える必要がある。そこで、記憶素子１０のパターンを、短軸９０ｎｍ×長軸１３０ｎｍの楕円形状として、また記憶素子１０の面積・抵抗積（ＲＡ）を１０Ωμｍ2とした。
なお、特性評価用の記憶素子には、磁化反転に必要なスピントルクを発生させるために、記憶素子に充分な電流を流す必要があるため、トンネル絶縁層の抵抗値を抑える必要がある。そこで、記憶素子１０のパターンを、短軸９０ｎｍ×長軸１３０ｎｍの楕円形状として、また記憶素子１０の面積・抵抗積（ＲＡ）を１０Ωμｍ2とした。
次に、記憶素子１０部分以外を、厚さ１００ｎｍ程度のＡｌ２Ｏ３のスパッタリングによって絶縁した。
その後、フォトリソグラフィを用いて、上部電極となるビット線及び測定用のパッドを形成して記憶素子の試料を作製して、サンプル１の記憶素子の試料とした。
その後、フォトリソグラフィを用いて、上部電極となるビット線及び測定用のパッドを形成して記憶素子の試料を作製して、サンプル１の記憶素子の試料とした。
（サンプル２；実施例）
記憶層１７を膜厚３ｎｍのＮｉ８０Ｆｅ２０膜により形成し、その他の構成は膜構成１と同様にして、記憶素子１０を作製した。
即ち、各層の材料及び膜厚を、下記の構成（膜構成２）として、記憶素子１０を作製した。
膜構成２：
Ta(3nm)/Cu(100nm)/PtMn(20nm)/CoFe(2nm)/Ru(0.8nm)/CoFe(4nm)/Al(0.5nm)-Ox/Ni80Fe20(3nm)/Ta(5nm)
これを、サンプル２の記憶素子の試料とした。
記憶層１７を膜厚３ｎｍのＮｉ８０Ｆｅ２０膜により形成し、その他の構成は膜構成１と同様にして、記憶素子１０を作製した。
即ち、各層の材料及び膜厚を、下記の構成（膜構成２）として、記憶素子１０を作製した。
膜構成２：
Ta(3nm)/Cu(100nm)/PtMn(20nm)/CoFe(2nm)/Ru(0.8nm)/CoFe(4nm)/Al(0.5nm)-Ox/Ni80Fe20(3nm)/Ta(5nm)
これを、サンプル２の記憶素子の試料とした。
サンプル１及びサンプル２の各サンプルの記憶素子に対して、それぞれ以下のようにして特性の評価を行った。
なお、測定に先立ち、反転電流のプラス方向とマイナス方向の値を対称になるように制御することを可能にするため、記憶素子に対して、外部から磁界を与えることができるように構成した。
なお、測定に先立ち、反転電流のプラス方向とマイナス方向の値を対称になるように制御することを可能にするため、記憶素子に対して、外部から磁界を与えることができるように構成した。
（反転電流値の測定）
記憶素子に電流を流して、その後の記憶素子の抵抗値を測定した。記憶素子の抵抗値を測定する際には、温度を室温２５℃として、ワード線の端子とビット線の端子にかかるバイアス電圧が１０ｍＶとなるように調節した。さらに、記憶素子に流す電流量を変化させて、この記憶素子の抵抗値の測定を行い、測定結果から抵抗−電流曲線を得た。なお、この抵抗−電流曲線を得る測定は、両極性（プラス方向及びマイナス方向）の電流について行った。
この抵抗−電流曲線から、抵抗値が変化する電流値を求めて、これを磁化の向きを反転させる反転電流値とした。両極性の電流について、この反転電流値を求めた。さらに、両極性の反転電流値の絶対値の平均値を計算し、これを各サンプルの反転電流値とした。
また、反転電流値と記憶素子の断面積とから、反転電流密度を計算で求めた。
各サンプルについて、反転電流密度と、反転電流値と、記憶層を構成する磁性体のダンピング定数αの値とをまとめて、表１に示す。
記憶素子に電流を流して、その後の記憶素子の抵抗値を測定した。記憶素子の抵抗値を測定する際には、温度を室温２５℃として、ワード線の端子とビット線の端子にかかるバイアス電圧が１０ｍＶとなるように調節した。さらに、記憶素子に流す電流量を変化させて、この記憶素子の抵抗値の測定を行い、測定結果から抵抗−電流曲線を得た。なお、この抵抗−電流曲線を得る測定は、両極性（プラス方向及びマイナス方向）の電流について行った。
この抵抗−電流曲線から、抵抗値が変化する電流値を求めて、これを磁化の向きを反転させる反転電流値とした。両極性の電流について、この反転電流値を求めた。さらに、両極性の反転電流値の絶対値の平均値を計算し、これを各サンプルの反転電流値とした。
また、反転電流値と記憶素子の断面積とから、反転電流密度を計算で求めた。
各サンプルについて、反転電流密度と、反転電流値と、記憶層を構成する磁性体のダンピング定数αの値とをまとめて、表１に示す。
表１より、記憶層にダンピング定数αの大きいＣｏＦｅＢを用いたサンプル１は、反転電流値が大きくなっているのに対して、記憶層にダンピング定数αの小さいＮｉＦｅを用いたサンプル２は、反転電流値が小さくなっている。
ここで、選択トランジスタの許容電流上限を４００μＡとすると、サンプル１の記憶素子では反転電流値がこの許容電流上限を超えており、スピン注入による情報の記録ができないことになる。
一方、サンプル２の記憶素子では、選択トランジスタの許容電流上限よりも小さい電流値で記憶層の磁化を反転させることができるため、スピン注入による情報の記録を行うことができる。
ここで、選択トランジスタの許容電流上限を４００μＡとすると、サンプル１の記憶素子では反転電流値がこの許容電流上限を超えており、スピン注入による情報の記録ができないことになる。
一方、サンプル２の記憶素子では、選択トランジスタの許容電流上限よりも小さい電流値で記憶層の磁化を反転させることができるため、スピン注入による情報の記録を行うことができる。
従って、実施例のサンプル２のように、本発明の記憶素子の構成とすることにより、少ない電流量で記憶層に情報の書き込みを行うことが可能であり、これまでにない低消費電力型のメモリを実現することが可能になる。
＜実験２＞
（膜構成３：サンプル３〜サンプル７）
次に、記憶層の飽和磁化の大きさと、特性との関係を調べた。
まず、シリコン基板上に、図１に示した記憶素子１０と同様の記憶素子を形成した。
具体的には、図１に示した構成の記憶素子１０において、下地層１１を膜厚３ｎｍのＴａ膜、反強磁性層１２を膜厚３０ｎｍのＰｔＭｎ膜、磁化固定層１９を構成する強磁性層１３を膜厚１．８ｎｍのＣｏＦｅ膜、積層フェリ構造の磁化固定層１９を構成する非磁性層１４を膜厚０．８ｎｍのＲｕ膜、磁化固定層１９を構成する強磁性層（参照層）１５を膜厚２ｎｍのＣｏＦｅＢ膜、膜厚０．７ｎｍのトンネル絶縁層１６、膜厚３ｎｍの記憶層１７、キャップ層１８を膜厚６ｎｍのＴａ膜と選定し、また下地層１１と反強磁性層１２との間に図示しない膜厚６０ｎｍのＡｌ膜（後述するワード線となるもの）と膜厚３ｎｍのＴａ膜との積層膜を設けて、各層を形成した。
即ち、各層の材料及び膜厚を、下記の構成（膜構成３）として、記憶素子１０を作製した。
膜構成３：
Ta(3nm)/Al(60nm)/Ta(3nm)/PtMn(30nm)/CoFe(1.8nm)/Ru(0.8nm)/CoFeB(2nm)/トンネル絶縁層(0.7nm)/記憶層(3nm)/Ta(6nm)
トンネル絶縁層１６以外の各層は、ＤＣマグネトロンスパッタ法を用いて成膜した。
トンネル絶縁層１６として、酸化アルミニウム（Ａｌ−Ｏｘ）膜を形成する場合には、まず金属Ａｌ膜をＤＣスパッタ法により０．７ｎｍ堆積させて、その後に酸素／アルゴンの流量比を１：１とし、自然酸化法により金属Ａｌ層を酸化させた。
また、トンネル絶縁層１６として、酸化マグネシウム（ＭｇＯ）膜を形成する場合には、ＭｇＯをターゲットとして用いたＲＦスパッタ法により、膜厚０．７ｎｍの酸化マグネシウム膜をそのまま成膜した。
さらに、記憶素子１０の各層を成膜した後に、磁場中熱処理炉で、１０ｋＯｅ・２７０℃・４時間の熱処理を行い、反強磁性層１２のＰｔＭｎ膜の規則化熱処理を行った。
（膜構成３：サンプル３〜サンプル７）
次に、記憶層の飽和磁化の大きさと、特性との関係を調べた。
まず、シリコン基板上に、図１に示した記憶素子１０と同様の記憶素子を形成した。
具体的には、図１に示した構成の記憶素子１０において、下地層１１を膜厚３ｎｍのＴａ膜、反強磁性層１２を膜厚３０ｎｍのＰｔＭｎ膜、磁化固定層１９を構成する強磁性層１３を膜厚１．８ｎｍのＣｏＦｅ膜、積層フェリ構造の磁化固定層１９を構成する非磁性層１４を膜厚０．８ｎｍのＲｕ膜、磁化固定層１９を構成する強磁性層（参照層）１５を膜厚２ｎｍのＣｏＦｅＢ膜、膜厚０．７ｎｍのトンネル絶縁層１６、膜厚３ｎｍの記憶層１７、キャップ層１８を膜厚６ｎｍのＴａ膜と選定し、また下地層１１と反強磁性層１２との間に図示しない膜厚６０ｎｍのＡｌ膜（後述するワード線となるもの）と膜厚３ｎｍのＴａ膜との積層膜を設けて、各層を形成した。
即ち、各層の材料及び膜厚を、下記の構成（膜構成３）として、記憶素子１０を作製した。
膜構成３：
Ta(3nm)/Al(60nm)/Ta(3nm)/PtMn(30nm)/CoFe(1.8nm)/Ru(0.8nm)/CoFeB(2nm)/トンネル絶縁層(0.7nm)/記憶層(3nm)/Ta(6nm)
トンネル絶縁層１６以外の各層は、ＤＣマグネトロンスパッタ法を用いて成膜した。
トンネル絶縁層１６として、酸化アルミニウム（Ａｌ−Ｏｘ）膜を形成する場合には、まず金属Ａｌ膜をＤＣスパッタ法により０．７ｎｍ堆積させて、その後に酸素／アルゴンの流量比を１：１とし、自然酸化法により金属Ａｌ層を酸化させた。
また、トンネル絶縁層１６として、酸化マグネシウム（ＭｇＯ）膜を形成する場合には、ＭｇＯをターゲットとして用いたＲＦスパッタ法により、膜厚０．７ｎｍの酸化マグネシウム膜をそのまま成膜した。
さらに、記憶素子１０の各層を成膜した後に、磁場中熱処理炉で、１０ｋＯｅ・２７０℃・４時間の熱処理を行い、反強磁性層１２のＰｔＭｎ膜の規則化熱処理を行った。
次に、ワード線部分をフォトリソグラフィによってマスクした後に、ワード線以外の部分の積層膜に対してＡｒプラズマにより選択エッチングを行うことにより、ワード線（下部電極）を形成した。この際に、ワード線部分以外は、基板の深さ５ｎｍまでエッチングされた。
その後、電子ビーム描画装置により記憶素子１０のパターンのマスクを形成し、積層膜に対して選択エッチングを行い、記憶素子１０を形成した。記憶素子１０部分以外は、ワード線のＡｌ層直上までエッチングした。
なお、特性評価用の記憶素子には、磁化反転に必要なスピントルクを発生させるために、記憶素子に充分な電流を流す必要があるため、トンネル絶縁層の抵抗値を抑える必要がある。そこで、記憶素子１０のパターンを、短軸８０ｎｍ×長軸１５０ｎｍの楕円形状とした。
なお、特性評価用の記憶素子には、磁化反転に必要なスピントルクを発生させるために、記憶素子に充分な電流を流す必要があるため、トンネル絶縁層の抵抗値を抑える必要がある。そこで、記憶素子１０のパターンを、短軸８０ｎｍ×長軸１５０ｎｍの楕円形状とした。
次に、記憶素子１０部分以外を、厚さ１００ｎｍ程度のＡｌ２Ｏ３のスパッタリングによって絶縁した。
その後、フォトリソグラフィを用いて、上部電極となるビット線及び測定用のパッドを形成して記憶素子の試料を作製した。
その後、フォトリソグラフィを用いて、上部電極となるビット線及び測定用のパッドを形成して記憶素子の試料を作製した。
上述の製造方法により、上記膜構成３において、それぞれトンネル絶縁層１６の材料と、記憶層１７の材料とを変えた、サンプル３〜サンプル７の記憶素子の各試料を作製した。
サンプル３（実施例）は、トンネル絶縁層１６に酸化マグネシウム（ＭｇＯ）を用い、記憶層１７にＮｉＦｅを用いた。この記憶層１７のＮｉＦｅの飽和磁化は０．８８Ｔであった。
サンプル４（実施例）は、トンネル絶縁層１６に酸化マグネシウム（ＭｇＯ）を用い、記憶層１７にＮｉＦｅＭｏを用いた。この記憶層１７のＮｉＦｅＭｏの飽和磁化は０．８５Ｔであった。
サンプル５（実施例）は、トンネル絶縁層１６に酸化アルミニウム（ＡｌＯ）を用い、記憶層１７にＮｉＦｅを用いた。この記憶層１７のＮｉＦｅの飽和磁化は０．８８Ｔであった。
サンプル６（比較例）は、トンネル絶縁層１６に酸化マグネシウム（ＭｇＯ）を用い、記憶層１７にＣｏＦｅＢを用いた。この記憶層１７のＣｏＦｅＢの飽和磁化は１．４５Ｔであった。
サンプル７（比較例）は、トンネル絶縁層１６に酸化アルミニウム（ＡｌＯ）を用い、記憶層１７にはサンプル６とは組成の異なるＣｏＦｅＢを用いた。この記憶層１７のＣｏＦｅＢの飽和磁化は０．８８Ｔであった。
サンプル３（実施例）は、トンネル絶縁層１６に酸化マグネシウム（ＭｇＯ）を用い、記憶層１７にＮｉＦｅを用いた。この記憶層１７のＮｉＦｅの飽和磁化は０．８８Ｔであった。
サンプル４（実施例）は、トンネル絶縁層１６に酸化マグネシウム（ＭｇＯ）を用い、記憶層１７にＮｉＦｅＭｏを用いた。この記憶層１７のＮｉＦｅＭｏの飽和磁化は０．８５Ｔであった。
サンプル５（実施例）は、トンネル絶縁層１６に酸化アルミニウム（ＡｌＯ）を用い、記憶層１７にＮｉＦｅを用いた。この記憶層１７のＮｉＦｅの飽和磁化は０．８８Ｔであった。
サンプル６（比較例）は、トンネル絶縁層１６に酸化マグネシウム（ＭｇＯ）を用い、記憶層１７にＣｏＦｅＢを用いた。この記憶層１７のＣｏＦｅＢの飽和磁化は１．４５Ｔであった。
サンプル７（比較例）は、トンネル絶縁層１６に酸化アルミニウム（ＡｌＯ）を用い、記憶層１７にはサンプル６とは組成の異なるＣｏＦｅＢを用いた。この記憶層１７のＣｏＦｅＢの飽和磁化は０．８８Ｔであった。
これらサンプル３〜サンプル７の各サンプルの記憶素子に対して、それぞれ実験１と同様にして、反転電流値の測定を行った。
各サンプルについて、中間層（トンネル絶縁層１６）の材料、記憶層１７の材料と飽和磁化の大きさ、反転電流値とを、まとめて表２に示す。
各サンプルについて、中間層（トンネル絶縁層１６）の材料、記憶層１７の材料と飽和磁化の大きさ、反転電流値とを、まとめて表２に示す。
表２より、記憶層に、飽和磁化が１Ｔ以下である、ＮｉＦｅ又はＮｉＦｅＭｏを用いることにより、飽和磁化が１．４５Ｔと大きいＣｏＦｅＢと比較して、反転電流値を大幅に低減できることがわかる。
さらに、ＣｏＦｅＢでは、組成を変えて飽和磁化を１Ｔ以下としても、反転電流値を低減することができず、ＮｉＦｅ又はＮｉＦｅＭｏの場合のみに反転電流値を大幅に低減できることがわかる。
また、サンプル３及びサンプル４と、サンプル５との対比により、トンネル絶縁層１６としてＭｇＯを使用した場合に、より反転電流値の低減効果が大きくなることがわかる。
さらに、ＣｏＦｅＢでは、組成を変えて飽和磁化を１Ｔ以下としても、反転電流値を低減することができず、ＮｉＦｅ又はＮｉＦｅＭｏの場合のみに反転電流値を大幅に低減できることがわかる。
また、サンプル３及びサンプル４と、サンプル５との対比により、トンネル絶縁層１６としてＭｇＯを使用した場合に、より反転電流値の低減効果が大きくなることがわかる。
以上の結果から、記憶層に、飽和磁化（Ｍｓ）が１Ｔ以下である、ＮｉＦｅもしくはＮｉＦｅにＭｏ等の添加元素を加えた材料を使用することにより、記録電流を下げることができる。
また、特に、トンネル絶縁層として、酸化マグネシウム（ＭｇＯ）を用いることにより、さらに記録電流を下げることができる。
また、特に、トンネル絶縁層として、酸化マグネシウム（ＭｇＯ）を用いることにより、さらに記録電流を下げることができる。
＜実験３＞
（膜構成４；サンプル８〜サンプル１０）
次に、記憶層にＮｉＦｅを用いた場合に、記憶層の膜厚による特性の変化を調べた。
まず、厚さ０．６ｍｍのシリコン基板上に厚さ２μｍの熱酸化膜を形成し、図１に示した記憶素子１０を形成した。
具体的には、図１に示した構成の記憶素子１０において、下地層１１を膜厚３ｎｍのＴａ膜、反強磁性層１２を膜厚３０ｎｍのＰｔＭｎ膜、磁化固定層１９を構成する強磁性層１３を膜厚１．８ｎｍのＣｏＦｅ膜、積層フェリ構造の磁化固定層１９を構成する非磁性層１４を膜厚０．８ｎｍのＲｕ膜、磁化固定層１９を構成する強磁性層(参照層)１５を膜厚２ｎｍのＣｏＦｅ膜、トンネル絶縁層１６を膜厚０．７ｎｍの酸化マグネシウム膜、記憶層１７を膜厚ｔ（ｎｍ）のＮｉＦｅ膜、キャップ層１８を膜厚５ｎｍのＴａ膜と選定し、また下地層１１と反強磁性層１２との間に図示しない膜厚６０ｎｍのＡｌ膜（後述するワード線となるもの）と膜厚３ｎｍのＴａ膜との積層膜を設けて、各層を形成した。
即ち、各層の材料及び膜厚を、下記の構成（膜構成４）として、記憶素子１０を作製した。
膜構成４：
Ta(3nm)/Al(60nm)/Ta(3nm)/PtMn(30nm)/CoFe(1.8nm)/Ru(0.8nm)/CoFe(2nm)/MgO(0.7nm)/NiFe(tnm)/Ta(5nm)
酸化マグネシウム（ＭｇＯ）膜から成るトンネル絶縁層１６以外の各層は、ＤＣマグネトロンスパッタ法を用いて成膜した。
酸化マグネシウム（ＭｇＯ）膜から成るトンネル絶縁層１６は、ＭｇＯをターゲットして用いたＲＴスパッタ法により、そのまま０．７ｎｍ成膜した。
（膜構成４；サンプル８〜サンプル１０）
次に、記憶層にＮｉＦｅを用いた場合に、記憶層の膜厚による特性の変化を調べた。
まず、厚さ０．６ｍｍのシリコン基板上に厚さ２μｍの熱酸化膜を形成し、図１に示した記憶素子１０を形成した。
具体的には、図１に示した構成の記憶素子１０において、下地層１１を膜厚３ｎｍのＴａ膜、反強磁性層１２を膜厚３０ｎｍのＰｔＭｎ膜、磁化固定層１９を構成する強磁性層１３を膜厚１．８ｎｍのＣｏＦｅ膜、積層フェリ構造の磁化固定層１９を構成する非磁性層１４を膜厚０．８ｎｍのＲｕ膜、磁化固定層１９を構成する強磁性層(参照層)１５を膜厚２ｎｍのＣｏＦｅ膜、トンネル絶縁層１６を膜厚０．７ｎｍの酸化マグネシウム膜、記憶層１７を膜厚ｔ（ｎｍ）のＮｉＦｅ膜、キャップ層１８を膜厚５ｎｍのＴａ膜と選定し、また下地層１１と反強磁性層１２との間に図示しない膜厚６０ｎｍのＡｌ膜（後述するワード線となるもの）と膜厚３ｎｍのＴａ膜との積層膜を設けて、各層を形成した。
即ち、各層の材料及び膜厚を、下記の構成（膜構成４）として、記憶素子１０を作製した。
膜構成４：
Ta(3nm)/Al(60nm)/Ta(3nm)/PtMn(30nm)/CoFe(1.8nm)/Ru(0.8nm)/CoFe(2nm)/MgO(0.7nm)/NiFe(tnm)/Ta(5nm)
酸化マグネシウム（ＭｇＯ）膜から成るトンネル絶縁層１６以外の各層は、ＤＣマグネトロンスパッタ法を用いて成膜した。
酸化マグネシウム（ＭｇＯ）膜から成るトンネル絶縁層１６は、ＭｇＯをターゲットして用いたＲＴスパッタ法により、そのまま０．７ｎｍ成膜した。
次に、ワード線部分をフォトリソグラフィによってマスクした後に、ワード線以外の部分の積層膜に対してＡｒプラズマにより選択エッチングを行うことにより、ワード線（下部電極）を形成した。この際に、ワード線部分以外は、基板の深さ５ｎｍまでエッチングされた。
その後、基板全面に絶縁膜を形成した後、リフトオフ法によりワード線表面を露出させた。
続いて、電子ビーム描画装置により記憶素子１０のパターンのマスクを形成し、積層膜に対してＡｒプラズマにより選択エッチングを行い、記憶素子１０を形成した。このとき、記憶素子１０部分以外のワード線は、ＰｔＭｎを１５ｎｍ残す深さまでエッチングした。
なお、記憶素子１０のパターンを、短軸６８ｎｍ×長軸１９５ｎｍの楕円形状とした。
続いて、電子ビーム描画装置により記憶素子１０のパターンのマスクを形成し、積層膜に対してＡｒプラズマにより選択エッチングを行い、記憶素子１０を形成した。このとき、記憶素子１０部分以外のワード線は、ＰｔＭｎを１５ｎｍ残す深さまでエッチングした。
なお、記憶素子１０のパターンを、短軸６８ｎｍ×長軸１９５ｎｍの楕円形状とした。
その後、基板全面に絶縁膜を形成した後、リフトオフ法により記憶素子１０の表面を露出させた。
次に、プローブ針などからワード線との電気的接続を得るために、ワード線の端子パッド以外をフォトリソグラフィによってマスクした後、端子パッドをＡｒプラズマにより選択的にエッチングし、端子パッド下のワード線を露出させた。その後端子パッドを覆っていたレジストマスクを剥離した。
続いて、基板全面に、膜厚２０ｎｍのＣｒ膜・膜厚１００ｎｍのＣｕ膜・膜厚１００ｎｍのＡｕ膜の積層膜から成る金属膜を形成し、この金属膜上にビット線及びビット線の端子パッドのパターンをフォトリソグラフィによってマスクした後に、Ａｒプラズマにより選択的にエッチングし、ビット線及び端子パッドを形成した。その後、ビット線及び端子パッドを覆っていたレジストマスクを剥離した。
最後に、磁場中熱処理炉にて、１０ｋＯｅの磁界中、２６５℃で、４時間の熱処理を行い、反強磁性層であるＰｔＭｎ層の規則化熱処理を行った。
このようにして、記憶素子の試料を作製した。
次に、プローブ針などからワード線との電気的接続を得るために、ワード線の端子パッド以外をフォトリソグラフィによってマスクした後、端子パッドをＡｒプラズマにより選択的にエッチングし、端子パッド下のワード線を露出させた。その後端子パッドを覆っていたレジストマスクを剥離した。
続いて、基板全面に、膜厚２０ｎｍのＣｒ膜・膜厚１００ｎｍのＣｕ膜・膜厚１００ｎｍのＡｕ膜の積層膜から成る金属膜を形成し、この金属膜上にビット線及びビット線の端子パッドのパターンをフォトリソグラフィによってマスクした後に、Ａｒプラズマにより選択的にエッチングし、ビット線及び端子パッドを形成した。その後、ビット線及び端子パッドを覆っていたレジストマスクを剥離した。
最後に、磁場中熱処理炉にて、１０ｋＯｅの磁界中、２６５℃で、４時間の熱処理を行い、反強磁性層であるＰｔＭｎ層の規則化熱処理を行った。
このようにして、記憶素子の試料を作製した。
上述の製造方法により、それぞれ記憶層１７の膜厚ｔ（ｎｍ）を変えた、サンプル８〜サンプル１０の記憶素子の各試料を作製した。
サンプル８は、記憶層１７の膜厚ｔを２ｎｍとした。
サンプル９は、記憶層１７の膜厚ｔを３ｎｍとした。
サンプル１０は、記憶層１７の膜厚ｔを４ｎｍとした。
サンプル８は、記憶層１７の膜厚ｔを２ｎｍとした。
サンプル９は、記憶層１７の膜厚ｔを３ｎｍとした。
サンプル１０は、記憶層１７の膜厚ｔを４ｎｍとした。
サンプル８〜サンプル１０の各サンプルの記憶素子に対して、それぞれ以下のようにして特性の評価を行った。
なお、測定に先立ち、反転電流のプラス方向とマイナス方向の値を対称になるように制御することを可能にするため、記憶素子に対して、外部から磁界を与えることができるように構成した。
なお、測定に先立ち、反転電流のプラス方向とマイナス方向の値を対称になるように制御することを可能にするため、記憶素子に対して、外部から磁界を与えることができるように構成した。
（Ｒ−Ｈ曲線）
外部磁界によって記憶層を磁化させることにより、抵抗値の測定を行った。即ち、まず記憶素子の記憶層を磁化反転させるための外部磁界を記憶層の磁化容易軸に対して平行となるように印加した。測定のための外部磁界の大きさは、１ｋＯｅとした。
次に、記憶層の磁化容易軸の一方側から見て−１ｋＯｅから＋１ｋＯｅまでの正の掃引とそれに引き続く、＋１ｋＯｅから−１ｋＯｅまでの負の掃引を行うと同時に、ワード線の端子パッドとビット線の端子パッドとにかかるバイアス電圧が１００ｍＶとなるように調節して、強磁性トンネル接合にトンネル電流を流した。このときの各外部磁界に対する抵抗値を測定してＲ−Ｈ曲線を得た。
外部磁界によって記憶層を磁化させることにより、抵抗値の測定を行った。即ち、まず記憶素子の記憶層を磁化反転させるための外部磁界を記憶層の磁化容易軸に対して平行となるように印加した。測定のための外部磁界の大きさは、１ｋＯｅとした。
次に、記憶層の磁化容易軸の一方側から見て−１ｋＯｅから＋１ｋＯｅまでの正の掃引とそれに引き続く、＋１ｋＯｅから−１ｋＯｅまでの負の掃引を行うと同時に、ワード線の端子パッドとビット線の端子パッドとにかかるバイアス電圧が１００ｍＶとなるように調節して、強磁性トンネル接合にトンネル電流を流した。このときの各外部磁界に対する抵抗値を測定してＲ−Ｈ曲線を得た。
（ＴＭＲ比）
磁化固定層と記憶層の磁化が反平行の状態にあって抵抗が高い状態の抵抗値と、磁化固定層と記憶層の磁化が平行の状態にあって抵抗が低い状態の抵抗値を測定し、これらからＴＭＲ比（磁気抵抗変化率）を求めた。
尚、良好な読み出し特性を得るといった観点から、このＴＭＲ比は３０％以上であることが好ましい。
磁化固定層と記憶層の磁化が反平行の状態にあって抵抗が高い状態の抵抗値と、磁化固定層と記憶層の磁化が平行の状態にあって抵抗が低い状態の抵抗値を測定し、これらからＴＭＲ比（磁気抵抗変化率）を求めた。
尚、良好な読み出し特性を得るといった観点から、このＴＭＲ比は３０％以上であることが好ましい。
（保磁力Ｈｃ）
上記の測定方法によりＲ−Ｈ曲線を測定し、Ｒ−Ｈ曲線から、磁化固定層と記憶層の磁化が反平行の状態であって抵抗が高い状態での抵抗値と、磁化固定層と記憶層の磁化が平行の状態であって抵抗が低い状態での抵抗値との平均値を求め、この平均値の抵抗値が得られるときの外部磁界の値を保磁力Ｈｃとした。
上記の測定方法によりＲ−Ｈ曲線を測定し、Ｒ−Ｈ曲線から、磁化固定層と記憶層の磁化が反平行の状態であって抵抗が高い状態での抵抗値と、磁化固定層と記憶層の磁化が平行の状態であって抵抗が低い状態での抵抗値との平均値を求め、この平均値の抵抗値が得られるときの外部磁界の値を保磁力Ｈｃとした。
測定結果として、各サンプルの抵抗−磁場曲線（Ｒ−Ｈ曲線）を図５Ａ〜図５Ｃに示す。
図５Ａは記憶層１７の膜厚ｔが２ｎｍのサンプル８の曲線を示し、図５Ｂは記憶層１７の膜厚ｔが３ｎｍのサンプル９の曲線を示し、図５Ｃは記憶層１７の膜厚ｔが４ｎｍのサンプル１０の曲線を示している。なお、各曲線の縦軸は、縦軸は抵抗値の代わりに、トンネル磁気効果（ＴＭＲ）により抵抗が変化した割合（％）を示している。
図５Ａは記憶層１７の膜厚ｔが２ｎｍのサンプル８の曲線を示し、図５Ｂは記憶層１７の膜厚ｔが３ｎｍのサンプル９の曲線を示し、図５Ｃは記憶層１７の膜厚ｔが４ｎｍのサンプル１０の曲線を示している。なお、各曲線の縦軸は、縦軸は抵抗値の代わりに、トンネル磁気効果（ＴＭＲ）により抵抗が変化した割合（％）を示している。
図５Ａに示すように、記憶層１７の膜厚ｔが２ｎｍのサンプル８では、保磁力ＨｃがゼロのヒステリシスのないＲ−Ｈ曲線となっている。これは、記憶層がいわゆる超常磁性となっていることを示している。そうすると、外部磁界のない状態では記憶層の磁化の向きが不定となり、もはや情報を記憶しておくことはできない。
図５Ｂ及び図５Ｃに示すように、記憶層１７の膜厚ｔが３ｎｍのサンプル９と４ｎｍのサンプル１０とでは、高いＴＭＲ比と急峻な磁化反転が実現されている。抵抗値は１．４ｋΩ、ＴＭＲ比は３３％が得られている。
図５Ｂ及び図５Ｃに示すように、記憶層１７の膜厚ｔが３ｎｍのサンプル９と４ｎｍのサンプル１０とでは、高いＴＭＲ比と急峻な磁化反転が実現されている。抵抗値は１．４ｋΩ、ＴＭＲ比は３３％が得られている。
また別の記憶素子の破壊電圧を測定したところ、約０．９Ｖを得た。即ち、これらの記憶素子には最大で０．９Ｖ／１．４ｋΩ＝０．６ｍＡ程度の電流を流すことができる。
また、サンプル９（ｔ＝３ｎｍ）とサンプル１０（ｔ＝４ｎｍ）とを比較すると、磁気モーメントの大きさの違いにより、サンプル１０（ｔ＝４ｎｍ）の方が保磁力が大きい。
尚、図示しないが、ｔ＜３ｎｍの場合には、超常磁性となる素子が多数となった。
また、サンプル９（ｔ＝３ｎｍ）とサンプル１０（ｔ＝４ｎｍ）とを比較すると、磁気モーメントの大きさの違いにより、サンプル１０（ｔ＝４ｎｍ）の方が保磁力が大きい。
尚、図示しないが、ｔ＜３ｎｍの場合には、超常磁性となる素子が多数となった。
次に、サンプル９（ｔ＝３ｎｍ）及びサンプル１０（ｔ＝４ｎｍ）の各試料について、以下のようにして、スピン注入による磁化反転の反転電流値の測定を行い、電流による書き込みの可能性について検討した。
外部磁界をある値に固定した状態で、記憶素子に電流を流して、抵抗値をモニタリングした。ある電流値で、抵抗値がＲ−Ｈ曲線で求めた抵抗差と同程度に変化したら、そこで記憶層の磁化が反転したとみなし、その電流値を反転電流値とした。なお、上述のように記憶素子に流すことのできる電流値は、トンネル絶縁層を破壊しないために、約０．６ｍＡが上限である。同じ大きさの外部磁界に対して、両極性の反転電流値、即ち記憶素子を低抵抗状態から高抵抗状態へ反転させるときの反転電流値と、記憶素子を高抵抗状態から低抵抗状態へ反転させるときの反転電流値とをそれぞれ測定した。
そして、スピン注入による磁化反転が起こる際の反転電流は、外部磁界の大きさに従って変化するため、さまざまな外部磁界のもとで、上述の反転電流値の測定を行った。
そして、スピン注入による磁化反転が起こる際の反転電流は、外部磁界の大きさに従って変化するため、さまざまな外部磁界のもとで、上述の反転電流値の測定を行った。
測定結果として、反転電流値と外部磁界の大きさとの関係を、図６Ａ及び図６Ｂに示す。図６Ａはサンプル９（ｔ＝３ｎｍ）の結果を示し、図６Ｂはサンプル１０（ｔ＝４ｎｍ）の結果を示している。図中、菱形の印は低抵抗状態から高抵抗状態への反転に、星形の印は高抵抗状態から低抵抗状態への反転に、それぞれ対応している。通常、記憶素子として動作させる場合には外部磁界はゼロである。
図６Ａ及び図６Ｂから、反転電流値が、外部磁界の変化に従って、単調に変化することがわかる。
そして、図６Ａより、サンプル９（ｔ＝３ｎｍ）の場合には、外部磁界がゼロの条件下で、電流の上限値約０．６ｍＡよりも小さい電流値で反転していることがわかり、安定した書き込みが可能となっている。
一方、図６Ｂより、サンプル１０（ｔ＝４ｎｍ）の場合には、外部磁界がゼロの条件下で、電流の上限値約０．６ｍＡとほぼ等しい電流値で反転している。図示はしていないが、ｔ＞４ｎｍの場合には、書き込み電流が電流の上限値約０．６ｍＡより大きくなるために記憶層の磁化が反転しなかった。
図６Ａ及び図６Ｂから、反転電流値が、外部磁界の変化に従って、単調に変化することがわかる。
そして、図６Ａより、サンプル９（ｔ＝３ｎｍ）の場合には、外部磁界がゼロの条件下で、電流の上限値約０．６ｍＡよりも小さい電流値で反転していることがわかり、安定した書き込みが可能となっている。
一方、図６Ｂより、サンプル１０（ｔ＝４ｎｍ）の場合には、外部磁界がゼロの条件下で、電流の上限値約０．６ｍＡとほぼ等しい電流値で反転している。図示はしていないが、ｔ＞４ｎｍの場合には、書き込み電流が電流の上限値約０．６ｍＡより大きくなるために記憶層の磁化が反転しなかった。
もちろん、反転電流値及び流す電流の上限値は、記憶素子の面積によって異なるが、反転電流密度（＝反転電流／素子面積）及び破壊電圧は、記憶素子の面積には依存しない。
このため、記憶層の膜厚ｔ＞４ｎｍの場合には、記憶層の磁化が反転しないという結果は、素子面積が変化しても有効である。
このため、記憶層の膜厚ｔ＞４ｎｍの場合には、記憶層の磁化が反転しないという結果は、素子面積が変化しても有効である。
以上の結果を考慮すると、記憶層の膜厚を３ｎｍ以上４ｎｍ以下とすることにより、記憶層の磁化を安定して保持し、かつ電流の上限値以内で、スピン注入による磁化反転を行うことが可能となることが明らかになった。
＜実験４＞
次に、記憶層にＮｉＦｅやＮｉＦｅ系の材料を用いた場合に、記憶層のＮｉ含有量（組成比）による特性の変化を調べた。
次に、記憶層にＮｉＦｅやＮｉＦｅ系の材料を用いた場合に、記憶層のＮｉ含有量（組成比）による特性の変化を調べた。
（膜構成５）
磁化固定層１９を構成する強磁性層（参照層）１５を膜厚２．５ｎｍのＣｏＦｅＢ膜とし、トンネル絶縁層１６を膜厚０．８ｎｍの酸化マグネシウム（ＭｇＯ）膜とし、記憶層１７のＮｉＦｅ膜のＮｉ−Ｆｅ組成比を変更した他は、実験１のサンプル２の膜構成２と同様にして、記憶素子１０を作製した。
即ち、各層の材料及び膜厚を下記の構成（膜構成５）として、記憶素子１０を作製した。
膜構成５：
Ta(3nm)/Cu(100nm)/PtMn(20nm)/CoFe(2nm)/Ru(0.8nm)/CoFeB(2.5nm)/MgO(0.8nm)/NiFe(3nm)/Ta(5nm)
なお、上記膜構成で、合金組成の示されていないＰｔＭｎ膜の組成はＰｔ５０Ｍｎ５０（原子％）、ＣｏＦｅ膜の組成はＣｏ９０Ｆｅ１０(原子％)とした。
酸化マグネシウム膜（ＭｇＯ）から成るトンネル絶縁層１６は、ＲＦマグネトロンスパッタ法を用いて成膜した。
また、記憶素子１０のパターンを短軸９０ｎｍ×長軸１８０ｎｍの楕円形状として、記憶素子１０の面積抵抗値（Ωμｍ2）が３０Ωμｍ2となるようにした。
それ以外の条件や製造工程は、実験１のサンプル２と同様にして、記憶素子の試料を作製した。
磁化固定層１９を構成する強磁性層（参照層）１５を膜厚２．５ｎｍのＣｏＦｅＢ膜とし、トンネル絶縁層１６を膜厚０．８ｎｍの酸化マグネシウム（ＭｇＯ）膜とし、記憶層１７のＮｉＦｅ膜のＮｉ−Ｆｅ組成比を変更した他は、実験１のサンプル２の膜構成２と同様にして、記憶素子１０を作製した。
即ち、各層の材料及び膜厚を下記の構成（膜構成５）として、記憶素子１０を作製した。
膜構成５：
Ta(3nm)/Cu(100nm)/PtMn(20nm)/CoFe(2nm)/Ru(0.8nm)/CoFeB(2.5nm)/MgO(0.8nm)/NiFe(3nm)/Ta(5nm)
なお、上記膜構成で、合金組成の示されていないＰｔＭｎ膜の組成はＰｔ５０Ｍｎ５０（原子％）、ＣｏＦｅ膜の組成はＣｏ９０Ｆｅ１０(原子％)とした。
酸化マグネシウム膜（ＭｇＯ）から成るトンネル絶縁層１６は、ＲＦマグネトロンスパッタ法を用いて成膜した。
また、記憶素子１０のパターンを短軸９０ｎｍ×長軸１８０ｎｍの楕円形状として、記憶素子１０の面積抵抗値（Ωμｍ2）が３０Ωμｍ2となるようにした。
それ以外の条件や製造工程は、実験１のサンプル２と同様にして、記憶素子の試料を作製した。
そして、上記膜構成５において、記憶層１７のＮｉ−Ｆｅ合金の組成を変えて、このＮｉ−Ｆｅ合金中のＮｉ含有量（原子％）が、０％（Ｆｅ膜）、２０％、６０％、７０％、８０％、９０％、１００％（Ｎｉ膜）である、合計７種類の記憶素子の試料を作製した。
記憶層１７のＮｉ含有量を変えた、膜構成５の記憶素子の７種類の試料について、それぞれ、前述したと同様の方法により、反転電流値とＭＲ比（ＴＭＲ比）を測定した。そして、反転電流値と記憶素子１０の断面積とから、磁化反転電流密度を算出した。
測定結果を、図７Ａ及び図７Ｂに示す。図７Ａは、Ｎｉ含有量（原子％）とＭＲ比との関係を示し、図７ＢはＮｉ含有量（原子％）と磁化反転電流密度との関係を示している。
測定結果を、図７Ａ及び図７Ｂに示す。図７Ａは、Ｎｉ含有量（原子％）とＭＲ比との関係を示し、図７ＢはＮｉ含有量（原子％）と磁化反転電流密度との関係を示している。
（膜構成６）
記憶層１７として膜厚３ｎｍのＮｉＦｅＣｏ膜（Ｃｏ含有量は１０原子％に固定）を形成する以外は、膜構成５と同様にして、記憶素子を作製した。
即ち、各層の材料及び膜厚を下記の構成（膜構成６）として、記憶素子１０を作製した。
膜構成６：
Ta(3nm)/Cu(100nm)/PtMn(20nm)/CoFe(2nm)/Ru(0.8nm)/CoFeB(2.5nm)/MgO(0.8nm)/NiFeCo(3nm)/Ta(5nm)
また、それ以外の条件や製造工程は、膜構成５の試料と同様にした。
記憶層１７として膜厚３ｎｍのＮｉＦｅＣｏ膜（Ｃｏ含有量は１０原子％に固定）を形成する以外は、膜構成５と同様にして、記憶素子を作製した。
即ち、各層の材料及び膜厚を下記の構成（膜構成６）として、記憶素子１０を作製した。
膜構成６：
Ta(3nm)/Cu(100nm)/PtMn(20nm)/CoFe(2nm)/Ru(0.8nm)/CoFeB(2.5nm)/MgO(0.8nm)/NiFeCo(3nm)/Ta(5nm)
また、それ以外の条件や製造工程は、膜構成５の試料と同様にした。
そして、上記膜構成６において、記憶層１７のＮｉ−Ｆｅ−Ｃｏ合金の組成を変えて、このＮｉ−Ｆｅ−Ｃｏ合金中のＮｉ含有量（原子％）が、０％（Ｆｅ９０Ｃｏ１０）、２０％、６０％、７０％、８０％、９０％（Ｎｉ９０Ｃｏ１０）である、合計６種類の記憶素子の試料を作製した。
記憶層１７のＮｉ含有量を変えた、膜構成６の記憶素子の６種類の試料について、それぞれ、前述したと同様の方法により、反転電流値とＭＲ比（ＴＭＲ比）を測定した。そして、反転電流値と記憶素子１０の断面積とから、磁化反転電流密度を算出した。
測定結果を、図８Ａ及び図８Ｂに示す。図８Ａは、Ｎｉ含有量（原子％）とＭＲ比との関係を示し、図８ＢはＮｉ含有量（原子％）と磁化反転電流密度との関係を示している。
測定結果を、図８Ａ及び図８Ｂに示す。図８Ａは、Ｎｉ含有量（原子％）とＭＲ比との関係を示し、図８ＢはＮｉ含有量（原子％）と磁化反転電流密度との関係を示している。
図７及び図８から、いずれの膜構成でも、Ｎｉ含有量を７０原子％以上９０原子％以下とすることにより、ＭＲ比が大きく、かつ磁化反転電流密度が小さく、優れた磁化反転特性が得られることがわかる。
そして、０．４ｍＡ以下の比較的小さい電流値で情報の記録を行うことが可能な記憶素子を実現することができ、これまでにない低消費電力型の磁気メモリを実現することが可能になる。
そして、０．４ｍＡ以下の比較的小さい電流値で情報の記録を行うことが可能な記憶素子を実現することができ、これまでにない低消費電力型の磁気メモリを実現することが可能になる。
＜実験５＞
次に、図４に断面図を示したように、記憶層１７と上層のキャップ層１８との間に、酸化物から成る挿入層２１を設けた場合の効果を調べた。
次に、図４に断面図を示したように、記憶層１７と上層のキャップ層１８との間に、酸化物から成る挿入層２１を設けた場合の効果を調べた。
（膜構成７：サンプル１１〜サンプル１２）
まず、厚さ０．５７５ｍｍのシリコン基板上に厚さ３００ｎｍの熱酸化膜を形成し、図４に示した記憶素子２０を形成した。
具体的には、図４に示した構成の記憶素子２０において、下地層１１を膜厚３ｎｍのＴａ膜、反強磁性層１２を膜厚３０ｎｍのＰｔＭｎ膜、磁化固定層１９を構成する強磁性層１３を膜厚２ｎｍのＣｕ９０Ｆｅ１０膜、積層フェリ構造の磁化固定層１９を構成する非磁性層１４を膜厚０．８ｎｍのＲｕ膜、磁化固定層１９を構成する強磁性層（参照層）１５を膜厚２ｎｍのＣｏＦｅＢ膜、トンネル絶縁層１６を膜厚０．８ｎｍのＭｇＯ膜、記憶層１７をＮｉＦｅ膜、挿入層２１を膜厚０．６ｎｍのＡｌ膜を酸化した酸化アルミニウム膜、キャップ層１８を膜厚５ｎｍのＴａ膜と選定し、また下地層１１と反強磁性層１２との間に図示しない膜厚６０ｎｍのＡｌ膜（後述するワード線となるもの）と膜厚３ｎｍのＴａ膜との積層膜を設けて、各層を形成した。
即ち、各層の材料及び膜厚を、下記の構成（膜構成７）として、記憶素子２０を作製した。
膜構成７：
Ta(3nm)/Al(60nm)/Ta(3nm)/PtMn(30nm)/Co90Fe10(2nm)/Ru(0.8nm)/CoFeB(2nm)/MgO(0.8nm)/NiFe/Al(0.6nm)-Ox/Ta(5nm)
なお、上記膜構成で、合金組成の示されていないＰｔＭｎの組成はＰｔ５０Ｍｎ５０（原子％）とした。
トンネル絶縁層１６及び挿入層２１以外の各層は、ＤＣマグネトロンスパッタ法を用いて成膜した。酸化マグネシウム膜から成るトンネル絶縁層１６は、ＭｇＯターゲットを用いてＲＴスパッタ法を用いて酸化物をそのまま堆積させた。
酸化アルミニウム（Ａｌ−Ｏｘ）膜から成る挿入層２１は、まず金属Ａｌ膜をＤＣスパッタ法により０．６ｎｍ堆積させて、その後に、酸素を１０Ｔｏｒｒまでチャンバー内に満たして、所定の時間だけ放置して、自然酸化法により金属Ａｌ層を酸化させた。酸化時間は１０分とした。酸化を行った後は、再び１×１０−７〜１×１０−８Ｔｏｒｒの高真空に排気して、それに続くキャップ層１８の成膜を行った。
さらに、記憶素子２０の各層を成膜した後に、磁場中熱処理炉で、１０ｋＯｅ・３００℃・２時間の熱処理を行い、反強磁性層１２のＰｔＭｎ膜の規則化熱処理及び高温耐久熱処理を行った。
まず、厚さ０．５７５ｍｍのシリコン基板上に厚さ３００ｎｍの熱酸化膜を形成し、図４に示した記憶素子２０を形成した。
具体的には、図４に示した構成の記憶素子２０において、下地層１１を膜厚３ｎｍのＴａ膜、反強磁性層１２を膜厚３０ｎｍのＰｔＭｎ膜、磁化固定層１９を構成する強磁性層１３を膜厚２ｎｍのＣｕ９０Ｆｅ１０膜、積層フェリ構造の磁化固定層１９を構成する非磁性層１４を膜厚０．８ｎｍのＲｕ膜、磁化固定層１９を構成する強磁性層（参照層）１５を膜厚２ｎｍのＣｏＦｅＢ膜、トンネル絶縁層１６を膜厚０．８ｎｍのＭｇＯ膜、記憶層１７をＮｉＦｅ膜、挿入層２１を膜厚０．６ｎｍのＡｌ膜を酸化した酸化アルミニウム膜、キャップ層１８を膜厚５ｎｍのＴａ膜と選定し、また下地層１１と反強磁性層１２との間に図示しない膜厚６０ｎｍのＡｌ膜（後述するワード線となるもの）と膜厚３ｎｍのＴａ膜との積層膜を設けて、各層を形成した。
即ち、各層の材料及び膜厚を、下記の構成（膜構成７）として、記憶素子２０を作製した。
膜構成７：
Ta(3nm)/Al(60nm)/Ta(3nm)/PtMn(30nm)/Co90Fe10(2nm)/Ru(0.8nm)/CoFeB(2nm)/MgO(0.8nm)/NiFe/Al(0.6nm)-Ox/Ta(5nm)
なお、上記膜構成で、合金組成の示されていないＰｔＭｎの組成はＰｔ５０Ｍｎ５０（原子％）とした。
トンネル絶縁層１６及び挿入層２１以外の各層は、ＤＣマグネトロンスパッタ法を用いて成膜した。酸化マグネシウム膜から成るトンネル絶縁層１６は、ＭｇＯターゲットを用いてＲＴスパッタ法を用いて酸化物をそのまま堆積させた。
酸化アルミニウム（Ａｌ−Ｏｘ）膜から成る挿入層２１は、まず金属Ａｌ膜をＤＣスパッタ法により０．６ｎｍ堆積させて、その後に、酸素を１０Ｔｏｒｒまでチャンバー内に満たして、所定の時間だけ放置して、自然酸化法により金属Ａｌ層を酸化させた。酸化時間は１０分とした。酸化を行った後は、再び１×１０−７〜１×１０−８Ｔｏｒｒの高真空に排気して、それに続くキャップ層１８の成膜を行った。
さらに、記憶素子２０の各層を成膜した後に、磁場中熱処理炉で、１０ｋＯｅ・３００℃・２時間の熱処理を行い、反強磁性層１２のＰｔＭｎ膜の規則化熱処理及び高温耐久熱処理を行った。
次に、ワード線部分をフォトリソグラフィによってマスクした後に、ワード線以外の部分の積層膜に対してＡｒプラズマにより選択エッチングを行うことにより、ワード線（下部電極）を形成した。この際に、ワード線部分以外は、基板の深さ５ｎｍまでエッチングされた。
その後、電子ビーム描画装置により記憶素子２０のパターンのマスクを形成し、積層膜に対して選択エッチングを行い、記憶素子２０を形成した。記憶素子２０部分以外は、ワード線のＡｌ層直上までエッチングした。
なお、記憶素子の大きさを小さくしていき、Δ＝ＫｕＶ／ｋＴ（Ｋｕは異方性エネルギー、Ｖは磁性体の体積、ｋはボルツマン定数、Ｔは温度である）の値が小さくなり過ぎると、磁性体の熱揺らぎ耐性の問題から、磁化の向きが不安定となり、磁化の方向の保持特性が不足する。一方、記憶素子の大きさを大きくし過ぎると、上述のΔが大きくなり過ぎるため、磁化反転に必要なスピントルクが大きくなるので、より大きな電流密度が必要となるとともに、面積が大きいことからより大きな電流を素子に流す必要がある。
そこで、記憶素子２０のパターンを、短軸７０ｎｍ×長軸１７０ｎｍの楕円形状とした。
そこで、記憶素子２０のパターンを、短軸７０ｎｍ×長軸１７０ｎｍの楕円形状とした。
次に、記憶素子２０部分以外を、厚さ１００ｎｍ程度のＡｌ２Ｏ３のスパッタリングによって絶縁した。
さらに、リフトオフにより、記憶素子２０の上面のコンタクトを形成した。
次に、基板全面に、膜厚２０ｎｍのＣｒ膜・膜厚１００ｎｍのＣｕ膜・膜厚１００ｎｍのＡｕ膜の積層膜から成る金属膜を形成し、この金属膜上にビット線及びビット線の端子パッドのパターンをフォトリソグラフィによってマスクした後に、Ａｒプラズマにより選択的にエッチングし、ビット線及び端子用のパッド部分を形成した。その後、ビット線及び端子パッドを覆っていたレジストマスクを剥離した。
このようにして、記憶素子の試料を作製した。
さらに、リフトオフにより、記憶素子２０の上面のコンタクトを形成した。
次に、基板全面に、膜厚２０ｎｍのＣｒ膜・膜厚１００ｎｍのＣｕ膜・膜厚１００ｎｍのＡｕ膜の積層膜から成る金属膜を形成し、この金属膜上にビット線及びビット線の端子パッドのパターンをフォトリソグラフィによってマスクした後に、Ａｒプラズマにより選択的にエッチングし、ビット線及び端子用のパッド部分を形成した。その後、ビット線及び端子パッドを覆っていたレジストマスクを剥離した。
このようにして、記憶素子の試料を作製した。
上述の製造方法により、上記膜構成７において、記憶層１７の膜厚を変えた、サンプル１１及びサンプル１２の記憶素子の各試料を作製した。
サンプル１１は、記憶層１７のＮｉＦｅ膜の膜厚を３．０ｎｍとし、サンプル１２は、記憶層１７のＮｉＦｅ膜の膜厚を２．０ｎｍとした。
サンプル１１は、記憶層１７のＮｉＦｅ膜の膜厚を３．０ｎｍとし、サンプル１２は、記憶層１７のＮｉＦｅ膜の膜厚を２．０ｎｍとした。
（膜構成８：サンプル１３〜サンプル１４）
記憶層１７を膜厚２．０ｎｍのＮｉＦｅ膜により形成し、挿入層２１をＭｇＯ膜により形成し、その他の構成は膜構成７と同様にして、記憶素子２０を作製した。
即ち、各層の材料及び膜厚を、下記の構成（膜構成８）として、記憶素子２０を作製した。
膜構成８：
Ta(3nm)/Al(60nm)/Ta(3nm)/PtMn(30nm)/Co90Fe10(2nm)/Ru(0.8nm)/CoFeB(2nm)/MgO(0.8nm)/NiFe(2.0nm)/MgO/Ta(5nm)
挿入層２１のＭｇＯ膜は、トンネル絶縁層１６のＭｇＯ膜と同様に、ＭｇＯターゲットを用いてＲＦスパッタ法により形成した。その他の製造工程は、膜構成７の記憶素子の試料と同様にした。
上記膜構成８において、挿入層２１の膜厚を変えた、サンプル１３及びサンプル１４の記憶素子の各試料を作製した。
サンプル１３は、挿入層２１のＭｇＯ膜の膜厚を０．６ｎｍとし、サンプル１４は、挿入層２１のＭｇＯ膜の膜厚を０．８ｎｍとした。
記憶層１７を膜厚２．０ｎｍのＮｉＦｅ膜により形成し、挿入層２１をＭｇＯ膜により形成し、その他の構成は膜構成７と同様にして、記憶素子２０を作製した。
即ち、各層の材料及び膜厚を、下記の構成（膜構成８）として、記憶素子２０を作製した。
膜構成８：
Ta(3nm)/Al(60nm)/Ta(3nm)/PtMn(30nm)/Co90Fe10(2nm)/Ru(0.8nm)/CoFeB(2nm)/MgO(0.8nm)/NiFe(2.0nm)/MgO/Ta(5nm)
挿入層２１のＭｇＯ膜は、トンネル絶縁層１６のＭｇＯ膜と同様に、ＭｇＯターゲットを用いてＲＦスパッタ法により形成した。その他の製造工程は、膜構成７の記憶素子の試料と同様にした。
上記膜構成８において、挿入層２１の膜厚を変えた、サンプル１３及びサンプル１４の記憶素子の各試料を作製した。
サンプル１３は、挿入層２１のＭｇＯ膜の膜厚を０．６ｎｍとし、サンプル１４は、挿入層２１のＭｇＯ膜の膜厚を０．８ｎｍとした。
（膜構成９：サンプル１５）
磁化固定層を単層の強磁性層から成る構成とし、この強磁性層を膜厚２ｎｍのＣｏ９０Ｆｅ１０膜と膜厚２ｎｍのＣｏＦｅＢ膜との積層膜により形成し、記憶層１７を膜厚３．０ｎｍのＮｉＦｅ膜により形成し、挿入層２１を膜厚０．６ｎｍのＭｇＯ膜により形成し、その他の構成は膜構成７と同様にして、記憶素子を作製した。
即ち、各層の材料及び膜厚を、下記の構成（膜構成９）として、記憶素子を作製した。
膜構成９：
Ta(3nm)/Al(60nm)/Ta(3nm)/PtMn(30nm)/CoFe10(2nm)/CoFeB(2nm)/MgO(0.8nm)/NiFe(3.0nm)/MgO(0.6nm)/Ta(5nm)
各層の成膜方法及び記憶素子の製造工程は、膜構成８の記憶素子と同様にして記憶素子を作製し、サンプル１５の記憶素子の試料とした。
磁化固定層を単層の強磁性層から成る構成とし、この強磁性層を膜厚２ｎｍのＣｏ９０Ｆｅ１０膜と膜厚２ｎｍのＣｏＦｅＢ膜との積層膜により形成し、記憶層１７を膜厚３．０ｎｍのＮｉＦｅ膜により形成し、挿入層２１を膜厚０．６ｎｍのＭｇＯ膜により形成し、その他の構成は膜構成７と同様にして、記憶素子を作製した。
即ち、各層の材料及び膜厚を、下記の構成（膜構成９）として、記憶素子を作製した。
膜構成９：
Ta(3nm)/Al(60nm)/Ta(3nm)/PtMn(30nm)/CoFe10(2nm)/CoFeB(2nm)/MgO(0.8nm)/NiFe(3.0nm)/MgO(0.6nm)/Ta(5nm)
各層の成膜方法及び記憶素子の製造工程は、膜構成８の記憶素子と同様にして記憶素子を作製し、サンプル１５の記憶素子の試料とした。
(膜構成１０：サンプル１６〜サンプル１７)
挿入層２１を形成せず、記憶層１７の上にキャップ層１８を直接形成した他は、膜構成７のサンプル１１及びサンプル１２と同様にして記憶素子を作製した。
即ち、各層の材料及び膜厚を、下記の構成（膜構成１０）として、記憶素子を作製した。
Ta(3nm)/Al(60nm)/Ta(3nm)/PtMn(30nm)/Co90Fe10(2nm)/Ru(0.8nm)/CoFeB(2nm)/MgO(0.8nm)/NiFe/Ta(5nm)
上記膜構成１０において、記憶層１７の膜厚を変えた、サンプル１６及びサンプル１７の記憶素子の各試料を作製した。
サンプル１６は、記憶層１７のＮｉＦｅ膜の膜厚を３．０ｎｍとし、サンプル１７は、記憶層１７のＮｉＦｅ膜の膜厚を２．０ｎｍとした。
挿入層２１を形成せず、記憶層１７の上にキャップ層１８を直接形成した他は、膜構成７のサンプル１１及びサンプル１２と同様にして記憶素子を作製した。
即ち、各層の材料及び膜厚を、下記の構成（膜構成１０）として、記憶素子を作製した。
Ta(3nm)/Al(60nm)/Ta(3nm)/PtMn(30nm)/Co90Fe10(2nm)/Ru(0.8nm)/CoFeB(2nm)/MgO(0.8nm)/NiFe/Ta(5nm)
上記膜構成１０において、記憶層１７の膜厚を変えた、サンプル１６及びサンプル１７の記憶素子の各試料を作製した。
サンプル１６は、記憶層１７のＮｉＦｅ膜の膜厚を３．０ｎｍとし、サンプル１７は、記憶層１７のＮｉＦｅ膜の膜厚を２．０ｎｍとした。
(膜構成１１：サンプル１８)
挿入層２１の膜厚を１．０ｎｍと厚く形成した他は、サンプル１４と同様にして記憶素子を作製した。
即ち、各層の材料及び膜厚を、下記の構成（膜構成１１）として、記憶素子を作製した。
膜構成１１：
Ta(3nm)/Al(60nm)/Ta(3nm)/PtMn(30nm)/CoFe10(2nm)/Ru(0.8nm)/CoFeB(2nm)/MgO(0.8nm)/NiFe(2.0nm)/MgO(1.0nm)/Ta(5nm)
これをサンプル１８の記憶素子とした。
挿入層２１の膜厚を１．０ｎｍと厚く形成した他は、サンプル１４と同様にして記憶素子を作製した。
即ち、各層の材料及び膜厚を、下記の構成（膜構成１１）として、記憶素子を作製した。
膜構成１１：
Ta(3nm)/Al(60nm)/Ta(3nm)/PtMn(30nm)/CoFe10(2nm)/Ru(0.8nm)/CoFeB(2nm)/MgO(0.8nm)/NiFe(2.0nm)/MgO(1.0nm)/Ta(5nm)
これをサンプル１８の記憶素子とした。
上述の各サンプルの記憶素子の試料に対して、それぞれ以下のようにして特性の評価を行った。
なお、測定に先立ち、記憶素子に対して、外部から磁界を与えることができるように構成した。
また、測定した各試料は、前述した製造方法により作製されていることから、いずれも３００℃で２時間の磁場中熱処理が施されている。
なお、測定に先立ち、記憶素子に対して、外部から磁界を与えることができるように構成した。
また、測定した各試料は、前述した製造方法により作製されていることから、いずれも３００℃で２時間の磁場中熱処理が施されている。
（面積抵抗値及び抵抗変化率の測定）
ワード線の端子とビット線の端子にかかるバイアス電圧が常に１０ｍＶとなるように調整し、外部磁界によって、記録層の磁化の向きを反転させて、記憶素子全体の面積抵抗値を測定した。
また、抵抗−外部磁界の関係を調べた。
その後、抵抗が高い状態での面積抵抗値（高抵抗）と、抵抗が低い状態での面積抵抗値（低抵抗）とから、(高抵抗−低抵抗)／低抵抗の式により、抵抗変化率を算出した。
ワード線の端子とビット線の端子にかかるバイアス電圧が常に１０ｍＶとなるように調整し、外部磁界によって、記録層の磁化の向きを反転させて、記憶素子全体の面積抵抗値を測定した。
また、抵抗−外部磁界の関係を調べた。
その後、抵抗が高い状態での面積抵抗値（高抵抗）と、抵抗が低い状態での面積抵抗値（低抵抗）とから、(高抵抗−低抵抗)／低抵抗の式により、抵抗変化率を算出した。
（反転電流値の測定）
測定温度を室温２５℃として、記憶素子に流す電流量を変化させて、記憶素子の抵抗値の測定を行い、測定結果から抵抗−電流曲線を得た。なお、この抵抗−電流曲線を得る測定は、両極性（プラス方向及びマイナス方向）の電流について行った。
ここで、サンプル１１の抵抗−電流曲線の一例を図９に示す。
図９に示すように、ある一定以上の電流が印加されると、高抵抗状態から低抵抗状態へもしくはその逆へと変化し、磁化反転していることが確認できる。
測定温度を室温２５℃として、記憶素子に流す電流量を変化させて、記憶素子の抵抗値の測定を行い、測定結果から抵抗−電流曲線を得た。なお、この抵抗−電流曲線を得る測定は、両極性（プラス方向及びマイナス方向）の電流について行った。
ここで、サンプル１１の抵抗−電流曲線の一例を図９に示す。
図９に示すように、ある一定以上の電流が印加されると、高抵抗状態から低抵抗状態へもしくはその逆へと変化し、磁化反転していることが確認できる。
得られた抵抗−電流曲線から、抵抗値が変化する電流値を求めて、これを磁化の向きを反転させる反転電流値とした。両極性の電流について、この反転電流値を求めた。
なお、この反転電流の測定においては、磁化の向きが反転する閾値が外部磁界によって変化するというオフセットを生じる。このオフセットをなくすためには、（１）上述の抵抗変化率の測定において、予め抵抗−外部磁界の関係からＲＨループのオフセット磁界を求めておき、外部からオフセット分の磁界を印加しながら、反転電流を測定する、（２）外部からの印加磁界を変化させながら、反転電流の外部磁界依存性を測定する、の２つの方法が考えられる。ここでは、（１）の方法を採用して、測定を行った。
また、記憶素子の抵抗値によっても異なるが、今回作製した短軸７０ｎｍ×長軸１７０ｎｍの楕円形状の記憶素子では、およそ１．０〜１．２Ｖのバイアス電圧で、トンネル絶縁層が絶縁破壊することがわかっているため、印加電流の上限は０．８Ｖのバイアス電圧がかかる電流値までとした。
そして、＋と−の両極性の反転電流値（絶対値）の平均値から、反転電流密度を算出した。
なお、この反転電流の測定においては、磁化の向きが反転する閾値が外部磁界によって変化するというオフセットを生じる。このオフセットをなくすためには、（１）上述の抵抗変化率の測定において、予め抵抗−外部磁界の関係からＲＨループのオフセット磁界を求めておき、外部からオフセット分の磁界を印加しながら、反転電流を測定する、（２）外部からの印加磁界を変化させながら、反転電流の外部磁界依存性を測定する、の２つの方法が考えられる。ここでは、（１）の方法を採用して、測定を行った。
また、記憶素子の抵抗値によっても異なるが、今回作製した短軸７０ｎｍ×長軸１７０ｎｍの楕円形状の記憶素子では、およそ１．０〜１．２Ｖのバイアス電圧で、トンネル絶縁層が絶縁破壊することがわかっているため、印加電流の上限は０．８Ｖのバイアス電圧がかかる電流値までとした。
そして、＋と−の両極性の反転電流値（絶対値）の平均値から、反転電流密度を算出した。
各サンプルの、面積抵抗値と抵抗変化率の値を表３に示す。表３の各測定値は、それぞれのサンプルのウエハ上に作製された２００個の記憶素子を測定した値の平均値である。
また、各サンプルの、反転電流値及び反転電流密度の測定結果を表４に示す。
また、各サンプルの、反転電流値及び反転電流密度の測定結果を表４に示す。
まず、サンプル１１及びサンプル１２と、サンプル１６及びサンプル１７を比較する。
記憶層１７とキャップ層１８との間に、ＡｌＯｘにより形成された挿入層２１を設けているサンプル１１及びサンプル１２では、、記憶層のＮｉＦｅ膜の膜厚が２ｎｍであるサンプル１２においても、表３から良好な抵抗変化率が得られることがわかり、表４からスピン注入による磁化反転が良好に行われることがわかる。
これに対して、挿入層２１を設けないで記憶層１７の上に直接キャップ層１８を形成したサンプル１７においては、表３から、記憶層１７の膜厚が同じ２ｎｍであるサンプル１２と比較して、抵抗変化率が著しく減少している。また、表４より、磁気特性の乱れが生じて磁化反転の測定を行うことができなかった。
このような差異が生じる原因は必ずしも明らかではないが、挿入層２１を記憶層１７とキャップ層（保護層）１８との間に設けたことにより、記憶層１７のＮｉＦｅ膜とキャップ層１８のＴａ膜との界面での熱拡散が抑制され、これにより記憶層１７のＮｉＦｅ膜の膜厚が小さい場合でも、記憶層１７の磁気特性が拡散により悪影響を受けることなく維持されていると考えることができる。
従って、記憶層１７とキャップ層（保護層）１８との間に挿入層２１を設けることにより、記憶層１７の膜厚を小さくすることができ、反転電流の低減に対して有利になる。
記憶層１７とキャップ層１８との間に、ＡｌＯｘにより形成された挿入層２１を設けているサンプル１１及びサンプル１２では、、記憶層のＮｉＦｅ膜の膜厚が２ｎｍであるサンプル１２においても、表３から良好な抵抗変化率が得られることがわかり、表４からスピン注入による磁化反転が良好に行われることがわかる。
これに対して、挿入層２１を設けないで記憶層１７の上に直接キャップ層１８を形成したサンプル１７においては、表３から、記憶層１７の膜厚が同じ２ｎｍであるサンプル１２と比較して、抵抗変化率が著しく減少している。また、表４より、磁気特性の乱れが生じて磁化反転の測定を行うことができなかった。
このような差異が生じる原因は必ずしも明らかではないが、挿入層２１を記憶層１７とキャップ層（保護層）１８との間に設けたことにより、記憶層１７のＮｉＦｅ膜とキャップ層１８のＴａ膜との界面での熱拡散が抑制され、これにより記憶層１７のＮｉＦｅ膜の膜厚が小さい場合でも、記憶層１７の磁気特性が拡散により悪影響を受けることなく維持されていると考えることができる。
従って、記憶層１７とキャップ層（保護層）１８との間に挿入層２１を設けることにより、記憶層１７の膜厚を小さくすることができ、反転電流の低減に対して有利になる。
次に、挿入層２１をＭｇＯ膜により形成したサンプル１３及びサンプル１４では、表３及び表４から、挿入層２１をＡｌＯｘ膜により形成したサンプル１２と同様に、記憶層１７の膜厚が２ｎｍであっても、抵抗変化率が維持され、またスピン注入による磁化反転が良好に行われている。
従って、挿入層２１にはＡｌＯｘだけでなくＭｇＯをも用いることができる。
従って、挿入層２１にはＡｌＯｘだけでなくＭｇＯをも用いることができる。
次に、サンプル１３及びサンプル１４と、サンプル１８とを比較する。これらのサンプルでは、挿入層２１のＭｇＯ膜の膜厚を、０．６ｎｍ，０．８ｍｍ，１．０ｎｍと変化させている。
表３より、挿入層２１の膜厚が０．８ｎｍ以下であるサンプル１３及びサンプル１４では良好な抵抗変化率が得られているが、挿入層２１の膜厚が１．０ｎｍであるサンプル１８では抵抗変化率が１５％へと低下している。これは、挿入層２１が厚くなることにより、その面積抵抗値が無視できない値となっているためである。
即ち、挿入層２１の膜厚が０．８ｎｍ以下であることが好ましいことがわかる。
そして、これらのサンプルでは、トンネル絶縁層１６のＭｇＯ膜の膜厚を０．８ｎｍとしている。
従って、挿入層２１の膜厚を、トンネル絶縁層１６の膜厚と同じか、トンネル絶縁層１６よりも薄くすることが好ましいことがわかる。
これにより、挿入層２１の面積抵抗値が、トンネル絶縁層１６の面積抵抗値以下となり、前述したように、記憶層の磁化の向きを反転して情報の記録を行う電流を、記憶素子に充分に流すことが可能になる。
表３より、挿入層２１の膜厚が０．８ｎｍ以下であるサンプル１３及びサンプル１４では良好な抵抗変化率が得られているが、挿入層２１の膜厚が１．０ｎｍであるサンプル１８では抵抗変化率が１５％へと低下している。これは、挿入層２１が厚くなることにより、その面積抵抗値が無視できない値となっているためである。
即ち、挿入層２１の膜厚が０．８ｎｍ以下であることが好ましいことがわかる。
そして、これらのサンプルでは、トンネル絶縁層１６のＭｇＯ膜の膜厚を０．８ｎｍとしている。
従って、挿入層２１の膜厚を、トンネル絶縁層１６の膜厚と同じか、トンネル絶縁層１６よりも薄くすることが好ましいことがわかる。
これにより、挿入層２１の面積抵抗値が、トンネル絶縁層１６の面積抵抗値以下となり、前述したように、記憶層の磁化の向きを反転して情報の記録を行う電流を、記憶素子に充分に流すことが可能になる。
次に、磁化固定層を積層フェリ構造ではなく、単層の強磁性層により構成したサンプル１５では、表３及び表４より、磁化固定層を積層フェリ構造としたサンプル１１〜サンプル１４と同様に、抵抗変化率が維持され、またスピン注入による磁化反転が良好に行われている。
従って、磁化固定層が単層の強磁性層から成る場合でも、挿入層を設けたことによる大きな悪影響はなく、挿入層を適用することが可能である。
従って、磁化固定層が単層の強磁性層から成る場合でも、挿入層を設けたことによる大きな悪影響はなく、挿入層を適用することが可能である。
上述したように、記憶層とキャップ層との間に挿入層を設けた構成とすることによって、半導体プロセスで必要とされる３００℃以上の高温での熱履歴を経た後でも、特性劣化が少ない記憶素子及びメモリを実現することができる。
そのため、ＮｉＦｅから成る記憶層をより薄くすることが可能になり、記憶層を薄くすることにより反転電流値を低減することができるため、抵抗変化率が高くかつスピン注入による磁化反転の電流密度が小さい記憶素子を実現することができる。
そのため、ＮｉＦｅから成る記憶層をより薄くすることが可能になり、記憶層を薄くすることにより反転電流値を低減することができるため、抵抗変化率が高くかつスピン注入による磁化反転の電流密度が小さい記憶素子を実現することができる。
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
１０，２０ 記憶素子、１１ 下地層、１２ 反強磁性層、１３ 強磁性層、１４ 非磁性層、１５ 強磁性層（参照層）、１６ トンネル絶縁層、１７ 記憶層、１８ キャップ層（保護層）、１９ 磁化固定層、２１ 挿入層
Claims (14)
- 情報を磁性体の磁化状態により保持する記憶層を有し、
前記記憶層に対して、中間層を介して磁化固定層が設けられ、
前記記憶層がＮｉＦｅ合金を主成分として成り、
積層方向に電流を流すことにより、前記記憶層の磁化の向きが変化して、前記記憶層に対して情報の記録が行われる
ことを特徴とする記憶素子。 - 前記中間層が、酸化マグネシウムから成ることを特徴とする請求項１に記載の記憶素子。
- 前記中間層の膜厚が０．８ｎｍよりも薄いことを特徴とする請求項２に記載の記憶素子。
- 前記記憶層の初透磁率が１００００以上であることを特徴とする請求項１に記載の記憶素子。
- 前記記憶層が、前記ＮｉＦｅ合金に、Ｃｕ，Ｐｄ，Ｚｎから選ばれた少なくとも一つの元素が添加されて成ることを特徴とする請求項１に記載の記憶素子。
- 前記記憶層の膜厚が３ｎｍ以上４ｎｍ以下であることを特徴とする請求項１に記載の記憶素子。
- 前記記憶層は、少なくとも一部の領域のニッケル含有量が、７０原子％以上９０原子％以下であることを特徴とする請求項１に記載の記憶素子。
- 前記記憶層の飽和磁化が１Ｔ以下であることを特徴とする請求項１に記載の記憶素子。
- 前記磁化固定層の前記中間層と接する強磁性層が、ＣｏＦｅＢを主成分として成ることを特徴とする請求項１に記載の記憶素子。
- 前記記憶層と上層の保護層との間に、ＡｌもしくはＭｇの酸化物もしくは窒化物からなる挿入層を配していることを特徴とする請求項１に記載の記憶素子。
- 前記挿入層の面積抵抗値が、前記中間層の面積抵抗値よりも小さいことを特徴とする請求項１０の記憶素子。
- 情報を磁性体の磁化状態により保持する記憶層を有し、
前記記憶層に対して、中間層を介して磁化固定層が設けられ、
前記記憶層を構成する磁性体のダンピング定数αが、α＜０．０１５を満足し、
積層方向に電流を流すことにより、前記記憶層の磁化の向きが変化して、前記記憶層に対して情報の記録が行われる
ことを特徴とする記憶素子。 - 情報を磁性体の磁化状態により保持する記憶層を有する記憶素子と、
互いに交差する２種類の配線とを備え、
前記記憶素子は、前記記憶層に対して、中間層を介して磁化固定層が設けられ、前記記憶層がＮｉＦｅ合金を主成分として成り、積層方向に電流を流すことにより、前記記憶層の磁化の向きが変化して、前記記憶層に対して情報の記録が行われる構成であり、
前記２種類の配線の交点付近かつ前記２種類の配線の間に、前記記憶素子が配置され、
前記２種類の配線を通じて、前記記憶素子に前記積層方向の電流が流れる
ことを特徴とするメモリ。 - 情報を磁性体の磁化状態により保持する記憶層を有する記憶素子と、
互いに交差する２種類の配線とを備え、
前記記憶素子は、前記記憶層に対して、中間層を介して磁化固定層が設けられ、前記記憶層を構成する磁性体のダンピング定数αが、α＜０．０１５を満足し、積層方向に電流を流すことにより、前記記憶層の磁化の向きが変化して、前記記憶層に対して情報の記録が行われる構成であり、
前記２種類の配線の交点付近かつ前記２種類の配線の間に、前記記憶素子が配置され、
前記２種類の配線を通じて、前記記憶素子に前記積層方向の電流が流れる
ことを特徴とするメモリ。
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