JP2006191069A - Ｅｓｄ保護回路及びその製造方法 - Google Patents

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Abstract

【課題】ラッチアップによる問題点を解決できるＮ−ＥＤＳＣＲ素子を用いたＥＳＤ保護回路及びその製造方法を提供すること。
【解決手段】半導体基板（１１０）と、半導体基板に形成された導電型ウェル（１１１）と、導電型ウェルと一部が重なるように形成された導電型ドリフト（１１７）と、導電型ウェル及び導電型ドリフト内に形成された第１導電型拡散層（１１３、１１４）と、導電型ウェル内で第１導電型拡散層から分離されて形成された第２導電型拡散層（１１５）、導電型ドリフト内で第１導電型拡散層に隣接して形成された第２導電型拡散層（１１６）と、第２導電型接続層（１１５）を覆うように形成された導電型ソース（１２２）と、導電型ソース及び導電型ドリフトの間の導電型ウェル上に形成された導電型電極（１１８）とを備える。
【選択図】図５

Description

本発明は、半導体メモリ装置に関し、特に、ＥＳＤ保護回路及びその製造方法に関し、さらに詳細には、Ｎ−ＥＤＳＣＲ（N-Type Extended Drain Silicon Controlled Rectifier）素子を利用したＥＳＤ保護回路及びその製造方法に関する。
半導体チップでは、入/出力パッド上に加えられるＥＳＤ（Electro-Static Discharge、以下、「ＥＳＤ」と記す）によって引き起こされるサージ電圧及びサージ電流に対して耐性が要求され、一般に半導体チップの入/出力パッドにはＥＳＤ保護回路が接続される。
一般に、ＥＳＤ保護回路は、基本的な動作条件を満たさなければならない。このようなＥＳＤ保護回路の基本的な動作条件を、図１を参照して具体的に説明する。
最初に半導体チップ、例えばマイクロチップに正常な動作電圧（Operation Voltage）Ｖｏｐが印加される場合、ＥＳＤ保護回路は動作できないように設計されなければならない。従って、ＥＳＤ保護回路の降伏電圧（Avalanche Breakdown Voltage）Ｖａｖ及び活性電圧（Triggering Voltage）Ｖｔｒは、マイクロチップの動作電圧Ｖｏｐよりも高くなければならない。
２つ目に、ＥＳＤ保護回路の降伏電圧Ｖａｖよりも小さな電圧が印加される場合、ＥＳＤ保護回路で発生される漏れ電流（Leakage Current）ｌｏｆｆは、充分に小さく設計されなければならない。
３つ目に、ＥＳＤ保護回路が動作する間、ゲート酸化膜（gate oxide）が破損してはいけない。このために、活性電圧Ｖｔｒと熱破壊電圧（Thermal Breakdown Voltage）Ｖｔｂとが、ゲート酸化膜破壊電圧（Gate Oxide Breakdown Voltage）Ｖｇｏｘよりも低くなければならない。
４つ目に、ＥＳＤ保護回路は、ラッチアップ（latch up）によって異常動作をしてはいけない。このために、ＥＳＤ保護回路は、充分な安全余裕度（Safety Margin）△Ｖを有し、スナップバック阻止電圧（Snapback Holding Voltage）Ｖｈが、マイクロチップの動作電圧Ｖｏｐよりも高くなければならない、若しくは、活性電流（Triggering Current）Ｉｔｒが充分に高くなければならない。
５つ目に、ＥＳＤ保護回路は、ＥＳＤストレス電流（stress current）に対して、充分な耐性を有するように設計されなければならない。このために、ＥＳＤ保護回路は、熱破壊が発生する前に、充分多量のＥＳＤストレス電流をパス（pass）させることができるように設計されなければならない。
６つ目に、ＥＳＤ保護回路は、マルチフィンガー（Multi-Finger）構造を形成する場合、それぞれのフィンガーが一様に動作するように設計されなければならない。すなわち、マルチフィンガー構造において、特定のフィンガーにトリガーリング（triggering）が発生し、これによって、熱破壊が発生する前に他のフィンガーでもトリガーリングが発生するようにし、共にＥＳＤストレス電流に対応しなければならない。このために、熱破壊電圧Ｖｔｂが活性電圧Ｖｔｒに比べて高いか、若しくは少なくとも類似していなければならない。
上述のような動作条件で設計されなければならないＥＳＤ保護回路の１つを図２に示す。図２は、高電圧で動作するマイクロチップに適用されるＥＳＤ保護回路であり、典型的なＮ−ＥＤＳＣＲ素子を示す断面図である。
図２に示しているように、Ｎ−ＥＤＳＣＲ素子において、ｐ型基板１０内には、ｐウェル１１が形成される。ｐウェル１１内にはｎ−ドリフト（n-drift）１７が形成される。ｎ−ドリフト７と一定の距離で離隔されてｐウェル１１内にはカソード（cathode）用として、ｐ＋拡散層１３と、ｎ＋拡散層１５とが形成される。そして、ｎ−ドリフト１７内には、アノード（anode）用として、ｐ＋拡散層１４と、ｎ＋拡散層１６とが形成される。
カソード用のｎ＋拡散層１５とｎ−ドリフト１７との間のｐウェル１１上には、ゲート電極１８が配置される。この時、カソード用のｎ＋拡散層１５は、ゲート電極１８と隣接するように配置され、ｎ−ドリフト１７は、ゲート電極１８と隣接するように配置されるか、若しくは一部が互いに重なるように配置される。
カソード用のｐ＋拡散層１３とｎ＋拡散層１５との間、アノード用のｐ＋拡散層１４とｐウェル１１との間、そして、カソード用のｐ＋拡散層１３と基板１０との間には、 それぞれこれらを電気的に分離させるためにＳＴＩ（Shallow Trench Isolation）工程によって素子分離膜１２が形成される。また、ｎ−ドリフト１７及びｐウェル１１の間と、カソード用のｐ＋拡散層１３及びｎ＋拡散層１５の間に形成された素子分離膜１２の下には、拡散防止領域１９が形成される。
このような構成で形成されたカソード用のｐ＋拡散層１３、カソード用のｎ＋拡散層１５及びゲート電極１８は、互いに電気的に接続されてカソード電極２０をなし、アノード用のｎ＋拡散層１６及びアノード用のｐ＋拡散層１４は、互いに接続されてアノード電極２１をなす。
上述の構成を有するＮ−ＥＤＳＣＲ素子の動作を説明すると、まずカソード電極２０に接地（ground）、アノード電極２１に正（positive）の極性でＥＳＤストレスが加えられる場合、加えられたＥＳＤストレスに対応してラテラル（lateral）ＮＰＮ ＢＪＴ（Bipolar Junction Transistor）とバーティカル（vertical）ＰＮＰ ＢＪＴとが互いに結合してなるＳＣＲ（Silicon Controlled Rectifier）が動作し、ＥＳＤストレスを緩和させる。
この時、ラテラルＮＰＮ ＢＪＴの降伏電圧は、ｎ−ドリフト１７とｐウェル１１とのラテラル降伏電圧によって決定され、バーティカルＰＮＰ ＢＪＴの降伏電圧は、ｎ−ドリフト１７とｐウェル１１とのバーティカル降伏電圧によって決定される。一般に、ラテラル降伏電圧がバーティカル降伏電圧よりも低い。したがって、Ｎ−ＥＤＳＣＲ素子の降伏電圧は、ｎ−ドリフト１７とｐ−ウェル１１とのラテラル降伏電圧によって決定される。
一般に、ゲート電極１８に隣接したｎ−ドリフト１７領域の端とアノード用のｎ＋拡散層１６領域の端との間の距離（図２の「Ｓ」参照）が減少する程、ｎ−ＥＤＳＣＲ素子の降伏電圧と活性電圧とが減少する。しかし、「Ｓ」の値が過度に減少する場合、降伏電圧よりも低い電圧が印加された時、漏れ電流が増大する問題が発生する。
一方、カソード電極２０とアノード電極２１とに反対の極性が印加される場合、すなわちカソード電極２０に正電圧、アノード電極２１に接地電圧でＥＳＤストレスが加えられる場合、ｐウェル１１とｎ−ドリフト１７とが順方向バイアスが印加されたダイオードとして動作して、ＥＳＤストレスに対応する。
図３及び図４は、図２の構成を有するＮ−ＥＤＳＣＲ素子にＥＳＤストレスが加えられた状況での電流電圧特性を、シミュレーションによって分析したグラフである。この時、ＥＳＤストレス条件は、カソード電極に接地電圧、アノード電極に正電圧が印加された条件である。
図３及び図４に示しているように、Ｎ−ＥＤＳＣＲ素子で降参とトリガーリングとが発生する時点では、寄生（parasitic）ＮＰＮ ＢＪＴだけ動作するために、大部分の電流は素子の表面に集中する。これによって、重要な電流経路は、平均的に非常に高い内部抵抗（ON-state resistance）を有するようになる。したがって、カソード電極２０とアノード電極２１との間には、一定の電圧がかかるようになる（図３及び４に示している「Ａ」附近参照）。
しかし、Ｎ−ＥＤＳＣＲ素子に流入する電流が増加し、寄生ＰＮＰ ＢＪＴが動作するようになり、これによって、電流は素子の表面だけでなく、素子の深部に広く分布するようになる。このように、電流経路が深部に広く分布するようになると結局、重要な電流経路は、平均的に非常に低い内部抵抗値を有するようになる。その結果、カソード電極２０とアノード電極２１との間には、非常に低い電圧がかかるようになる（図３及びに示している「Ｂ」附近参照）。
しかし、Ｎ−ＥＤＳＣＲ素子に流入する電流が増加しても、深部に広く広がっている電流分布と低い動作抵抗値とを有する状況は、本質的に同様に維持されるため、素子で熱的破壊が発生する時点でもまた、カソード電極２０とアノード電極２１との間には非常に低い電圧がかかるようになる（図４に示している「Ｃ」附近参照）。
一方、シミュレーションによって抽出した電流電圧特性によると、スナップバック阻止電圧は、動作電圧よりも低くなり、熱的降伏電圧は、活性電圧よりも低いことがわかる。結論としては、Ｎ−ＥＤＳＣＲ素子は、スナップバック阻止電圧が動作電圧よりも低いため、ラッチアップの危険性にさらされている。これだけではなく、熱的降伏電圧が活性電圧に比べて低いため、マルチフィンガー構造を形成する場合、全てのフィンガーが安定して動作することを保障するのは難しい。このような問題点によって、Ｎ−ＥＤＳＣＲ素子は、ＥＳＤ保護回路として適用できない。
そこで、本発明は、上記した従来技術の問題点を解決するためになされたものであって、その目的は、Ｎ−ＥＤＳＣＲ素子を利用して安定したＥＳＤ保護回路を具現するにあたり、ラッチアップによる問題点を解決できるＥＳＤ保護回路及びその製造方法を提供することにある。
また、Ｎ−ＥＤＳＣＲ素子を利用してマルチフィンガー構造を形成する場合、全てのフィンガーが安定して動作できない問題点を改善できるＥＳＤ保護回路とその製造方法とを提供することにある。
上記の目的を達成するために、本発明の第１のＥＳＤ保護回路は、半導体基板と、該半導体基板に形成された導電型ウェルと、該導電型ウェルと一部が重なるように形成された導電型ドリフトと、前記導電型ウェル及び前記導電型ドリフト内にそれぞれ形成された第１導電型拡散層と、前記導電型ウェル内で前記第１導電型拡散層から分離されて形成され、前記導電型ドリフト内で前記第１導電型拡散層に隣接するように形成された複数の第２導電型拡散層と、前記導電型ウェル内の前記第２導電型接続層を覆うように形成された導電型ソースと、該導電型ソース及び前記導電型ドリフトの間の前記導電型ウェル上に形成された導電型電極とを備えることを特徴としている。
また、本発明の第２のＥＳＤ保護回路は、半導体基板と、該半導体基板に形成された導電型ウェルと、該導電型ウェル内に形成された導電型ドリフトと、前記導電型ウェル及び前記導電型ドリフト内にそれぞれ形成された第１導電型拡散層と、前記導電型ウェル内で前記第１導電型拡散層から分離されて形成され、前記導電型ドリフト内で前記第１導電型拡散層に隣接するように形成された複数の第２導電型拡散層と、前記導電型ウェル内の前記第２導電型接続層を覆うように形成された導電型ソースと、該導電型ソース及び前記導電型ドリフトの間の前記導電型ウェル上に形成された導電型電極とを備えることを特徴としている。
また、本発明のＥＳＤ保護回路の製造方法は、導電型ウェル、素子分離膜及び拡散防止領域が形成された半導体基板を提供するステップと、前記素子分離膜及び前記拡散防止領域の一側壁に接続される導電型ソースを形成するステップと、前記導電型ウェルに少なくとも一部が重なるように導電型ドリフトを形成するステップと、前記導電型ソース及び前記導電型ドリフトの間の前記導電型ウェル上に導電型電極を形成するステップと、前記導電型ウェル及び前記導電型ドリフト内にそれぞれ第１導電型拡散層を形成するステップと、前記導電型ウェル内で前記素子分離膜を介して前記第１導電型拡散層から分離され、前記導電型ドリフト内で前記第１導電型拡散層に隣接するように複数の第２導電型拡散層を形成するステップとを含むことを特徴としている。
本発明によれば、新しく提案されたＮ−ＥＤＳＣＲ＿ＣＰＳ素子を利用してＥＳＤ保護回路を実現することによって、以下のような効果を得ることができる。
最初に、Ｎ−ＥＤＳＣＲ＿ＣＰＳ素子は、素子の幅を増大させることによって、活性電流を容易に増大させることができる。また、スナップバック阻止電圧を動作電圧よりも高くできる。したがって、Ｎ−ＥＤＳＣＲ＿ＣＰＳ素子を利用する場合、ラッチアップの危険を伴うこと無くＥＳＤ保護回路を実現することができる効果が得られる。
２つ目に、Ｎ−ＥＤＳＣＲ＿ＣＰＳ素子では、熱破壊電圧を活性電圧よりも高くできる。したがって、Ｎ−ＥＤＳＣＲ＿ＣＰＳ素子でマルチフィンガー構造を実現する場合、それぞれのフィンガーが全て安定して動作できる効果が得られる。
最後に、Ｎ−ＥＤＳＣＲ＿ＣＰＳ素子を利用してＥＳＤ保護回路を実現する場合、ＥＳＤからマイクロチップを安定して保護することができる。また、マイクロチップの全体の大きさを減少させることが可能で、商品競争力を高めることができる効果が得られる。
以下、本発明のもっとも好ましい実施の形態を添付する図面を参照して説明する。
（第１の実施の形態）
図５は、本発明の第１の実施の形態に係るＥＳＤ保護回路を示す断面図である。
図５に示しているように、第１の実施の形態に係るＥＳＤ保護回路は、Ｎ−ＥＤＳＣＲ構造にｐウェル１１１領域が縮小され、これによって、ｎ−ドリフト１１７領域の一部（または、全体）とｎ−ドリフト１１７内部に存在するアノード用のｎ＋拡散層１１６及びｐ＋拡散層１１４領域とが基板１１０に露出されるようになる。
ｐウェル１１１領域は、カソード用のｐ＋拡散層１１３及びｎ＋拡散層１１５を含む。また、ｐウェル１１１領域は、ｎ−ドリフト１１７領域の一部と重なるようにｎ−ドリフト１１７領域の一部を含むことができる。または、ｐウェル１１１領域の一部分が、ｎ−ドリフト１１７領域の一部分と接触した構造で形成され得る。
ｐウェル１１１領域の内部に存在し、ｎ＋拡散層１１５領域に対して一定の重複マージンを確保するように、ｎ＋拡散層１１５と反対のタイプであるｐタイプカウンタポケットソースインプラント（p-type counter pocket source implantation）工程を行ってカウンタポケットソース１２２が形成される。カウンタポケットソース１２２は、ｎ＋拡散層１１５を囲むように形成され、ｎ−ドリフト１１７領域と一定の距離を離隔されて配置される。このようなカウンタポケットソース１２２は、カソード用のｎ＋拡散層１１５のインプラントドーズ（implant dose）量（例えば、１０１５ｃｍ-３〜１０１６ｃｍ-３）よりは低く、ｎ−ドリフト１１７のインプラントドーズ量（例えば、１０１３ｃｍ-３）よりはドーズ量を高くして形成することが好ましい。
カソード用のｎ＋拡散層１１５とｎ−ドリフト１１７との間のｐウェル１１１上には、ゲート電極１１８が配置される。この時、カソード用のｎ＋拡散層１１５は、ゲート電極１１８と隣接するように配置され、ｎ−ドリフト１１７は、ゲート電極１１８と隣接するように配置されるか、または一部が互いに重なるように配置される。
カソード用のｐ＋拡散層１１３とｎ＋拡散層１１５及び/またはｐ＋拡散層１２２との間、アノード用のｐ＋拡散層１１４と基板１１０との間、そして、カソード用のｐ＋拡散層１１３と基板１１０との間には、それぞれを電気的に分離させるために、ＳＴＩ工程によって素子分離膜１１２が形成される。また、ｎ−ドリフト１１７と基板１２０との間と、カソード用のｐ＋拡散層１１３とｎ＋拡散層１１５との間に形成された素子分離膜１１２の下には、拡散防止領域１１９が形成される。
このような構成で形成されたカソード用のｐ＋拡散層１１３、カソード用のｎ＋拡散層１１５及びゲート電極１１８は、互いに電気的に接続されてカソード電極１２０をなし、アノード用のｎ＋拡散層１１６及びアノード用のｐ＋拡散層１１４は互いに接続されアノード電極１２１をなす。
このような構成を有するＮ−ＥＤＳＣＲ＿ＣＰＳ（N-EDSCR_Counter Pocket Source）素子に対してカソード電極１２０には接地電圧、アノード電極１２１には正電圧としてＥＳＤストレスが加えられる場合、ラテラルＮＰＮ ＢＪＴとバーティカルＰＮＰ ＢＪＴとが互いに結合したＳＣＲが動作してＥＳＤストレスに対応する。この時、ラテラルＮＰＮ ＢＪＴの降伏電圧は、ｎ−ドリフト１１７とｐウェル１１１（または、基板１１０）のラテラル破壊電圧により決定され、バーティカルＰＮＰ ＢＪＴの降伏電圧は、ｎ−ドリフト１１７とｐウェル１１１（または、基板１１０）のバーティカル破壊電圧によって決定されるが、ラテラル降伏電圧とバーティカル降伏電圧とに比べて小さい。したがって、Ｎ−ＥＤＳＣＲの降伏電圧は、ｎ−ドリフト１１７とｐウェル１１１（または、基板１１０）のラテラル破壊電圧とによって左右される。
第１の実施の形態に係る構造を有するＮ−ＥＤＳＣＲ＿ＣＰＳ素子は、カウンタポケットソース１２２の形成と、ｐウェル１１１領域の縮小により、活性電圧と活性電流とは共に増加する様相を見せる。このような構造において、ｎ−ドリフト１１７とアノード用のｎ＋拡散層１１６の端との間の距離Ｓを減少させると、降伏電圧を減少させると同時に活性電圧を大きく減少させることができる。この時「Ｓ」値の減少による活性電流の変化は大きくない。したがって、カウンタポケットソース１２２の追加による影響によって増加した活性電圧の増加は、「Ｓ」値を変化させることによって調節できる。さらに、カウンタポケットソース１２２は、漏れ電流を減少させる効果がある。したがって、「Ｓ」値を減少させても漏れ電流が大きくなる問題は発生しない。結論として、ｐウェル１１１を部分的に形成し、カウンタポケットソース１２２を追加した状態で「Ｓ」値を最適化させると、降伏電圧、活性電圧、及び活性電流をそれぞれ独立に調節できる。
一方、ＥＳＤストレスが反対の極性、すなわちカソード電極１２０に正電圧、アノード電極１２１に接地電圧でＥＳＤストレスが加えられる場合には、ｐウェル１１１（または、基板１１０）とｎ−ドリフト１１７とが順方向バイアスが印加されたダイオードとして動作し、ＥＳＤストレスに対応するようになる。
図６は、図５に示したＮ−ＥＤＳＣＲ＿ＣＰＳ素子を基にマルチフィンガー構造を具現した断面図である。図６に示しているように、マルチフィンガー構造は、カソード電極２２０と接続した領域とアノード電極２２１と接続した領域とが、対称的に反復されて配置された構造を有する。
図６に示しているように、マルチフィンガー構造は、基板２２０内に３つのｐウェル（２１１Ａ〜２１１Ｃ）領域が形成され、ｐウェル２１１Ａ領域には、カソード用のｐ＋拡散層２１３Ａ及びｎ＋拡散層２１５Ａが形成される。また、ｐウェル２１１Ａ領域には、カソード用のｎ＋拡散層２１５Ａを覆うように、カウンタポケットソース２２２Ａが形成される。ｎ−ドリフト２１７ＡＢ領域は、一部がｐウェル２１１Ａ領域に含まれるように、カウンタポケットソース２２２Ａと一定の距離を離隔されて形成される。ｎ−ドリフト２１７ＡＢ領域には、２つのアノード用のｎ＋拡散層２１６ＡＢと、このｎ＋拡散層２１６ＡＢとの間に介装されるようにｐ＋拡散層２１４ＡＢが形成される。この時、ｎ＋拡散層２１６ＡＢは、ｎ−ドリフト２１７ＡＢの終端（ゲート電極２１８Ａと隣接するように形成された領域から）と一定の距離Ｓだけ離隔されるように形成する。
ｐウェル２１１Ｂ領域は、互いに隣接するように形成されたｎ−ドリフト２１７ＡＢ領域の一部を含むように形成される。このようなｐウェル２１１Ｂ領域には、隣接したｎ−ドリフト２１７ＡＢ、２１７ＢＣの間にカソード用のｎ＋拡散層２１５Ｂが形成され、このカソード用のｎ＋拡散層２１５Ｂを覆うように、カウンタポケットソース２２２Ｂが形成される。また、ｐウェル２１１Ｂ上には、ｐ＋拡散層２１５Ｂを境界に、両側にゲート電極２１８Ｂが形成される。ｐウェル２０１Ｃ領域と一部を共有するｎ−ドリフト２１７ＢＣ領域には、２つのアノード用のｎ＋拡散層２１６ＢＣと、このｎ＋拡散層２１６ＢＣとの間に介在させに、ｐ＋拡散層２１４ＢＣが形成される。
ｐウェル２１１Ｃ領域には、ｐウェル２１１Ａ領域と同じように、カソード用のｐ＋拡散層２１３Ｃ及びｎ＋拡散層２１５Ｃが形成される。また、ｐウェル２１１Ｃ領域には、カソード用のｎ＋拡散層２１５Ｃを覆うようにカウンタポケットソース２２２Ｃが形成される。このようなｐウェル２１１Ｃ領域は、ｐウェル２１１Ｂと一部を共有するｎ−ドリフト２１７ＢＣの一部を含むが、含まないこともある。また、ｎ−ドリフト２１７ＢＣとカウンタポケットソース２２２Ｃとの間のｐウェル２１１Ｃ上には、ゲート電極２１８Ｃが形成される。
このような構成を有するマルチフィンガー構造は、カソード電極２２０に接地電圧、アノード電極２２１に正電圧としてＥＳＤストレスが加えられる場合、上記したＮ−ＥＤＳＣＲ＿ＣＰＳ素子と同じように動作し、ＥＳＤストレスに対応する。もちろん、ＥＳＤストレスが反対の極性で加えられた場合にも、Ｎ−ＥＤＳＣＲ＿ＣＰＳ素子と同じように動作してＥＳＤストレスに対応する。
図７及び図８は、図５の構成を有するＮ−ＥＤＳＣＲ＿ＣＰＳ素子にＥＳＤストレスが加えられた状況での電流電圧特性をシミュレーションによって分析したグラフである。この時、ＥＳＤストレス条件は、カソード電極に接地電圧、アノード電極に正電圧が印加される条件である。
図７及び図８に示しているように、Ｎ−ＥＤＳＣＲ＿ＣＰＳ素子は、図５に示したように、追加されたカウンタポケットソース１２２の影響によって降伏電圧よりも低い電圧が印加される場合、発生する漏れ電流が図２に示した従来のＮ−ＥＤＳＣＲ素子に比べて約１０−４倍減少する。
Ｎ−ＥＤＳＣＲ＿ＣＰＳ素子において、降参及びトリガーリングが発生する時点では、図２に示したＮ−ＥＤＳＣＲ素子と同じように、寄生ＮＰＮ ＢＪＴだけ動作するために、大部分の電流は表面に集中する。これによって、重要な電流経路は、平均的に非常に高い内部抵抗値を有するようになる。したがって、カソード電極１２０とアノード電極１２１との間には、一定の電圧がかかるようになる。
一方、Ｎ−ＥＤＳＣＲ＿ＣＰＳ素子では、図５に示したように、ｐウェル１１１領域が、ｎ−ドリフト１１７領域の一部を含む構造、または一部がｎ−ドリフト１１７領域の一部と接触した構造（以下、「パーシャル（partial）ｐウェル構造」と記す）と、カソード用のｎ＋拡散層１１５を覆うようにカウンタポケットソース１２２が形成された構造の影響によって、活性電流が増加する様相を示す。
図７及び図８に示しているシミュレーション結果のグラフの場合、Ｎ−ＥＤＳＣＲ＿ＣＰＳ素子の単位幅当りトリガーリング電流が１ｍＡ/μｍ以上であることが示されている。すなわち、Ｎ−ＥＤＳＣＲ＿ＣＰＳ素子の全体の幅が、１００μｍ以上であれば、トリガーリングに必要な電流は、１００ｍＡを超過するようになる。したがって、Ｎ−ＥＤＳＣＲ＿ＣＰＳ素子では、その全体の幅を増大させて活性電流を増大させることによって、ラッチアップで自由な素子を具現することが可能である（図７及び図８に示している「Ａ」附近参照）。
また、Ｎ＿ＥＤＳＣＲ＿ＣＰＳ素子に流入する電流が増大し、寄生ＰＮＰ ＢＪＴが動作するようになり、このような電流は、素子の表面だけではなく、素子の深部に広く分布するようになる。このように電流経路が深部に広く分布するが、パーシャルｐウェル１１１構造とカウンタポケットソース１２２との影響によって、重要な電流経路は相変らず平均的に高い内部抵抗値を有するようになる。したがって、カソード電極１２０とアノード電極１２１との間には、相変らず一定の電圧がかかるようになる（図７及び図８に示している「（Ｂ）」附近参照）。
しかし、Ｎ−ＥＤＳＣＲ＿ＣＰＳ素子に流入する電流が、順次増大しても、素子の内部抵抗値は大きくは変わらない。このために、カソード電極１２０とアノード電極１２１との間にかかる電圧は、２つの電極１２０、１２１間に流れる電流に比例して増大する。（図７及び図８に示している「Ｃ」附近参照）。
一方、シミュレーションによって得られた電流電圧特性によると、Ｎ−ＥＤＳＣＲ＿ＣＰＳ素子では、素子の深さを増大させることによって、活性電流を容易に増大させることができる。また、スナップバック阻止電圧は、動作電圧よりも高くできる。したがって、上記したＮ−ＥＤＳＣＲ＿ＣＰＳ素子のように、ラッチアップの危険が無いようにＥＳＤ保護回路を設計することが可能である。
Ｎ−ＥＤＳＣＲ＿ＣＰＳ素子は、その動作特性上、図２に示した従来のＮ−ＥＤＳＣＲ素子に比べて熱破壊電流が減少する傾向を示す場合がある。しかし、Ｎ−ＥＤＳＣＲ＿ＣＰＳ素子の熱破壊電流は、相変らず非常に大きい値を示すために、ＥＳＤ保護回路として用いることにおいて特別に問題は生じない。さらに、このようなＮ−ＥＤＳＣＲ＿ＣＰＳ素子での熱破壊電流の減少は、マルチフィンガー構造でフィンガーの数を増大させることによって解決できる。このようにＮ−ＥＤＳＣＲ＿ＣＰＳ素子では、熱破壊電流が減少する反面、熱破壊電圧は、活性電圧よりも高くできる。したがって、Ｎ−ＥＤＳＣＲ＿ＣＰＳ素子を利用してマルチフィンガー構造を形成する場合には、それぞれのフィンガーが全て安定して動作することが可能である。したがって、Ｎ−ＥＤＳＣＲ＿ＣＰＳ素子は、図１に示されたＥＳＤ保護回路の基本動作条件と符合する電流電圧特性とを実現することができる。したがって、安定したＥＳＤ保護回路を実現することが可能である。
詳述したように、第１の実施の形態では、Ｎ−ＥＤＳＣＲ＿ＣＰＳ素子がパーシャルｐウェル１１１構造とカウンタポケットソース１２２とを追加した構造であり（図５参照）、全てを適用した構造が開示されているが、これは一例であり、図９に示しているように、パーシャルｐウェル１１１構造は適用せず、カウンタポケットソース１２２だけを追加した構造だけでＮ−ＥＤＳＣＲ＿ＣＰＳ素子を具現することもできる。
図９は、図５に示したＮ−ＥＤＳＣＲ＿ＣＰＳ素子の変形例を示す断面図である。
この場合、図９に示しているように、Ｎ−ＥＤＳＣＲ＿ＣＰＳ素子では、ｐウェル３１１領域がカソード用のｐ＋拡散層３１３及びｎ＋拡散層３１５、そして、ｎ−ドリフト３１７を全て覆うように形成される。もちろん、カソード用のｎ＋拡散層３１５を覆う構造を有するカウンタポケットソース３２２が追加される。このようにカウンタポケットソース３２２が追加された構造だけでも図７及び図８を用いて詳述したように、スナップバック阻止電圧を動作電圧よりも高くする効果を得ることができる。すなわち、ラッチアップしないようにＥＳＤ保護回路を実現できる。ただ、基板ドーピング（substrate doping）条件が変わることによって、活性電圧と活性電流とは僅かな差が出る。
図１０は、図９に示したＮ−ＥＤＳＣＲ＿ＣＰＳ素子を利用してマルチフィンガー構造を実現した断面図である。図６に示しているマルチフィンガー構造とは異なり、それぞれのフィンガーが１つのｐウェル４１１領域を共有する構造をしている。すなわち、ｐウェル４１１領域が、カソード用のｐ＋拡散層４１３及びｎ＋拡散層４１５、ｎ−ドリフト４１７、アノード用のｎ＋拡散層４１６及びｐ＋拡散層４１４を含む。
以下に、第１の実施の形態のＮ−ＥＤＳＣＲ＿ＣＰＳ素子の製造方法を、図１１Ａ〜１１Ｅを参照して説明する。図１１Ａ〜図１１Ｅに示している符号のうち、図５に示た符号と同じ符号は、同じ機能を行う同じ構成要素を表す。
図１１Ａに示しているように、ｐ−型基板１１０内に、ｐタイプインプラント処理を行ってｐウェル１１１を形成する。ｐタイプインプラント処理は、１０１２ｃｍ-３以下のドーズ量で行う。
次いで、ＳＴＩ処理を行って基板１１０の所定領域にトレンチ（図示せず）を形成する。
次いで、トレンチが埋め込まれるように、ＨＤＰ（High Density plasma）酸化膜を利用して素子分離膜１１２を形成する。
次いで、図１１Ｂに示しているように、所定の素子分離膜１１２の下に、それぞれ拡散防止領域１１９を形成する。この時、拡散防止領域１１９は、ｎフィールドストップ（n field stop）領域であり、ｐタイプインプラント処理を行って、１０１２ｃｍ-３〜１０１３ｃｍ-３のドーズ量を有するように形成される。
次いで、ｐタイプインプラント処理を行ってカウンタポケットソース１２２を形成する。この時、ｐタイプインプラント処理は、１０１３ｃｍ-３〜１０１４ｃｍ-３のドーズ量で行うことが好ましい。
次いで、図示していないが、ｐタイプインプラント処理を行ってｐ−ドリフト領域を形成する。
一方、上記では、カウンタポケットソース１２２が、拡散防止領域１１９が形成された後に形成されると記述しているが、これは一例であり、拡散防止領域１１９形成前に形成するか、または拡散防止領域１１９と同時に形成するか、またはｐ−ドリフト領域と同時に形成することができる。また、拡散防止領域１１９の形成時に、一次的にカウンタポケットソース１２２領域を形成した後、ｐ−ドリフト領域形成時に、これと同様の処理を再び行って形成することもできる。
このように、カウンタポケットソース１２２の形成を、拡散防止領域１１９とｐ−ドリフト領域の形成と連係して行う理由は、カウンタポケットソース１２２を形成するためのｐタイプインプラント処理時に、加えられる熱的条件が、拡散防止領域１１９とｐ−ドリフト領域形成時と類似しているためである。したがって、効率の面で、カウンタポケットソース１２２の形成を拡散防止領域１１９とｐ−ドリフト領域の形成と連係して行うことが好ましい。
次いで、図１１Ｃに示しているように、ｎタイプインプラント処理を行って一部が基板１１１に含まれるように、ｎ−ドリフト１１７を形成する。この時、ｎタイプインプラント処理は、１０１３ｃｍ-３のドーズ量を有して行う。
次いで、図１１Ｄに示しているように、カウンタポケットソース１２２とｎ−ドリフト１１７との間のｐウェル１１１上にゲート電極１１８を形成する。この時、ゲート電極１１８は、ゲート絶縁膜、ポリシリコン膜からなり、両側壁にはスペーサが形成される。
次いで、図１１Ｅに示しているように、ｐタイプインプラント処理とｎタイプインプラント処理とを行って、ｐウェル１１１内にカソード用のｐ＋拡散層１１３及びｎ＋拡散層１１５を形成し、ｎ−ドリフト１１７内にアノード用のｎ＋拡散層１１６及びｐ＋拡散層１１４を形成する。この時、カソード用のｐ＋拡散層１１３とアノード用のｐ＋拡散層１１４とを形成するためのｐタイプインプラント処理は、１０１５ｃｍ-３〜１０１６ｃｍ-３のドーズ量で行い、カソード用のｎ＋拡散層１１５とアノード用のｎ＋拡散層１１６とを形成するためのｎタイプインプラント処理は、１０１５ｃｍ-３〜１０１６ｃｍ-３のドーズ量で行う。
（第２の実施の形態）
図１２は、本発明の第２の実施の形態に係るＥＳＤ保護回路を示す断面図である。ここで、第２の実施の形態に係るＥＳＤ保護回路は、Ｎ−ＥＤＳＣＲ＿ＣＰＳの別の実施の形態であり、Ｎ−ＥＤＳＣＲ＿ＣＰＳ＿Ｂｉ（Bi-directional typeｎ-EDSCR Device with Counter Pocket Source）素子をを用いる。
図１２に示しているように、第２の実施の形態に係るＥＳＤ保護回路では、図５に示した第１の実施の形態に係るＮ−ＥＤＳＣＲ＿ＣＰＳ素子と同じように、ｐウェル５１１領域が縮小（パーシャルｐウェル構造）され、これによって、アノード側のｎ−ドリフト５１７領域の一部（または、全体）とｎ−ドリフト５１７Ａ内部に存在するアノード用のｎ＋拡散層５１６及びｐ＋拡散層５１４領域とがｐタイプ基板５１０上で露出している。
ｐウェル５１１領域は、カソード用のｐ＋拡散層５１３及びｎ＋拡散層５１５を含む。また、ｐウェル５１１領域は、ｎ−ドリフト５１７領域の一部と重なるように、ｎ−ドリフト５１７Ａ領域の一部を含むことができる。または、ｐウェル５１１領域の一部分が、ｎ−ドリフト５１７Ａ領域の一部分と接触した構造で形成され得る。また、ｎ−ドリフトは、アノード側だけではなく、カソード側にも形成されるが、カソード用のｎ＋拡散層５１５を覆うように形成される。ここで、符号５１７Ｃは、カソード側に形成されるｎ−ドリフト領域を表す。ここで、カソード用のｎ＋拡散層５１５は、素子分離膜５１２と所定距離だけ離隔される。
ｐウェル２１１領域の内部に存在し、カソード側のｎ−ドリフト５１７Ｃを覆うようにｎ−ドリフト５１７Ｃと反対のタイプであるｐタイプカウンタポケットソースインプラント処理を行って、カウンタポケットソース５２２が形成される。カウンタポケットソース５２２は、カソード側のｎ−ドリフト５１７Ｃを囲むように形成され、アノード側のｎ−ドリフト５１７Ａ領域と一定の距離だけ離隔されて配置される。このようなカウンタポケットソース５２２は、カソード用のｎ＋拡散層５１５のインプラントドーズ量（例えば、１０１５ｃｍ-３〜１０１６ｃｍ-３）よりも低く、ｎ−ドリフト２１７のインプラントドーズ量（例えば、１０１３ｃｍ-３）よりも高く形成することが好ましい。
カソード側のｎ−ドリフト５１７Ｃとアノード側のｎ−ドリフト５１７Ａとの間のｐウェル５１１上には、ゲート電極５１８が形成される。カソード用のｐ＋拡散層５１３とカソード側のｎ−ドリフト５１７Ｃとの間、アノード側のｎ−ドリフト５１７Ａと基板５１０との間、そして、カソード用のｐ＋拡散層５１３と基板５１０との間のには、それぞれそれらを電気的に分離させるためにＳＴＩ法によって素子分離膜５１２が形成される。また、カソード用のｐ＋拡散層５１３及びカソード側のｎ−ドリフト５１７Ｃの間と、アノード側のｎ−ドリフト５１７Ａ及び基板５１０の間とに形成された素子分離膜５１２の下には、ｎフィールドストップ領域拡散防止領域５１９が形成される。
このような構成で形成されたカソード用のｐ＋拡散層５１３、カソード用のｎ＋拡散層５１５及びゲート電極５１８は、互いに電気的に接続されてカソード電極５２０をなし、アノード用のｎ＋拡散層５１６及びアノード用のｐ＋拡散層５１４は、互いに接続されてアノード電極５２１をなす。
図１３は、図１２に示したＮ−ＥＤＳＣＲ＿ＣＰＳ＿Ｂｉ素子を基に、マルチフィンガー構造を実現した断面図である。図１３に示しているように、マルチフィンガー構造は、カソード電極６２０と接続された領域とアノード電極６２１と接続された領域が、対称的に反復して配置された構造である。図１３に示しているマルチフィンガー構造は、図６に示したＮ−ＥＤＳＣＲ＿ＣＰＳ素子を利用したマルチフィンガー構造とは異なり、図１２を用いて説明したように、カウンタポケットソース６２２領域の内部に形成されたｎ−ドリフト６１７Ｃ内に、カソード用のｎ＋拡散層６１５Ｃが形成される。これ以外には、図６に示したマルチフィンガー構造における配置と類似しているために、具体的な動作特性は図６に示したマルチフィンガー構造の動作特性と同様である。
図１４は、図１２に示したＮ−ＥＤＳＣＲ＿ＣＰＳ＿Ｂｉ素子の変形例を示す断面図である。
上述のように、第２お実施の形態で、Ｎ−ＥＤＳＣＲ＿ＣＰＳ＿Ｂｉ素子では、パーシャルｐウェル２１１構造とカウンタポケットソース２２２とを追加した構造（図１２参照）を全て適用した構造が開示されているが、これは一例であり、図１４に示しているように、パーシャルｐウェル７１１構造は適用せず、カウンタポケットソース７２２だけを追加した構造だけでＮ−ＥＤＳＣＲ＿ＣＰＳ＿Ｂｉ素子を具現することもできる。
図１５は、図１４に示したように、Ｎ−ＥＤＳＣＲ＿ＣＰＳ＿Ｂｉ素子を利用してマルチフィンガー構造を実現した断面図である。図１３に示しているマルチフィンガー構造とは異なり、それぞれのフィンガーが１つのｐウェル８１１領域を共有する構造をしている。すなわち、ｐウェル８１１領域が、カソード用のｐ＋拡散層８１３及びｎ＋拡散層８１５、ｎ−ドリフト８１７、アノード用のｎ＋拡散層８１６及びｐ＋拡散層８１４を含む。
尚、本発明は、上記した実施の形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更が可能であり、それらも本発明の技術的範囲に属する。
基本的なＥＳＤ保護回路の動作特性を示す図である。 従来の技術に係るＮ−ＥＤＳＣＲ素子を示す断面図である。 図２に示しているＮ−ＥＤＳＣＲ素子の動作特性を示すグラフである。 図２に示しているＮ−ＥＤＳＣＲ素子の動作特性を示すグラフである。 本発明の第１の実施の形態に係るＮ−ＥＤＳＣＲ＿ＣＰＳ素子を示す断面図である。 図５に示しているＮ−ＥＤＳＣＲ＿ＣＰＳ素子を利用したマルチフィンガー構造を有するＥＳＤ素子を示す断面図である。 図５に示しているＮ−ＥＤＳＣＲ＿ＣＰＳ素子の動作特性を示すグラフである。 図５に示しているＮ−ＥＤＳＣＲ＿ＣＰＳ素子の動作特性を示すグラフである。 図５に示しているＮ−ＥＤＳＣＲ＿ＣＰＳ素子の変形例を示す断面図である。 図９に示しているＮ−ＥＤＳＣＲ＿ＣＰＳ素子を利用したマルチフィンガー構造を有するＥＳＤ素子を示す断面図である。 図５に示しているＮ−ＥＤＳＣＲ＿ＣＰＳ素子の製造方法を示す断面図である。 図５に示しているＮ−ＥＤＳＣＲ＿ＣＰＳ素子の製造方法を示す断面図である。 図５に示しているＮ−ＥＤＳＣＲ＿ＣＰＳ素子の製造方法を示す断面図である。 図５に示しているＮ−ＥＤＳＣＲ＿ＣＰＳ素子の製造方法を示す断面図である。 図５に示しているＮ−ＥＤＳＣＲ＿ＣＰＳ素子の製造方法を示す断面図である。 本発明の第２の実施の形態に係るＮ−ＥＤＳＣＲ＿ＣＰＳ＿Ｂｉ素子を示す断面図である。 図１２に示しているＮ−ＥＤＳＣＲ＿ＣＰＳ＿Ｂｉ素子を利用したマルチフィンガー構造を有するＥＳＤ素子を示す断面図である。 図１２に示しているＮ−ＥＤＳＣＲ＿ＣＰＳ＿Ｂｉ素子の変形例を示す断面図である。 図１４に示しているＮ−ＥＤＳＣＲ＿ＣＰＳ＿Ｂｉ素子を利用したマルチフィンガー構造を有するＥＳＤ素子を示す断面図である。
符号の説明
１０、１１０、２１０ 基板
１１、１１１、２１１ ｐウェル
１２、１１２、２１２ 素子分離膜
１３、１１３、２１３ カソード用のｐ＋拡散層
１４、１１４、２１４ アノード用のｐ＋拡散層
１５、１１５、２１５ カソード用のｎ＋拡散層
１６、１１６、２１６ アノード用のｎ＋拡散層
１７、１１７、２１７ ｎ−ドリフト
１８、１１８、２１８ ゲート電極
１９、１１９、２１９ 拡散防止領域
２０、１２０、２２０ カソード電極
２１、１２１、２２１ アノード電極
１２２、２２２ カウンタポケットソース

Claims (16)

  1. 半導体基板と、
    該半導体基板に形成された導電型ウェルと、
    該導電型ウェルと一部が重なるように形成された導電型ドリフトと、
    前記導電型ウェル及び前記導電型ドリフト内にそれぞれ形成された第１導電型拡散層と、
    前記導電型ウェル内で前記第１導電型拡散層から分離されて形成され、前記導電型ドリフト内で前記第１導電型拡散層に隣接するように形成された複数の第２導電型拡散層と、
    前記導電型ウェル内の前記第２導電型接続層を覆うように形成された導電型ソースと、
    該導電型ソース及び前記導電型ドリフトの間の前記導電型ウェル上に形成された導電型電極と
    を備えることを特徴とするＥＳＤ保護回路。
  2. 半導体基板と、
    該半導体基板に形成された導電型ウェルと、
    該導電型ウェル内に形成された導電型ドリフトと、
    前記導電型ウェル及び前記導電型ドリフト内にそれぞれ形成された第１導電型拡散層と、
    前記導電型ウェル内で前記第１導電型拡散層から分離されて形成され、前記導電型ドリフト内で前記第１導電型拡散層に隣接するように形成された複数の第２導電型拡散層と、
    前記導電型ウェル内の前記第２導電型接続層を覆うように形成された導電型ソースと、
    該導電型ソース及び前記導電型ドリフトの間の前記導電型ウェル上に形成された導電型電極と
    を備えることを特徴とするＥＳＤ保護回路。
  3. 前記導電型ウェル内の前記第１及び第２導電型拡散層と、前記導電型電極とが、第１電極と接続され、
    前記導電型ドリフト内の前記第１及び第２導電型拡散層が、第２電極と接続され、
    前記第１及び第２電極を介してＥＳＤストレスが加えられるように構成されたことを特徴とする請求項１または請求項２に記載のＥＳＤ保護回路。
  4. 前記導電型ソースが、前記導電型ウェル内の前記第２導電型拡散層と互いに異なるタイプの導電性を有することを特徴とする請求項１または請求項２に記載のＥＳＤ保護回路。
  5. 前記導電型ソースが、前記導電型ウェル内の前記第２導電型拡散層のドーズ量よりも小さく、前記導電型ドリフトのドーズ量よりも高いドーズ量から形成されたことを特徴とする請求項１または請求項２に記載のＥＳＤ保護回路。
  6. 前記導電型ドリフト内の前記第２導電型拡散層が、前記導電型電極に隣接するように位置した前記導電型ドリフトの終端と一定の距離だけ離隔されて形成されたことを特徴とする請求項１または請求項２に記載のＥＳＤ保護回路。
  7. 前記導電型ウェル内の前記第１及び第２導電型拡散層と前記導電型電極とが接続された第１電極に正電圧が印加され、前記導電型ドリフト内の前記第１及び第２導電型拡散層が接続された第２電極に接地電圧が印加される場合、前記導電型ウェルまたは前記半導体基板と前記導電型ドリフトとが順方向ダイオードとして動作することを特徴とする請求項１または請求項２に記載のＥＳＤ保護回路。
  8. 前記導電型ウェル内の第２導電型拡散層、前記導電型ソース、前記導電型ウェル、前記導電型ドリフト及び前記導電型ドリフト内の前記第２導電型拡散層からなる第１トランジスタと、前記導電型ウェル内の前記第１導電型拡散層、前記導電型ウェル、前記導電型ドリフト及び前記導電型ドリフト内の前記第１導電型拡散層からなる第２トランジスタが結合してＳＣＲを構成することを特徴とする請求項１または請求項２に記載のＥＳＤ保護回路。
  9. 前記ＳＣＲが、前記導電型ウェル内の前記第１及び第２導電型拡散層と、前記導電型電極とが接続された第１電極に接地電圧が印加され、前記導電型ドリフト内の前記第１及び第２導電型拡散層が接続された第２電極に正電圧が印加される場合、動作することを特徴とする請求項８に記載のＥＳＤ保護回路。
  10. 前記導電型ウェル内の前記第２導電型拡散層と前記導電型ソースとの間には、前記導電型拡散層を覆うように介装される導電型ドリフトをさらに含むことを特徴とする請求項１に記載のＥＳＤ保護回路。
  11. 前記導電型ウェル内で、前記第１及び第２導電型拡散層を互いに分離させるために前記第１及び第２導電型拡散層間に介在される素子分離膜をさらに含むことを特徴とする請求項１または請求項２に記載のＥＳＤ保護回路。
  12. 前記素子分離膜の下に形成された拡散防止領域をさらに含むことを特徴とする請求項１１に記載のＥＳＤ保護回路。
  13. 前記導電型ソースが、前記拡散防止領域と同時に形成されるか、または同じ温度条件下で前記拡散防止領域を形成する前もしくは後に形成されたことを特徴とする請求項１２に記載のＥＳＤ保護回路。
  14. 導電型ウェル、素子分離膜及び拡散防止領域が形成された半導体基板を提供するステップと、
    前記素子分離膜及び前記拡散防止領域の一側壁に接続される導電型ソースを形成するステップと、
    前記導電型ウェルに少なくとも一部が重なるように導電型ドリフトを形成するステップと、
    前記導電型ソース及び前記導電型ドリフトの間の前記導電型ウェル上に導電型電極を形成するステップと、
    前記導電型ウェル及び前記導電型ドリフト内にそれぞれ第１導電型拡散層を形成するステップと、
    前記導電型ウェル内で前記素子分離膜を介して前記第１導電型拡散層から分離され、前記導電型ドリフト内で前記第１導電型拡散層に隣接するように複数の第２導電型拡散層を形成するステップと
    を含むことを特徴とするＥＳＤ保護回路の製造方法。
  15. 前記導電型ソースが、前記拡散防止領域を形成するためのインプラント処理時に、加えられる温度範囲内で実施されるインプラント処理によって形成されることを特徴とする請求項１４に記載のＥＳＤ保護回路の製造方法。
  16. 前記導電型ソースが、前記導電型ウェル内の前記第２導電型拡散層のドーズ量よりも低く、前記導電型ドリフトのドーズ量よりも高いドーズ量で形成されることを特徴とする請求項１４に記載のＥＳＤ保護回路の製造方法。
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