JP2006200983A - 半導体集積回路装置およびその試験方法 - Google Patents

Abstract

【課題】 大きさの限られた試験電圧を用いて十分な電圧印加試験を実行する。
【解決手段】 ＩＣ１は、組電池のセル電圧を均等化する均等化回路２とセルの過充放電状態を検出する過充放電検出回路４を備え、互いに絶縁された回路ブロックＢＬＫ１、ＢＬＫ２から構成されている。ＩＣ１を通常使用する場合、端子Ｔ５ａとＴ５ｂとをＩＣ１の外部で接続する。ＩＣ１をバーンイン試験する場合、端子Ｔ１〜Ｔ５ａと端子Ｔ５ｂ〜Ｔ９とをそれぞれ接続して回路ブロックＢＬＫ１とＢＬＫ２とを並列接続し、その共通に接続した各端子にバーンイン試験装置１８の出力端子Ｕ１〜Ｕ５をそれぞれ接続し、ＩＣ１に試験電圧ＶBIを印加する。
【選択図】 図１

Description

本発明は、絶縁分離型の半導体集積回路装置およびその試験方法に関する。

電気自動車（ＥＶ）やハイブリッド電気自動車（ＨＶ）のバッテリとして用いられる組電池は、１００Ｖ〜４００Ｖ程度の高い電圧が必要となるため、多数の二次電池（セル）が直列接続された構成を備えている。例えば３００Ｖの組電池の場合、鉛電池（約２Ｖ／セル）では１５０セル、ニッケル水素電池（１．２Ｖ／セル）では２５０セル、リチウムイオン電池（３．６Ｖ／セル）では８０セルが直列接続されている。

二次電池特にリチウムイオン電池は過充電や過放電に弱いので、定められた制限電圧範囲内で使用しないと著しく容量が減少したり発熱する虞がある。そのため、組電池を使用する際には、組電池のセル電圧が所定の上限電圧と下限電圧とで定まる電圧範囲内となるように定電圧充電制御を行うとともに、セル電圧が上記制限電圧範囲外となったことを検出する過充放電検出回路が用いられている。また、組電池を構成するセル間の充電状態（ＳＯＣ：State Of Charge）のばらつきに起因するセル電圧のばらつきを低減するためセル電圧均等化回路が用いられている（特許文献１参照）。
特開平２００４−０８０９０９号公報

これら過充放電検出回路およびセル電圧均等化回路をＩＣとして構成する場合、耐圧等の事情により例えば８セル分が１つのＩＣとして構成されている。リチウムイオン電池を用いる場合、ＩＣに印加される電圧は標準で２８．８Ｖ（＝３．６Ｖ×８）であり、パッケージング後のバーンイン試験を行う場合には少なくともこれ以上の試験電圧が必要になる。図４（ａ）は、このＩＣ１０１に試験電圧ＶBIを印加してバーンイン試験を行う状態、図４（ｂ）は、このＩＣ１０１を組電池１０２に接続して使用する状態を示している。

しかしながら、バーンイン試験装置１０３において準備されている試験電圧ＶBIは通常２０Ｖ程度であり、これ以上の高い試験電圧は一般に得にくい状況にある。このバーンイン試験装置１０３を用いて上記ＩＣ１０１を試験すると、十分な試験電圧を印加することができず、試験時間が長びく不都合が生じる。

本発明は上記事情に鑑みてなされたもので、その目的は、大きさの限られた試験電圧を用いて十分な電圧印加試験を実行できる半導体集積回路装置およびその試験方法を提供することにある。

請求項１、３に記載した手段によれば、半導体集積回路装置として形成された回路（以下、全体回路と称す）は、互いに直列に接続される関係を有し且つ互いに電気的に絶縁された複数の回路ブロックに分割された状態に構成されている。半導体集積回路装置は、これらの各回路ブロックに対応して、当該各回路ブロックに電源を供給するための少なくとも一対ずつの電源端子を有している。各回路ブロックを構成する回路要素は、その電源端子に繋がる電源線間に接続されている。この電源端子間に電圧を印加すると、当該回路ブロックが他の回路ブロックとは独立して単独で動作可能となる。

この半導体集積回路装置を使用する場合には、各回路ブロックの電源端子同士を順に接続して全体回路を構成し動作させればよい。一方、この半導体集積回路装置に対し電圧を印加して試験を行う場合には、各回路ブロックに設けられた電源端子の間に電圧を印加して各回路ブロックを単独で動作させればよい。本手段によれば、半導体集積回路装置の全体をまとめて電圧印加試験をするよりも低い電圧を用いて試験することができるので、試験装置の選択の自由度が増え、バーンイン試験での試験時間も短縮できる。また、ＩＣテスタを用いた場合、より低い電圧測定レンジを用いて電圧を測定できるので電圧測定精度を高められる。

請求項２、５に記載した手段によれば、半導体集積回路装置は、組電池について各セルの電圧を均等化する組電池のセル電圧均等化回路および各セルの過剰な充放電状態を検出する組電池のセル過充放電検出回路の少なくとも一方を有している。組電池は複数の二次電池のセルが直列に接続されて構成されているため電圧が高くなり、半導体集積回路装置の電圧印加試験に必要とされる試験電圧が不足し易い。本手段によれば、セル電圧を基本単位として構成される回路ブロックごとに分離して試験可能であるため、高い試験電圧が得られない状況下でも試験可能となる。

請求項４に記載した手段によれば、各回路ブロックの電源端子同士を共通に接続することにより各回路ブロックを並列に接続し、その共通に接続した電源端子の間に試験電圧を印加するので、半導体集積回路装置の全体回路を一度に試験可能となり試験時間を短縮することができる。

請求項６に記載した手段によれば、各回路ブロックにおけるセル電圧均等化回路またはセル過充放電検出回路の直列接続数が互いに等しく設定されているので、より少ない分割数（回路ブロック数）で試験電圧を効果的に低減できる。

請求項７に記載した手段によれば、バーンイン試験による試験時間を短縮することができる。また、ＩＣテスタによる試験において電圧測定精度を高められる。

以下、本発明を組電池の監視用ＩＣ（半導体集積回路装置）に適用した一実施形態について図１ないし図３を参照しながら説明する。
図１は、ＩＣのバーンイン試験を行う場合の回路形態を示しており、図２は、ＩＣに組電池を接続して使用する場合の回路形態を示している。ＩＣ１の制御対象である組電池１０は、電気自動車（ＥＶ）やハイブリッド電気自動車（ＨＶ）のバッテリとして用いられる二次電池で、例えばリチウムイオン電池から構成されている。この組電池１０は、直列接続された複数のセルグループから構成されており、各セルグループは直列接続された８個のセルＢＣ１〜ＢＣ８から構成されている。ＩＣ１の端子Ｔ１〜Ｔ９は組電池１０の接続端子であり、通常使用状態においては図２に示すように端子Ｔｎと端子Ｔｎ＋１との間にセルＢＣｎ（ｎ＝１、２、…、８）が接続されるようになっている。

ＩＣ１は、均等化回路２、定電圧発生回路３および過充放電検出回路４を備えており、その均等化回路２は、基準電圧生成回路５、比較回路部６、放電制御回路部７および放電回路部８から構成されている。均等化回路２（セル電圧均等化回路に相当）は、車両のＩＧスイッチ（主電源スイッチを含む）がオフされた状態すなわち夜間など車両が使用されていない期間において、組電池１０を構成するセルＢＣ１〜ＢＣ８の各電圧が、これらセルＢＣ１〜ＢＣ８のうちの最も低い電圧に揃うように放電制御することにより、セルＢＣ１〜ＢＣ８の充電状態（ＳＯＣ）のばらつきを均等化する回路である。過充放電検出回路４（セル過充放電検出回路に相当）は、車両のＩＧスイッチがオンされた状態におけるセルＢＣ１〜ＢＣ８の過充電状態または過放電状態を検出して検知信号（ダイアグ信号）を出力する回路である。

ＩＣ１は、上記基準電圧生成回路５を除いて、互いに電気的に絶縁された２つの回路ブロックＢＬＫ１、ＢＬＫ２に分離された状態に構成されている。回路ブロックＢＬＫ１は、セルＢＣ１〜ＢＣ４に対応する回路部分で、端子Ｔ１に繋がる電源線Ｓ１と端子Ｔ５ａに繋がる電源線Ｓ５ａとの間に構成されている。一方、回路ブロックＢＬＫ２は、セルＢＣ５〜ＢＣ８に対応する回路部分で、端子Ｔ５ｂに繋がる電源線Ｓ５ｂと端子Ｔ９に繋がる電源線Ｓ９との間に構成されている。

このＩＣ１は、図３に示すように、単結晶シリコン基板１１（支持基板に相当）上に、酸化シリコン膜よりなる絶縁分離層１２を介して単結晶シリコン層１３（半導体層に相当）を形成したＳＯＩ(Silicon On Insulator)基板１４を利用して構成されている。このＳＯＩ基板１４において絶縁分離層１２に達する溝１５を形成し、その溝１５に酸化膜を形成した後ポリシリコン１６を埋め込むことにより素子形成領域１７が形成されている。回路ブロックＢＬＫ１とＢＬＫ２は、相異なる素子形成領域１７に形成されることにより互いに絶縁されている。なお、図３には、周知の製造技術を用いて形成したバイポーラトランジスタが例示されている。

基準電圧生成回路５は、端子Ｔ１と端子Ｔ９との間に直列接続された８個の抵抗Ｒ１〜Ｒ８から構成されている。抵抗Ｒ１とＲ２との接続ノードＮ２、抵抗Ｒ２とＲ３との接続ノードＮ３、…、抵抗Ｒ７とＲ８との接続ノードＮ８には、全てのセルＢＣ１〜ＢＣ８が均等化された状態における基準電圧ＶＲ２、ＶＲ３、…、ＶＲ８が生成されるようになっている。セルＢＣ１〜ＢＣ８は全て同じ電圧規格を有しており、抵抗Ｒ１〜Ｒ８は全て同じ抵抗値に設定されている。

比較回路部６は、電源線Ｓ２の電圧Ｖ２とノードＮ２の基準電圧ＶＲ２とを比較するコンパレータＣＰ２ａとＣＰ２ｂ、…、電源線Ｓ５ａの電圧Ｖ５ａとノードＮ５の基準電圧ＶＲ５とを比較するコンパレータＣＰ５ａ、電源線Ｓ５ｂの電圧Ｖ５ｂとノードＮ５の基準電圧ＶＲ５とを比較するコンパレータＣＰ５ｂ、…、端子Ｔ８の電圧Ｖ８とノードＮ８の基準電圧ＶＲ８とを比較するコンパレータＣＰ８ａ、ＣＰ８ｂから構成されている。このうちコンパレータＣＰ２ａ、ＣＰ２ｂ、…、ＣＰ５ａは、電源線Ｓ１ないしＳ５ａから電源の供給を受けて動作するようになっており、回路ブロックＢＬＫ１に属している。また、コンパレータＣＰ５ｂａ、ＣＰ６ａ、…、ＣＰ８ｂは、電源線Ｓ５ｂないしＳ８から電源の供給を受けて動作するようになっており、回路ブロックＢＬＫ２に属している。

放電制御回路部７は、比較回路部６の出力信号に基づいて放電回路部８に対し放電制御信号を出力するもので、ロジック回路ＬＧ１〜ＬＧ８から構成されている。このうちロジック回路ＬＧ１〜ＬＧ４は、電源線Ｓ１ないしＳ５ａから電源の供給を受けて動作するようになっており、回路ブロックＢＬＫ１に属している。また、ロジック回路ＬＧ５〜ＬＧ８は、電源線Ｓ５ｂないしＳ８から電源の供給を受けて動作するようになっており、回路ブロックＢＬＫ２に属している。

放電回路部８は、電源線Ｓ１とＳ２との間に接続された放電回路ＤＣ１、…、電源線Ｓ４とＳ５ａとの間に接続された放電回路ＤＣ４、電源線Ｓ５ｂとＳ６との間に接続された放電回路ＤＣ５、…、電源線Ｓ８とＳ９との間に接続された放電回路ＤＣ８から構成されている。放電回路ＤＣ１〜ＤＣ４は回路ブロックＢＬＫ１に属し、放電回路ＤＣ５〜ＤＣ８は回路ブロックＢＬＫ２に属している。これら放電回路ＤＣ１〜ＤＣ８は、例えばトランジスタを放電経路として構成したスイッチ回路であって、放電制御回路部７からの放電制御信号により放電経路をオンオフするようになっている。

定電圧発生回路３は、電源線Ｓ１とＳ５ａとの間の電圧を入力し定電圧を出力するバンドギャップリファレンスＢＧ１と、電源線Ｓ５ｂとＳ８との間の電圧を入力し定電圧を出力するバンドギャップリファレンスＢＧ２とから構成されている。これらバンドギャップリファレンスＢＧ１、ＢＧ２は、それぞれ回路ブロックＢＬＫ１、ＢＬＫ２に属している。

過充放電検出回路４は、電源線Ｓ１とＳ２との間に接続された検出回路ＯＶ１、…、電源線Ｓ４とＳ５ａとの間に接続された検出回路ＯＶ４、電源線Ｓ５ｂとＳ６との間に接続された検出回路ＯＶ５、…、電源線Ｓ８とＳ９との間に接続された検出回路ＯＶ８から構成されている。このうち検出回路ＯＶ１〜ＯＶ４は、回路ブロックＢＬＫ１に属し、上記バンドギャップリファレンスＢＧ１の定電圧を利用して動作し、検出回路ＯＶ５〜ＯＶ８は、回路ブロックＢＬＫ２に属し、上記バンドギャップリファレンスＢＧ２の定電圧を利用して動作するようになっている。

このＩＣ１に対し、品質及び信頼性を保証するために、製品として出荷する前の段階において、経時劣化やストレスに依存する故障を起こす可能性のあるものを取り除くスクリーニングが行われている。図１に示すバーンイン試験装置１８は、このスクリーニングのために用いられるもので、試験電圧ＶBI（例えば２０Ｖ）を供給する電源１９、分圧用の抵抗ｒ１〜ｒ４、図示しない温度制御装置などから構成されている。バーンイン試験装置１８は、実使用条件よりも厳しい温度条件下で定格もしくはそれを超える試験電圧ＶBIを印加してＩＣ１を駆動することにより、当該ＩＣ１に対し温度および電圧ストレスを加えて潜在欠陥に起因する特性劣化を加速するようになっている。

次に、本実施形態の作用および効果について説明する。
ＩＣ１に組電池１０の監視を行わせる通常使用状態においては、図２に示すように端子Ｔ５ａとＴ５ｂとをＩＣ１の外部で接続することにより、回路ブロックＢＬＫ１とＢＬＫ２とを直列に（電源電圧が加算される向きに）接続する。この場合、ＩＣ１の均等化回路２は、組電池１０を構成するセルＢＣ１〜ＢＣ８の各電圧を均等化するように動作し、過充放電検出回路４は、セルＢＣ１〜ＢＣ８の過充電状態または過放電状態を検出するように動作する。

一方、ＩＣ１のバーンイン試験状態においては、図１に示すようにＩＣ１の回路ブロックＢＬＫ１に対応して設けられた端子Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５ａと回路ブロックＢＬＫ２に対応して設けられた端子Ｔ５ｂ、Ｔ６、Ｔ７、Ｔ８、Ｔ９とをそれぞれ接続することにより、回路ブロックＢＬＫ１とＢＬＫ２とを並列に接続する。そして、その共通に接続した各端子にバーンイン試験装置１８の出力端子Ｕ１、Ｕ２、Ｕ３、Ｕ４、Ｕ５をそれぞれ接続し、ＩＣ１を所定温度の試験雰囲気の下において試験電圧ＶBIを印加する。ＩＣ１は、絶縁分離構造を有しているため、回路ブロックＢＬＫ１とＢＬＫ２は、それぞれ試験電圧ＶBIおよびその分圧電圧を受けて独立して動作する。

このとき、ＩＣ１の端子Ｔ１と端子Ｔ５ａとの間および端子Ｔ５ｂと端子Ｔ９との間、つまり組電池１０のセル４個分に対応した回路群に対しそれぞれ試験電圧ＶBIが印加される。例えば、電源１９の電圧ＶBIが２０Ｖ、組電池１０のセル電圧が３Ｖ〜４．１Ｖの範囲内である場合、本実施形態のバーンイン試験では上記セル電圧に対応させて５Ｖ（＝２０Ｖ／４）の試験電圧を印加することができ、回路ブロックＢＬＫ１とＢＬＫ２つまりＩＣ１全体について動作させながら十分な加速試験を行うことが可能となる。

これに対し、従来のバーンイン試験では、ＩＣ１の端子Ｔ１と端子Ｔ９との間、つまり組電池１０のセル８個分に対応した回路群に対し試験電圧ＶBIが印加されていたので、セル電圧に対応させて２．５Ｖ（＝２０Ｖ／８）の試験電圧しか印加することができなかった。

このように、本実施形態のＩＣ１は、互いに直列に接続される関係を有し且つ互いに電気的に絶縁された２つの回路ブロックＢＬＫ１、ＢＬＫ２に分割された状態に構成されているので、バーンイン試験において回路ブロックＢＬＫ１、ＢＬＫ２に対しそれぞれバーンイン試験装置１８の試験電圧ＶBIを与えることができる。ここで、回路ブロックＢＬＫ１、ＢＬＫ２は、ともに４セル分の均等化回路２、過充放電検出回路４がそれぞれ直列接続されて構成されている。このことは、実効的に２倍の試験電圧２・ＶBIを利用可能となったことと等価である。

これにより、試験電圧ＶBI（２０Ｖ）を用いながら実質的にその２倍の試験電圧２・ＶBI（４０Ｖ）をＩＣ１全体に印加することができ、ＩＣ１に十分なストレスを与えることができる。また、回路ブロックＢＬＫ１とＢＬＫ２を並列に接続して一度に試験電圧ＶBIを印加できるので、バーンイン試験の試験時間が増大することもなく、むしろ試験電圧が実効的に２倍となったことにより試験時間を短縮することができる。

組電池１０は８つのセルＢＣ１〜ＢＣ８が直列に接続されて構成されているため電圧が高くなり、その監視用ＩＣ１のバーンイン試験に必要とされる試験電圧ＶBIが不足し易いという事情がある。本実施形態によれば、組電池１０の電圧よりも低い試験電圧ＶBIしか持たないバーンイン試験装置１８を用いてもバーンイン試験が可能になる。また、バーンイン試験において電圧測定装置を用いてＩＣ１の各部電圧を測定する場合、より低い電圧測定レンジを用いて電圧を測定できるので電圧測定精度を高められる。

なお、本発明は上記し且つ図面に示す各実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
ＩＣ１を２つの回路ブロックＢＬＫ１、ＢＬＫ２の直列回路として構成したが、３つ以上の回路ブロックの直列回路として構成してもよい。これにより、ＩＣ１に印加する実効的な試験電圧をさらに高めることができる。この場合、各回路ブロックにおける均等化回路２、過充放電検出回路４の直列接続数は、互いに等しく設定することが好ましい。

組電池１０の監視用ＩＣを例に説明したが、その他の機能を有するＩＣであってもよい。上記ＩＣ１では、その性質上各回路ブロックに対応して５つの電源端子を有していたが、少なくとも一対の電源端子を有し且つ該電源端子間に電圧を印加した状態で当該回路ブロックが動作可能となる構成であればよい。

上記実施形態の基準電圧生成回路５は、回路ブロックＢＬＫ１、ＢＬＫ２に分離されていないので、抵抗Ｒ１からＲ８の直列回路全体に対し試験電圧ＶBIが印加される。ＩＣの端子に余裕がある場合には、抵抗Ｒ４とＲ５をＩＣ内部で接続するのではなくＩＣの端子を介して外部で接続するように構成するとよい。この構成にすれば、基準電圧生成回路５についても実効的に２倍の試験電圧２・ＶBIを利用可能となる。

回路ブロックＢＬＫ１とＢＬＫ２を並列接続して一度に試験電圧ＶBIを印加して試験したが、それぞれ別々に試験電圧ＶBIを印加して試験してもよい。また、上記試験方法は、パッケージング後のバーンイン試験に限らず、ウェハ（チップ）バーンイン試験、ＩＣテスタを用いた試験（プローブ試験）などにも同様に適用できる。

本発明の一実施形態であり、ＩＣのバーンイン試験を行う場合の回路形態を示す図 ＩＣに組電池を接続して使用する場合の回路形態を示す図 ＩＣの模式的な縦断面図 従来技術であり、（ａ）はＩＣのバーンイン試験を行う状態を示す図、（ｂ）はＩＣを組電池に接続して使用する状態を示す図

符号の説明

１はＩＣ（半導体集積回路装置）、２は均等化回路（セル電圧均等化回路）、４は過充放電検出回路（セル過充放電検出回路）、１０は組電池（二次電池）、１１は単結晶シリコン基板（支持基板）、１３は単結晶シリコン層（半導体層）、ＢＬＫ１、ＢＬＫ２は回路ブロック、Ｔ１、…、Ｔ５ａ、Ｔ５ｂ、…、Ｔ９は端子（電源端子）、ＢＣ１〜ＢＣ８はセルである。

Claims (7)

1. 支持基板上に当該支持基板と絶縁された状態で形成された半導体層を備え、その半導体層に複数の回路ブロックが互いに絶縁された状態で形成され、
   前記各回路ブロックに対応して、当該各回路ブロックに対しそれぞれ電源を供給するための少なくとも一対ずつの電源端子を備え、
   前記各回路ブロックは、相異なる回路ブロックの前記電源端子同士を順に接続することにより直列に接続された状態で全体として動作可能であるとともに、前記一対の電源端子間に電圧が印加された状態で独立して動作可能なように構成されていることを特徴とする半導体集積回路装置。
2. 前記各回路ブロックは、複数の二次電池のセルが直列に接続されて構成される組電池について各セルの電圧を均等化する組電池のセル電圧均等化回路および各セルの過剰な充放電状態を検出する組電池のセル過充放電検出回路の少なくとも一方を有していることを特徴とする請求項１記載の半導体集積回路装置。
3. 電源端子に電圧を印加して行う半導体集積回路装置の試験方法において、
   前記半導体集積回路装置は、支持基板上に当該支持基板と絶縁された状態で形成された半導体層を備え、その半導体層に互いに絶縁された状態で複数の回路ブロックが形成されており、その各回路ブロックに対応して、当該各回路ブロックに対しそれぞれ電源を供給するための少なくとも一対ずつの電源端子を備え、
   前記半導体集積回路装置の使用状態にあっては、相異なる前記回路ブロックの電源端子同士を順に接続することにより前記各回路ブロックを直列に接続した状態で全体として動作させ、
   前記半導体集積回路装置の試験状態にあっては、前記各回路ブロックの電源端子の間にそれぞれ試験電圧を印加することを特徴とする半導体集積回路装置の試験方法。
4. 前記半導体集積回路装置の試験状態にあっては、前記各回路ブロックの電源端子同士を共通に接続することにより前記各回路ブロックを並列に接続し、その共通に接続した電源端子の間に電圧を印加することを特徴とする請求項３記載の半導体集積回路装置の試験方法。
5. 前記半導体集積回路装置は、複数の二次電池のセルが直列に接続されて構成される組電池について各セルの電圧を均等化する組電池のセル電圧均等化回路および各セルの過剰な充放電状態を検出する組電池のセル過充放電検出回路の少なくとも一方を有しており、
   前記各回路ブロックは、それぞれ前記各セルに対応して設けられたセル電圧均等化回路またはセル過充放電検出回路を所定数だけ直列に接続した回路により構成されていることを特徴とする請求項３または４記載の半導体集積回路装置の試験方法。
6. 前記各回路ブロックにおける前記セル電圧均等化回路またはセル過充放電検出回路の直列接続数は、互いに等しく設定されていることを特徴とする請求項５記載の半導体集積回路装置の試験方法。
7. バーンイン試験またはＩＣテスタによる試験を実行することを特徴とする請求項３ないし６の何れかに記載の半導体集積回路装置の試験方法。
   
   

Images