JP2006201909A - データ転送システム及び電子機器 - Google Patents

Abstract

【課題】 PCI Express 規格に基づく画像データの転送において、従来に比べて省電力を図る。
【解決手段】 データ転送装置は、ライン同期信号LSYNCに同期してPCI-express規格で画像データを転送する。この際に、ライン同期信号LSYNCの一周期内に転送を行なう画像データのパケット間の時間間隔をＬ０ｓステートに遷移するのに必要な時間以下にする。これにより、図１８（ｂ）のように、ＬＯｓステートへの遷移期間、ＬＯステートへの遷移期間（期間ｔ１）が図１８（ａ）の場合に比べて減少し、１ライン周期中のＬＯｓステート期間が増えるので、従来に比べて省電力を図ることができる。
【選択図】 図１８

Description

本発明は、画像データを転送するデータ転送システム、及びデータ転送システムを備えた電子機器に関する。

高速シリアルインタフェースとして、ＰＣＩバス方式の後継規格に当るPCI Express（登録商標）なるインターフェイスが提案されている（例えば、非特許文献１参照）。

PCI Expressでは、消費電力を低く抑えるために、Ｌ０／Ｌ０ｓ／Ｌ１／Ｌ２というリンクステートが定義している。Ｌ０は通常モードで、Ｌ０ｓからＬ２へと低消費電力となる。

図１５には、Ｌ０ｓ／Ｌ１／Ｌ２ステートについて示している。図１５（ａ）のＬ２では、ｍｓオーダで省電力モードに入り（その期間を“Ｌ２”で示す）、ソフトウェア制御の電源管理を行う。

図１５（ｂ）のＬ１では、μsオーダで省電力モードに入り（その期間を“Ｌ１”で示す）、図１５（ｃ）のＬ０ｓでは、ｎｓオーダで省電力モードに入り（その期間を“Ｌ０ｓ”で示す）、それぞれハードウェア制御により電源管理を行う。

これら、Ｌ０ｓ／Ｌ１／Ｌ２の各省電力モードへの移行にも、また、各省電力モードからＬ０への復帰にも、時間を要する。この時間が最も短いＬ０ｓにおいては、復帰にかかる時間が１６ｎｓ〜４μsである。

"PCI Express 規格の概要"Interface誌、July’2003 里見尚志

しかしながら、前述のように各省電力モードへの移行や、各省電力モードからＬ０への復帰には時間を要するため、これらの時間が最も短いＬ０ｓにおいてもＬ０ｓへの移行、復帰が頻繁に繰返されると、その空き時間は省電力を図ることができず、十分な省電力を実現することができないという不具合がある。

そこで、本発明の目的は、PCI Express 規格に基づく画像データの転送において、従来に比べて省電力を図ることである。

本発明は、ライン同期信号又はフレーム同期信号に同期してPCI-express規格で画像データを転送するデータ転送システムにおいて、前記同期信号の一周期内に前記転送を行なうパケット間の時間間隔をＬ０ｓステートに遷移するのに必要な時間以下にして前記転送を行なうパケット集約手段を備えている、ことを特徴とするデータ転送システムである。

また、本発明は、ライン同期信号又はフレーム同期信号に同期してPCI-express規格で画像データを転送するデータ転送装置を複数備え、前記各データ転送装置から複数本の画像データを並行的に転送するデータ転送システムにおいて、いずれかの前記データ転送装置で転送するデータを基準として他の前記データ転送装置で前記基準としたデータ以前に送信するデータを転送する時刻を遅延させて、前記各データ転送装置から転送されるデータ間の時間間隔をＬ０ｓステートに遷移するのに必要な時間以下にするパケット集約手段を備えている、ことを特徴とするデータ転送システムである。

本発明によれば、ＬＯｓステートへの遷移期間、ＬＯステートへの遷移期間が減少し、１ライン周期中のＬＯｓステート期間が増えるので、従来に比べて省電力を図ることができる。

本発明を実施するための最良の形態について図面を参照して説明する。

以下では、PCI Expressの詳細について、［PCI Express規格の概要］〜［PCI Express のアーキテクチャの詳細］の欄で説明し、その後、本実施の形態のデジタル複写機について［デジタル複写機］の欄で説明する。

［PCI Express規格の概要］
まず、本実施の形態は高速シリアルバスの一つであるPCI Express（登録商標）を利用するものであり、本実施の形態の前提として当該PCI Express規格の概要について、非特許文献１の一部抜粋により説明する。ここに、高速シリアルバスとは、１本の伝送路を用いてシリアル（直列）伝送により高速（１００Ｍｂｐｓ程度以上）にデータをやり取りすることができるインターフェイスを意味する。

PCI Expressは、PCIの後継規格としてコンピュータ全般に通用する標準拡張バスとして規格化されたバスであり、概略的には、低電圧差動信号伝送、ポイントツーポイントで送受信独立の通信チャネル、パケット化されたスプリットトランザクション、リンク構成の違いによる高いスケーラビリティなどの特徴を持つ。

図１に既存のPCIシステム、図２にPCI Expressシステムの各々の構成例を示す。既存のPCIシステムにあっては、ＣＰＵ１００やＡＧＰグラフィックス１０１やメモリ１０２が接続されたホストブリッジ１０３に対して、PCI-X（PCIの上位互換規格）デバイス１０４ａ，１０４ｂがPCI-Xブリッジ１０５ａを介して接続されたり、PCIデバイス１０４ｃ，１０４ｄが接続されたPCIブリッジ１０５ｂやPCIバススロット１０６が接続されたPCIブリッジ１０７がPCIブリッジ１０５ｃを介して接続されたりしたツリー構造（木構造）とされている。

これに対して、PCI Expressシステムにあっては、ＣＰＵ１１０やメモリ１１１が接続されたルートコンプレックス１１２に対して、PCI Expressグラフィックス１１３がPCI Express１１４ａにより接続され、また、エンドポイント１１５ａやレガシーエンドポイント１１６ａがPCI Express１１４ｂにより接続されたスイッチ１１７ａがPCI Express１１４ｃにより接続され、さらには、エンドポイント１１５ｂやレガシーエンドポイント１１６ｂがPCI Express１１４ｄにより接続されたスイッチ１１７ｂやPCIバススロット１１８が接続されたPCIブリッジ１１９がPCI Express１１４ｅにより接続されたスイッチ１１７ｃがPCI Express１１４ｆにより接続されたツリー構造（木構造）とされている。

実際に想定されるPCI Expressプラットホーム例を図３に示す。図示例は、デスクトップ／モバイルへの適用例を示し、ＣＰＵ１２１がＣＰＵホストバス１２２により接続され、メモリ１２３が接続されたメモリハブ１２４（ルートコンプレックスに相当する）に対して、例えば、グラフィックス１２５がｘ１６のPCI Express１２６ａにより接続され、また、変換機能を有するＩ／Ｏハブ１２７がPCI Express１２６ｂにより接続されている。このＩ／Ｏハブ１２７には、例えば、Serial ATA１２８によりストレージ１２９が接続され、LPC１３０によりローカルＩ／Ｏ１３１が接続され、USB 2.0１３２やPCIバススロット１３３が接続されている。さらには、Ｉ／Ｏハブ１２７には、PCI Express１２６ｃによりスイッチ１３４が接続され、このスイッチ１３４には、各々、PCI Express１２６ｄ，１２６ｅ，１２６ｆによりモバイルドック１３５、ギガビットイーサネット（イーサネットは登録商標）１３６、アドインカード１３７が接続されている。

即ち、PCI Expressシステムでは、従来のPCI，PCI-X，AGPといったバスがPCI Expressで置き換わり、既存のPCI／PCI-Xデバイスを接続するためにブリッジが使用される。チップセット間の接続もPCI Express接続となり、IEEE1394，Serial ATA，USB 2.0などの既存のバスはＩ／ＯハブによりPCI Expressに接続される。

［PCI Expressの構成要素］
Ａ．ポート（Port）／レーン（Lane）／リンク（Link）
図４に物理層の構造を示す。ポートは、物理的には同一半導体内にあり、リンクを形成するトランスミッタ／レシーバの集合で、論理的にはコンポーネント間を１対１で接続（ポイント・ツー・ポイント）するインターフェイスを意味する。転送レートは、例えば片方向２．５Ｇｂｐｓとされている（将来的には、５Ｇｂｐｓや１０Ｇｂｐｓが想定されている）。レーンは、例えば０．８Ｖの差動信号ペアのセットで、送信側の信号ペア（２本）、受信側の信号ペア（２本）からなる。リンクは、２つのポートとその間を結ぶレーンの集まりであり、コンポーネント間のデュアルシンプレックス通信バスである。「ｘＮリンク」はＮ本のレーンから構成され、現在の規格では、Ｎ＝１，２，４，８，１６，３２が定義されている。図示例は、ｘ４リンク例である。例えば、図５に示すように、デバイスＡ，Ｂ間を結ぶこのレーン幅Ｎを可変することにより、スケーラブルなバンド幅を構成することが可能となる。

Ｂ．ルートコンプレックス（Root Complex）
ルートコンプレックス１１２は、Ｉ／Ｏ構造の最上位に位置し、ＣＰＵやメモリサブシステムをＩ／Ｏに接続する。ブロック図などでは、図３に示すように、「メモリハブ」と記述されることが多い。ルートコンプレックス１１２（又は、１２４）は、１つ以上のPCI Expressポート（ルートポート）（図２中では、ルートコンプレックス１１２中の四角で示す）を持ち、各々のポートは独立したＩ／Ｏ階層ドメインを形成する。Ｉ／Ｏ階層ドメインは、単純なエンドポイントである場合（例えば、図２中のエンドポイント１１５ａ側の例）や、多数のスイッチやエンドポイントから形成される場合（例えば、図２中のエンドポイント１１５ｂやスイッチ１１７ｂ，１１５ｃ側の例）がある。

Ｃ．エンドポイント（End Point）
エンドポイント１１５は、タイプ００ｈのコンフィグレーション空間ヘッダを持つデバイス（具体的には、ブリッジ以外のデバイス）で、レガシーエンドポイントとPCI Expressエンドポイントとに分けられる。両者の大きな違いは、PCI ExpressエンドポイントはＢＡＲ（ベースアドレスレジスタ）で基本的にＩ／Ｏポートリソースを要求せず、このためＩ／Ｏリクエストを要求しない。また、PCI Expressエンドポイントは、ロックリクエストもサポートしていない。

Ｄ．スイッチ（Switch）
スイッチ１１７（又は、１３４）は、２つ以上のポートを結合し、ポート間でのパケットルーティングを行う。コンフィグレーションソフトウェアからは、当該スイッチは、図６に示すように、仮想PCI-PCIブリッジ１４１の集合体として認識される。図中、両矢印はPCI Expressリンク１１４（又は、１２６）を示し、１４２ａ〜１４２ｄはポートを示す。このうち、ポート１４２ａはルートコンプレックスに近い方のアップストリームポートであり、ポート１４２ｂ〜１４２ｄはルートコンプレックスから遠い方のダウンストリームポートである。

Ｅ．PCI Express１１４ｅ−PCIブリッジ１１９
PCI ExpressからPCI／PCI-Xへの接続を提供する。これにより、既存のPCI／PCI-XデバイスをPCI Expressシステム上で使用することができる。

［階層アーキテクチャ］
従来のＰＣＩのアーキテクチャは、図７（ａ）に示すように、プロトコルとシグナリングが密接に関連する構造であり階層という考え方はなかったが、PCI Expressでは、図７（ｂ）に示すように、一般的な通信プロトコルやInfiniBandのように、独立した階層構造とされ、各層に分けて仕様が定義されている。即ち、最上位のソフトウェア１５１、最下位の機構（メカニカル）部１５２間に、トランザクション層１５３、データリンク層１５４、物理層１５５を持つ構造とされている。これにより、各層のモジュール性が確保され、スケーラビリティを持たせることやモジュールの再利用が可能となる。例えば、新たな信号コーディング方式や伝送媒体を採用する場合、物理層を変更するだけでデータリンク層やトランザクション層は変更せずに対応できる。

PCI Expressのアーキテクチャの中心となるのは、トランザクション層１５３、データリンク層１５４、物理層１５５であり、各々図８を参照して説明する以下のような役割を持つ。

Ａ．トランザクション層１５３
トランザクション層１５３は、最上位に位置し、トランザクションレイヤパケット（ＴＬＰ）の組み立て、分解機能を持つ。トランザクションレイヤパケット（ＴＬＰ）は、リード／ライト、各種イベントといったトランザクションの伝達に用いられる。また、トランザクション層１５３は、トランザクションレイヤパケット（ＴＬＰ）のためのクレジットを用いたフロー制御を行う。各層１５３〜１５５におけるトランザクションレイヤパケット（ＴＬＰ）の概要を図９に示す（詳細は、後述する）。

Ｂ．データリンク層１５４
データリンク層１５４の主な役割は、エラー検出／訂正（再送）によりトランザクションレイヤパケット（ＴＬＰ）のデータ完全性を保証することと、リンク管理である。データリンク層１５４間では、リンク管理やフロー制御のためのパケットのやり取りを行う。このパケットは、トランザクションレイヤパケット（ＴＬＰ）と区別するために、データリンクレイヤパケット（ＤＬＬＰ）と呼ばれる。

Ｃ．物理層１５５
物理層１５５は、ドライバ、入力バッファ、パラレル−シリアル／シリアル−パラレル変換器、ＰＬＬ、インピーダンス整合回路といったインターフェイス動作に必要な回路を含んでいる。また、論理的な機能としてインターフェイスの初期化・保守の機能を持つ。物理層１５５は、データリンク層１５４／トランザクション層１５３を実際のリンクで使用される信号技術から独立させる役目も持っている。

なお、PCI Expressのハードウェア構成上、エンベデッド・クロックという技術を採用しており、クロック信号はなく、クロックのタイミングはデータ信号中に埋め込まれており、受信側でデータ信号のクロス・ポイントを基にクロックを抽出する方式とされている。

［コンフィグレーション空間］
PCI Expressは、従来のPCIと同様にコンフィグレーション空間を持つが、その大きさは従来のPCIが２５６バイトであるのに対して、図１０に示すように、４０９６バイトへと拡張されている。これにより、多数のデバイス固有レジスタセットを必要とするデバイス（ホストブリッジなど）に対しても、将来的に十分な空間が確保されている。PCI Expressでは、コンフィグレーション空間へのアクセスは、フラットなメモリ空間へのアクセス（コンフィグレーションリード／ライト）で行われ、バス／デバイス／機能／レジスタ番号はメモリアドレスにマップされている。

当該空間の先頭２５６バイトは、PCIコンフィグレーション空間として、ＢＩＯＳや従来のＯＳからＩ／Ｏポートを使用した方法でもアクセスできる。従来のアクセスをPCI Expressでのアクセスに変換する機能は、ホストブリッジ上に実装される。００ｈから３ＦｈまではPCI2.3互換のコンフィグレーションヘッダとなっている。これにより、PCI Expressで拡張された機能以外であれば、従来のＯＳやソフトウェアをそのまま使用することができる。即ち、PCI Expressにおけるソフトウェア層は、既存のPCIと互換性を保ったロード・ストア・アーキテクチャ（プロセッサが直接Ｉ／Ｏレジスタをアクセスする方式）を継承している。しかし、PCI Expressで拡張された機能（例えば、同期転送やＲＡＳ（Reliability, Availability and Serviceability）などの機能）を使用するには、４ＫバイトのPCI Express拡張空間にアクセスできるようにする必要がある。

なお、PCI Expressとしては様々なフォームファクタ（形状）が考えられるが、具体化している例としては、アドインカード、プラグインカード（Express Card）、Mini PCI Expressなどがある。

［PCI Express のアーキテクチャの詳細］
PCI Express のアーキテクチャの中心となっているトランザクション層１５３、データリンク層１５４、物理層１５５について、各々詳細に説明する。

Ａ．トランザクション層１５３
トランザクション層１５３の主な役割は、前述したように、上位のソフトウェア層１５１と下位のデータリンク層１５４との間でトランザクションレイヤパケット（ＴＬＰ）の組み立てと分解を行うことである。

ａ．アドレス空間とトランザクションタイプ
PCI Expressでは、従来のPCIでサポートされていたメモリ空間（メモリ空間とのデータ転送用）、Ｉ／Ｏ空間（Ｉ／Ｏ空間とのデータ転送用）、コンフィグレーション空間（デバイスのコンフィグレーションとセットアップ用）に加えて、メッセージ空間（PCI Expressデバイス間のインバンドでのイベント通知や一般的なメッセージ送信（交換）用…割り込み要求や確認は、メッセージを「仮想ワイヤ」として使用することにより伝達される）が追加され、４つのアドレス空間が定義されている。各々の空間に対してトランザクションタイプが定義されている（メモリ空間、Ｉ／Ｏ空間、コンフィグレーション空間は、リード／ライト、メッセージ空間は基本（ベンダ定義含む））。

ｂ．トランザクションレイヤパケット（ＴＬＰ）
PCI Expressは、パケット単位で通信を行う。図９に示したトランザクションレイヤパケット（ＴＬＰ）のフォーマットにおいて、ヘッダのヘッダ長は３ＤＷ（ＤＷはダブルワードの略；合計１２バイト）又は４ＤＷ（１６バイト）で、トランザクションレイヤパケット（ＴＬＰ）のフォーマット（ヘッダ長とペイロードの有無）、トランザクションタイプ、トラフィッククラス（ＴＣ）、アトリビュートやペイロード長などの情報が含まれる。パケット内の最大ペイロード長は１０２４ＤＷ（４０９６バイト）である。

ＥＣＲＣは、エンドツーエンドのデータ完全性を保証するためのもので、トランザクションレイヤパケット（ＴＬＰ）部分の３２ビットＣＲＣである。これは、スイッチ内部などでトランザクションレイヤパケット（ＴＬＰ）にエラーが発生した場合、ＬＣＲＣ（リンクＣＲＣ）ではエラーを検出できないためである（エラーとなったＴＬＰでＬＣＲＣが再計算されるため）。

リクエストは、完了パケットが不要なものと必要なものとがある。

ｃ．トラフィッククラス（ＴＣ）と仮想チャネル（ＶＣ）
上位のソフトウェアは、トラフィッククラス（ＴＣ）を使用することによりトラフィックの差別化（優先度をつける）を行うことができる。例えば、映像データをネットワークのデータよりも優先して転送する、といったことが可能となる。トラフィッククラス（ＴＣ）はＴＣ０からＴＣ７まで８つある。

仮想チャネル（ＶＣ：Virtual Channel）は、各々独立した仮想通信バス（同一のリンクを共用する複数の独立したデータ・フロー・バッファを使用するメカニズム）で、各々がリソース（バッファやキュー）を持ち、図１１に示すように、独立したフロー制御を行う。これにより、１つの仮想チャネルのバッファが満杯の状態（full）になっても、他の仮想チャネルの転送を行うことができる。つまり、物理的には１つのリンクを仮想的な複数のチャネルに分けることで、有効に使用することができる。例えば、図１１中に示すように、スイッチを経由してルートのリンクが複数のデバイスに分かれる場合、各デバイスのトラフィックの優先度を制御することができる。ＶＣ０は必須で、コストパフォーマンスのトレードオフに応じてその他の仮想チャネル（ＶＣ１〜ＶＣ７）が実装される。図１１中の実線矢印は、デフォルト仮想チャネル（ＶＣ０）を示し、破線矢印はその他の仮想チャネル（ＶＣ１〜ＶＣ７）を示している。

トランザクション層内では、トラフィッククラス（ＴＣ）が仮想チャネル（ＶＣ）にマッピングされる。１つの仮想チャネル（ＶＣ）に対して１つ又は複数のトラフィッククラス（ＴＣ）をマッピングできる（仮想チャネル（ＶＣ）の数が少ない場合）。単純な例では、各トラフィッククラス（ＴＣ）から各仮想チャネル（ＶＣ）に１対１、全てのトラフィッククラス（ＴＣ）を仮想チャネルＶＣ０にマッピングする、といったことが考えられる。ＴＣ０−ＶＣ０のマッピングは、必須／固定で、それ以外のマッピングは上位のソフトウェアから制御される。ソフトウェアはトラフィッククラス（ＴＣ）を利用することで、トランザクションの優先度を制御することが可能となる。

ｄ．フロー制御
受信バッファのオーバーフローを避け、伝送順序を確立するためにフロー制御（ＦＣ：Flow Control）が行われる。フロー制御は、リンク間のポイントツーポイントで行われ、エンドツーエンドではない。従って、フロー制御により最終的な相手（コンプリータ）にパケットが届いたことを確認することはできない。

PCI Expressのフロー制御は、クレジット・ベースで行われる（データ転送を始める前に、受け取り側のバッファの空き状況を確認し、オーバーフロー、アンダフローが発生しないメカニズム）。即ち、受信側はリンク初期化時にバッファ容量（クレジット値）を送信側に通知し、送信側はクレジット値と送信するパケットの長さとを比較し、一定の残りがある場合のみパケットを送信する。このクレジットには6種類ある。

フロー制御の情報交換はデータリンク層のデータリンクレイヤパケット（ＤＬＬＰ）を使用して行われる。フロー制御はトランザクションレイヤパケット（ＴＬＰ）のみに適用され、データリンクレイヤパケット（ＤＬＬＰ）には適用されない（ＤＬＬＰは常時送受信可能）。

Ｂ．データリンク層１５４
データリンク層１５４の主な役割は、前述したように、リンク上の２つのコンポーネント間での信頼性の高いトランザクションレイヤパケット（ＴＬＰ）交換機能を提供することである。

ａ．トランザクションレイヤパケット（ＴＬＰ）の扱い
トランザクション層１５３から受け取ったトランザクションレイヤパケット（ＴＬＰ）に対しては、先頭に２バイトのシーケンス番号、末尾に４バイトのリンクＣＲＣ（ＬＣＲＣ）を付加して、物理層１５５に渡す（図９参照）。トランザクションレイヤパケット（ＴＬＰ）は、リトライバッファに保管され、相手から受信確認（ＡＣＫ）が届くまで再送される。トランザクションレイヤパケット（ＴＬＰ）の送信に失敗が続いた場合は、リンク異常であると判断して物理層１５５に対してリンクの再トレーニングを要求する。リンクのトレーニングが失敗した場合、データリンク層１５４の状態はインアクティブに遷移する。

物理層１５５から受け取ったトランザクションレイヤパケット（ＴＬＰ）は、シーケンス番号とリンクＣＲＣ（ＬＣＲＣ）が検査され、正常であればトランザクション層１５３に渡され、エラーがあった場合は再送を要求する。

ｂ．データリンクレイヤパケット（ＤＬＬＰ）
データリンク層１５４が生成するパケットは、データリンクレイヤパケット（ＤＬＬＰ）と呼ばれ、データリンク層１５４間でやり取りされる。データリンクレイヤパケット（ＤＬＬＰ）には、
・Ack／Nak：ＴＬＰの受信確認、リトライ（再送）
・InitFC1／InitFC2／UpdateFC：フロー制御の初期化とアップデート
・電源管理のためのＤＬＬＰ
なる種類がある。

図１２に示すように、データリンクレイヤパケット（ＤＬＬＰ）の長さは６バイトで、種類を示すＤＬＬＰタイプ（１バイト）、ＤＬＬＰの種類で固有の情報（３バイト）、ＣＲＣ（２バイト）から構成される。

Ｃ．物理層−論理サブブロック１５６
図８中に示す物理層１５５の論理サブブロック１５６での主な役割は、データリンク層１５４から受け取ったパケットを電気サブブロック１５７で送信できる形式に変換することである。また、物理層１５５を制御／管理する機能も有する。

ａ．データ符号化とパラレル−シリアル変換
PCI Expressは、連続した“０”や“１”が続かないように（長い期間、クロス・ポイントが存在しない状態が続かないようにするため）、データ符号化に８Ｂ／１０Ｂ変換を用いる。変換されたデータは、図１３中に示すように、シリアル変換され、ＬＳＢからレーン上に送信される。ここに、レーンが複数ある場合は（図１３はｘ４リンクの場合を例示している）、符号化の前にデータがバイト単位で各レーンに割り振られる。この場合、一見パラレルバスのようにみえるが、レーン毎に独立した転送を行うので、パラレルバスで問題となるスキューが大幅に緩和される。

ｂ．電源管理とリンクステート
リンクの消費電力を低く抑えるために、図１４に示すように、Ｌ０／Ｌ０ｓ／Ｌ１／Ｌ２というリンクステートが定義されている。

Ｌ０が通常モードで、Ｌ０ｓからＬ２へと低消費電力となるが、Ｌ０への復帰にも時間がかかるようになる。図１５に示すように、ソフトウェアによる電源管理に加えて、アクティブステート電源管理を積極的に行うことにより、消費電力を極力小さくすることが可能となる。

Ｄ．物理層−電気サブブロック１５７
物理層１５５の電気サブブロック１５７での主な役割は、論理サブブロック１５６でシリアル化されたデータをレーン上に送信することと、レーン上のデータを受信して論理サブブロック１５６に渡すことである。

ａ．ＡＣカップリング
リンクの送信側では、ＡＣカップリング用のコンデンサが実装される。これにより、送信側と受信側のＤＣコモンモード電圧が同一である必要がなくなる。このため、送信側と受信側で異なる設計、半導体プロセス、電源電圧を使用することが可能となる。

ｂ．デエンファシス
PCI Expressでは、前述したように、８Ｂ／１０Ｂエンコーディングによってできるだけ連続した“０”や“１”が続かないように処理されるが、連続した“０”や“１”が続くこともある（最大５回）。この場合、送信側はデエンファシス転送を行わなければならないことが規定されている。同一極性のビットが連続する場合は、２つ目のビットからは差動電圧レベル（振幅）を３．５±０．５ｄＢ落とすことで、受信側で受け取る信号のノイズ・マージンを稼ぐ必要がある。これを、デエンファシスという。伝送路の周波数依存性減衰のため、変化するビットの場合は高周波成分が多く、減衰により受信側の波形が小さくなるが、変化しないビットの場合は高周波成分が少なく、相対的に受信側の波形が大きくなる。このため、受信側での波形を一定とするためにデエンファシスを行う。

［デジタル複写機］
次に、本実施形態のデジタル複写機について説明する。

図１６は、デジタル複写機の概略構成を説明する説明図である。図１６に示すように、デジタル複写機１は、本発明の電子機器、画像形成装置を実施する原稿の画像を読み取るスキャナ２と、この読み取った原稿の画像データに基づいて用紙などの媒体の上に画像形成を行うプロッタ３と、デジタル複写機１を集中的に制御するコントローラ４と、画像データを蓄積する画像メモリ５を備えている。プロッタ３の印刷方式は、電子写真方式のほか、インクジェット方式、昇華型熱転写方式、銀塩写真方式、直接感熱記録方式、溶融型熱転写方式など、様々な方式を用いることができる。

デジタル複写機１は、PCI-express規格のデータ転送システムを用いて内部で通信を行う。図１７は、このデータ転送システムでデータの転送を実行するデータ転送装置１１の回路構成の概略を示すブロック図である。スキャナ２、プロッタ３、コントローラ４、画像メモリ５などのデジタル複写機１の各部はそれぞれデータ転送装置１１を備え、互いに通信を行なう。

図１７に示すように、データ転送装置１１は、ＦＩＦＯ（先入先出回路）などで構成されて、画像データを一時蓄積するラインデータ蓄積部１２と、この一時蓄積データをPCI-express規格のロジックでパケットに生成して出力するＰＣＩｅロジック部１３と、画像データをラインごとに転送するライン同期信号LSYNC（画像データをフレームごとに転送するフレーム同期信号でもよいが、本実施形態ではライン同期信号LSYNCの例で説明する）の入力を受付け、ラインデータ蓄積部１２、ＰＣＩｅロジック部１３を制御してパケットの出力タイミングを調整するラインデータ転送制御回路１４と、を備えている。

次に、データ転送装置１１が実行する処理について説明する。

図１８は、データ転送装置１１で実行する処理について説明するタイミングチャートである。データ転送装置１１は、ラインデータ転送制御回路１４の制御により、ライン同期信号LSYNCに同期してPCI-express規格で画像データを転送する。

図１８（ａ）は、従来のPCI-express規格に基づくデータ転送のタイミングチャートであり、図１８（ｂ）は、本実施形態のデータ転送装置１１によるデータ転送のタイミングチャートである。

図１８において、“LSYNC”は前述のとおりライン同期信号であり、“LGATE”はゲート信号であり、“PCIeリンクステート”は、PCI-express規格のいずれのリンクステートにあるかを示し、“PCIe(Engine TX)”は、画像データ（のパケット）の出力を示している（図１９においても同様である）。

図１８（ａ）の従来例では、ライン同期信号LSYNCの１ライン周期中において、画像データがばらばらに出力され、特に統制されていないため、画像データが出力されている期間の複数のＬＯステートの間で複数のＬＯｓステートが入り込むことになる。そのため、各ＬＯｓステートの前後にＬＯｓステートへの遷移期間、ＬＯステートへの遷移期間が多数生じることになる。

これに対して、図１８（ｂ）に示す本実施形態のデータ転送装置１１では、ラインデータ転送制御回路１４の制御により、ライン同期信号LSYNCの一周期内に転送を行なうパケット間の時間間隔をＬ０ｓステートに遷移するのに必要な時間以下にして転送を行なう（パケット集約手段）。

よって、ＬＯｓステートへの遷移期間、ＬＯステートへの遷移期間（期間ｔ１）が図１８（ａ）の場合に比べて減少し、１ライン周期中のＬＯｓステート期間が増えるので、従来に比べて省電力を図ることができる。

別の例について説明する。

図１９は、図１７のデータ転送装置１１が実行する別の処理例を示すタイミングチャートである。図１９（ａ）は、図１８（ｂ）を参照して説明した処理例を示し、図１９（ｂ）は、本処理例を示す。

図１９（ａ）に示すように、図１８（ｂ）の例では、ライン同期信号LSYNCの一周期内に転送を行なうパケット間の時間間隔をＬ０ｓステートに遷移するのに必要な時間以下にしているが、いまだ、画像データのパケット間にはＬ０ｓステートに遷移するのに必要な時間以下であるとはいえ、画像データの転送にはかかわらない期間でありながら、ＬＯｓステート期間に含まれる時間（符号ｔ２で示す期間）が含まれている。

そこで、図１９（ｂ）の例では、期間ｔ２を０にして、画像データのパケット間の間隔をなくし、これにより、ＬＯステート期間を短く、ＬＯｓステート期間を長くしているので、図１８（ｂ）の例よりさらに一層省電力を図ることができる。

なお、前述の例で、転送を行なうパケットは、例えば、コントローラ４から画像メモリ５に出力されるメモリライトリクエストパケットや、逆に画像メモリ５からコントローラ４に出力されるメモリリードコンプリッションパケットなどである。

別の実施形態について説明する。

図２０は、このデータ転送システムで用いるデータ転送装置２１の回路構成を示すブロック図である。このデータ転送装置２１は、前述のデータ転送装置１１を複数台、この例で３台備え（よって、各データ転送装置１１の構成の説明は省略する）、各データ転送装置１１の各ラインデータ転送制御回路１４を遅延制御回路２２で制御する構成である。

各ラインデータ転送制御回路１４には、互いに異なるタイミングのライン同期信号LSYNC（ライン同期信号LSYNC0，LSYNC1，LSYNC2）が入力され、各データ転送装置１１から複数本、この例で３本の画像データのパケットを並行的に出力して転送することができる。

図２１は、データ転送装置２１が実行する処理について説明するタイミングチャートである。図２１においては、ライン同期信号LSYNC0，LSYNC1，LSYNC2のそれぞれに同期して各データ転送装置１１から出力される画像データ（のパケット）PCIe(Engine TX)を、それぞれ画像データ（のパケット）Engine TX，Engine TX1，Engine TX２として示している（後述の図２２においても同様）。

図２１（ａ）は、従来のPCI-express規格に基づくデータ転送のタイミングチャートであり、図２１（ｂ）は、本実施形態のデータ転送装置２１によるデータ転送のタイミングチャートである。

図２１（ａ）の例では、ライン同期信号LSYNC0，LSYNC1，LSYNC2のそれぞれに同期して各データ転送装置１１から画像データEngine TX0，Engine TX1，Engine TX2が統御されることなく出力されるので、画像データEngine TX0，Engine TX1，Engine TX2が出力されているＬＯステート期間の間に、ＬＯｓステート期間が数多く入り、各ＬＯｓステートの前後にＬＯｓステートへの遷移期間、ＬＯステートへの遷移期間が多数生じることになる。

そこで、図２１（ｂ）の例では、遅延制御回路２２が、画像データEngine TX0，Engine TX1，Engine TX2のいずれかの１つ、この例では画像データEngine TX2を基準として、その画像データEngine TX2以前に送信される他の画像データEngine TX0，Engine TX1を転送する時刻を図２１（ａ）の場合に比べて遅延させ、もって、各画像データEngine TX0，Engine TX1，Engine TX2の時間間隔をＬ０ｓステートに遷移するのに必要な時間以下に制御する（パケット集約手段）。

これにより、ＬＯステート期間、ＬＯｓステート期間を集約して、ＬＯｓステートへの遷移期間、ＬＯステートへの遷移期間を低減し、ＬＯｓステート期間を増やすことができるので、図２１（ａ）の場合に比べて、
この場合に、Ｌ０ｓステートに遷移するのに必要な時間以下であれば、各画像データEngine TX0，Engine TX1，Engine TX2間に時間が空いてもよいが、図２１（ｂ）に示すように、この時間間隔を０にすれば、さらにＬＯｓステート期間を増やし、さらなる省電力を図ることができる。

既存PCIシステムの構成例を示すブロック図である。 PCI Expressシステムの構成例を示すブロック図である。 デスクトップ／モバイルでのPCI Expressプラットホームの構成例を示すブロック図である。 ｘ４の場合の物理層の構造例を示す模式図である。 デバイス間のレーン接続例を示す模式図である。 スイッチの論理的構造例を示すブロック図である。 （ａ）は既存のPCIのアーキテクチャを示すブロック図、（ｂ）はPCI Expressのアーキテクチャを示すブロック図である。 PCI Expressの階層構造を示すブロック図である。 トランザクションレイヤパケットのフォーマット例を示す説明図である。 PCI Expressのコンフィグレーション空間を示す説明図である。 仮想チャネルの概念を説明するための模式図である。 データリンクレイヤパケットのフォーマット例を示す説明図である。 ｘ４リンクでのバイトストライピング例を示す模式図である。 Ｌ０／Ｌ０ｓ／Ｌ１／Ｌ２というリンクステートの定義について説明する説明図である。 アクティブステート電源管理の制御例を示すタイムチャートである。 本発明の一実施形態であるデジタル複写機の概略構成のブロック図である。 データ転送システムで用いるデータ転送装置の回路構成を示すブロック図である。 図１７のデータ転送装置が実行する処理を説明するタイミングチャートである。 図１７のデータ転送装置が実行する他の処理を説明するタイミングチャートである。 データ転送システムで用いる他のデータ転送装置の回路構成を示すブロック図である。 図２０のデータ転送装置が実行する処理を説明するタイミングチャートである。

符号の説明

１ 電子機器
１１ データ転送装置
２１ データ転送装置

Claims (7)

1. ライン同期信号又はフレーム同期信号に同期してPCI-express規格で画像データを転送するデータ転送システムにおいて、
   前記同期信号の一周期内に前記転送を行なうパケット間の時間間隔をＬ０ｓステートに遷移するのに必要な時間以下にして前記転送を行なうパケット集約手段を備えている、ことを特徴とするデータ転送システム。
2. 前記パケット集約手段は、前記時間間隔を０にする、ことを特徴とする請求項１に記載のデータ転送システム。
3. 前記転送を行なうパケットはメモリライトリクエストパケットである、ことを特徴とする請求項１又は２に記載のデータ転送システム。
4. 前記転送を行なうパケットはメモリリードコンプリッションパケットである、ことを特徴とする請求項１又は２に記載のデータ転送システム。
5. ライン同期信号又はフレーム同期信号に同期してPCI-express規格で画像データを転送するデータ転送装置を複数備え、前記各データ転送装置から複数本の画像データを並行的に転送するデータ転送システムにおいて、
   いずれかの前記データ転送装置で転送するデータを基準として他の前記データ転送装置で前記基準としたデータ以前に送信するデータを転送する時刻を遅延させて、前記各データ転送装置から転送されるデータ間の時間間隔をＬ０ｓステートに遷移するのに必要な時間以下にするパケット集約手段を備えている、ことを特徴とするデータ転送システム。
6. 前記パケット集約手段は、前記時間間隔を０にする、ことを特徴とする請求項５に記載のデータ転送システム。
7. 内部で通信を行う電子機器において、
   前記通信を行う請求項１〜６のいずれかの一項に記載のデータ転送システムを備えている、ことを特徴とする電子機器。
   
   

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