JP2006262103A - 電圧電流変換回路および誤差増幅回路 - Google Patents

Abstract

【目的】入力オフセット電圧が小さく、かつ出力電流範囲の広い電圧電流変換回路を提供する。さらに、当該電圧電流変換回路を用いた、低入力オフセット電圧と高速過渡応答を両立させた電流出力型誤差増幅回路を提供する
【構成】出力段を第１のカレントミラー回路により電源（ＶＤＤ）側から吐出される電流Ｉ１と、第２のカレントミラー回路により接地（ＧＮＤ）側に流入する電流Ｉ２の差を出力電流Ｉ０とする回路構成とし、第１および第２のカレントミラーを構成するトランジスタのゲートを電圧モードで動作するオペアンプにより制御するようにしたので、低オフセット電圧と広出力電流範囲を両立させることができる。また、当該電圧電流変換回路の出力端子に容量性素子を接続することにより、低入力オフセット電圧と高速過渡応答を両立させた電流出力型誤差増幅回路を容易に実現することができる。
【選択図】 図１

Description

本発明は、電圧電流変換回路およびそれを用いたスイッチング電源の誤差増幅回路に関する。

まず、図６によりスイッチング電源の構成例について説明する。図６は入力電圧ＶＤＤより出力電圧Ｖｏを生成して負荷Ｚに供給するＰＷＭ（パルス幅変調）方式の降圧型ＤＣ／ＤＣコンバータである。このＤＣ／ＤＣコンバータは誤差増幅器１，三角波Ｖｏｓｃを生成する発振器２，ＰＷＭコンパレータ３、スイッチング素子であるＰチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）４，同期整流方式の転流素子としてのＮチャネルＭＯＳＦＥＴ５，ＰＷＭコンパレータ３の出力に従いＰチャネルＭＯＳＦＥＴ４およびＮチャネルＭＯＳＦＥＴ５を駆動するドライブ回路６，インダクタ７，コンデンサＣ０，電圧設定用のフィードバック手段となる抵抗Ｒ１およびＲ２，基準電圧Ｖ_ＲＥＦを発生する基準電圧源８，並びに出力端子９を有している。１０は電源電圧ＶＤＤが供給される電源供給ラインである。誤差増幅器１の非反転入力端子には基準電圧Ｖ_ＲＥＦが入力され、出力端子と反転入力端子の間には位相補償素子として抵抗ＲｃおよびコンデンサＣｃが接続されている。ＰＷＭコンパレータ３の非反転入力端子には誤差増幅器１の出力信号Ｖｅｒｒが入力され、反転入力端子には三角波Ｖｏｓｃが入力される。ＰＷＭコンパレータ３は誤差増幅器１の出力信号Ｖｅｒｒと三角波Ｖｏｓｃを比較し、三角波Ｖｏｓｃの信号レベルの方が小さければＨ（ハイレベル）を、三角波Ｖｏｓｃの信号レベルの方が大きければＬ（ローレベル）をＰＷＭ信号としてドライブ回路６に出力するものである。ＰチャネルＭＯＳＦＥＴ４およびＮチャネルＭＯＳＦＥＴ５のドレインは互いに接続されるとともにインダクタ７の一端に接続されている。またＰチャネルＭＯＳＦＥＴ４およびＮチャネルＭＯＳＦＥＴ５のソースはそれぞれ電源供給ライン１０および接地電位（ＧＮＤ）に接続されている。インダクタ７の他端は出力端子９に接続されている。出力端子９とＧＮＤの間にはコンデンサＣ０および抵抗Ｒ１，Ｒ２の直列回路が並列に接続されている。抵抗Ｒ１とＲ２の接続点の電位はフィードバック信号Ｖ_ＦＢとして誤差増幅器１の反転入力端子へ入力される。またＤＣ／ＤＣコンバータの負荷として出力端子９には負荷１１が接続されている。

以下、簡単にこのＤＣ／ＤＣコンバータの動作を説明する。誤差増幅器１は基準電圧Ｖ_ＲＥＦとフィードバック信号Ｖ_ＦＢの差を増幅した信号ＶｅｒｒをＰＷＭコンパレータ３に入力する。ＰＷＭコンパレータ３はＶｅｒｒと三角波Ｖｏｓｃを比較することにより、周期は一定であるが１周期内のＨとＬの割合が誤差増幅器１の出力により変化する方形波パルス（ＰＷＭ信号）をドライブ回路６を介してＰチャネルＭＯＳＦＥＴ４のゲートに出力する。すなわち、（Ｖ_ＲＥＦ−Ｖ_ＦＢ）が大きい（小さい）ほど１周期内のＰチャネルＭＯＳＦＥＴ４がオン（導通）する期間が長く（短く）なるような方形波パルスを発生し、インダクタ７に蓄積するエネルギを大きく（小さく）することにより出力電圧Ｖ_Ｏを一定に保つ。ＮチャネルＭＯＳＦＥＴ５のゲートにも同様に方形波パルスが出力される。基本的にはＰチャネルＭＯＳＦＥＴ４とＮチャネルＭＯＳＦＥＴ５のゲートに出力される方形波パルスは同相であるが、ＰチャネルＭＯＳＦＥＴ４とＮチャネルＭＯＳＦＥＴ５が同時にオンして貫通電流が流れることがないように、両方オフの期間であるデッドタイムを設ける。

抵抗Ｒ１，Ｒ２，Ｒｃ，コンデンサＣｃ，誤差増幅器１および基準電圧源８は誤差増幅回路を構成する。この部分を抜き出して図７に示す。図７に示す誤差増幅回路は、入力信号Ｖ_ＩＮが入力され、出力信号Ｖ_ＯＵＴを出力する一種の増幅回路である。なお、信号Ｖ_ＩＮ，Ｖ_ＯＵＴはそれぞれ図６のＶｏ，Ｖｅｒｒに相当する。図７の誤差増幅回路は、下式の条件を満たすとき直流的に安定する。

上の（１）式を満たす安定点からのＶ_ＩＮ，Ｖ_ＯＵＴの変動分をそれぞれｖ_ｉｎ，ｖ_ｏｕｔとし、ｖ_ｉｎに応じて抵抗Ｒ１に流れる電流（すなわち安定点からの変動分）をｉとすると、抵抗Ｒ１とＲ２の接続点の電位は基準電位Ｖ_ＲＥＦにイマジナリショートされて固定されているからｉ＝ｖ／Ｒ_１となる。ここでＲ_１は抵抗Ｒ１の抵抗値である。以下、同様に抵抗Ｒｉの抵抗値をＲ_ｉ（ｉ＝０，１，２）で表す。抵抗Ｒ２の両端の電圧は上述のようにＶ_ＲＥＦに固定されていて抵抗Ｒ２に流れる電流も変化できないため、電流ｉは抵抗Ｒ２には流れず抵抗Ｒｃに流れる。これより、ｖ_ｉｎ，ｖ_ｏｕｔおよびｉの関係式は次式となる。

これより、図７に示す回路の（安定点からの変動分に関する）伝達関数Ｔ（ｓ）は次式となる。

図７に示す誤差増幅回路を図６に示すような電圧モードのＤＣ／ＤＣコンバータに用いる場合、制御ループを安定に動作させるために比較的大きな時定数τ＝Ｒ_１・Ｃ_Ｃが要求される。なお、Ｃ_ＣはコンデンサＣｃの容量値である。例えばτ＝１００μｓを実現するためには、Ｒ_１＝１ＭΩとしてもコンデンサＣｃの容量値Ｃ_Ｃとして１００ｐＦが必要となり、これは集積回路に内蔵する容量値としては大きな値である。このように、図７に示す回路を集積回路で実現する場合、要求される時定数τがある程度大きいとコンデンサＣｃを外付け素子とせざるを得ず、当該集積回路に外付け端子を２つ設ける必要がある。集積回路における端子数増加はコストアップや実装面積の増大などを引き起こすため、コンデンサＣｃのためだけに端子が２つ増えてしまうのは問題となる。

端子数増加の問題に対しては、電流出力型アンプを用いて図８，９の誤差回路を構成するという対策を講ずることができる。すなわち、図８，９の誤差回路であれば外付け端子は１つだけでよい。
図８，９の回路について簡単に説明する。なお、図６，７と同じ部位には同じ記号を付して、当該部位に関する説明は省略する。図８の回路においてＯＴＡはトランスコンダクタンスアンプであり、図中に記したように、入力端子ｘ，ｙに印加される入力電圧Ｖｘ，Ｖｙと出力端子ｏから出力される出力電流ＩｏがＩｏ＝ｇ_ｍ（Ｖｘ−Ｖｙ）という関係を満たすよう機能するものである。なお、ｇ_ｍはコンダクタンスを表す正定数である。図８の回路も、下式の条件を満たすとき直流的に安定する。

図７の回路と同様に、上の（４）式を満たす安定点からのＶ_ＩＮ，Ｖ_ＯＵＴの変動分をそれぞれｖ_ｉｎ，ｖ_ｏｕｔとし、ｖ_ｉｎに応じて抵抗Ｒｃに流れる電流をｉ_ｏとすると、ｉ_ｏ＝−ｇ_ｍ・ｖ_ｉｎ・Ｒ_２／（Ｒ_１＋Ｒ_２）となる。これより、図８に示す回路のｖ_ｉｎとｖ_ｏｕｔの間の関係式は次式となる。

また、上式より、図８に示す回路の（安定点からの変動分に関する）伝達関数Ｔ（ｓ）は次式となる。

また、図９の回路のおいてＣＣＩＩはカレント（電流）コンベア回路であり、図中に記したように、入力端子ｘ，ｙに印加される入力電圧Ｖｘ，Ｖｙ、入力端子に流入する電流Ｉｙおよび出力端子ｏから出力される出力電流Ｉｏの間に、Ｖｘ＝ＶｙおよびＩｏ＝−αＩｙという関係が成り立つよう機能するものである。なお、αは正定数である。図９の回路も、下式の条件を満たすとき直流的に安定する。

図７，８の回路と同様に、上の（６）式を満たす安定点からのＶ_ＩＮ，Ｖ_ＯＵＴの変動分をそれぞれｖ_ｉｎ，ｖ_ｏｕｔとし、ｖ_ｉｎに応じて抵抗Ｒｃに流れる電流をｉ_ｏとすると、ｉ_ｏ＝−αＩｙ＝−αｖ_ｉｎ／Ｒ_１となる。これより、図９に示す回路のｖ_ｉｎとｖ_ｏｕｔの間の関係式は次式となる。

また、上式より、図９に示す回路の（安定点からの変動分に関する）伝達関数Ｔ（ｓ）は次式となる。

（１），（４）および（７）式より、図７，８および９の回路は同じ直流安定点をもつことが分る。また、（３）式と（６）式を比較することにより、図８の回路のｇ_ｍＲ_２Ｒ_Ｃ／（Ｒ_１＋Ｒ_２）および｛Ｃ_Ｃ（Ｒ_１＋Ｒ_２）｝／ｇ_ｍＲ_２がそれぞれ図７の回路のＲ_Ｃ／Ｒ_１およびＣ_ＣＲ_１（＝時定数τ）と等しくなるよう調整すれば、図７，８の回路が同じ特性をもつことになる。同様に、（３）式と（９）式を比較することにより、図９の回路のαＲ_Ｃ／Ｒ_１およびＣ_ＣＲ_１／αがそれぞれ図７の回路のＲ_Ｃ／Ｒ_１およびＣ_ＣＲ_１（＝時定数τ）と等しくなるよう調整すれば、図７，９の回路が同じ特性をもつことになる。これにより、例えば図９の回路でαを小さくすることにより、コンデンサＣｃの容量値を集積回路に内蔵できる程度に小さくすることもできる。

電流出力型アンプは上記のように、端子数を減らし、さらにコンデンサＣｃの容量値を小さくすることができるという長所をもつ反面、過渡応答特性向上のために当該アンプのバイアス電流を増加させると入力オフセット電圧が増加してしまうため、オペアンプ（演算増幅器）を用いた場合に比べて過渡応答特性と低入力オフセット電圧の両立が難しいという問題を有している。
図１０に従来の電圧電流変換回路の一例を示す。図１０において、１２，１３はそれぞれ正側および負側の差動入力端子、１４は差動回路に一定のバイアス電流を供給するための端子、１５は出力端子、トランジスタＭ３１，Ｍ３３，Ｍ３５，Ｍ３８，Ｍ３９およびＭ４０はＰチャネルＭＯＳＦＥＴ、トランジスタＭ３２，Ｍ３４，Ｍ３６およびＭ３７はＮチャネルＭＯＳＦＥＴである。トランジスタＭ３３，Ｍ３４，Ｍ３５，Ｍ３６およびＭ３９が差動段を構成し、トランジスタＭ３１およびＭ３２が出力段を構成している。トランジスタＭ４０とＭ３９は端子１４に流れる電流Ｉｂに比例したバイアス電流を差動段に供給するバイアス回路を構成している。トランジスタＭ３６とＭ３７、トランジスタＭ３８とＭ３１、およびトランジスタＭ３４とＭ３２はそれぞれカレントミラー回路を構成している。

一般に、電圧電流変換回路は正負の電流を供給できるようにするために、その出力段が電源（ＶＤＤ）側から吐出される電流Ｉ１と接地（ＧＮＤ）側に流入する電流Ｉ２の差を出力電流Ｉ０とする回路構成がとられる。図１０の回路においても、ＮチャネルＭＯＳＦＥＴ・Ｍ３６に流れる電流を基準としてトランジスタＭ３８とＭ３１によるカレントミラー回路およびトランジスタＭ３６とＭ３７によるカレントミラー回路により電流Ｉ１を定め、ＮチャネルＭＯＳＦＥＴ・Ｍ３４に流れる電流を基準としてトランジスタＭ３４とＭ３２によるカレントミラー回路により電流Ｉ２を定める構成となっている。通常は入力電圧（差動入力端子１２，１３からＰチャネルＭＯＳＦＥＴ・Ｍ３３，Ｍ３５のゲートにそれぞれ印加される電圧Ｖ＋およびＶ−の差電圧）が０のときに、Ｉ１＝Ｉ２となり、Ｉ０＝０となるよう設計される。

上記のようにカレントミラー回路を用いた電圧電流変換回路において、製造プロセスのばらつきによりカレントミラー回路のミラー比（カレントミラー回路に入力される電流と、当該入力電流に応じてカレントミラー回路により生成される出力電流との比）が設計値からずれた場合について考える。この場合は入力電圧が０でも出力電流が０とはならず、オフセット電流Ｉｏｆｆが発生する。見方を変えれば、出力電流を０とするために、−Ｉｏｆｆ／ｇｍのオフセット電圧を入力電圧として加える必要がある（ｇｍは電圧電流変換回路の伝達コンダクタンス）。
誤差増幅回路への適用においては上記のオフセット電圧が制御系の直流安定点の誤差に直結するため、オフセット電圧の値を許容範囲内の小さな値に収めなければならない。オフセット電圧を小さくするためにはオフセット電流Ｉｏｆｆの絶対値を低減する必要があり、そのためにバイアス電流Ｉｂ自体を小さくしてしまう電圧電流変換回路が提案されている（例えば、特許文献１参照）。
特開平６−１６９２２５号公報 （第２−４頁、図１，２）

特許文献１に示す電圧電流変換回路は、バイアス電流を小さくすればそれに比例してオフセット電流Ｉｏｆｆも小さくなるという考えに基づくものであるが、バイアス電流を小さくすると、以下の不具合が生じる。すなわち、図１０に示す回路構造において、全てのカレントミラー回路のミラー比を１：１とすると、電圧電流変換回路としての電流出力範囲は−Ｉｂ〜＋Ｉｂ（入力電圧範囲は−Ｉｂ／ｇｍ〜＋Ｉｂ／ｇｍ）となる（ミラー比が１：１でない場合は−ｋＩｂ〜＋ｋＩｂとなるだけで、以下の議論は同様である。なお、ここでｋは正定数。）。そのため、電流出力範囲もしくは入力電圧範囲はバイアス電流Ｉｂを小さくすると狭くなってしまう。これにより、このような電圧電流変換回路を誤差増幅回路に適用する場合、定常状態では出力電流が０なので問題は生じないものの、初期の立ち上がり時や制御系の変化などで大きな信号が入力された場合、出力電流の制限が生じて応答が伝達関数から期待されるものより遅くなってしまうという問題がある。

本発明は上記の点に鑑みてなされたものであり、その目的は上記の課題を解決して、入力オフセット電圧が小さく、かつ出力電流範囲の広い電圧電流変換回路を提供することにある。さらに、当該電圧電流変換回路を用いた、低入力オフセット電圧と高速過渡応答を両立させた電流出力型誤差増幅回路を提供することを目的とする。

そこで、上記課題を解決するために、請求項１に係る発明は、第１および第２の入力端子，出力端子，第１のカレントミラーを構成する第１のＰチャネルＭＯＳＦＥＴおよび第２のＰチャネルＭＯＳＦＥＴ，第２のカレントミラーを構成する第１のＮチャネルＭＯＳＦＥＴおよび第２のＮチャネルＭＯＳＦＥＴ，演算増幅器，バイアス電圧発生手段，並びに第１の抵抗を有し、前記第１のＰチャネルＭＯＳＦＥＴに流れる電流に対する前記第２のＰチャネルＭＯＳＦＥＴに流れる電流の比が前記第１のＮチャネルＭＯＳＦＥＴに流れる電流に対する前記第２のＮチャネルＭＯＳＦＥＴに流れる電流の比に等しくなるよう設定され、前記第１の入力端子と前記入力抵抗の一端が接続され、前記入力抵抗の他端，前記第1のＰチャネルＭＯＳＦＥＴのドレイン，前記第1のＮチャネルＭＯＳＦＥＴのドレインおよび前記演算増幅器の非反転入力が接続され、前記第２の入力端子と前記演算増幅器の反転入力が接続され、前記出力端子，前記第２のＰチャネルＭＯＳＦＥＴのドレインおよび前記第２のＮチャネルＭＯＳＦＥＴのドレインが接続され、前記演算増幅器の出力端子が前記第１のＮチャネルＭＯＳＦＥＴおよび前記第２のＮチャネルＭＯＳＦＥＴのゲートに接続され、前記バイアス電圧発生手段が前記演算増幅器の出力端子と前記第１のＮチャネルＭＯＳＦＥＴのゲートおよび前記第２のＮチャネルＭＯＳＦＥＴのゲートとの接続点の間に接続されてなる電圧電流変換回路であることを特徴とする。

請求項２に係る発明は、請求項１に係る発明において、前記バイアス発生手段が、一端が前記演算増幅器の出力端子に接続され、他端が定電流源に接続された第２の抵抗であることを特徴とする。
請求項３に係る発明は、請求項２に係る発明において、電源と基準電位の間にゲート端子とドレイン端子を接続した第３のＰチャネルＭＯＳＦＥＴ，第３の抵抗およびゲート端子とドレイン端子を接続した第３のＮチャネルＭＯＳＦＥＴを直列に接続して電流生成回路を構成し、該電生成回路に流れる電流に対する前記定電流源に流れる電流の比と前記第２の抵抗の抵抗値に対する前記第３の抵抗の抵抗値の比とが等しくなるよう設定され、ＭＯＳＦＥＴのゲート幅Ｗとゲート長Ｌの比であるＷ／Ｌ比に関し、前記第２のＰチャネルＭＯＳＦＥＴのＷ／Ｌ比に対する前記第２のＮチャネルＭＯＳＦＥＴのＷ／Ｌ比の比と前記第３のＰチャネルＭＯＳＦＥＴのＷ／Ｌ比に対する前記第３のＮチャネルＭＯＳＦＥＴのＷ／Ｌ比の比が等しく設定されていることを特徴とする。

請求項４に係る発明は、請求項３に係る発明のおいて、前記第２のＰチャネルＭＯＳＦＥＴのゲート長と前記第３のＰチャネルＭＯＳＦＥＴのゲート長が等しく、前記第２のＮチャネルＭＯＳＦＥＴのゲート長と前記第３のＮチャネルＭＯＳＦＥＴのゲート長が等しいことを特徴とする。
請求項５に係る発明は、請求項３または４に係る発明のおいて、前記第２のＰチャネルＭＯＳＦＥＴと前記第３のＰチャネルＭＯＳＦＥＴが同じゲート幅とゲート長を有する単位ＰチャネルＭＯＳＦＥＴをそれぞれ一つまたは複数並列に接続して構成され、前記第２のＮチャネルＭＯＳＦＥＴと前記第３のＮチャネルＭＯＳＦＥＴが同じゲート幅とゲート長を有する単位ＮチャネルＭＯＳＦＥＴをそれぞれ一つまたは複数並列に接続して構成されていることを特徴とする。

請求項６に係る発明は、請求項１ないし５のいずれかの発明に係る電圧電流変換回路の前記出力端子に容量性素子を接続して構成した誤差増幅回路であることを特徴とする。
請求項７に係る発明は、請求項６に係る発明において、前記容量性素子が前記出力端子と基準電位の間に直列に接続された第４の抵抗およびコンデンサであることを特徴とする。

この発明に係る電圧電流変換回路は、出力段を第１のカレントミラー回路により電源（ＶＤＤ）側から吐出される電流Ｉ１と、第２のカレントミラー回路により接地（ＧＮＤ）側に流入する電流Ｉ２の差を出力電流Ｉ０とする回路構成とし、第１および第２のカレントミラーを構成するトランジスタのゲートを電圧モードで動作する前記オペアンプにより制御するようにしたので、低オフセット電圧と広出力電流範囲を両立させることができる。また、当該電圧電流変換回路の出力端子に容量性素子を接続することにより、低入力オフセット電圧と高速過渡応答を両立させた電流出力型誤差増幅回路を容易に実現することができる。なお、第１のカレントミラーの入力部，第２のカレントミラーの入力部および当該電圧電流変換回路の第１の入力端子と一端が接続された抵抗の他端がオペアンプの非反転入力端子に接続され、電圧電流変換回路の第２の入力端子がオペアンプの反転入力端子に接続されて、オペアンプの反転入力端子と非反転入力端子が仮想短絡するようになっている。

以下、本発明の実施の形態について、図面を参照して説明を行う。
図１は本発明に係る電圧電流変換回路の基本構成および動作原理を説明するための図である。図１においてトランジスタＭ１，Ｍ３はＰチャネルＭＯＳＦＥＴで、それぞれのソース端子が電源ＶＤＤに接続され、互いのゲート端子が共通接続されて第１のカレントミラー回路を構成している。第１のカレントミラー回路のミラー比をαとする。トランジスタＭ２，Ｍ４はＮチャネルＭＯＳＦＥＴで、それぞれのソース端子が接地電位（ＧＮＤ）に接続され、互いのゲート端子が共通接続されて第２のカレントミラー回路を構成している。第２のカレントミラー回路のミラー比も第１のカレントミラー回路のミラー比と同じαにする。トランジスタＭ１およびＭ２のドレイン端子は出力端子に接続され、トランジスタＭ３およびＭ４のドレイン端子は節点ＸでオペアンプＯＰの非反転入力端子に接続されている。また、オペアンプＯＰの非反転入力端子は、入力抵抗Ｒ０を介して第１の入力端子Ｖｉｎにも接続されている。オペアンプＯＰの反転入力端子には第２の入力端子Ｖｒｅｆが接続されている。トランジスタＭ２，Ｍ４の両ゲートの共通接続部ＹはオペアンプＯＰの出力端子に接続され、トランジスタＭ１，Ｍ３の両ゲートの共通接続部Ｚは定電圧源Ｖｌｓを介してオペアンプＯＰの出力端子に接続されている。

ここで、第１および第２の入力端子Ｖｉｎ，Ｖｒｅｆに入力される電圧もＶｉｎ，Ｖｒｅｆとし、また、定電圧源Ｖｌｓの発生する電圧もＶｌｓとする。定電圧源Ｖｌｓは接続部Ｚの電位を接続部Ｙの電位に対し電圧Ｖｌｓだけレベルシフトするもので、電圧Ｖｌｓはレベルシフト電圧となる。オペアンプＯＰの動作によりオペアンプＯＰの反転入力端子と非反転入力端子は仮想短絡されて節点Ｘの電位はＶｒｅｆに等しくなり、入力端子Ｖｉｎから入力抵抗Ｒ０に流れる電流Ｉｉｎは（Ｖｉｎ−Ｖｒｅｆ）／Ｒ_０となる。なお、Ｒ_０は入力抵抗Ｒ０の抵抗値である。またトランジスタＭ１，Ｍ３のドレイン端子から流れ出す電流をそれぞれＩ１，Ｉ３、トランジスタＭ２，Ｍ４に流れ込む電流をそれぞれＩ２，Ｉ４、出力端子ＯＵＴに流れ出す電流をＩｏｕｔとすると、Ｉｉｎ＝Ｉ４−Ｉ３，Ｉ１＝Ｉ２＋Ｉｏｕｔとなる。これと、Ｉ１＝αＩ３およびＩ２＝αＩ４という関係式より、次式が導かれる。

［数１０］
Ｉｏｕｔ＝Ｉ１−Ｉ２＝−α（−Ｉ３＋Ｉ４）＝−αＩｉｎ ・・・（１０）
電源ＶＤＤから供給される電源電圧をＶＤＤとし、接続部Ｙ，Ｚの電位をそれぞれＶｙ，Ｖｚとすると、電流Ｉ３はＶＤＤ−Ｖｚの関数であり、電流Ｉ４はＶｙの関数となる。これと、上述のＩｉｎ＝Ｉ４−Ｉ３およびＶｚ＝Ｖｙ＋Ｖｌｓという関係式を満たすようにＶｙ，Ｖｚ，Ｉ３，Ｉ４が定まる。ここでＶｌｓを小さくすると、ＶＤＤ−ＶｚおよびＶｙが大きくなり、Ｉｉｎ＝Ｉ４−Ｉ３を満たしつつＩ３とＩ４の絶対値が大きくなる。また、Ｖｌｓを大きくすると、ＶＤＤ−ＶｚおよびＶｙが小さくなり、Ｉｉｎ＝Ｉ４−Ｉ３を満たしつつＩ３とＩ４の絶対値が小さくなる。電圧Ｖｌｓを十分大きな値にすれば、Ｉｉｎ＝Ｉｏｕｔ＝０のときにトランジスタＭ１〜Ｍ４に流れる電流、すなわち出力段を貫通する電流を０にすることも可能であり、この場合は第１および第２のカレントミラー回路のミラー比間にずれが生じても、オフセット電流は生じないことになる。但し、この条件では、Ｉｏｕｔ＝０の近傍における入力電圧Ｖｉｎの変化に対し接続部ＹおよびＺの電位が大きく変化してしまうため、オペアンプの特性が理想的ではない場合には、歪や過渡応答の悪化を防止するために微小な電流を流しておく方がよい。

定電圧源Ｖｌｓは抵抗を用いて構成することができる。その実施例を図２に示す。図２において、入力端子ＩＮ＋，ＩＮ−はそれぞれオペアンプの非反転入力端子および反転入力端子であり、トランジスタＭ２１，Ｍ２２，Ｍ２３，Ｍ２４およびＭ２５はＰチャネルＭＯＳＦＥＴ、トランジスタＭ２６，Ｍ２７およびＭ２８はＮチャネルＭＯＳＦＥＴである。入力端子ＩＮ＋，ＩＮ−、定電流源Ｉｂ，トランジスタＭ２１，Ｍ２２，Ｍ２４，Ｍ２５，Ｍ２６，Ｍ２７，Ｍ２８，抵抗Ｒｃ２およびコンデンサＣｃ２は図１のオペアンプＯＰに相当し、定電流源ＩｂおよびトランジスタＭ２１，Ｍ２２がオペアンプＯＰのバイアス回路を構成し、入力端子ＩＮ＋，ＩＮ−およびトランジスタＭ２２，Ｍ２４，Ｍ２５，Ｍ２６，Ｍ２７が差動段を構成し、トランジスタＭ２８，抵抗Ｒｃ２およびコンデンサＣｃ２が出力段を構成している。抵抗Ｒｃ２およびコンデンサＣｃ２はオペアンプＯＰ自体の位相補償素子である。バイアス回路のトランジスタＭ２１およびＭ２２はそのゲート端子を共通接続してミラー回路を構成して定電流源Ｉｂによって定められる定電流を流すようになっているが、トランジスタＭ２３のゲート端子もトランジスタＭ２１，Ｍ２２のゲート端子と共通接続することによりトランジスタＭ２３が抵抗Ｒｌｓに定電流を供給する構成となっている。定電流源Ｉｂの供給する定電流値もＩｂとし、トランジスタＭ２１，Ｍ２３により構成されるカレントミラー回路のミラー比をＡとすると、抵抗Ｒｌｓにより、Ｖｌｓ＝Ａ・Ｒｌｓ・Ｉｂというレベルシフト電圧を生成することができる。

図３に図１に示す回路の動作特性を示す。回路パラメータＲ_０，αの値をそれぞれ１ＭΩおよび０．２としたときの、入力電圧（Ｖｉｎ−Ｖｒｅｆ）と電流Ｉ１，Ｉ２およびＩ０の関係を示している。図３（ａ）はＶｌｓを大きくした場合の特性であり、図３（ｂ）は逆にＶｌｓを小さくした場合の特性である。
上記のように、本発明は、レベルシフト電圧Ｖｌｓの作用により出力電流Ｉｏｕｔ＝０の近傍におけるトランジスタＭ１〜Ｍ４のソース・ゲート間電圧が大きくならないよう抑制され、トランジスタＭ１〜Ｍ４に流れる電流を絞ることができる。すなわち、トランジスタＭ１〜Ｍ４で生じる入力オフセット電圧を低減することができる。また、出力電流Ｉｏｕｔが０近傍ではない場合は、トランジスタＭ１およびＭ３又はトランジスタＭ２およびＭ４のソース・ゲート間電圧が大きくなって当該トランジスタに流れる電流を大きくすることができ、図１０に示す従来の電圧電流変換回路のように電流出力範囲を犠牲にする必要がない。なお、オペアンプＯＰ自体の入力オフセット電圧はそのまま電圧電流変換回路としての入力オフセット電圧となってしまうが、その入力オフセット電圧の値は電流出力型アンプのものに比べて充分小さいので問題はない。

なお、本発明に係る電圧電流変換回路を用いて誤差増幅回路を構成する場合、上記のように出力電流Ｉｏｕｔ＝０の近傍におけるトランジスタＭ１〜Ｍ４に流れる電流を小さくすることにより比較的高い直流利得を得ることができるが、さらに高い直流利得を得るために、必要に応じてトランジスタＭ１〜Ｍ４としてカスコード接続したＭＯＳＦＥＴを適用してもよい。
次に、図４により、本発明に係る電圧電流変換回路を用いた誤差増幅回路の実施例について、説明する。また、図４に示す回路の各回路素子のパラメータ値例を図５に示す。図４において、図１，２，８，９と同じ部位には同じ記号を付して、その詳細な説明は省略する。この誤差増幅回路は、時定数τ＝Ｃ_Ｃ・Ｒ_１／α＝５０μｓを実現するもので、直流安定点はＶｉｎ＝２Ｖｒｅｆ（この値は可変抵抗Ｒ２により変更もしくは調整可能）としてある。ここでは、高抵抗のポリシリコンが使用可能なＣＭＯＳプロセスを使用し、全ての回路素子が集積回路に内蔵されることを想定している。

図４において、トランジスタＭ１０はＰチャネルＭＯＳＦＥＴであり、トランジスタＭ１１，Ｍ１２はＮチャネルＭＯＳＦＥＴである。トランジスタＭ１０とＭ１２のドレインおよびゲートは抵抗Ｒ１０を介して接続されている。また、トランジスタＭ１１とトランジスタＭ１２のゲートが互いに接続されていて、トランジスタＭ１１とＭ１２はカレントミラー回路を構成している。トランジスタＭ１０，Ｍ１１，Ｍ１２および抵抗Ｒ１０はバイアス電流生成回路を構成していて、電源電圧ＶＤＤ，抵抗Ｒ１０およびトランジスタＭ１０，Ｍ１１の特性により定まる電流ＩｂをＭ１１，Ｍ１２によるカレントミラー回路で折り返して、次段のオペアンプ＋レベルシフト回路にバイアス電流Ｉｂを供給するものであり、図２の回路における定電流源Ｉｂに相当する（図５から分るように、Ｍ１１，Ｍ１２からなるカレントミラー回路のミラー比は１である）。

トランジスタＭ２１〜Ｍ２８、抵抗Ｒｌｓ１，Ｒｌｓ２およびコンデンサＣｃからなるオペアンプ＋レベルシフト回路は、定電流源Ｉｂを除く図２の回路とほとんど同じであるが、図２の抵抗Ｒｃ２を削除したことと、図２の抵抗Ｒｌｓを二つの抵抗Ｒｌｓ１，Ｒｌｓ２に分割し、コンデンサＣｃ２の一端を抵抗Ｒｌｓ１とＲｌｓ２との接続部に接続したことが異なる。この場合、抵抗Ｒｌｓ１が位相補償抵抗Ｒｃ２の機能も担っている。変換回路コアを構成するトランジスタＭ１〜Ｍ４は図１に示すものと同じである。抵抗Ｒ１，Ｒ２，ＲｃおよびコンデンサＣｃは図６や図８，９に示すものと同じである。但し、抵抗Ｒ２は可変抵抗として、上述のように変更もしくは調整ができるようにしてある。本実施例は、図９の回路に対し、低オフセット電圧と広出力電流範囲を両立させることができる新たなＣＣＩＩをバイアス電流生成回路，オペアンプ＋レベルシフト回路および変換回路コアという構成により提供するものであり、全体動作については図９と同様になるため説明は省略する。

図４に示す実施例は、トランジスタＭ１，Ｍ２で構成される出力段から出力される電圧電流変換回路の出力電流が０のときに、出力段に流れる電流がデバイス特性の変化により桁違いに変動することを防ぐ工夫がなされている。その詳細は以下のとおりである。
まず、カレントミラーを構成するトランジスタの特性が揃っていれば（これは集積回路では充分期待できるものである）、図５から分るようにトランジスタＭ２１，Ｍ２３からなるカレントミラー回路のミラー比は１０であるから抵抗Ｒｌｓ１，Ｒｌｓ２に流れる電流は１０Ｉｂとなり、抵抗Ｒ１０（１ＭΩ）とＲｌｓ１（３０ｋΩ），Ｒｌｓ２（７０ｋΩ）の直列抵抗の抵抗比は１：１０であるから、抵抗Ｒ１０の両端電圧とＲｌｓ１，Ｒｌｓ２の直列抵抗の両端電圧（すなわちトランジスタＭ１のゲートとトランジスタＭ２のゲートの電位差）は等しくなる。図５から分るように、トランジスタＭ１０とトランジスタＭ１は同じ単位ＰチャンネルＭＯＳＦＥＴ（Ｗ（ゲート幅）／Ｌ（ゲート長）＝８μｍ／４μｍ）により構成され、トランジスタＭ１１とトランジスタＭ２は同じ単位ＮチャンネルＭＯＳＦＥＴ（Ｗ／Ｌ＝６μｍ／４μｍ）により構成され、トランジスタＭ１０とトランジスタＭ１の単位トランジスタ数比（４０：１）がトランジスタＭ１１とトランジスタＭ２の単位トランジスタ数比（４０：１）と等しいから（言い換えれば、トランジスタＭ１０，Ｍ１１の単位トランジスタ数比（１：１）がトランジスタＭ１，Ｍ２の単位トランジスタ数比（１：１）に等しいから）、電圧電流変換回路の出力電流が０のときは、トランジスタＭ１０とＭ１のゲート電圧およびトランジスタＭ１１とＭ２のゲート電圧がそれぞれ等しくなる。そして、上記の単位トランジスタ数比より、トランジスタＭ１，Ｍ２に流れる電流はトランジスタＭ１０，Ｍ１１に流れる電流の１／４０となる。上述のようにトランジスタＭ１０，Ｍ１１に流れる電流Ｉｂは電源電圧ＶＤＤ，抵抗Ｒ１０およびトランジスタＭ１０，Ｍ１１の特性により定まるが、ある程度電源電圧ＶＤＤが高ければ、抵抗Ｒ１０に印加される電圧が大きくなって電流Ｉｂを決定する主要因が抵抗Ｒ１０となるから、ＭＯＳＦＥＴの特性変動の影響を緩和できる。プロセスによっては、抵抗の温度特性を利用してＭＯＳＦＥＴの温度による特性変動を相殺することも可能である。

本発明に係る電圧電流変換回路の基本構成および動作原理を説明するための回路図である。 オペアンプおよび抵抗Ｒｌｓにより構成した定電圧源の実施例である。 図１に示す回路の動作特性である。 本発明に係る誤差増幅回路の実施例の回路図である。 図４に示す回路の各回路素子のパラメータ値を示す表である。 スイッチング電源の構成例を示す回路ブロック図である。 従来の誤差増幅回路を説明するための図である。 トランスコンダクタンスアンプを用いて構成した誤差増幅回路について説明するための図である。 カレントコンベア回路を用いて構成した誤差増幅回路について説明するための図である。 従来の電圧電流変換回路について説明するための図である。

符号の説明

Ｍ１，Ｍ１，Ｍ１０，Ｍ２１〜Ｍ２５ ＰチャネルＭＯＳＦＥＴ
Ｍ２，Ｍ４，Ｍ１１，Ｍ１２，Ｍ２６〜Ｍ２８ ＮチャネルＭＯＳＦＥＴ
Ｒ０，Ｒ１，Ｒ２，Ｒ３，Ｒ１０，Ｒｌｓ，Ｒｌｓ１，Ｒｌｓ２ 抵抗
ＯＰ オペアンプ
ＶＤＤ 電源（電源電圧）
Ｖ_ＩＮ 入力端子（入力電圧）
Ｖ_ＯＵＴ 出力端子（出力電圧）
Ｖｒｅｆ 入力端子（基準電圧）
Ｖｌｓ 定電圧源（レベルシフト電圧）

Claims (7)

1. 第１および第２の入力端子，出力端子，第１のカレントミラーを構成する第１のＰチャネルＭＯＳＦＥＴおよび第２のＰチャネルＭＯＳＦＥＴ，第２のカレントミラーを構成する第１のＮチャネルＭＯＳＦＥＴおよび第２のＮチャネルＭＯＳＦＥＴ，演算増幅器，バイアス電圧発生手段，並びに第１の抵抗を有し、
   前記第１のＰチャネルＭＯＳＦＥＴに流れる電流に対する前記第２のＰチャネルＭＯＳＦＥＴに流れる電流の比が前記第１のＮチャネルＭＯＳＦＥＴに流れる電流に対する前記第２のＮチャネルＭＯＳＦＥＴに流れる電流の比に等しくなるよう設定され、前記第１の入力端子と前記入力抵抗の一端が接続され、前記入力抵抗の他端，前記第1のＰチャネルＭＯＳＦＥＴのドレイン，前記第1のＮチャネルＭＯＳＦＥＴのドレインおよび前記演算増幅器の非反転入力が接続され、前記第２の入力端子と前記演算増幅器の反転入力が接続され、前記出力端子，前記第２のＰチャネルＭＯＳＦＥＴのドレインおよび前記第２のＮチャネルＭＯＳＦＥＴのドレインが接続され、前記演算増幅器の出力端子が前記第１のＮチャネルＭＯＳＦＥＴおよび前記第２のＮチャネルＭＯＳＦＥＴのゲートに接続され、前記バイアス電圧発生手段が前記演算増幅器の出力端子と前記第１のＮチャネルＭＯＳＦＥＴのゲートおよび前記第２のＮチャネルＭＯＳＦＥＴのゲートとの接続点の間に接続されていることを特徴とする電圧電流変換回路。
2. 前記バイアス電圧発生手段が、一端が前記演算増幅器の出力端子に接続され、他端が定電流源に接続された第２の抵抗であることを特徴とする請求項１に記載の電圧電流変換回路。
3. 電源と基準電位の間にゲート端子とドレイン端子を接続した第３のＰチャネルＭＯＳＦＥＴ，第３の抵抗およびゲート端子とドレイン端子を接続した第３のＮチャネルＭＯＳＦＥＴを直列に接続して電流生成回路を構成し、該電流生成回路に流れる電流に対する前記定電流源に流れる電流の比と前記第２の抵抗の抵抗値に対する前記第３の抵抗の抵抗値の比とが等しくなるよう設定され、ＭＯＳＦＥＴのゲート幅Ｗとゲート長Ｌの比であるＷ／Ｌ比に関し、前記第２のＰチャネルＭＯＳＦＥＴのＷ／Ｌ比に対する前記第２のＮチャネルＭＯＳＦＥＴのＷ／Ｌ比の比と前記第３のＰチャネルＭＯＳＦＥＴのＷ／Ｌ比に対する前記第３のＮチャネルＭＯＳＦＥＴのＷ／Ｌ比の比が等しく設定されていることを特徴とする請求項２に記載の電圧電流変換回路。
4. 前記第２のＰチャネルＭＯＳＦＥＴのゲート長と前記第３のＰチャネルＭＯＳＦＥＴのゲート長が等しく、前記第２のＮチャネルＭＯＳＦＥＴのゲート長と前記第３のＮチャネルＭＯＳＦＥＴのゲート長が等しいことを特徴とする請求項３に記載の電圧電流変換回路。
5. 前記第２のＰチャネルＭＯＳＦＥＴと前記第３のＰチャネルＭＯＳＦＥＴが同じゲート幅とゲート長を有する単位ＰチャネルＭＯＳＦＥＴをそれぞれ一つまたは複数並列に接続して構成され、前記第２のＮチャネルＭＯＳＦＥＴと前記第３のＮチャネルＭＯＳＦＥＴが同じゲート幅とゲート長を有する単位ＮチャネルＭＯＳＦＥＴをそれぞれ一つまたは複数並列に接続して構成されていることを特徴とする請求項３または４に記載の電圧電流変換回路。
6. 請求項１ないし５のいずれかに記載の電圧電流変換回路の前記出力端子に容量性素子を接続して構成したことを特徴とする誤差増幅回路。
7. 前記容量性素子が前記出力端子と基準電位の間に直列に接続された第４の抵抗およびコンデンサであることを特徴とする請求項６に記載の誤差増幅回路。

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