JP2006268656A

JP2006268656A - 内部電源制御方法、内部電源回路、および半導体装置

Info

Publication number: JP2006268656A
Application number: JP2005088465A
Authority: JP
Inventors: Takeshi Akiyama; 武史秋山; Yusuke Shimizu; 祐介清水; Yoji Idei; 陽治出井
Original assignee: Hitachi ULSI Systems Co Ltd; Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd; Hitachi Solutions Technology Ltd
Priority date: 2005-03-25
Filing date: 2005-03-25
Publication date: 2006-10-05
Also published as: US20060226880A1

Abstract

【課題】外部電源を受け電子回路に供給する内部電源の配備に際して顧客による高速／低速クロックの意識を不要にすることを可能とする。
【解決手段】クロックCLKを用いるＤＬＬ回路２を使用する際、外部電源３とＤＬＬ回路２との間を接続し、外部電源３を降圧してＤＬＬ回路２に供給する内部電源回路１が、内部電源を基本電源回路１１と付加電源回路１２とに分割し、更に、周波数判定回路２０が、クロックCLKを取り込んでその周波数を検出し、検出した周波数の判定信号LM1に基づいて付加電源回路１２の接続／非接続を制御する。この結果、周波数が高い範囲で基本電源回路１１と付加電源回路１２とが稼動し、低い範囲では基本電源回路１１のみの稼動で済むため、消費電流の削減が可能である。なお、付加電源回路は複数を設備することができる。
【選択図】図５

Description

本発明は、内部電源の制御方法、この制御方法を用いた内部電源回路、およびこの内部電源回路を含む半導体装置に関する。

近年、マイクロプロセッサの高速化及び低消費電力化に伴い、データ転送速度の速いチップかつ低消費電力化が可能なチップの要求が高まっている。顧客のこのような要求を満足させるため、高速動作が可能でかつ消費電力を抑えることができるチップの開発が行われている。特に、高速動作するＤＬＬ（Delay Locked Loop）回路の消費電流削減は必要不可欠である。周知のように、クロック周波数が高いほど、その消費電力は増大する。一方、量産による原価低減を図り、ＤＬＬ回路は多種類の装置に適用できるように、想定される最高周波数に合わせて設計されている。しかしながら、ＤＬＬ回路は、備えられる半導体装置によっては設計された周波数より大幅に低い周波数で使用される場合がある。

このようなクロックの高速化に伴う状態を配慮し、現状のＤＬＬ回路では、量1産化に適した内部電源として、小容量の小型化された複数の電源回路が設置される場合がある。すなわち、ＤＬＬ回路に一定の電流供給能力を持つ電源回路が複数台設置されることがある。この場合、低速クロックで動作するＤＬＬ回路では消費電流が少ないので、複数台の電源回路は不要である。

図１から図４までを参照してこの種のＤＬＬ回路２を含む半導体装置に実際に使用されている内部電源回路１００とその周辺回路の一例を説明する。

図示される内部電源回路１００は、二つの電源回路１１１，１１２を有し、外部電源電圧Ｖ_ＤＤを電流電源３から配線を介して受け、ＤＬＬ回路２に供給するように降圧した内部電源電圧Ｖ_ＰＥＲＩを出力する。図１では、低速クロックのＤＬＬ回路に使用される場合の構成を示し、このため、電源回路１１２に対する配線１１０が切断されている。この結果、外部電源電圧Ｖ_ＤＤは一方の電源回路１１１のみに供給され、他方の内部電源回路１１２には供給されない。

図２に示されるように、図１の構成では、低いクロック周波数に対してのみ対応できる構成であり、高いクロック周波数には対応できない。しかし、電源回路１１２に電流供給されないので、図１の回路構成は低消費電流である。

他方、図３で示されるように、高速クロックのＤＬＬ回路に使用される場合、配線、例えば、アルミニウム配線１１０によって、二つの電源回路１１１，１１２はＤＬＬ回路２に接続され、この結果、ＤＬＬ回路２には両電源回路１１１、１１２から電流が供給される。従って、図４に示されるように、高速クロック対応で使用できる。しかしながら、この回路構成を低速クロック動作で使用する場合には、供給能力の過剰となり、不必要な消費電流が発生する。

上述したように、高速クロックまたは低速クロックに対応するためには、内部電源回路１００の電源回路１１１，１１２に対する配線１１０を接続または切断することが必要である。しかし、この回路構成では、チップ化された内部電源を高速／低速クロックに対して顧客側で任意に切り替えることは不可能である。

すなわち、図１および図３に示されるように、供給電力の適正化を図るためにＤＬＬ回路に対する内部電源回路を複数回路に分割した場合、その消費電流の調整をアルミニウム配線の接続または切断という処理により実行するため、顧客自身で採用すべき内部電源の適正化が困難または不可能なことである。

本発明の目的は、レイアウトの修正を必要としない内部電源制御方法を提供することである。

本発明は、外部入力するクロックの周波数により消費電流が大きく変わる特性を有している電子回路に供給される外部入力クロック周波数を検知して供給電流を制御し、無駄な消費電流を削減する内部電源制御方法、この制御方法を用いた内部電源回路、およびこの内部電源回路を備えた半導体装置、特に、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）に代表される高速メモリ等に入力されるデータの位相を内部クロックの位相に同期させる半導体記憶装置に関するものである。

すなわち、本発明は、顧客がチップ化された内部電源回路を使用する際に適用すべき高速／低速クロックを意識することなく使用可能とするため、内部電源回路を分割し、この分割された複数の電源回路を外部電源とＤＬＬ回路のようなクロックで動作する電子回路との間に並列配備し、周波数判定回路により上記クロックを取り込んでその周波数を検出し、この検出した周波数に基づいて上記複数の電源回路それぞれの電子回路との接続を制御することを主要な特徴とする。

すなわち、検出した周波数が所定の周波数を越えた場合には全ての電源回路を動作させ、その周波数より低い場合には一部の電源回路を、全く電流消費させないよう完全に動作停止させておくというように、本発明はこの周波数判定により分割された電源回路の稼動台数制御を行うことを特徴としている。

上記分割された電源回路は、外部電源と電子回路とを常時接続する一つの基本電源回路と、周波数に基づく条件付で接続または切断する少なくとも一つの付加電源回路とを備えることが制御の簡潔化のため望ましい。更に、上記複数の電源回路のうち少なくとも付加電源回路は、それぞれが電流の同一供給能力を有していることがその制御の簡素化上、好ましい。

本発明による電源制御は、外部入力するクロック周波数により消費電流が大きく変わる特性を有している電子回路に供給する内部電源を制御する際、その内部電源のための回路を複数の電源回路に分割し、動作対象となるクロック周波数を検出し、かつこのクロック周波数に適するように上記複数の電源回路の接続を制御している。すなわち、本発明による内部電源回路を配備することにより、必要に応じて自動的に適正化された数の電源回路を電子回路に接続できる。従って、消費電流適正化のための高速／低速クロックに対する顧客による配線処理を不要にできるという利点がある。

本発明では、クロックを用いる電子回路を使用する際、外部電源と上記電子回路との間を接続し、外部電源を受け電子回路に供給する内部電源回路の配備に際して高速／低速のクロックに対応する顧客による配線処理を不要にすることである。このため、本発明では、内部電源回路を複数の電源回路に分割しておき、上記クロックを取り込んでその周波数を検出し、検出した周波数に基づいて複数の上記電源回路それぞれの電子回路との接続／非接続を制御する構成により実現された。

複数の電源回路の少なくとも一つは常時接続する基本電源回路であり、他の少なくとも一つは処理する周波数に基づく条件付で接続する付加電源回路である構成を有し、特に、基本電源回路は一つであることが、接続制御上、望ましい。また、周波数判定回路が上記クロックを取り込んでその周波数を検出し、検出した周波数に基づいて上記付加電源回路の接続を制御することになる。この結果、電子回路で使用するクロック周波数に適正化された数の電源回路が、外部電源と電子回路との間に並列接続される。

本発明の実施例１について図５および図６を併せ参照して説明する。

図５は、本発明による実施例１として、内部電源回路１とその周辺回路との機能ブロックの一構成を示す説明図である。図５では、内部電源回路１、ＤＬＬ（Delay Locked Loop）回路２、および外部電流源Ａ３とが示されている。外部電流源Ａ３は外部電源電圧Ｖ_ＤＤを受けて内部電源回路１に電流を供給する回路である。

内部電源回路１は、ＤＬＬ回路２と外部電源電圧Ｖ_ＤＤを有する外部電流源Ａ３との間に配備され、外部電源電圧Ｖ_ＤＤを受けて内部電源電圧Ｖ_ＰＥＲＩに降圧しＤＬＬ回路２に供給する動作を行い、基本電源回路１１、付加電源回路１２、および周波数判定回路２０によって構成されている。

ＤＬＬ回路２は、外部入力するクロック周波数により消費電流が大きく変わる特性を有している代表的な回路であり、内部電源電圧Ｖ_ＰＥＲＩおよびクロックCLK，CLKBを入力して動作する。

内部電源回路１の基本電源回路１１は、高周波数状態で動作するＤＬＬ回路２の最大消費電流に対してほぼ半分の電流をまかなう、または、例えば半導体記憶装置がスタンバイ／アクティブ状態のような低周波数状態の場合に適切な小電流を供給する。

付加電源回路１２は、基本電源回路１１と並列に協動して、高周波数状態で動作するＤＬＬ回路２の最大消費電流に対して十分な電流を供給する。

周波数判定回路２０は、ＤＬＬ回路２に入力されるクロックと同一のクロックCLK，CLKBを入力してこのクロック周波数を検出判定し、付加電源回路１２へ通知する。

図６は、図５における基本電源回路１１および付加電源回路１２の作動状態を説明するための特性を示し、ここでは、クロック周波数とＤＬＬ回路２へ供給する電流との関係を示している。

すなわち、付加電源回路１２はクロックの高速化に伴いＤＬＬ回路２への供給能力を上げるために追加されるが、低速クロックの際には無駄な消費が発生することになる。従って、周波数判定回路２０は、クロックCLK，CLKBを入力して低速クロックであることを判定した際には、判定信号ＬＭ１により付加電源回路１２へ「オフ」を通知し、付加電源回路１２に電源遮断を指示する。

このように、周波数判定回路２０が、入力するクロックCLK，CLKBが低速クロックであるか高速クロックであるかを判定し、付加電源回路１２にその判定信号ＬＭ１を送る。一方、付加電源回路１２は、その判定信号ＬＭ１を受け、付加電源回路１２から電源を供給するか否かを判断する。付加電源回路１２が作動する場合は２台分の能力、遮断する場合は１台分の能力で、ＤＬＬ回路２へ電流が供給される。この結果、顧客によるまたは出荷の際における配線の接続／非接続を処理することなく、現状では低速動作時に無駄となっていた消費電流を回避することが可能となる。

次に、本発明の実施例１の判定信号ＬＭ１を出力する周波数判定回路２０を図５および図７から図９までを併せ参照して説明する。

図７は、図５における周波数判定回路２０の回路ブロックの一構成を示している。

図７に示されるように、周波数判定回路２０は、クロックバッファ２１、２分周回路（ＤＩＶ２）２２、４分周回路（ＤＩＶ４）２３、遅延レプリカ（ＲＥＰ）２４、付加遅延回路（ＡＤＤ）２５、およびＦＦ（フリップフロップ）回路２６を備える。

クロックバッファ２１は、外部クロック信号CLKを入力し、２分周回路２２と４分周回路２３とに出力する。２分周回路２２はクロックバッファ２１の出力を受けて２倍周期のクロック信号ICLK_DIV2をＦＦ回路２６へ出力する。４分周回路２３はクロックバッファ２１の出力を受けて４倍周期のクロック信号ICLK_DIV4を遅延レプリカ２４へ出力する。遅延レプリカ２４は４分周回路２３の出力信号ICLK_DIV4を受け所定の時間ｔ_ＲＥＰだけ遅延させて付加遅延回路２５へ信号ICLK_DIV4Dとして出力する。付加遅延回路２５は遅延レプリカ２４の出力信号ICLK_DIV4Dを受けて所定の時間ｔ_ＡＤＤだけ遅延させた信号ICLK_DIV4ADをＦＦ回路２６へ出力する。ＦＦ回路２６は、２分周回路２２から受けるクロック信号ICLK_DIV2を受けた際、付加遅延回路２５から受ける信号ICLK_DIV4ADが「オン」の場合、判定信号ＬＭ１を「オン」に生成し付加電源回路１２へ送る。

判定信号ＬＭ１の「オン」信号は、付加電源回路１２にＤＬＬ回路２へ電流を供給させる。判定信号ＬＭ１の「オン」または「オフ」の生成を、図８および図９を参照して以下に説明する。

まず、図７および図８を併せ参照して高速で必要とする電源能力について説明する。図８は、外部クロック信号CLKの周期ｔ_ＣＫが高速で、比較的短いため、付加電源回路１２が基本電源回路１１と共に動作する場合のタイミングチャートを示す。

４分周回路２３の出力信号ICLK_DIV4は、遅延レプリカ２４によって時間ｔ_ＲＥＰだけ遅延させられた信号ICLK_DIV4Dとなる。これは、付加遅延回路２５が受けて時間ｔ_ＡＤＤだけ遅延させられ、信号ICLK_DIV4ADが生成されてＦＦ回路２６のデータ入力端子に入力される。ＦＦ回路２６において、信号ICLK_DIV4ADを２分周回路２２の出力信号ICLK_DIV2の立下りエッジでサンプリングした場合、下記式（１）となる。

ｔ_ＣＫ＜ｔ_ＲＥＰ＋ｔ_ＡＤＤ・・・（１）

この条件により、判定信号ＬＭ１はハイ（Ｈ）レベルになり、付加電源回路１２（図５）に回路動作「オン」の信号が送られるので、高速動作に必要な２台分の電源能力をＤＬＬ回路２へ供給できる。

次に、図７および図９を併せ参照して低速で必要とする電源能力について説明する。図９は、外部クロック信号ＣＬＫの周期ｔ_ＣＫが低速のため比較的長く、付加電源回路１２（図５）の電源供給を遮断する場合におけるタイミングチャートを示す。

この場合では、図９により理解されるように、下記式（２）が成立する。

ｔ_ＣＫ＞ｔ_ＲＥＰ＋ｔ_ＡＤＤ・・・（２）

すなわち、ＦＦ回路２６では、２分周回路２２の出力信号ICLK_DIV2の立下りエッジで付加遅延回路２５の出力信号ICLK_DIV4ADをサンプリングした場合、ＦＦ回路２６の出力する判定信号ＬＭ１はロー（Ｌ）レベルになり、付加電源回路１２に回路動作「オフ」の信号が送られることになる。従って、低速動作に必要最低限の電源能力をＤＬＬへ供給することができる。

ところで、付加電源回路１２を使用するか使用しないかを切り替えるクロック周期ｔ_ＣＫは下記式（３）によってあらわされる。

ｔ_ＣＫ＝ｔ_ＲＥＰ＋ｔ_ＡＤＤ・・・（３）

他方、付加電源回路１２を使用しない場合の動作限界は下記式（４）の条件である。

ｔ_ＣＫ＝ｔ_ＲＥＰ・・・・・・（４）

従って、周波数判定回路２０は、上記式（４）に対し、付加遅延時間「ｔ_ＡＤＤ」だけマージンを持たせている。これは周波数判定後の電源電圧および温度の変動によって、時間「ｔ_ＲＥＰ」が変動しても下記式（５）のような誤動作条件を回避するためである。

ｔ_ＣＫ＜ｔ_ＲＥＰ・・・・・・（５）

本発明の実施例２について図１０から図１３までを併せ参照して説明する。

図１０に示される内部電源回路１Ａは「Ｎ」個の付加電源回路１２１〜１２Ｎを備えており、周波数判定回路２０Ａは「Ｎ」個の付加電源回路１２１〜１２Ｎそれぞれの接続を制御している。他の構成要素の機能は図５を参照して説明したものと同一であり、その説明は省略する。また、基本電源回路１１を含め、付加電源回路１２１〜１２Ｎそれぞれは、同一の電源容量を有するものとする。

付加電源回路１２１〜１２Ｎそれぞれは、原則的に図５で説明した付加電源回路１２と同一であり、周波数判定回路２０Ａの制御により外部電源を内部回路に供給する電源の接続と遮断とを切り替える。

周波数判定回路２０Ａは、判定信号ＬＭ１〜ＬＭＮにより付加電源回路１２１〜１２Ｎそれぞれの電源接続を制御する。

次に、図１１を参照して周波数判定回路２０Ａについて説明する。

図１１に示されるように、周波数判定回路２０Ａは、クロックバッファ２１、２分周回路２２、４分周回路２３、遅延レプリカ２４１〜２４Ｎ、付加遅延回路２５、およびＦＦ（フリップフロップ）回路２６１〜２６Ｎを備える。図７を参照して説明したと同一の名称を有する構成要素は、同一の機能・構成を有する。また、遅延レプリカ２４１〜２４Ｎそれぞれは同一の遅延時間を有するものとする。

誤動作回避の付加遅延時間ｔ_ＡＤＤを有する付加遅延回路２５は遅延レプリカ２４１〜２４Ｎの前位に配備される。また、低い周波数帯には遅延レプリカ２４１の出力が対応し、最高の周波数帯には遅延レプリカ２４Ｎまで全ての出力が対応するものとする。また、４分周回路２３を出力する信号は、付加遅延回路２５を介して、遅延レプリカ２４Ｎから２４１までの直列回路を順次伝播する。

更に、遅延レプリカ２４１〜２４Ｎそれぞれの出力は、ＦＦ回路２６１〜２６Ｎそれぞれに送られる。また、ＦＦ回路２６１〜２６Ｎそれぞれは、遅延レプリカ２４１〜２４Ｎそれぞれから出力を受けている状態で２分周回路２２の出力を受けた際に、判定信号ＬＭ１〜ＬＭＮを送出する。

すなわち、本実施例のように、遅延レプリカ２４１〜２４Ｎそれぞれが同一の遅延時間ｔ_ＲＥＰを有する場合、ＦＦ回路２６１は遅延時間ｔ_ＲＥＰ１（＝Ｎ×ｔ_ＲＥＰ＋ｔ_ＡＤＤ）に対応する判定信号ＬＭ１を付加電源回路１２１へ出力することになる。一方、最後のＦＦ回路２６Ｎは遅延時間ｔ_ＲＥＰＮ（＝ｔ_ＲＥＰ＋ｔ_ＡＤＤ）に対応する判定信号ＬＭＮを付加電源回路１２Ｎへ出力することになる。

例えば、図１２に示されるように、３個の付加電源回路１２１〜１２３が備えられた場合、クロック周波数が高い場合は、全ての判定信号ＬＭ１〜ＬＭＮが「オン」となり、４台分の基本電源回路１１を含む全ての付加電源回路１２１〜１２３が稼動する。周波数が低くなるにしたがって、付加電源回路１２３から順次電源遮断となり最低周波数では基本電源回路１１のみの稼動となる。

図１３に示されると共に、上記図８，９を参照した説明で理解できるように、入力したクロック周波数の周期ｔ_ＣＫが「ｔ_ＲＥＰ３＝ｔ_ＲＥＰ＋ｔ_ＡＤＤ」より大きく「ｔ_ＲＥＰ２＝２×ｔ_ＲＥＰ＋ｔ_ＡＤＤ」より小さい場合、判定信号ＬＭ１，ＬＭ２は「オン」になるが、判定信号ＬＭ３は「オフ」のまま、または「オン」であっても「オフ」に切り替えられる。従って、このクロック周波数の場合、２台の付加電源回路１２１、１２２が稼動して基本電源回路１１と共に電子回路に電源供給し、付加電源回路１２３の電源は遮断される。

すなわち、上記実施例で理解されるように、各遅延レプリカ２４１〜２４Ｎそれぞれに相異なる例えば等間隔の時間「ｔ_ＲＥＰ」差を有する遅延時間「ｔ_ＲＥＰ１〜ｔ_ＲＥＰＮ」を付与し、最高周波数に対しては全付加電源回路１２１〜１２Ｎを「オン」とし、所定の間隔で周波数が低下した際に、付加電源回路１２１〜１２Ｎを一つずつ順次「オフ」に切替えている。

上記説明では、制御の簡素化のため、基本電源回路を含む全ての付加電源回路それぞれを同一規模とし、その結果、誤動作回避の付加遅延時間ｔ_ＡＤＤを有する付加遅延回路２５は一つとしている。しかしながら、回路機能を適正に発揮するため、それぞれが異なる時間「ｔ_ＲＥＰ」を有する遅延レプリカを、その所要周波数に合致させて適切に選択することが可能であり、むしろ好ましい場合もある。すなわち、上記説明により、本発明は限定されるものではない。

このような構成により、様々な周波数の適用に従って、最適な電流供給が可能である。勿論、周波数の高低に対して電流の大小が逆に対応する場合であっても適切な対処が可能である。このため、本実施例では、外部入力するクロック周波数により消費電流が大きく変わる特性を有している電子回路に対して、木目細かく最適化された電流供給ができるので、装置の作動に対し、無駄な消費電流を回避することができる。

内部電源において電源回路を分割し、必要とする最適個数の電源回路を、入力するクロック周波数の判定を用いて「オン／オフ」し、外部電源と電子回路とを容易に接続または遮断することができるので、外部入力するクロック周波数により消費電流が大きく変わる特性を有している電子回路に対して有効に適用することができる。

従来の電源制御方法を用いた回路構成の一例で、配線の切断を示した説明図である。図1におけるクロック周波数と回路電流との関係の一例を示したグラフである。図1において、配線を閉じて接続回路を形成した場合の回路構成の一例を示した説明図である。図３におけるクロック周波数と回路電流との関係の一例を示したグラフである。本発明による電源制御方法を用いた回路構成の実施の一形態を示した説明図である。（実施例１）図５におけるクロック周波数と回路電流との関係の一実施例を示したグラフである。（実施例１）図５の周波数判定回路における回路構成の実施の一形態を示した説明図である。（実施例２）図７で高速クロックの際の周波数検出による判定を説明したタイムチャートである。（実施例１）図７で低速クロックの際の周波数検出による判定を説明したタイムチャートである。（実施例１）図５において、付加電源回路を複数設けた際の周波数判定回路における回路構成の実施の一形態を示した説明図である。（実施例２）図１０に適用する周波数判定回路における回路構成の実施の一形態を示した説明図である。（実施例２）図１０で「Ｎ＝３」におけるクロック周波数と回路電流との関係の一実施例を示したグラフである。（実施例２）図１１で「Ｎ＝３」におけるクロック周波数の一例に基づき周波数検出した際の判定を説明したタイムチャートである。（実施例２）

符号の説明

１、１Ａ内部電源回路
２ＤＬＬ（Delay Locked Loop）回路
３外部電源
１１基本電源回路
１２、１２１〜１２Ｎ付加電源回路
２０、２０Ａ周波数判定回路
２１クロックバッファ
２２２分周回路（ＤＩＶ２）
２３４分周回路（ＤＩＶ４）
２４、２４１〜２４Ｎ遅延レプリカ（ＲＥＰ）
２５付加遅延回路（ＡＤＤ）
２６、２６１〜２６ＮＦＦ（フリップフロップ）回路

Claims

外部電源を受けて電子回路に供給する内部電源回路の制御方法において、前記内部電源回路を複数の電源回路に分割しておき、前記電子回路が外部から受けるクロックの周波数を検出し、検出した前記周波数に基づいて、前記複数の電源回路の前記電子回路との間の接続を制御することを特徴とする内部電源制御方法。
請求項１に記載の内部電源制御方法において、前記内部電源回路は、前記外部電源と前記電子回路との間で、両者を常時接続する一つの基本電源回路と、検出した前記周波数に基づいて接続を制御される少なくとも一つの付加電源回路とに分割されていることを特徴とする内部電源制御方法。
請求項２に記載の内部電源制御方法において、前記内部電源回路のうち少なくとも付加電源回路は、電流の同一供給能力をそれぞれ有していることを特徴とする内部電源制御方法。
外部電源を電子回路に供給する内部電源回路において、並列に配備された複数の電源回路と、前記電子回路が外部から受けるクロックを取り込んで周波数を検出し、検出された周波数に基づいて、前記複数の電源回路の前記電子回路との間の接続を制御する周波数判定回路とを備えることを特徴とする内部電源回路。
請求項４に記載の内部電源回路において、前記複数の電源回路には、前記外部電源と前記電子回路とを常時接続する一つの基本電源回路と、前記周波数判定回路により前記電子回路との接続が制御される少なくとも一つの付加電源回路とが含まれることを特徴とする内部電源回路。
請求項５に記載の内部電源回路において、前記複数の電源回路のうち少なくとも付加電源回路は、それぞれが電流の同一供給能力を有していることを特徴とする内部電源回路。
請求項４から請求項６までのうちの一つに記載の内部電源回路を備えた半導体装置。
請求項４から請求項６までのうちの一つに記載の内部電源回路と、ＤＬＬ（Delay Locked Loop）回路と、記憶回路とを含む集積回路として構成された半導体記憶装置。
外部から受けるクロックを取り込んで周波数を検出し、検出したN個の周波数を判定信号として外部出力する周波数判定回路において、外部クロックを入力するクロックバッファと、前記クロックバッファの出力を受けて２倍周期のクロックを生成する２分周回路と、前記クロックバッファの出力を受けて４倍周期のクロックを生成する４分周回路と、４分周回路の出力を受け、誤動作条件を回避するための遅延時間を付加する付加遅延回路と、付加遅延回路の出力を受け、それぞれが所定の周波数周期に基づいて設定された時間だけ入力信号を遅延させるＮ個の直列接続された遅延レプリカと、前記遅延レプリカそれぞれに対応して設けられ、前記２分周回路の出力を受けた際に、対応する前記遅延レプリカの出力に基づいて「オン／オフ」信号を設定し、その「オン／オフ」信号を判定信号として外部に出力するフリップフロップ回路とを備えることを特徴とする周波数判定回路。