JP2006295343A

JP2006295343A - スイッチトキャパシタフィルタ及びフィードバックシステム

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Publication number: JP2006295343A
Application number: JP2005110272A
Authority: JP
Inventors: Shiro Michimasa; 志郎道正; Yusuke Tokunaga; 祐介徳永; Takashi Morie; 隆史森江
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2005-04-06
Filing date: 2005-04-06
Publication date: 2006-10-26
Also published as: US7327182B2; US20060226896A1

Abstract

【課題】完全に平滑化された信号を出力するスイッチトキャパシタフィルタを実現する。
【解決手段】スイッチトキャパシタフィルタは、３個のスイッチトキャパシタ回路（３２）を備えている。各スイッチトキャパシタ回路（３２）は、容量（３２１）を有し、容量（３２１）が電流信号の入力端に接続された第１の状態、容量（３２１）が電圧信号の出力端に接続された第２の状態、及び容量（３２１）がフィルタ容量（３１）の側に接続された第３の状態が循環する。そして、これら３個のスイッチトキャパシタ回路（３２）は、互いに第１から第３の状態が重ならないようにインターリーブ制御される。
【選択図】図４

Description

本発明は、スイッチトキャパシタフィルタに関し、特に、位相同期回路や遅延ロックループ回路などのフィードバックシステムにおけるループフィルタとして好適なスイッチトキャパシタフィルタの技術に関する。

今日、システムＬＳＩに搭載される機能はますます増えつつあり、システムＬＳＩの回路規模は増大する傾向にある。このため、システムＬＳＩに搭載される個々の回路の縮小化は普遍的な問題となっている。

システムＬＳＩには必ずと言ってよいほど位相同期回路（以下、「ＰＬＬ」と称することがある。）が搭載されている。ＰＬＬには、応答時間の最大値を入力クロックの周波数のおよそ１０分の１以上に大きくすることができないという制約がある。このため、ＰＬＬを構成するループフィルタのＣＲ積を比較的大きく設定する必要がある。比較的大きなＣＲ積を実現するためには、ループフィルタを構成する容量の容量値を大きく設定するのが一般的である。したがって、ＰＬＬの構成要素の中でもループフィルタはＰＬＬの回路面積の大部分を占めることとなる。そして、ＰＬＬにおいて入力クロックの周波数が低くなればなるほど応答時間は長くなるため、ループフィルタを構成する容量の容量値をさらに大きく設定する必要がある。その結果、ＰＬＬの回路規模はますます大きくなってしまう。このような問題を解決するためにも、ループフィルタの回路規模縮小が求められるところである。

ループフィルタの縮小化という点では、スイッチトキャパシタフィルタを用いることが非常に効果的である。スイッチトキャパシタフィルタでは、フィルタの構成要素である抵抗がスイッチトキャパシタで実現されており、比較的小さなスイッチトキャパシタで非常に大きな抵抗値が実現できる。また、入力電流の量を少なくすることによって、スイッチトキャパシタフィルタを構成する容量を全体的に小さくすることができ、回路規模の縮小及び消費電力の低減といった効果が奏される（例えば、非特許文献１参照）。
T.Lee and B.Razavi, "A stabilization technique for phase-locked frequency synthesizer", in Proc. 2001 Symp. VLSI Circuits, Kyoto, Japan, June 2001, pp.39-42

しかし、従来のスイッチトキャパシタフィルタは、スイッチトキャパシタが入力電流をサンプリングしながらこのときに生じる電圧を出力するという構成となっている。このため、スイッチトキャパシタが入力側に接続された状態、すなわち、電流が入力されている間は漸増（電流が負の場合には漸減）する電圧が出力され、スイッチトキャパシタが入力側から切断された状態、すなわち、電流が入力されていない間は平滑化された一定電圧が出力される。すなわち、従来のスイッチトキャパシタフィルタでは入力信号が完全に平滑化されずに電圧信号が出力されることとなる。

図１２は、従来のスイッチトキャパシタフィルタの出力電圧のグラフである。このグラフは、スイッチトキャパシタフィルタに断続的に電流信号が入力されたときの出力電圧の変化を示している。上述したように、出力電圧は、電流入力時には三角波状となる一方、電流非入力時には一定電圧となるため、スイッチトキャパシタフィルタの出力電圧には高周波成分が含まれてしまうこととなる。この結果、図１３に示したように、ＰＬＬの出力に高調波スプリアスが混入し、信号品質劣化の原因となっていた。

上記問題に鑑み、本発明は、完全に平滑化された信号を出力するスイッチトキャパシタフィルタを実現し、位相同期回路や遅延ロックループ回路などのフィードバックシステムの出力への高調波スプリアスの混入を抑制するループフィルタ、及びこのようなループフィルタを備えたフィードバックシステムの提供を課題とする。

上記課題を解決するために本発明が講じた手段は、フィルタ容量を備え、入力された電流信号を当該フィルタ容量で平滑化して電圧信号を出力するスイッチトキャパシタフィルタとして、ある位相で、電流信号の入力によって供給される電荷を充電し、次の位相で、上記の充電によって生じた電圧と前の位相におけるフィルタ容量の電圧とを平均化した電圧を電圧信号として出力し、さらに次の位相で、上記の平均化された電圧とフィルタ容量の電圧とをさらに平均化するものとする。

この発明によると、ある位相で、電流信号の入力によって供給される電荷は一端充電されてから、次の位相で、その充電によって生じた電圧とその前の位相におけるフィルタ容量の電圧とを平均化した電圧が出力され、さらにその次の位相で、その平均化された電圧とフィルタ容量の電圧とがさらに平均化される。したがって、サンプリング中の充電電圧が出力側に直接伝わることがなく、フィルタ容量によって完全に平滑化された電圧信号が出力される。

具体的には、上記のスイッチトキャパシタフィルタは、容量を有し、この容量が電流信号の入力端に接続された第１の状態、この容量が電圧信号の出力端に接続された第２の状態、及びこの容量がフィルタ容量の側に接続された第３の状態が循環する第１、第２及び第３のスイッチトキャパシタ回路を備えており、これら第１から第３のスイッチトキャパシタ回路は、互いに第１から第３の状態が重ならないようにインターリーブ制御されるものとする。

好ましくは、上記のスイッチトキャパシタフィルタにおいて、フィルタ容量及び第１から第３のスイッチトキャパシタ回路における容量は、いずれもＭＯＳ容量とする。

また、具体的には、上記のスイッチトキャパシタフィルタは、２個の容量を有し、いずれか一方の容量が電流信号の入力端に接続されるとき他の容量が電圧信号の出力端に接続される第１のスイッチトキャパシタ回路と、２個の容量を有し、いずれか一方の容量が電圧信号の出力端に接続されるとき他の容量がフィルタ容量の側に接続される第２のスイッチトキャパシタ回路とを備えたものとする。

好ましくは、上記のスイッチトキャパシタフィルタにおいて、フィルタ容量及び第１及び第２のスイッチトキャパシタ回路における容量は、いずれもＭＯＳ容量とする。

一方、本発明が講じた手段は、入力クロックに基づいて生成した出力クロックを帰還させ、この出力クロックを所定の特性にするフィードバックシステムとして、入力クロックと帰還されたクロックとの位相差に基づいてチャージ電流を生成するチャージポンプ回路と、フィルタ容量を有し、入力されたチャージ電流をこのフィルタ容量で平滑化して電圧信号を出力するループフィルタであって、ある位相で、チャージ電流の入力によって供給される電荷を充電し、次の位相で、上記の充電によって生じた電圧と前の位相におけるフィルタ容量の電圧とを平均化した電圧を電圧信号として出力し、さらに次の位相で、上記の平均化された電圧とフィルタ容量の電圧とをさらに平均化するループフィルタと、ループフィルタから出力された電圧信号に基づいて出力クロックを生成する出力クロック生成回路とを備えたものとする。

この発明によると、ループフィルタにおいて、ある位相で、チャージ電流の入力によって供給される電荷は一端充電されてから、次の位相で、その充電によって生じた電圧とその前の位相におけるフィルタ容量の電圧とを平均化した電圧が出力され、さらにその次の位相で、その平均化された電圧とフィルタ容量の電圧とがさらに平均化される。したがって、サンプリング中の充電電圧が出力側に直接伝わることがなく、フィルタ容量によって完全に平滑化された電圧信号がループフィルタから出力される。この結果、ループフィルタから出力される電圧信号には高周波成分が含まれず、フィードバックシステムの出力への高調波スプリアスの混入が抑制される。

具体的には、上記のループフィルタは、容量を有し、この容量がチャージ電流の入力端に接続された第１の状態、この容量が電圧信号の出力端に接続された第２の状態、及びこの容量がフィルタ容量の側に接続された第３の状態が循環する第１、第２及び第３のスイッチトキャパシタ回路を備えたものであり、上記のフィードバックシステムは、入力クロックの立ち下がり変化に基づいて排他的な３相の制御クロックを生成する制御クロック生成回路を備えており、第１から第３のスイッチトキャパシタ回路は、制御クロック生成回路によって生成された３相の制御クロックに従って、互いに第１から第３の状態が重ならないようにインターリーブ制御されるものとする。

また、具体的には、上記のループフィルタは、２個の容量を有し、いずれか一方の容量がチャージ電流の入力端に接続されるとき他の容量が電圧信号の出力端に接続される第１のスイッチトキャパシタ回路と、２個の容量を有し、いずれか一方の容量が電圧信号の出力端に接続されるとき他の容量がフィルタ容量の側に接続される第２のスイッチトキャパシタ回路とを備えたものであり、上記のフィードバックシステムは、入力クロックの立ち下がり変化に基づいて排他的な２相の制御クロックを生成する制御クロック生成回路を備えており、第１及び第２のスイッチトキャパシタ回路は、制御クロック生成回路によって生成された２相の制御クロックに従って動作するものとする。

以上のように本発明によると、スイッチトキャパシタフィルタから完全に平滑化された電圧信号が出力される。そして、このスイッチトキャパシタフィルタをループフィルタとして備えたフィードバックシステムにおいて、出力への高調波スプリアスの混入が抑制されるため、極めて高品質な出力クロックを得ることができる。

以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態に係るＰＬＬの構成を示す。本実施形態に係るＰＬＬは、位相比較器１０と、チャージポンプ回路２０と、ループフィルタ（ＬＰＦ）３０Ａと、出力クロック生成回路としての電圧制御発振器（ＶＣＯ）４０と、分周器５０と、制御クロック生成回路６０Ａとを備えている。位相比較器１０は、ＰＬＬに与えられる入力クロックＣＫｉｎと帰還クロックＣＫｄｉｖとの位相を比較し、この位相差に応じたアップ信号ＵＰおよびダウン信号ＤＮを出力する。チャージポンプ回路２０は、アップ信号ＵＰおよびダウン信号ＤＮに基づいてプッシュプル動作をし、チャージ電流Ｉｐを出力（吐き出し又は吸い込み）する。電圧制御発振器４０は、ループフィルタ３０Ａから出力された電圧Ｖｏｕｔに基づいて、ＰＬＬの出力クロックＣＫｏｕｔの周波数を変化させる。分周器５０は、出力クロックＣＫｏｕｔをＮ（Ｎは自然数）分周し、帰還クロックＣＫｄｉｖとして位相比較器１０にフィードバックする。以上の動作を繰り返すうちに、出力クロックＣＫｏｕｔは次第に所定の周波数に収束し、ロックされる。以下、ループフィルタ３０Ａ及び制御クロック生成回路６０Ａの構成及び動作について詳細に説明する。

制御クロック生成回路６０Ａは、入力クロックＣＫｉｎの立ち下がり変化に基づいて制御クロックＣＫ１、ＣＫ２及びＣＫ３を生成し、ループフィルタ３０Ａにこれら制御クロックＣＫ１〜ＣＫ３を与える。図２は、制御クロック生成回路６０Ａの回路構成を示す。また、図３は、制御クロック生成回路６０Ａのタイミングチャートである。

インバータ６１は、入力クロックＣＫｉｎを反転し、クロック／ＣＫｉｎを出力する。Ｄフリップフロップ６２１、６２２、６２３及び６２４は、クロック／ＣＫｉｎの立ち上がり変化に同期して動作する。Ｄフリップフロップ６２１及び６２２の出力は、それぞれ、ＮＯＲゲート６６の入力となる。ＮＯＲゲート６６の出力は、Ｄフリップフロップ６２１のデータ入力である。ＮＡＮＤゲート６３１は、Ｄフリップフロップ６２２の反転出力と制御クロックＣＫ３との否定論理積を制御クロックＣＫ１として出力する。ＮＡＮＤゲート６３２は、Ｄフリップフロップ６２３の反転出力と制御クロックＣＫ１との否定論理積を制御クロックＣＫ２として出力する。そして、ＮＡＮＤゲート６３３は、Ｄフリップフロップ６２４の反転出力と制御クロックＣＫ２との否定論理積を制御クロックＣＫ３として出力する。上記構成の制御クロック生成回路６０Ａから出力される制御クロックＣＫ１、ＣＫ２及びＣＫ３の相は互いに異なり、かつ、オンデューティが重なることがない。すなわち、制御クロック生成回路６０Ａは、入力クロックＣＫｉｎの立ち下がり変化に基づいて排他的な３相の制御クロックを生成する。

一方、ループフィルタ３０Ａは、入力されたチャージ電流Ｉｐを平滑化して電圧Ｖｏｕｔを出力するスイッチトキャパシタフィルタとして構成されている。図４は、ループフィルタ３０Ａの回路構成を示す。ループフィルタ３０Ａは、３個のスイッチトキャパシタ回路３２と、ＭＯＳ容量として構成された容量３１、３３及び３４とを備えている。

各スイッチトキャパシタ回路３２は、ＭＯＳ容量として構成された容量３２１と、スイッチ３２２、３２３及び３２４とを備えている。容量３２１は、一端が接地され、他端がスイッチ３２２〜３２４に接続されている。各スイッチ３２２は、各容量３２１とチャージ電流Ｉｐの入力端との電気的な接続の有無を制御する。各スイッチ３２３は、各容量３２１と電圧Ｖｏｕｔの出力端との電気的な接続の有無を制御する。そして、各スイッチ３２４は、各容量３２１と容量３１との電気的な接続の有無を制御する。

容量３１は、一端が接地され、他端が各スイッチトキャパシタ回路３２のスイッチ３２４に接続されている。容量３１は、スイッチ３２４がオンとなっているスイッチトキャパシタ回路３２における容量３２１に充電された電荷を次々と受ける。すなわち、容量３１は、チャージ電流Ｉｐによって供給される電荷を蓄積して平滑電圧を生成するフィルタ容量として機能する。

容量３３は、一端が接地され、他端がチャージ電流Ｉｐの入力端に接続されている。また、容量３４は、一端が接地され、他端が電圧Ｖｏｕｔの出力端に接続されている。容量３３及び３４は、主に、各スイッチトキャパシタ回路３２のスイッチングノイズを緩和する働きをする。容量３３および３４は、理論的には省略可能であるが、実際の回路では設けることが好ましい。

各スイッチトキャパシタ回路３２におけるスイッチ３２２〜３２４は、上記の制御クロックＣＫ１、ＣＫ２及びＣＫ３に従って動作し、スイッチ３２２のみがオンとなる状態、スイッチ３２３のみがオンとなる状態、及びスイッチ３２４のみがオンとなる状態が循環する。また、３個のスイッチトキャパシタ回路３２は、互いの動作状態が重ならないようにインターリーブ制御される。図５（ａ）、（ｂ）及び（ｃ）は、各スイッチトキャパシタ回路３２における容量３２１の接続状態の変化を示す。各スイッチトキャパシタ回路３２における容量３２１の接続状態は、図５（ａ）、（ｂ）及び（ｃ）に示した順に変化し、図５（ｃ）に示した接続状態の次は再び図５（ａ）に示した接続状態から繰り返される。

各スイッチトキャパシタ回路３２は制御クロックＣＫ１〜ＣＫ３によってスイッチング制御されるため、そのスイッチングのタイミングは入力クロックＣＫｉｎが立ち下がり変化をしたときとなる。したがって、チャージ電流Ｉｐが入力されている最中に各スイッチトキャパシタ回路３２のスイッチング制御が行われることがなく、ループフィルタ３０Ａの正常動作が保証される。

一の容量３２１に着目したときの本実施形態に係るループフィルタ３０Ａの動作は次のように説明される。すなわち、ある位相において、容量３２１はチャージ電流Ｉｐの入力端に接続され、チャージ電流Ｉｐの入力によって供給される電荷を充電する（サンプリング動作）。ここで、容量３２１は、前の位相において容量３１に接続されており、前の位相における容量３１との間で平均化された電圧を保持している。したがって、容量３２１がチャージ電流Ｉｐの入力端に接続されることによって、チャージ電流Ｉｐの入力によって生じた電圧と、前の位相において容量３２１と容量３１との間で平均化された電圧とについて、さらに平均化が行われ、容量３２１はこの平均化された電圧を保持することとなる。そして、次の位相において、容量３２１は電圧Ｖｏｕｔの出力端に接続され、上記の平均化された電圧が出力端に伝達される（電圧出力動作）。さらに次の位相において、容量３２１は容量３１に接続されることによって、充電した電荷が容量３１に転送され、容量３２１と容量３１との間で電圧がさらに平均化される（イコライズ動作）。そして、上述のサンプリング動作、出力動作及びイコライズ動作からなる一連の動作を、３つの容量３２１について互いにずらして繰り返すことによって、容量３１、３３及び３４及び３つの容量３２１は、平均化された一の電圧に収束していく。

以上、本実施形態によると、スイッチトキャパシタフィルタとして構成されたループフィルタについて、入力されたチャージ電流が一端サンプリングされてから次の位相で電圧信号が出力される。すなわち、ループフィルタからは完全に平滑化された電圧信号が出力される。図６は、本実施形態に係るループフィルタの出力電圧のグラフである。本実施形態に係るループフィルタの出力には三角波が現れず、完全に平滑化された電圧が階段状に出力されている。これにより、本実施形態に係るＰＬＬの出力への高調波スプリアスの混入が抑制され、極めて高品質な出力クロックが生成される。

なお、上記説明は３個のスイッチトキャパシタ回路をインターリーブ制御する例についてのものであるが、ｎ個（ｎは４以上の整数）のスイッチトキャパシタ回路をインタリーブ制御することによっても上記と同様の効果を得ることができる。すなわち、一の容量にｎ個のスイッチが接続されたｎ個のスイッチトキャパシタ回路を、排他的なｎ相の制御クロックでインターリーブ制御することで、入力電流を一端サンプリングしてから次の位相で電圧出力することが実現可能である。

また、スイッチ３２２〜３２４は、制御クロックＣＫ１〜ＣＫ３がＬｏレベルのときにオンとなるようにしてもよい。この場合、制御クロック生成回路６０Ａは、上記説明とは逆の論理の制御信号ＣＫ１〜ＣＫ３を生成すればよい。

（第２の実施形態）
図７は、本発明の第２の実施形態に係るＰＬＬの構成を示す。本実施形態に係るＰＬＬは、第１の実施形態に係るＰＬＬとは異なる構成のループフィルタ３０Ｂと、制御クロック生成回路６０Ｂとを備えている。これ以外の構成要素については第１の実施形態と同様である。以下、第１の実施形態と異なる点についてのみ説明する。

制御クロック生成回路６０Ｂは、入力クロックＣＫｉｎの立ち下がり変化に基づいて制御クロックＣＫ１及びＣＫ２を生成し、ループフィルタ３０Ｂにこれら制御クロックを与える。図８は、制御クロック生成回路６０Ｂの回路構成を示す。また、図９は、制御クロック生成回路６０Ｂのタイミングチャートである。

インバータ６１は、入力クロックＣＫｉｎを反転し、クロック／ＣＫｉｎを出力する。Ｄフリップフロップ６２は、クロック／ＣＫｉｎの立ち上がり変化に同期して動作する。インバータ６４１及びＮＡＮＤゲート６４２及び６４３からなる回路部分は、Ｄフリップフロップ６２のＱ出力に基づいて制御クロックＣＫ１及びＣＫ２を生成する。上記構成の制御クロック生成回路６０Ｂから出力される制御クロックＣＫ１及びＣＫ２の相は互いに異なり、かつ、オンデューティが重なることがない。すなわち、制御クロック生成回路６０Ｂは、入力クロックＣＫｉｎの立ち下がり変化に基づいて排他的な２相の制御クロックを生成する。

一方、ループフィルタ３０Ｂは、入力されたチャージ電流Ｉｐを平滑化して電圧Ｖｏｕｔを出力するスイッチトキャパシタフィルタとして構成されている。図１０は、ループフィルタ３０Ｂの回路構成を示す。ループフィルタ３０Ｂは、スイッチトキャパシタ回路３２ａ及び３２ｂと、ＭＯＳ容量として構成された容量３１、３３及び３４とを備えている。

スイッチトキャパシタ回路３２ａは、ＭＯＳ容量として構成された容量３２１ａ及び３２１ｂと、スイッチ３２２ａ、３２２ｂ、３２３ａ及び３２３ｂとを備えている。容量３２１ａは、一端が接地され、他端がスイッチ３２２ａ及び３２３ａに接続されている。同様に、容量３２１ｂは、一端が接地され、他端がスイッチ３２２ｂ及び３２３ｂに接続されている。スイッチ３２２ａは、容量３２１ａとチャージ電流Ｉｐの入力端との電気的な接続の有無を制御する。スイッチ３２３ａは、容量３２１ａと電圧Ｖｏｕｔの出力端との電気的な接続の有無を制御する。同様に、スイッチ３２２ｂは、容量３２１ｂとチャージ電流Ｉｐの入力端との電気的な接続の有無を制御する。スイッチ３２３ｂは、容量３２１ｂと電圧Ｖｏｕｔの出力端との電気的な接続の有無を制御する。

容量３１は、一端が接地され、他端がスイッチトキャパシタ回路３２ｂのスイッチ３２２ａ及び３２２ｂに接続されている。なお、スイッチトキャパシタ回路３２ｂは、スイッチ３２２ａ及び３２２ｂの接続先が容量３１である他は、上記のスイッチトキャパシタ回路３２ａと同様の構成をしている。容量３１は、スイッチトキャパシタ回路３２ｂにおけるスイッチ３２２ａがオンとなっているとき、スイッチトキャパシタ回路３２ｂにおける容量３２１ａに充電された電荷を受け、スイッチトキャパシタ回路３２ｂにおけるスイッチ３２２ｂがオンとなっているとき、スイッチトキャパシタ回路３２ｂにおける容量３２１ｂに充電された電荷を受ける。すなわち、容量３１は、チャージ電流Ｉｐの入力によって供給される電荷を蓄積して平滑電圧を生成するフィルタ容量として機能する。また、容量３３及び３４については、第１の実施形態で説明したとおりである。

スイッチトキャパシタ回路３２ａにおいて、スイッチ３２２ａ及び３２３ｂは上記の制御クロックＣＫ１に従って動作し、スイッチ３２２ｂ及び３２３ａは上記の制御クロックＣＫ２に従って動作する。したがって、容量３２１ａ及び３２１ｂのいずれか一方がチャージ電流Ｉｐの入力端に接続されるとき他は電圧Ｖｏｕｔの出力端に接続される。同様に、スイッチトキャパシタ回路３２ｂにおいて、スイッチ３２２ａ及び３２３ｂは上記の制御クロックＣＫ１に従って動作し、スイッチ３２２ｂ及び３２３ａは上記の制御クロックＣＫ２に従って動作する。したがって、容量３２１ａ及び３２１ｂのいずれか一方が容量３１に接続されるとき他は電圧Ｖｏｕｔの出力端に接続される。図１１（ａ）及び（ｂ）は、スイッチトキャパシタ回路３２ａ及び３２ｂにおける容量３２１ａ及び３２１ｂの接続状態の変化を示す。スイッチトキャパシタ回路３２ａ及び３２ｂにおける容量３２１ａ及び３２１ｂについては、図１１（ａ）及び（ｂ）に示した接続状態が交互に繰り返される。

容量３２１ａに着目したときの本実施形態に係るループフィルタ３０Ｂの動作は次のように説明される。すなわち、ある位相において、スイッチトキャパシタ回路３２ａにおける容量３２１ａはチャージ電流Ｉｐの入力端に接続され、チャージ電流Ｉｐの入力によって供給される電荷を充電する（サンプリング動作）。このとき、スイッチトキャパシタ回路３２ｂにおける容量３２１ａは容量３１に接続されており、容量３１との間で平均化された電圧を保持することとなる。そして、次の位相において、スイッチトキャパシタ回路３２ａ及び３２ｂにおける容量３２１ａはいずれも電圧Ｖｏｕｔの出力端に接続され、これら容量３２１ａの電圧が平均化され、この平均化された電圧が出力される（電圧出力動作）。さらに次の位相において、スイッチトキャパシタ回路３２ｂにおける容量３２１ａが容量３１に接続されることによって、この容量３２１ａに蓄積された電荷が容量３１に転送され、この容量３２１ａと容量３１との間で電圧がさらに平均化される（イコライズ動作）。そして、上述のサンプリング動作、出力動作及びイコライズ動作からなる一連の動作を、２つの容量３２１ａの組及び２つの容量３２１ｂの組について互いにずらして繰り返すことによって、容量３１、３３及び３４及び２つの容量３２１ａ及び２つの容量３２１ｂは、平均化された一の電圧に収束していく。

以上、本実施形態によると、２個のスイッチトキャパシタ回路をインタリーブ制御して、完全に平滑化されたループフィルタ出力を得ることができる。本実施形態に係るループフィルタの出力電圧の変化は図６に示したグラフと同様である。また、本実施形態では、スイッチトキャパシタ回路３２ａ及び３２ｂにおける容量３２１ａ及び３２１ｂの容量値を独立に設定でき、また、制御クロック生成回路６０Ｂが比較的簡易な構成となるといった利点がある。

なお、第１及び第２の実施形態において、ループフィルタ３０Ａ及び３０Ｂを構成する各容量は、ＭＯＳ容量以外にも、例えば、２層ポリシリコン容量、配線間容量及びＭＩＭ容量等であってもよい。しかし、ＬＳＩにおいて構成される容量の中でもＭＯＳ容量は単位面積当たりの容量が最も大きいため、回路規模の縮小を考慮するとＭＯＳ容量を用いることが好ましい。ＭＯＳトランジスタをＭＯＳ容量として用いるためにはその閾値電圧以上の電圧を印加する必要があるが、本発明に係るループフィルタでは常にＭＯＳトランジスタの閾値以上の電圧が印加される構成となっており、ＭＯＳ容量を使用するための条件は満たされている。

また、図１及び図７のそれぞれに示したＰＬＬにおいて、電圧制御発振器４０に代えて出力クロック生成回路としての電圧制御遅延回路（ＶＣＤ）を設け、分周器５０を省略して当該電圧制御遅延回路が出力する出力クロックＣＫｏｕｔを、直接、位相比較器１０にフィードバックすることで、遅延ロックループ回路（ＤＬＬ）が構成される。

本発明に係るフィードバックシステムは、完全に平滑化された電圧信号を出力するスイッチトキャパシタフィルタをループフィルタとして備え、高調波スプリアスの混入がない極めて高品質な出力クロックを生成するため、通信システムなどに有用である。

第１の実施形態に係る位相同期回路の構成図である。第１の実施形態に係る制御クロック生成回路の回路構成図である。第１の実施形態に係る制御クロック生成回路のタイミングチャートである。第１の実施形態に係るループフィルタの回路構成図である。第１の実施形態に係るスイッチトキャパシタ回路における容量の接続状態の変化を示した図である。第１の実施形態に係るスイッチトキャパシタフィルタの出力電圧のグラフである。第２の実施形態に係る位相同期回路の構成図である。第２の実施形態に係る制御クロック生成回路の回路構成図である。第２の実施形態に係る制御クロック生成回路のタイミングチャートである。第２の実施形態に係るループフィルタの回路構成図である。第２の実施形態に係るスイッチトキャパシタ回路における容量の接続状態の変化を示した図である。従来のスイッチトキャパシタフィルタの出力電圧のグラフである。従来のスイッチトキャパシタフィルタを備えた位相同期回路の出力に含まれるスプリアスノイズを示すグラフである。

符号の説明

２０チャージポンプ回路
３０Ａ、３０Ｂループフィルタ
３１フィルタ容量
３２スイッチトキャパシタ回路（第１、第２及び第３のスイッチトキャパシタ回路）
３２ａスイッチトキャパシタ回路（第１のスイッチトキャパシタ回路）
３２ｂスイッチトキャパシタ回路（第２のスイッチトキャパシタ回路）
３２１、３２１ａ、３２１ｂ容量
４０電圧制御発振器（出力クロック生成回路）
６０Ａ、６０Ｂ制御クロック生成回路

Claims

フィルタ容量を備え、入力された電流信号を当該フィルタ容量で平滑化して電圧信号を出力するスイッチトキャパシタフィルタであって、
ある位相で、前記電流信号の入力によって供給される電荷を充電し、次の位相で、前記充電によって生じた電圧と前の位相における前記フィルタ容量の電圧とを平均化した電圧を前記電圧信号として出力し、さらに次の位相で、前記平均化された電圧と前記フィルタ容量の電圧とをさらに平均化する
ことを特徴とするスイッチトキャパシタフィルタ。
請求項１に記載のスイッチトキャパシタフィルタにおいて、
容量を有し、当該容量が前記電流信号の入力端に接続された第１の状態、当該容量が前記電圧信号の出力端に接続された第２の状態、及び当該容量が前記フィルタ容量の側に接続された第３の状態が循環する第１、第２及び第３のスイッチトキャパシタ回路を備え、
前記第１から第３のスイッチトキャパシタ回路は、互いに前記第１から第３の状態が重ならないようにインターリーブ制御される
ことを特徴とするスイッチトキャパシタフィルタ。
請求項２に記載のスイッチトキャパシタフィルタにおいて、
前記フィルタ容量及び前記第１から第３のスイッチトキャパシタ回路における容量は、いずれもＭＯＳ容量である
ことを特徴とするスイッチトキャパシタフィルタ。
請求項１に記載のスイッチトキャパシタフィルタにおいて、
２個の容量を有し、いずれか一方の容量が前記電流信号の入力端に接続されるとき他の容量が前記電圧信号の出力端に接続される第１のスイッチトキャパシタ回路と、
２個の容量を有し、いずれか一方の容量が前記電圧信号の出力端に接続されるとき他の容量が前記フィルタ容量の側に接続される第２のスイッチトキャパシタ回路とを備えた
ことを特徴とするスイッチトキャパシタフィルタ。
請求項４に記載のスイッチトキャパシタフィルタにおいて、
前記フィルタ容量及び前記第１及び第２のスイッチトキャパシタ回路における容量は、いずれもＭＯＳ容量である
ことを特徴とするスイッチトキャパシタフィルタ。
入力クロックに基づいて生成した出力クロックを帰還させ、当該出力クロックを所定の特性にするフィードバックシステムであって、
前記入力クロックと帰還されたクロックとの位相差に基づいてチャージ電流を生成するチャージポンプ回路と、
フィルタ容量を有し、入力された前記チャージ電流を当該フィルタ容量で平滑化して電圧信号を出力するループフィルタであって、ある位相で、前記チャージ電流の入力によって供給される電荷を充電し、次の位相で、前記充電によって生じた電圧と前の位相における前記フィルタ容量の電圧とを平均化した電圧を前記電圧信号として出力し、さらに次の位相で、前記平均化された電圧と前記フィルタ容量の電圧とをさらに平均化するループフィルタと、
前記ループフィルタから出力された電圧信号に基づいて前記出力クロックを生成する出力クロック生成回路とを備えた
ことを特徴とするフィードバックシステム。
請求項６に記載のフィードバックシステムにおいて、
前記ループフィルタは、
容量を有し、当該容量が前記チャージ電流の入力端に接続された第１の状態、当該容量が前記電圧信号の出力端に接続された第２の状態、及び当該容量が前記フィルタ容量の側に接続された第３の状態が循環する第１、第２及び第３のスイッチトキャパシタ回路を備えたものであり、
当該フィードバックシステムは、
前記入力クロックの立ち下がり変化に基づいて排他的な３相の制御クロックを生成する制御クロック生成回路を備え、
前記第１から第３のスイッチトキャパシタ回路は、前記制御クロック生成回路によって生成された３相の制御クロックに従って、互いに前記第１から第３の状態が重ならないようにインターリーブ制御される
ことを特徴とするフィードバックシステム。
請求項６に記載のフィードバックシステムにおいて、
前記ループフィルタは、
２個の容量を有し、いずれか一方の容量が前記チャージ電流の入力端に接続されるとき他の容量が前記電圧信号の出力端に接続される第１のスイッチトキャパシタ回路と、
２個の容量を有し、いずれか一方の容量が前記電圧信号の出力端に接続されるとき他の容量が前記フィルタ容量の側に接続される第２のスイッチトキャパシタ回路とを備えたものであり、
当該フィードバックシステムは、
前記入力クロックの立ち下がり変化に基づいて排他的な２相の制御クロックを生成する制御クロック生成回路を備え、
前記第１及び第２のスイッチトキャパシタ回路は、前記制御クロック生成回路によって生成された２相の制御クロックに従って動作する
ことを特徴とするフィードバックシステム。