JP2006309182A - 表示装置、およびそれを用いた電子機器 - Google Patents

Abstract

【課題】デルタ配列を用いた表示装置において、画素毎にスタティックメモリなどの素子数の多い回路を配置する場合、配線が複雑になり配線遅延を招いていた。
【解決手段】デルタ配置において、スタティックメモリなどの素子数が多い場合、または画素に含ませることが必要な素子の面積が大きい場合に画素電極の形状を多角形として配列させる。画素電極の形状を多角形にすることによって、画素形状に沿った配線が使用可能になり、素子数の多い画素になっても、配線の寄生抵抗、寄生容量を低減でき、配線遅延を解決することができる。
【選択図】図１

Description

本発明は、表示装置に関し、特に発光素子を有する表示装置に関する。また、発光素子を有する表示装置を含んだ電子機器に関する。

近年、通信技術の進歩に伴って、携帯電話が普及している。今後は更に動画の伝送やより多くの情報伝達が予想される。一方、パーソナルコンピュータ（ＰＣ）もその軽量化によって、モバイル対応の製品が生産されている。電子手帳に始まったＰＤＡと呼ばれる情報端末も多数生産され普及しつつある。また、表示装置の発展により、それらの携帯情報機器のほとんどにはフラットパネルディスプレイが装備されている。

また、アクティブマトリクス型の表示装置の中でも、近年、低温ポリシリコン薄膜トランジスタ（以下薄膜トランジスタをＴＦＴと表記する）を用いた表示装置の製品化が進められている。低温ポリシリコンでは画素だけでなく、画素部の周囲に信号線駆動回路を一体形成することが可能であるため、表示装置の小型化や、高精細化が可能であり、今後はさらに普及が見込まれる。

このようなモバイル機器用の表示装置においては、電子ブックなどの表示をおこなう場合が考えられる。そのような場合においては、画面を静止させ、そのときには、表示装置を駆動するためのコントローラ、ドライバを停止することによって、消費電力の低減をはかることが考えられてきた。そのための１つとして画素領域にスタティックメモリ（通常はＳＲＡＭであるがＳＲＡＭでなくとも良い）を配置し、そのスタティックメモリに静止画の情報を記憶することによって、静止画を表示し続けるものがあった。その例を以下の特許文献１に示す。

また、携帯情報機器には小型液晶テレビ、デジタルスチルカメラ、ビデオカメラ等も含まれる。このような自然画を表示する携帯情報機器のディスプレイにはデルタ配列のディスプレイが使用されることが多い。デルタ配列とは図２に示すように１行ごとに画素をずらして配列する方法である。デルタ配列は自然画を表示することにおいて、過去からよく使用される配列であった。
特開２００１−２２２２５６号公報

前述した従来の表示装置には以下に示すような不具合があった。スタティックメモリを構成するためには通常６個の素子が必要であり、１つの画素の中に、６個以上の素子を配置しなければならなかった。

図２に従来のデルタ配列をおこなった画素の図を示す。図２において、画素部分は画素電極２０１とそれを駆動する回路素子２０２によって構成される。

デルタ配列は主としてＡＶ機器に用いられ、自然画を少ない画素数で表示しやすいという特徴があるが、画素を１列おきに、半分ずつずらして配置するため、画素の素子に信号または電源を供給するための配線が複雑となり、画素電極間面積を多く必要とし、配線の寄生抵抗、寄生容量が増加させていた。これは図２において、回路素子２０２の周囲には並行配線が多数配置されることからも容易に想定できることである。

特に、前述した様にスタティックメモリを内蔵する場合はさらにこの効果が顕著となり、寄生抵抗や寄生容量が増大し、信号の遅延時間を増加させる原因となっていた。また、素子数は多くなくとも、容量素子などで多くの面積を必要とする場合においても同様に、遅延時間を増加させる原因になっていた。

以上のような問題を鑑み本発明ではデルタ配列を用い、且つ、画素内部にスタティックメモリなど複数の素子を配置しても、寄生抵抗や寄生容量を小さくし、遅延時間の増大しにくい表示装置、およびそれらを用いた電子機器を提供することを課題とする。

以上のような問題を解決するため、本発明は、デルタ配置において、スタティックメモリなどの素子数が多い場合、または画素に含ませることが必要な素子の面積が大きい場合に画素電極の形状を多角形として配列させることを特徴としている。

本発明の一は、基板上にデルタ配列された複数の発光素子と、発光素子の各に配置された画素駆動素子とを有している表示装置である。この表示装置において、発光素子の少なくとも一方の電極形状は、多角形としている。

本発明の一は、基板上にデルタ配列された複数の発光素子と、発光素子の各に配置された画素駆動素子とを有している表示装置である。この表示装置において、発光素子の各に対応して配置されたスタティックメモリを有し、該発光素子の少なくとも一方の電極形状は、多角形としている。

この場合において、画素駆動素子またはスタティックメモリに信号または電力を供給する配線は、多角形の画素電極に沿った斜め配線で配設されている。

また、八辺を有し、ある一辺と、隣の一辺の長さの差が、ある一辺の長さの２０％以下、好ましくは１０％以下となる辺により構成された多角形の形状を有する画素電極とすることが好ましい。すなわち、八角形若しくはそれに近い多角形とすることが好ましい。なお、八角形若しくはそれに近い多角形が有する角部のうち、少なくとも一つの角部が丸みを帯びていても良い。

本発明の一は、上記発明の構成において、高階調を表示する第１の表示モードと、低階調を表示する第２の表示モードとを有し、当該複数の表示モードを切替可能とする表示装置である。この場合において、第１の表示モードは６４階調以上の階調表示を可能とし、第２の表示モードは２階調の表示を可能とする構成であってもよい。

以上に示したように、本発明は、画素電極の形状を八角形にすることによって、デルタ配列を行いながら、素子の配列を有効におこない、スタティックメモリなどを１つの画素に１つ以上配置したとしても、配線の寄生抵抗や配線の寄生容量を低減でき、遅延時間の増加を抑えることができる。また素子、配線の配置が容易となる。

以下、本発明の実施の態様について、図面を参照して説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細をさまざまに変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。

図１に八角形の画素電極を持つ画素の例を示す。１０１が１つの画素を表し、１０２が画素を駆動する回路を配置する場所を表す。図１に示すように回路を配置する領域１０２を都合良く得ることが可能になり、前述した従来の正方形または長方形の画素に比べて効率的な配置が可能になる。

図３に図１の画素を拡大した場合の構成例を示す。図３は図１の領域１０２を表している。図３の３１０は画素電極を表し、３１１が画素電極３１０の電位を制御する回路を表している。３０２は３１１に接続されるデータ線、３０７は他の画素電極を制御する回路につながるデータ線、３０４は第１の走査線、３０５は第２の走査線である。また、３０８、３０９は他の画素を制御する走査線である。３０３は電源供給線、３０６は他の画素の電源供給線である。３０１は配線を含めた画素回路を表している。また、３１２は低電位側電源線である。

ここで、データ線３０２、３０７、走査線３０４、３０５、３０８、３０９、低電位側電源線３１２は図３にあるように八角形の画素の斜めの辺に沿った形で形成されている。このような形状をとることによって、配線クロスによる不要な寄生容量の発生や、配線長の増加による寄生抵抗の増加を防ぐことが可能になる。また素子、配線の配置を容易にすることが可能になる。

以上、本実施の形態では、八角形の画素電極を持つ画素の例について説明したが、本発明はこれに限定されず多角形の画素電極を適用することができる。特に、八辺を有し、ある一辺と、隣の一辺の長さの差が、ある一辺の長さの２０％以下、好ましくは１０％以下となる辺により構成された多角形の形状を有する画素電極とすることが好ましい。すなわち、八角形若しくはそれに近い多角形とすることが好ましい。

図４に図３の３０１の回路構成例を示す。図４の４０１が図３の３１１に対応する。図４の４０２はデータ線、４２１は第１の走査線、４０４は第２の走査線、４０３は電源供給線、４０５はスイッチングＴＦＴ、４０９は駆動ＴＦＴ、４１５は発光素子、４１７は発光素子の第１の電極、４１６は発光素子の第２の電極を表す。また４１０から４１３のＴＦＴはスタティックメモリを構成している。４０６はスタティックメモリに書き込みをおこないやすくするためのスイッチＴＦＴで、スイッチングＴＦＴ４０５と逆極性のＴＦＴを用いる。また、４０７はスタティックメモリの出力を駆動ＴＦＴ４０９のゲートに入力するためのスイッチＴＦＴである。スイッチＴＦＴ４０８は駆動ＴＦＴ４０９のゲートを電源供給線４０３に接続するもので、駆動ＴＦＴ４０９をオフするために用いる。４１４はスタティックメモリの低電位側電源である。

図４では、第１の走査線４２１の信号によりスイッチングＴＦＴ４０５をオンまたはオフすることで、データ線４０２のデータをスタティックメモリに記憶させるかどうかが決まる。このスタティックメモリに記憶されたデータと第２の走査線４０４の信号によって駆動ＴＦＴ４０９がオンまたはオフするかが決まり、オンの時には発光素子が発光する。

以下において、本実施形態における動作について説明をおこなう。
まず、発光素子を点灯させるデータを書き込む場合について説明する。データ線４０２にはロウ電位の信号が入力される。次に、第１の走査線４２１がハイになるとスイッチングＴＦＴ４０５がオンして、データ線のロウ電位がＴＦＴ４１０、ＴＦＴ４１１で構成されるインバータに入力され、ＴＦＴ４１０、４１１で構成されるインバータの出力はハイになる。このインバータ出力はＴＦＴ４１２、ＴＦＴ４１３で構成されるインバータに入力される。ＴＦＴ４１２、４１３で構成されるインバータの出力はロウであり、スイッチＴＦＴ４０７を介して、駆動ＴＦＴ４０９のゲートに入力される。
スイッチＴＦＴ４０６は第１の走査線がハイである間はオフとなっている。図４において駆動ＴＦＴ４０９はＰ型ＴＦＴであるので、ロウ電位がゲートに入力されるとオンし、発光素子の第１の電極４１７と電源供給線４０３は電気的に接続（短絡）し、発光素子に電流が流れ、発光がおこなわれる。このとき、第２の走査線４０４はハイであるものとする。

次に、発光素子を点灯させないデータを書き込む場合について説明する。データ線４０２にはハイ電位の信号が入力される。次に、第１の走査線４２１がハイになるとスイッチングＴＦＴ４０５がオンして、データ線のハイ電位がＴＦＴ４１０、ＴＦＴ４１１で構成されるインバータに入力され、ＴＦＴ４１０、４１１で構成されるインバータの出力はロウになる。このインバータ出力はＴＦＴ４１２、ＴＦＴ４１３で構成されるインバータに入力される。ＴＦＴ４１２、４１３で構成されるインバータの出力はハイであり、スイッチＴＦＴ４０７を介して、駆動ＴＦＴ４０９のゲートに入力される。
スイッチＴＦＴ４０６は第１の走査線４２１がハイである間はオフとなっている。図４において、駆動ＴＦＴ４０９はＰ型ＴＦＴであるので、ハイ電位がゲートに入力されるとオフし、発光素子の第１の電極４１７と電源供給線４０３は電気的に接続（短絡）せず、発光素子に電流が流れず、発光がおこなわれない。このとき、第２の走査線４０４はハイであるものとする。

次に、発光素子を消灯させる場合について説明する。消灯時には第１の走査線４２１はロウであるので、スイッチングＴＦＴ４０５はオフし、データ線４０２の電位は画素には書き込まれない。スイッチＴＦＴ４０６がオンし、データはすでに書き込まれたものが保持されている。第２の走査線４０４がロウとなり、スイッチＴＦＴ４０７はオフとなり、駆動ＴＦＴ４０９とスタティックメモリは遮断される。スイッチＴＦＴ４０８を介して、電源供給線４０３の電位が駆動ＴＦＴ４０９のゲートに入力される。
駆動ＴＦＴ４０９はＰ型ＴＦＴであるので、電源供給線４０３の電位がゲートに入力されるとオフし、発光素子の第１の電極４１７と電源供給線４０３は電気的に接続（短絡）接続せず、発光素子に電流が流れず、消灯される。
以上のように本実施例は動作する。尚、スタティックメモリを用いた回路構成は本実施例に記載したものに限定されず他の構成をとったものでも良い。
また、スタティックメモリは電源を切断しない限り、記憶状態を保持できるためドライバや後述するコントローラなどをすべて停止させることが可能となり、静止画を表示する場合には低消費電力化をはかることが可能である。

スタティックメモリを用いた表示は、スタティックメモリの出力値が０または１を表すデジタル値であるから、アナログ的な表示はできない。従って階調表示をおこなうときは時間階調を用いる。時間階調の原理について説明をおこなう。

時間階調はある一定の輝度で発光する素子の点灯時間を変化させて、階調を表示するものである。たとえば、１フレーム期間中すべて点灯すれば点灯率は１００％となる。また１フレーム期間中の半分の期間点灯すれば点灯率は５０％となる。フレーム周波数がある程度高ければ、一般的には６０Ｈｚ以上であれば、人間の目では点滅が認識できず、中間調として認識される。このようにして、点灯率を変化させることによって、階調を表現することが可能である。

図５（Ａ）は横軸に時間をとり、縦軸に表示画面の画素の縦軸をとったものである。この例では、表示画面は上から順に書き込みをおこなっており、そのため、表示が遅れることになる。この実施例では上から順に書き込みをおこなっているが、これには限定されない。以下４ビットを例にとり説明をおこなうが本発明は４ビットに限定されるものではない。

図５（Ａ）では、１フレームを４つのサブフレーム（Ｔｓ１、Ｔｓ２、Ｔｓ３、Ｔｓ４）に分けている。それぞれのサブフレームの期間の長さの比は、Ｔｓ１：Ｔｓ２：Ｔｓ３：Ｔｓ４＝８：４：２：１となっている。これらのサブフレームを組み合わせることによって、点灯期間の長さを０〜１５までのいずれかに設定することが可能である。このように１フレームを２のべき乗のサブフレームに区切って階調を表現できる。

また、Ｔｓ４では点灯期間が短いため、画面の下半分の書き込みが終了する前に、上半分を消灯する必要があり、書き込みと消去を並行しておこなっている。

図５（Ｂ）は図５（Ａ）と異なる時間区分で階調表現をおこなったものである。図５（Ａ）の階調表現手段では上位ビットが変化したときに、疑似輪郭と呼ばれる不具合が発生する。これは人間の目が、例えば７階調目と８階調目を交互に見たときに映像が本来の階調とは異なって見えるように錯覚をする、というものである。

従って、図５（Ｂ）では上位ビットを分割し、上述した疑似輪郭現象を軽減しているものである。具体的には、最上位ビット（ここではＴｓ１）を４つに分割し、１フレーム内部に配置している。また、第２ビット（ここではＴｓ２）を２分割し、１フレーム内部に配置している。このようにして、時間的に長いビットを分割し、疑似輪郭の軽減をおこなっている。

図６（Ａ）は疑似輪郭が発生しないように、サブフレームを２のべき乗ではなく等間隔で区分したものである。この方式では大きなビットの区切りがないので、疑似輪郭は発生しないが、階調自体は荒くなる。すなわち、階調がサブフレームの倍数で表現されてしまうため、サブフレームの倍数以外の階調をうまく表示できない。従って、ＦＲＣ（フレームレートコントロール）またはディザなどを用いて、階調補完をおこなう必要がある。

図６（Ｂ）は２値表示のみをおこなう場合のものである。この場合は１フレーム中に１サブフレームのみ存在するので、書き換え回数も１フレームに１回となり、コントローラ、ドライバの消費電力を低減することが可能になる。
自然画を表示しない場合には、階調数は多くなくても良いので、消費電力を優先した表示が可能となる。このような表示と前述した図５（Ａ）、図５（Ｂ）、図６（Ａ）などを組み合わせることによって、大きな階調数が必要な場合と、少ない階調で十分な場合を使い分けて、消費電力の削減が可能になる。

図６（Ｃ）は４階調を表現するもので１フレーム期間に３回の書き込みをおこなって表示をおこなう。これは図６（Ｂ）よりは階調数が多く必要であるが、図６（Ａ）ほど多くを必要としない場合などに適応される。

このようにサブフレームの構成方法は多数あり、ここに記載されている方法には限定されない。時間階調方式ではコントローラから入力する信号で上記の方式が設定できるのでディスプレイが多くの切り替え機能を持たなくとも、上記のいずれかから選択が可能になる。

本実施例は、発明を実施するための最良の形態、及び、実施例１と自由に組み合わせることが可能である。

時間階調方式の駆動方法を行うための信号を、ディスプレイのソース信号線駆動回路及びゲート信号線駆動回路に供給する回路について、図７及び図８を用いて説明する。

本明細書中では、表示装置に入力される映像信号を、デジタルビデオ信号と呼ぶことにする。なおここでは、４ビットのデジタルビデオ信号を入力して、画像を表示する表示装置を例に説明する。ただし、本発明は４ビットに限定されるものではない。

信号制御回路７０１にデジタルビデオ信号が読み込まれ、ディスプレイ７００にデジタル映像信号（ＶＤ）を出力する。また、本明細書中では、信号制御回路においてデジタルビデオ信号を編集し、ディスプレイに入力する信号に変換したものを、デジタル映像信号と呼ぶ。ディスプレイ７００の、ソース信号線駆動回路７０７及びゲート信号線駆動回路７０８を駆動するための信号は、ディスプレイコントローラ７０２によって入力されている。

信号制御回路７０１及びディスプレイコントローラ７０２の構成について説明する。なお、ディスプレイ７００のソース信号線駆動回路７０７は、シフトレジスタ７１０、ＬＡＴ（Ａ）７１１、ＬＡＴ（Ｂ）７１２によって構成される。他に、図示していないが、レベルシフタやバッファ等を設けてもよい。また、本発明はこのような構成に限定するものではない。

信号制御回路７０１は、ＣＰＵ７０４、メモリ７０５、メモリ７０６及びメモリコントローラ７０３によって構成されている。信号制御回路７０１の詳細は図８に示す。

信号制御回路７０１に入力されたデジタルビデオ信号は、メモリコントローラ７０３によって制御されるスイッチ７１３を介してメモリ７０５に入力される。ここで、メモリ７０５は、ディスプレイ７００の画素部７０９の全画素分の４ビットのデジタルビデオ信号を、記憶可能な容量を有する。メモリ７０５に１フレーム期間分の信号が記憶されると、メモリコントローラ７０３によって、各ビットの信号が順に読み出される。デジタル映像信号ＶＤはスイッチ７１４を介して、ディスプレイ７００に入力される。

メモリ７０５に記憶された信号の読み出しが始まると、今度は、メモリ７０６に、スイッチ７１３を介して、次のフレーム期間に対応するデジタルビデオ信号が入力され、記憶され始める。メモリ７０６もメモリ７０５と同様に、表示装置の全画素分の４ビットのデジタルビデオ信号を記憶可能な容量を有するとする。メモリ７０６に１フレーム期間分の信号が記憶されると、メモリコントローラ７０３によって、各ビットの信号が順に読み出される。デジタル映像信号ＶＤはスイッチ７１４を介して、ディスプレイ７００に入力される。メモリ７０６に記憶された信号の読み出しが始まると、メモリ７０５には次の書き込みがはじまる。これを繰り返すことによって、ディスプレイに信号を供給する。

このように、信号制御回路７０１は、それぞれ１フレーム期間分ずつの４ビットのデジタルビデオ信号を記憶することができるメモリ７０５及びメモリ７０６を有し、このメモリ７０５とメモリ７０６とを交互に用いて、デジタルビデオ信号をディスプレイ７００に供給する。

ここでは、２つのメモリ７０５及びメモリ７０６を、交互に用いて信号を記憶する信号制御回路７０１について示したが、一般に、複数フレーム分の情報を記憶することができるメモリを有し、これらのメモリを交互に用いることで時間階調表示に必要な信号を得ることが可能である。

本実施例は、発明を実施するための最良の形態、実施例１、及び、実施例２と自由に組み合わせることが可能である。

携帯電話ではＱＶＧＡのフォーマットが広く使用されている。従ってＱＶＧＡのフォーマットが使用できれば、ＱＶＧＡ対応のソフトウエアがそのまま使用できるので、新たなソフト開発が不要となり、開発費の低減が可能になる。また、ユーザーも普段使用している携帯電話と同様な機能を得ることが可能になり、利便性が向上する。

従って、本発明では、ＱＶＧＡのソフトで画像信号を処理し、その後、フォーマット変換を用いて、ＱＶＧＡのデータをＨＶＧＡ（ハーフＶＧＡ）またはＶＧＡ、ＳＶＧＡなどの高解像モードに展開することによって、高解像ディスプレイを用いて、ＱＶＧＡの画像を得ることが可能になる。

図１０にセットのブロック図を示す。各ブロックはアンテナ１００１、ＲＦ回路１００２、ベースバンド回路１００３、コントローラ１００４、ディスプレイ１００７によって構成される。ベースバンド部をＱＶＧＡ対応のものとすることによって、携帯電話のシステムをそのまま使用することが可能になる。
コントローラの内部にはフォーマット変換回路１００５、クロック制御信号発生回路１００６を有し、ベースバンド回路１００３から送られる信号をＱＶＧＡから、その他の信号に変換する。

フォーマット変換の実施例として図１１のようなものがあげられる。図１１はメモリ１１０１、メモリ１１０２、メモリ制御回路１１０３より構成される。ベースバンド回路から送られた信号はまずメモリ１１０１に記憶される。次に配列を変えてメモリ１１０２にデータを転送する。メモリ制御回路１１０３はこれらメモリ１１０１、メモリ１１０２のタイミングを制御する。

次に図１２に示すような変換をおこなうための動作について説明する。ＱＶＧＡからＶＧＡに変換を行うためには、ＱＶＧＡの画素数が２４０×３２０であり、ＶＧＡの画素数が４８０×６４０であるため、縦横とも２倍にする必要がある。その変換動作としては縦横に対して、メモリ１１０１より同じデータを２回読み出し、メモリ１１０２に書き込むことでフォーマット変換が可能になる。

ＱＶＧＡの画面を図１２（Ａ）に示すような２画素×２画素の単位に分割する。それをメモリ１１０１からメモリ１１０２に送る際には、それぞれの画素データを４回ずつ読み出し、図１２（Ｂ）に示すように４×４のデータを作製する。このようにして縦横とも２倍のデータをもつ表示に用いる画像データを構成することが可能である。

次にＱＶＧＡからＳＶＧＡに変換を行う場合、ＱＶＧＡの画素数が２４０×３２０であり、ＳＶＧＡの画素数が６００×８００であるため、縦横とも２．５倍にする必要がある。この場合は単純に読み出し回数を増やした場合では整数倍しかできないため、以下の方法をおこなう。

ＱＶＧＡの画面を図１３（Ａ）に示すような２画素×２画素の単位に分割する。それをメモリ１１０１からメモリ１１０２に送る際には、フレームによって画素ごとの読み出し回数を変えることで２．５倍を実現する。

まず、第１のフレームにおいては図１３（Ｂ）に示すようにメモリ１１０１から画素Ａのデータを９回、画素Ｂのデータを６回、画素Ｃのデータを６回、画素Ｄのデータを４回読み出し、メモリ１１０２に記憶する。

次に第２のフレームにおいては図１３（Ｃ）に示すようにメモリ１１０１から画素Ａのデータを６回、画素Ｂのデータを９回、画素Ｃのデータを４回、画素Ｄのデータを６回読み出し、メモリ１１０２に記憶する。

次に第３のフレームにおいては図１３（Ｄ）に示すようにメモリ１１０１から画素Ａのデータを６回、画素Ｂのデータを４回、画素Ｃのデータを９回、画素Ｄのデータを６回読み出し、メモリ１１０２に記憶する。

次に第４のフレームにおいては図１３（Ｅ）に示すようにメモリ１１０１から画素Ａのデータを４回、画素Ｂのデータを６回、画素Ｃのデータを６回、画素Ｄのデータを９回読み出し、メモリ１１０２に記憶する。

これによって、第１フレーム〜第４フレーム間において、どの画素も合計２５回の読み出しがおこなわれ、平均６．２５回の読み出しがおこなわれる。縦横に関しては２．５倍になっていることになる。このようにして縦横とも２．５倍のデータをもつ表示に用いる画像データを構成することが可能である。

次にＱＶＧＡからＨＶＧＡに変換を行う場合、ＱＶＧＡの画素数が２４０×３２０であり、ＨＶＧＡの画素数が３２０×４８０であるため、縦横とも１．３３３倍以上にする必要がある。この場合は単純に読み出し回数を増やした場合では整数倍しかできないため、以下の方法をおこなう。また、ＨＶＧＡは画面アスペクト比が３：４でないため、一部表示がおこなえない領域があるがこの場合はその部分を黒表示にするなどして対応する。

ＱＶＧＡの画面を図１４（Ａ）に示すような３画素×３画素の単位に分割する。それをメモリ１１０１からメモリ１１０２に送る際には、フレームによって画素ごとに読み出し回数を変えることで１．３３３倍を実現する。

まず、第１のフレームにおいては図１４（Ｂ）に示すようにメモリ１１０１から画素Ａのデータを４回、画素Ｂのデータを２回、画素Ｃのデータを２回、画素Ｄのデータを２回、画素Ｅのデータを１回、画素Ｆのデータを１回、画素Ｇのデータを２回、画素Ｈのデータを１回、画素Ｉのデータを１回読み出し、メモリ１１０２に記憶する。

次に、第２のフレームにおいては図１４（Ｃ）に示すようにメモリ１１０１から画素Ａのデータを２回、画素Ｂのデータを４回、画素Ｃのデータを２回、画素Ｄのデータを１回、画素Ｅのデータを２回、画素Ｆのデータを１回、画素Ｇのデータを１回、画素Ｈのデータを２回、画素Ｉのデータを１回読み出し、メモリ１１０２に記憶する。

次に、第３のフレームにおいては図１４（Ｄ）に示すようにメモリ１１０１から画素Ａのデータを２回、画素Ｂのデータを２回、画素Ｃのデータを４回、画素Ｄのデータを１回、画素Ｅのデータを１回、画素Ｆのデータを２回、画素Ｇのデータを１回、画素Ｈのデータを１回、画素Ｉのデータを２回読み出し、メモリ１１０２に記憶する。

次に、第４のフレームにおいては図１４（Ｅ）に示すようにメモリ１１０１から画素Ａのデータを２回、画素Ｂのデータを１回、画素Ｃのデータを１回、画素Ｄのデータを４回、画素Ｅのデータを２回、画素Ｆのデータを２回、画素Ｇのデータを２回、画素Ｈのデータを１回、画素Ｉのデータを１回読み出し、メモリ１１０２に記憶する。

次に、第５のフレームにおいては図１４（Ｆ）に示すようにメモリ１１０１から画素Ａのデータを１回、画素Ｂのデータを２回、画素Ｃのデータを１回、画素Ｄのデータを２回、画素Ｅのデータを４回、画素Ｆのデータを２回、画素Ｇのデータを１回、画素Ｈのデータを２回、画素Ｉのデータを１回読み出し、メモリ１１０２に記憶する。

次に、第６のフレームにおいては図１４（Ｇ）に示すようにメモリ１１０１から画素Ａのデータを１回、画素Ｂのデータを１回、画素Ｃのデータを２回、画素Ｄのデータを２回、画素Ｅのデータを２回、画素Ｆのデータを４回、画素Ｇのデータを１回、画素Ｈのデータを１回、画素Ｉのデータを２回読み出し、メモリ１１０２に記憶する。

次に、第７のフレームにおいては図１４（Ｈ）に示すようにメモリ１１０１から画素Ａのデータを２回、画素Ｂのデータを１回、画素Ｃのデータを１回、画素Ｄのデータを２回、画素Ｅのデータを１回、画素Ｆのデータを１回、画素Ｇのデータを４回、画素Ｈのデータを２回、画素Ｉのデータを２回読み出し、メモリ１１０２に記憶する。

次に、第８のフレームにおいては図１４（Ｉ）に示すようにメモリ１１０１から画素Ａのデータを１回、画素Ｂのデータを２回、画素Ｃのデータを１回、画素Ｄのデータを１回、画素Ｅのデータを２回、画素Ｆのデータを１回、画素Ｇのデータを２回、画素Ｈのデータを４回、画素Ｉのデータを２回読み出し、メモリ１１０２に記憶する。

次に、第９のフレームにおいては図１４（Ｊ）に示すようにメモリ１１０１から画素Ａのデータを１回、画素Ｂのデータを１回、画素Ｃのデータを２回、画素Ｄのデータを１回、画素Ｅのデータを１回、画素Ｆのデータを２回、画素Ｇのデータを２回、画素Ｈのデータを２回、画素Ｉのデータを４回読み出し、メモリ１１０２に記憶する。

これによって、第１フレーム〜第９フレーム間において、どの画素も合計１６回の読み出しがおこなわれ、平均１．７７７回の読み出しがおこなわれる。縦横に関しては１．３３３倍になっていることになる。このようにして縦横とも１．３３３倍のデータをもつ表示に用いる画像データを構成することが可能である。

以上によって、ＱＶＧＡからＶＧＡ、ＳＶＧＡ、ＨＶＧＡへの変換が可能となる。尚、フォーマット変換の方式は以上に述べた方式には限定されず、他の方式を用いても良い。

本実施例は、発明を実施するための最良の形態、実施例１乃至実施例３と自由に組み合わせることが可能である。

本発明の電気機器について図９を参照して説明する。

図９（Ａ）はデジタルカメラであり、本体３１０１、表示部３１０２、受像部３１０３、操作キー３１０４、外部接続ポート３１０５、シャッター３１０６等を含む。このデジタルカメラにおいて、表示部３１０２は、実施の形態若しくは実施例１乃至４で説明したものと同様の画素を備えている。すなわち、画素の構成として、デルタ配列をおこないながら、素子の配列を有効におこない、スタティックメモリなどを１つの画素に１つ以上配置したとしても、配線の寄生抵抗や配線の寄生容量を低減でき、遅延時間の増加を抑えることができる。また素子及び配線の配置が容易となるという特徴を有している。このような特徴により、デジタルカメラにおいて、低消費電力化を図ることができる。それにより、バッテリーを小型化することができ、軽量薄型化されたデジタルカメラを提供することができる。また、動画及び静止画のいずれについても高品位な画像を表示することができる。

図９（Ｂ）はコンピュータであり、本体３２０１、筐体３２０２、表示部３２０３、キーボード３２０４、外部接続ポート３２０５、ポインティングマウス３２０６等を含む。このコンピュータにおいて、表示部３２０３は、実施の形態若しくは実施例１乃至４で説明したものと同様の画素を備えている。すなわち、画素の構成として、デルタ配列をおこないながら、素子の配列を有効におこない、スタティックメモリなどを１つの画素に１つ以上配置したとしても、配線の寄生抵抗や配線の寄生容量を低減でき、遅延時間の増加を抑えることができる。また素子及び配線の配置が容易となるという特徴を有している。このような特徴により、コンピュータにおいて、低消費電力化を図ることができる。それにより、バッテリーを小型化することができ、軽量薄型化されたコンピュータを提供することができる。また、同じ用量のバッテリーを搭載した場合には、充電しないで使用することのできる時間を延ばすことができる。また、動画及び静止画のいずれについても高品位な画像を表示することができる。

図９（Ｃ）は携帯情報端末装置であり、本体３３０１、表示部３３０２、スイッチ３３０３、操作キー３３０４、赤外線ポート３３０５等を含む。この携帯情報端末において、表示部３３０２は、実施の形態若しくは実施例１乃至４で説明したものと同様の画素を備えている。すなわち、画素の構成として、デルタ配列をおこないながら、素子の配列を有効におこない、スタティックメモリなどを１つの画素に１つ以上配置したとしても、配線の寄生抵抗や配線の寄生容量を低減でき、遅延時間の増加を抑えることができる。また素子及び配線の配置が容易となるという特徴を有している。このような特徴により、携帯情報端末装置において、低消費電力化を図ることができる。それにより、バッテリーを小型化することができ、小型軽量化された携帯情報端末装置を提供することができる。また、同じ用量のバッテリーを搭載した場合には、充電しないで使用することのできる時間を延ばすことができる。また、動画及び静止画のいずれについても高品位な画像を表示することができる。

図９（Ｄ）は記録媒体読み込み部を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本体３４０１、筐体３４０２、記録媒体（ＣＤ、ＬＤまたはＤＶＤ等）読込部３４０５、操作キー３４０６、表示部（ａ）３４０３、表示部（ｂ）３４０４等を含む。この画像再生装置において、表示部（ａ）３４０３、表示部（ｂ）３４０４は、実施の形態若しくは実施例１乃至４で説明したものと同様の画素を備えている。すなわち、画素の構成として、デルタ配列をおこないながら、素子の配列を有効におこない、スタティックメモリなどを１つの画素に１つ以上配置したとしても、配線の寄生抵抗や配線の寄生容量を低減でき、遅延時間の増加を抑えることができる。また素子及び配線の配置が容易となるという特徴を有している。このような特徴により、画像再生装置において、低消費電力化を図ることができる。それにより、バッテリーを小型化することができ、小型軽量化された画像再生装置を提供することができる。また、バッテリーモードで使用する場合には、長時間の再生が可能であり、映像を鑑賞することのできる時間を延ばすことができる。

図９（Ｅ）は折りたたみ式携帯表示装置であり、本体３５０１に表示部３５０２が設けられている。この携帯表示装置において、表示部３５０２は、実施の形態若しくは実施例１乃至４で説明したものと同様の画素を備えている。すなわち、画素の構成として、デルタ配列をおこないながら、素子の配列を有効におこない、スタティックメモリなどを１つの画素に１つ以上配置したとしても、配線の寄生抵抗や配線の寄生容量を低減でき、遅延時間の増加を抑えることができる。また素子及び配線の配置が容易となるという特徴を有している。このような特徴により、携帯表示装置において、低消費電力化を図ることができる。それにより、バッテリーを小型化することができ、本体３５０１の小型軽量化を図ることができる。

図９（Ｆ）は腕時計であり、ベルト３６０１、表示部３６０２、操作スイッチ３６０３、音声出力部３６０４等を含む。この腕時計において、表示部３６０２は、実施の形態若しくは実施例１乃至４で説明したものと同様の画素を備えている。すなわち、画素の構成として、デルタ配列をおこないながら、素子の配列を有効におこない、スタティックメモリなどを１つの画素に１つ以上配置したとしても、配線の寄生抵抗や配線の寄生容量を低減でき、遅延時間の増加を抑えることができる。また素子及び配線の配置が容易となるという特徴を有している。このような特徴により、腕時計において、低消費電力化を図ることができる。それにより、バッテリーを小型化することができ、小型軽量化された腕時計を提供することができる。

図９（Ｇ）は携帯電話機であり、本体３７０１は、筐体３７０２、表示部３７０３、音声入力部３７０４、アンテナ３７０５、操作キー３７０６、外部接続ポート３７０７などを含む。この携帯電話機において、表示部３７０３は、実施の形態若しくは実施例１乃至４で説明したものと同様の画素を備えている。すなわち、画素の構成として、デルタ配列をおこないながら、素子の配列を有効におこない、スタティックメモリなどを１つの画素に１つ以上配置したとしても、配線の寄生抵抗や配線の寄生容量を低減でき、遅延時間の増加を抑えることができる。また素子及び配線の配置が容易となるという特徴を有している。このような特徴により、携帯電話機において、低消費電力化を図ることができる。それにより、バッテリーを小型化することができ、軽量化された携帯電話機を提供することができる。また、同じ用量のバッテリーを搭載した場合には、充電しないで使用することのできる時間を延ばすことができる。また、動画及び静止画のいずれについても高品位な画像を表示することができる。

以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。

なお、本実施例は、発明を実施するための最良の形態、実施例１乃至実施例４と自由に組み合わせることが可能である。

本発明のデルタ配列画素の概略図。 従来のデルタ配置画素の概略図。 本発明のデルタ配列画素の拡大図。 本発明の画素の実施例の等価回路を示す図。 本発明のサブフレームの実施例を示す図。 本発明のサブフレームの実施例を示す図。 コントローラのブロック図。 コントローラのブロック図。 本発明を用いた電子機器の実施例を示す図。 本発明の実施例を用いた携帯電話のブロック図。 本発明の実施例を用いたフォーマット変換回路のブロック図。 画素フォーマットの変換を示す図。 画素フォーマットの変換を示す図。 画素フォーマットの変換を示す図。

Claims (12)

1. 基板上にデルタ配列された複数の発光素子と、
   前記発光素子の各に配置された画素駆動素子とを有し、
   前記発光素子の画素電極の形状は八角形であることを特徴とする表示装置。
2. 請求項１において、
   前記画素駆動素子に信号または電力を供給する配線として、前記画素電極に沿った斜め配線を有することを特徴とする表示装置。
3. 基板上にデルタ配列された複数の発光素子と、
   前記発光素子の各に配置された画素駆動素子と、
   前記発光素子の各に配置されたスタティックメモリとを有し、
   前記発光素子の画素電極の形状は八角形であることを特徴とする表示装置。
4. 請求項３において、
   前記画素駆動素子または前記スタティックメモリに信号または電力を供給する配線として、前記画素電極に沿った斜め配線を有することを特徴とする表示装置。
5. 請求項１乃至請求項４のいずれか一項において、
   前記表示装置は高階調を表示する第１の表示モードと、
   低階調を表示する第２のモードとを有することを特徴とする表示装置。
6. 請求項５において、
   前記第１の表示モードは６４階調以上の階調表示が可能であり、
   前記第２の表示モードは２階調の表示が可能であることを特徴とする表示装置。
7. 請求項１乃至請求項６のいずれか一項において、
   前記八角形状の画素電極の角部の少なくとも一つは、丸みを帯びていることを特徴とする表示装置。
8. デルタ配列された複数の発光素子と、
   前記発光素子の各に配置された画素駆動素子とを有し、
   前記発光素子を構成する電極の一方の形状が八角形であることを特徴とする表示装置。
9. 請求項８において、
   前記画素駆動素子に信号または電力を供給する配線として、前記八角形状の電極に沿った斜め配線を有することを特徴とする表示装置。
10. 請求項８または請求項９において、
    前記八角形状の電極の角部の少なくとも一つは、丸みを帯びていることを特徴とする表示装置。
11. 請求項１乃至請求項１０のいずれか一項に記載の表示装置を用いた電子機器。
12. 請求項１１において、
    前記電子機器は、コンピュータ、カメラ、携帯情報端末装置、画像再生装置、時計、携帯電話機のいずれかであることを特徴とする電子機器。

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