JP2006524905A - メモリ回路構造およびその製造方法 - Google Patents

Abstract

本発明は、メモリを構成する各部分が２つの異なる基板上に配置されている、メモリ回路構造（１０）に関するものである。メモリセルアレイ（１６）は、特に、１つの基板に配置されている。制御回路（３８）は、特に、他の基板に配置されている。メモリを適切に分割することで、製造コストの大幅な低減を図ることができる。

Description

発明の詳細な説明

本発明は、メモリセルアレイ用の基板と上記メモリセルアレイを駆動するための論理回路用の基板とを備えたメモリ回路構造に関するものである。

上記メモリ回路構造は、以下のように不揮発性メモリ回路と揮発性メモリ回路とに分けられる。不揮発性メモリ回路は、メモリ回路の供給電圧がＯＦＦ状態になった後でも、記憶内容を保持する回路であり、例えば、ＲＯＭ回路（読み出し専用記憶素子）、ＥＥＰＲＯＭ回路（電気的消去可能なプログラマブル読み出し専用記憶素子）が挙げられる。一方、揮発性メモリ回路は、メモリ回路の供給電圧がＯＦＦ状態となると、記憶内容を失う回路であり、例えば、ＤＲＡＭ回路（ダイナミックランダムアクセスメモリ）、ＳＲＡＭ回路（スタティックランダムアクセスメモリ）が挙げられる。

これらのメモリ回路に共通していることは、メモリセルアレイと論理回路とが、１つの基板（半導体基板、特にシリコン基板）に設けられていることである（例えば、DE 198 19 542参照）。例えば、いわゆる組込みシステムでは、メモリ回路構造は、１つの基板上にプロセッサと共に形成される。一方、いわゆるシステムインパッケージ回路では、メモリチップとプロセッサチップとが１つの回路ハウジング内に配置されている。また、いわゆるマルチチップモジュールでも、１つの回路が、複数の「標準」回路（例えば、メモリ回路、プロセッサ回路）を含んでいる。

本発明の目的は、簡易、かつ、低コストで製造することができるメモリ回路構造、および、そのメモリ回路構造を簡易に製造することができるメモリ回路構造の製造方法を提供することにある。

上記の目的は、特許請求の範囲の請求項１に記載した特徴を有する回路構造によって実現できる。また、その改良構成については、従属請求項に記載されている。

本発明は、ある特定のチップ領域の製造コストが総製造コストに大きく影響することに着目してなされたものである。メモリ回路構造のユニットを適切に分割することにより、別々に形成された構成部分の接続のために新たに発生する費用を考慮しても、特に技術的観点から見て簡単に、チップ領域ごとの製造コストの大幅な低減を図ることができる。例えば、分割された各サブ回路の製造に要する工程の数を、単一の基板の上にメモリ回路構造を形成する場合に要する工程の数の３分の１に減らすことにより、本発明の方法を極めて簡単に実施することができる。特定のチップ領域の製造コストは、分割された各サブ回路について、単一の基板にメモリ回路構造を製造する場合の各チップ領域の製造コストと比べて、例えば、半分以下に抑えることができる。また、２つの分割チップ領域の製造コストを付加しても、集積回路構造が単一の基板に形成されている場合に要する製造コストに比べ、大幅な製造コストの低減を図ることができる。

本発明のメモリ回路構造は、複数のメモリセルを含む集積メモリセルアレイを搭載してなるメモリセルアレイ用基板を有している。各メモリセルは、少なくとも１つのトランジスタ（例えば、フローティングゲートトランジスタ）、または１つのトランジスタおよび１つの蓄積キャパシタを含んでいる。さらに、本発明のメモリ回路構造は、メモリセルへのアクセスを制御し、メモリ回路構造の基本的機能を実現する少なくとも１つの集積論理回路が搭載されてなる論理回路用基板とを備えている。これらの基本機能とは、メモリセルアレイの１つまたは複数のメモリセルの記憶内容を読み出し、書き込み、または消去することである。また、メモリ回路構造の基本的機能は、メモリ回路のアドレスデータに基づいて、メモリセルアレイの特定のメモリセルを選択する機能を含むものであってもよい。

本発明のメモリ回路構造において、上記論理回路用基板は、セルアレイ基板とは異なる基板である。特に、これら２つの基板に配置された集積回路構造は、互いに別々の製造方法で製造されるものである。

本発明の回路構造は、上記メモリセルアレイ用基板の何れの表面も、メモリセルアレイ用基板のみを囲むように配置されており、上記論理回路用基板を囲むようには配置されていない。逆に、論理回路用基板の何れの表面も、論理回路用基板のみを囲むように配置されており、上記メモリセルアレイ用基板を囲むようには配置されていない。これらの基板の表面は、分離した領域または磨かれた領域である。

また、メモリセルアレイのメモリセルは、揮発性メモリセルであってもよい。また、メモリセルアレイのメモリセルは、不揮発性メモリセル、特にいわゆるフラッシュメモリセルであってもよく、この場合、複数のメモリセルの記憶内容は、各消去動作によって消去される。不揮発性メモリセルの場合においては、特に、セルアレイの形成に用いる技術と、周辺回路の形成に用いる技術は、大きく異なる。セルアレイの形成に用いる技術と、周辺回路の形成に用いる技術との違いは、例えば、強誘電体メモリセルまたは磁気抵抗メモリセル、格納用の、無定形相と結晶相との交換に利用するメモリセル等、最小構造寸法が小さくなる場合や、新しいメモリ原理を利用する場合により顕著となる。

また、上記論理回路用基板は、さらに、メモリセルアレイのメモリセルの記憶内容の読み出し順序、書き込み順序、および、消去順序を制御するための制御回路を搭載してなる構成としてもよい。特に、制御回路は、制御信号の順序を保証する必要がある。例えば、ＮＯＲ型の不揮発性メモリ回路では、制御回路は、ＦＡＣＥ（フラッシュアルゴリズム制御エンジン）と呼ばれている。また、ＮＡＮＤ型および他の型の集積回路においても、メモリ回路の機能を制御するための同様の中央制御回路が設けられている。

また、論理回路用基板は、メモリセルの記憶状態を検出できる検出アンプ回路を含んでいる構成としてもよい。

また、論理回路用基板は、少なくとも１つの復号回路を含んでいる構成としてもよい。この復号回路は、アドレスデータに基づいて、（メモリセルアレイの多数のメモリセルに接続されているが、メモリセルアレイのメモリセル全体には接続されない）選択線を選択する。メモリセルアレイの、メモリセルの中の所定の行に配置されたメモリセルに接続された選択線は、ワード線とも呼ばれている。これらのワード線は、例えば、メモリセルのトランジスタのゲート電極に接続されている。また、メモリセルアレイの、メモリセルの中の所定の列に配されたメモリセルに接続された選択線は、ビット線とも呼ばれている。これらのビット線は、例えば、メモリセルの電界効果トランジスタのソース／ドレイン領域に接続されている。また、各選択線に対応して設けられた上記セルアレイ用基板と上記論理回路基板との間には、導電性接続部が各選択線に対応して設けられている。これらの導電性接続部は、以下の接続型のうちの１つの接続型の接続部であってもよい。

・導電性半田接続部
・導電性接着接続部
・導電性溶接接続部
・導電性ボンディング接続部
・例えば、EP 0 610 709 A1に記載の、溶媒を含んだ混合物を硬化させることにより製造された接続部、または
・メモリセル用基板、または論理回路用基板を貫通する金属化接続部（参照：DE 199 04 751 C1）
本実施形態では、基板間の接続部の数は、ワード線の数および／またはビット線の数に応じて決まる。したがって、例えば、接続部の数は、１０００以上、２０００以上、または３０００以上であり、メモリセルアレイの記憶容量に応じて決まる。

本発明の回路構造は、論理回路用基板が、少なくとも１つのプロセッサの回路構造を搭載してなる構成としてもよい。上記プロセッサは、プログラム命令の処理に適しており、特に、メモリセルアレイに格納されたプログラム命令の処理に適している。上記プロセッサは、論理演算装置と、例えばマイクロプログラムを実行する制御装置とを含む構成であることが望ましい。また、論理回路用基板は、２つのプロセッサ（つまり、主プロセッサおよびコプロセッサ）用の回路構造を含む構成としてもよい。コプロセッサは、例えば、データを暗号化するための暗号化アルゴリズムを実行するプロセッサであってもよい。また、メモリ回路構造、プロセッサ、およびコプロセッサを備えた回路構造は、厚さ２ｍｍ未満のいわゆるスマートカードに組み込まれている。

また、セルアレイ基板は、さらに少なくとも１つのセンサ（例えば、電圧センサまたは電流センサ）を搭載してなる構成としてもよい。上記の構成に加え、または上記の構成に替えて、セルアレイ基板は、センサによって生成されたアナログ出力信号をデジタルデータに変換するためのアナログデジタル変換器を搭載してなる構成としてもよい。

また、上記メモリセルアレイ用基板の主領域と、論理回路用基板の主領域とは、互いに平行に、好ましくは主領域の法線方向に重なり合って配された２つの平面上に設けられていることが望ましい。上記の構成によれば、主領域の面積を、端領域に比べ、かなり広くすることができる。本実施の形態では、２つの基板および、必要に応じ回路構造の他の基板とが基板面に対し垂直方向に積層されている。しかし、従来の基板積層構造とは異なり、本発明のメモリ回路構造のアセンブリは、積層構造の各々の基板上に設けられている。

また、複数の基板が横断するように設けられたキャリア基板を用いる構成としてもよい。この場合、セルアレイ基板の主領域は、論理回路用基板の主領域を横断するように設けられる。

本発明は、さらに、以下の工程を有するメモリ回路構造の製造方法に関するものである。

メモリセルアレイ用基板に集積メモリセルアレイを形成する第１工程。

上記集積メモリセルアレイ用基板と離れた位置に配置される論理回路用基板に、上記メモリセルアレイの基本的機能を実現する集積論理回路を形成する第１工程とは異なる第２工程。

メモリ回路構造を形成するために、上記集積メモリセルアレイと上記集積論理用回路とを配置する工程。

特に、上記製造方法における上記２つの工程は、異なる製造技術（例えば、最小構造寸法が異なる製造技術）により実行される。上記第１工程は、第２工程を実行する前に行ってもよい。逆に、上記第１の工程を実行する前に、上記第２構成を実行してもよい。また、上記製造方法における２つの工程は、同じ場所で実行してもよいし、異なる場所で、同時に実行してもよい。例えば、上記２つの工程を、同じ場所で実行する場合、例えば、各工程を異なる機械を使用して行ってもよいし、同じ機械を用いて連続して行ってもよい。

本発明の製造方法は、上述の本発明のメモリ回路構造が奏する技術的効果と同様の効果を奏するものである。

また、上記第１工程は、メモリセルアレイの形成に特に適し、論理回路の形成には不要な工程を含む構成としてもよい。また、逆に、上記第２工程は、論理回路の形成に特に適し、メモリセルアレイの形成には不要な工程を含む構成としてもよい。本発明の製造方法は、２つの別々の工程を含むものである。上記の製造方法によれば、メモリアレイの総製造コストは、メモリセルアレイと論理回路とを同じ技術で形成する方法に比べ低減される。また、本発明の製造方法によれば、論理回路またはメモリセルアレイの製造するに際し、制約が少なくなるという利点がある。

以下に、図面を参照し、本発明の実施形態について説明する。

図１は、２つの基板間の回路構造における回路部分を、少数の接続部により接続された２つの基板間で分割したの分割した状態を示す図である。

図２は、２つの基板間の回路構造における回路部分を、ワード線とビット線との間の多数の接続部に位置を有する少数の接続部により接続された２つの基板間で分割した状態を示す図である。

図３は、回路構造の製造工程における、３層からなる基板の積層構造を示す断面図である。

図４は、高速チップ実装技術により接続された２層からなる積層構造の基板を示す平面図である。

図５は、２層からなる基板の積層構造を示す断面図である。

図１は、回路構造１０の回路ブロックを示している。メモリ回路の回路ブロックは、回路構造１０の図中左側領域１２に形成されている。回路構造１０のメモリ回路に付加されている付加回路は、回路構造１０の図中右側領域１４に形成されている。上記付加回路は、回路構造１０の動作中にはメモリ回路を利用する。

本実施形態におけるメモリ回路は、例えば、不揮発状態または揮発状態で電荷を蓄積するメモリセルを備え、２つ以上のメモリセルアレイ１６、１８を含んでいる。これらのメモリセルアレイ１６、１８は、メモリセルが、各行および列にマトリックス状に配置されてなる。所定の行に配置されているメモリセルは、それぞれ、メモリセルアレイ１６、１８の図中左端部に配置されているワード線ドライバトランジスタ２０、２２に接続されたワード線に、接続されている。それに対して、ビット線は、メモリセルアレイ１６、１８の列に配置されているメモリセルにそれぞれ接続されており、メモリセルアレイ１８の下端でビット線ドライバトランジスタ２４に接続されている。これらのドライバトランジスタ２０〜２４は、レベル変換に用いられる。

スイッチングトランジスタ群２６は、メモリセルアレイ１６とメモリセルアレイ１８との間に配置されている。他のスイッチングトランジスタ群２８は、メモリセルアレイ１６の図中上に配置されている。これらのスイッチングトランジスタ群２６、２８のスイッチングトランジスタは、メモリセルアレイの内部ビット線（いわゆるローカルビット線）を、メモリセルアレイ１６、１８を跨ぐように、あるいはメモリセルアレイ１６、１８を通るように設けられたビット線に接続する。ワード線ドライバトランジスタ２０、２２は、それぞれ、ワード線復号回路３０、３２によって駆動される。ワード線復号回路３０、３２は、アドレスデータに応じて、ワード線を選択する。このアドレスデータは、例えば、選択されたワード線にのみ電圧を印加し、選択されたワード線を特定するために用いられる。

ビット線ドライバトランジスタ２４は、ビット線復号回路によって駆動される。このビット線復号回路は、ビット線を特定するアドレスデータに基づいて、一のビット線を選択する。また、このビット線復号回路は、メモリ回路の基本的機能を実現する複数の論理回路３４の１つである。また、論理回路３４は、例えば、メモリセルの記憶状態を決定する、いわゆる検出アンプを含んでいる。

メモリ回路は、さらに、チャージポンプ３６を備えている。チャージポンプ３６は、メモリセルアレイのメモリセルの記憶内容の消去または書き込みのために必要な電圧の生成に用いられる。さらに、メモリ回路は、回路全体を制御し、基本的機能を実現する制御回路３８を備えている。制御回路３８は、特に、プログラミング、読み出し、および／または消去動作を制御すると共に、復号回路３０、３２、論理回路３４および／またはチャージポンプ３６を制御する。

また、本実施形態では、回路構造１０の図中右側領域１４に、プロセッサ４０、暗号化コプロセッサ４２、およびセンサアレイ４４が形成されている。プロセッサ４０は、例えば、市販のマイクロプロセッサのように構成されている。暗号化コプロセッサ４２は、例えばＲＳＡアルゴリズム（Revist, Schamir und Adlemann）またはＤＥＳアルゴリズム（データ暗号化規格）に基づいて動作する。また、センサアレイ４４は、複数の、電流センサおよび電圧センサを備え、さらに、アナログセンサ信号をデジタルデータに変換するための、複数のアナログ／デジタル変換器を備えている。

第１実施形態では、図１に示した回路構造１０の回路ブロックは、異なる２つの基板に分かれている。一方の基板は、センサアレイ４４および制御回路３８を除くメモリ回路の全ての部分（つまり、図１に一重線で囲んだ全ての機能ブロック）を搭載している。つまり、上記基板は、
・メモリセルアレイ１６、１８、
・ワード線ドライバトランジスタ２０、２２、
・ビット線ドライバトランジスタ２４、
・ワード線復号回路３４、
・チャージポンプ３６、および
・センサアレイ４４の、センサおよび変換器を搭載している。

これに対して、第２基板は、図１に二重線で囲んだ機能ブロック、つまり、
・制御回路３８、
・プロセッサ４０、および
・暗号化コプロセッサ４２を搭載している。

すなわち、上記の構成によれば、メモリ回路の制御回路３８のみが他方の基板（第２基板）に形成されているため、２つの基板上に形成された回路間の接続に要する導電接続部の数を比較的少なくすることができる。上記導電接続部（いわゆる半田バンプ）では、上記導電性接続部の数を例えば１００以下とすることができる。

図２は、２つの基板間の回路構造１０における回路部分を、２つの基板間で分割した状態を示している。この第２実施形態では、一方の基板には、図２の一重線で囲んだ回路構造１０の機能ブロックを構成する、
・メモリセルアレイ１６、１８、
・ワード線ドライバトランジスタ２０、２２、
・ビット線ドライバトランジスタ２４、
・チャージポンプ３６、および
・センサアレイ４４のセンサおよび変換器が形成されている。

これに対して、第２基板には、図２の二重線で囲んだ機能ブロックを構成する、
・ワード線復号回路３０、３２、
・論理回路３４、
・制御回路３８、
・プロセッサ４０、および
・暗号化コプロセッサ４２が形成されている。

第２実施形態では、２つの基板間の接続部の数が非常に多い。これは、メモリ回路における各ワード線とビット線に対し、１つの接続部が割り当てられているためであり、例えば、数千もの接続部により２つの基板が接続されている。

図３は、例えば回路構造１０の機能ブロックと同一または類似する機能ブロックを有する回路構造の製造工程における、基板積層構造５０の断面図を示している。この基板積層構造５０は、下層基板５２と、下層基板５２上に配置された中間基板５４と、中間基板５４上に配置された上部基板５６とを含んでいる。図３に示す製造工程においては、下層基板５２は、最終の製造工程では個々に分離される下層基板５２がつながった状態の半導体ウェハーの一部を構成している。下層基板５２の厚さは、例えば、中間基板５４または上部基板５６の厚さの少なくとも２倍である。一実施形態では、中間基板５４および上部基板５６は、すでに個々のピースに分けられている。他の実施形態では、中間基板５４は、多数のピースからなり、半導体ウェハーの一部を構成している。同様に、上部基板５６は、多数のピースからなり、半導体ウェハーの一部を構成している。この実施形態においては、中間基板５４および上部基板５６は、下層基板５２と共に各ピースに分けられる。

下層基板５２、中間基板５４、および上部基板５６は、それぞれ、配線６２、６４、６６を搭載している。この実施形態では、配線６２、６４、６６は、それぞれ、下層基板５２、中間基板５４、および上部基板５６の、上部領域に設けられている。また、各基板に複数の配線層を設けた構成としてもよい。また、下層基板５２、中間基板５４、および／または上部基板５６の、裏面にも配線を設ける構成としてもよい。基板５２、５４および５６の配線は、基板に対し垂直方向に設けられた金属化層６８によって、例えば下層基板５２と中間基板５４との間の金属化層６８によって、または上部基板５６と下層基板５２との間の金属化層（図示せず）によって接続される。

下層基板５２と中間基板５４との間、および、中間基板５４と上部基板５６との間には、固体誘電体（例えば、二酸化シリコン）が充填された絶縁空間が設けられている。例えば、分割したメモリ回路の一方を、下層基板５２上に形成し、他方を中間基板５４上に形成してもよい。

図４は、下層基板７２と、下層基板７２上に形成された上層基板７４とを含む基板積層構造７０の平面図である。基板積層構造７０には他の基板は含まれていない。この基板積層構造７０において、例えば、図１に一重線で囲んだ機能ブロックは、下層基板７２が備えており、図１に二重線で囲んだ機能ブロックは、上層基板７４が備えている。下層基板７２には、その周辺部に沿って、ボンディングワイヤを接続するためのボンディング島７６が形成されている。ボンディングワイヤは、基板積層構造７０をカプセル封入するためのハウジングの接続ピンに接続される。ボンディング島７６は、例えば５０μｍ（マイクロメートル）よりも長く、５０μｍよりも広い幅に形成される。各々一般的には１００μｍである。

下層基板７２と上層基板７４との間には、例えば、３列の半田接続部７８が設けられており、本実施形態では、全部で２４の半田接続部７８が形成されている。これらの半田接続部７８は、半田島まで延びている。これらの半田島は、例えば、幅が２０μｍ未満、長さが２０μｍ未満の大きさに形成され、一般的には、１０μｍ×１０μｍの大きさに形成される。これらの半田接続部７８は、高速チップ実装技術（フリップチップ技術または面対面技術）によって形成される。

図５は、一連の半田接続部７８に沿って切断した、基板積層構造７０の断面図である。下層基板７２に形成された配線８０は、上層基板７４に搭載された配線８２に対向して設けられている。

回路構造１０の機能ブロックの２つの基板間での割り当ては、上述した例に限定されるものではない。また、回路構造１０は、さらに、他の機能ブロックを含むものであってもよい。

上記した本発明の製造方法の利点は、最小構造寸法を２５０ｎｍ（ナノメートル）未満の場合に顕著となり、６５ｎｍ以下の場合に特に顕著となる。

本発明を用いる場合、１つのチップ上にすでに製造されている回路構造は、製造コストの観点から、２つ以上のチップ部分に分けて形成した後、これらのチップ部分を、立体的に一体化して接続することが望ましい。この場合の製品の性能は、同じであるか、向上する。この場合の選択基準は、各チップ部分が、限定された数の互いに異なる素子のみを含んでいるように設定すればよい。

本発明は、いわゆるバルク基板、および、ＳＯＩ基板（シリコンオンインシュレータ）に用いることができる。

以下の表は、列１に挙げたいわゆる組込みプロセス（１つのプロセッサを備えた不揮発性メモリ回路を１つのチップに配置する）と、列２・３に挙げた本発明の方法（２つの分割チップ部分を形成し、これらの分割チップ部分を後に接続する）との間のプロセス工程を比較したものである。

上記の表の列２および列３に示す方法は、各工程の比較においても、全体の比較においても、列１に示す方法よりも簡略化されている。さらに、上記列２および３に示す各工程は、様々な製造場所で実行することができる。

例えば、アルミニウム金属化層および酸化物合金誘電体（Oxid-Intermetalldielektrikum）を備えた不揮発性メモリ回路は、上記列２に記載の方法により、製造場所Ａにおいて、最適速度で製造する。一方、銅金属化層と誘電定数が３．９未満である誘電体とを備えた論理回路は、上記列３記載の方法により製造場所Ｂにおいて製造する。これにより、上記列１に記載の方法を用いた場合に比べて、大幅なコストの削減を図ることができる。さらに、メモリ回路のチップ部分に配置された領域に最適化するための深いトレンチ分離を用いることができる。このような深いトレンチは、論理回路に必要な浅いトレンチ分離と共に簡単に製造することはできないものである。したがって、シリコン基板の１ｍｍ^２（平方ミリメートル）当たりのコストを大幅に削減することができる。例えば、２つの工程に分けることにより、対面技術による各ピースの接続のために要するコストを、遥かに上回るコストの削減を図ることができる。

分割チップ間の接続数は、分割形式に応じて変わる。メモリ回路の場合、ワード線復号器とビット線復号器とが、論理トランジスタを含んでいる。上記の第１実施形態では、双方の分割チップが、論理トランジスタを有している。しかしながら、分割が選択されたことにより、約８０の接続部との簡単なインターフェースが可能になるが、この第１の実施形態においては、第２の実施形態における工程よりも複雑な工程を要する。

第２の実施形態では、ワード線領域およびビット線領域を介して分割が行われる。ワード線復号器およびビット線復号器の論理トランジスタは、論理回路チップに搭載されている。これに対して、高電圧トランジスタおよび中電圧トランジスタは、セルアレイ用基板に搭載されている。第２実施形態の方法は、第１実施形態の方法に比べかなり工程が簡素化されている。しかしながら、第１の実施形態に比べ、第２の実施形態の方法では、基板間に多くの接続部を要する。第２の実施形態の方法は、コスト面で望ましい形態である。また、メモリ回路の呼び出し時間または一般的には性能に関して、損失を全く出さずに、または許容範囲内の損失で、多くの接続部を形成することができる点で望ましい。

また、第１および第２の実施形態の双方とも、組込み技術を採用した場合に比べ、製造にかかる総コストを、大幅に削減することができる。例えば、２つの基板のチップ領域の合計面積が５ｍｍ^２未満である、非常に小さなチップ領域を採用した場合にも、上記のコスト削減の効果を得ることができる。

本発明は、メモリ回路を分割する場合だけでなく、単一の基板にのみ形成されている他の回路を分割する場合にも適用することができる。

例えば、ＢＩＣＭＯＳ回路（双極性相補型金属酸化物半導体）を、一の分割基板に設けられたＣＭＯＳ回路と、他の分割基板に設けられたバイポーラ回路とに分けることができる。

また、いわゆる独立型フラッシュを、一の分割チップ上に設けた状態機械と、他の分割チップ上に設けたセルアレイおよび復号器とに分割することができる。

特に、上記の方法は、特に、プロセッサの最小構造寸法が６５ｎｍ以下の場合における、複数の基板上に設けられた回路形成に適している。これらの技術は、フラッシュメモリ回路の製造技術における要件とはほとんど互換性がない。

さらに、物理的制約のために、高電圧トランジスタまたは中電圧トランジスタは、最小構造寸法を低減しても利点はない。つまり、論理回路の製造に高価なマスクを要するため、メモリ回路の製造には利点とはならない。このことは、デジタル信号プロセッサについても言える。つまり、デジタル信号プロセッサでは、アナログ素子またはアナログ回路は、デジタル信号プロセッサの論理回路の最小構造寸法を低減しても、利点はない。しかしながら、これらの問題は、基板を分割することにより回避することができる。

例えば、プロセッサ４０およびコプロセッサ４２用の、論理回路用基板に、低電圧、中電圧、および、高電圧域に閾値電圧（例えば０．１Ｖ（ボルト）、０．３Ｖおよび０．５Ｖ）を有する論理トランジスタを形成することができる。

特に、複数のチップを適切に分割することにより、以下の課題をより簡単に解決することができる。

つまり、誘電定数が３．９よりも大きいゲート誘電体に関する課題、特に以下の課題をより簡単に解決することができる。

・積層型ゲート電極を化学的機械研磨するという課題、
・ＯＮＯ積層（酸化物／窒化物／酸化物）に基づいて、特にデータ保存時間に関して、誘電定数の高い誘電体を実現するという課題、
・これらの誘電体用の異方性エッチング方法、特に、異方性イオンエッチング方法、を使用できるようにするという課題、および
・側壁酸化を実現する、例えば、誘電体が結晶化するという課題である。

また、誘電定数が３．９未満の合金誘電体に関する課題、例えば、以下の課題をより簡単に解決することができる。

・高電圧に適合し、または誘電定数の低い誘電体に設けられた薄い配線にボンディングする場合における課題。

・シリコンの過度の使用、例えば、ＯＮＯ方法のゆえに過度に使用されるシリコンの熱不安定性の課題。

・特に、ＯＮＯ積層の上部酸化物が高温の酸化物と置き換えられる場合の課題。

・側壁の酸化のゆえに、過度に使用されたシリコンの熱不安定性の課題、および
・データ保存時間に影響を与える転位による、シリコンの過度の使用における課題。

・ソース領域またはドレイン領域が上昇し、いわゆる移動ビットレートが高くなるという課題。

・ＳＯＩ技術、特に、部分的にまたは完全に劣化した、ＳＯＩ基板での集積、またはシリコン‐ゲルマニウム上での集積に関する課題。

２つの基板間の回路構造における回路部分を、少数の接続部により接続された２つの基板間で分割したの分割した状態を示す図である。 ２つの基板間の回路構造における回路部分を、ワード線とビット線との間の多数の接続部に位置を有する少数の接続部により接続された２つの基板間で分割した状態を示す図である。 回路構造の製造工程における、３層からなる基板の積層構造を示す断面図である。 高速チップ実装技術により接続された２層からなる積層構造の基板を示す平面図である。 ２層からなる基板の積層構造を示す断面図である。

Claims (9)

1. 複数のメモリセルを有する集積メモリセルアレイ（１６）が搭載されてなるメモリセルアレイ用基板（５２）と、
   メモリセルへのアクセスを制御し、メモリ回路構造の基本的機能を実現する少なくとも１つの集積論理回路（３０、３８）が搭載されてなる論理回路用基板（５４）とを備え、
   上記論理回路用基板（５４）は、上記メモリセルアレイ用基板（５２）とは異なる基板であることを特徴とするメモリ回路構造（１０）。
2. 上記メモリセルアレイ用基板（５２）の何れの表面も、該メモリセルアレイ用基板（５２）のみを囲むように配置されており、上記論理回路用基板（５４）を囲むようには配置されておらず、かつ／または上記メモリセルは、揮発性メモリセル、または不揮発性メモリセル、特にフラッシュメモリセルであることを特徴とする、請求項１に記載のメモリ回路構造（１０）。
3. 上記論理回路用基板（５４）は、さらに、メモリセルアレイ（１６）のメモリセルの内容の読み出し順序および／または書き込み順序および／または消去順序を制御するための制御回路（３８）、および／または上記メモリセルの記憶状態を検出可能な検出アンプ回路（３４）を搭載してなることを特徴とする請求項１または２に記載のメモリ回路構造（１０）。
4. 上記論理回路用基板（５４）は、少なくとも１つの復号回路（３０、３４）を含んでおり、上記復号回路は、アドレスデータに基づいて、上記メモリセルアレイ（１６）の複数のメモリセルに接続されている選択線、特に、上記メモリセルアレイ（１６）のメモリセルの中の所定の行に配されたメモリセルに接続されたワード線および／またはメモリセルアレイ（１６）のメモリセルのうちの所定の列に配置されたメモリセルに接続されたビット線を選択し、かつ／または各選択線に対応して設けられた上記セルアレイ用基板（５２）と上記論理回路基板（５４）との間の導電性接続部により選択されることを特徴とする、請求項１ないし３のいずれか１項に記載のメモリ回路構造（１０）。
5. 上記論理回路用基板（５４）は、少なくとも１つのプロセッサ（４０、４２）の回路構造を搭載しており、上記プロセッサ（４０、４２）は、プログラム命令の処理に適しており、特に、上記メモリセルアレイに格納されたプログラム命令の処理に適しており、特に、動作中に暗号化プログラムのプログラム命令、特にメモリセルアレイ（１６）に格納されたプログラム命令、を実行する暗号化プロセッサ（４２）であり、かつ／または
   上記メモリセルアレイ用基板（５２）は、少なくとも１つのアナログ回路、特に、電圧検出ユニットおよび／または電流検出ユニット（４４）および／または少なくとも１つのアナログデジタル変換器ユニットおよび／またはデジタル／アナログ変換器ユニットが搭載されてなることを特徴とする、請求項１ないし４のいずれか１項に記載のメモリ回路構造（１０）。
6. 上記メモリセルアレイ用基板（５２）の主領域と、論理回路用基板（５４）の主領域とは、互いに平行に、好ましくは主領域の法線方向に重なり合って配された２つの平面上に設けられており、または
   上記メモリセルアレイ用基板の主領域は、上記論理回路用基板の主領域を横断するように設けられていることを特徴とする、請求項１ないし５のいずれか１項に記載のメモリ回路構造（１０）。
7. 回路構造、特に、請求項１ないし６のいずれか１項に記載の集積回路構造（１０）の製造方法であって、
   メモリセルアレイ用基板（５２）に集積メモリセルアレイ（１６）を形成する第１工程と、
   上記集積メモリセルアレイ用基板（５２）と離れた位置に配置される論理回路用基板（５４）に、上記メモリセルアレイ（１６）の基本的機能を実現する集積論理回路を形成する第１工程とは異なる第２工程と、
   メモリ回路構造（１０、５０）を形成するために、上記集積メモリセルアレイ（５２）と上記集積論理用回路（５４）とを配置する工程とを含み、上記各工程の実施順序は限定されないことを特徴とする集積回路構造（１０）の製造方法。
8. 上記第１工程は、
   さらに、１μｍまたは２μｍよりも深いトレンチを形成する工程と、
   ６ボルト以上の電圧で、特に、端部において上記６ボルト以上の電圧に適したドーピング勾配を有する少なくとも１つのｎ型ウェルまたはｎ型層および／または少なくとも１つのｐ型ウェルまたはｐ型層を形成する工程と、
   トンネル酸化物を形成する工程と、
   ２つの酸化物層の間に絶縁性電極を形成する工程と、
   上記絶縁性電極上の選択された電極を除去する工程と、
   ５０ｎｍよりも厚い酸化物領域を形成する工程と、
   ６ボルトよりも高い電圧でチャネル接続領域を形成する工程とのうち、少なくとも１つの上記第２工程には含まれない工程を含んでおり、かつ／または
   上記第２工程は、
   さらに、深さが１μｍ、または０．５μｍよりも浅い、浅いトレンチを形成する工程と、
   ５ボルトまたは２．５ボルトよりも低い電圧で、少なくとも１つのｎ型ウェルまたはｎ型層および／または少なくとも１つのｐ型ウェルまたはｐ型層を形成する工程と、
   ５ボルトまたは２．５ボルトよりも低い電圧で、チャネル接続領域を形成する工程と、
   第１工程よりも多くの少なくとも１つの金属化層を形成する工程とのうち、少なくとも１つの工程を含んでおり、上記少なくとも１つの工程は、上記第１工程には含まれていないことを特徴とする、請求項７に記載の製造方法。
9. 高速チップ実装技術または３Ｄ集積方法を用いて、メモリセルアレイ用基板（５２）と論理回路用基板（５４）とを配置することを特徴とする、請求項７または８に記載の製造方法。

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