JP2007115773A - 半導体記憶装置およびその製造方法 - Google Patents

半導体記憶装置およびその製造方法 Download PDF

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Abstract

【課題】動作上の信頼性を向上させること。
【解決手段】基板１上の第１の領域に配設されたセレクトゲート３ａと、第１の領域に隣接する第２の領域に配設されたフローティングゲート６ａと、第２の領域と隣接する第３の領域に設けられた第１および第２の拡散領域７ａ、７ｂと、フローティングゲート６ａの上に配設されたコントロールゲート１１と、を備え、フローティングゲート６ａは、上端面が平坦である。
【選択図】図２

Description

本発明は、セルトランジスタを有する半導体記憶装置およびその製造方法に関し、特に、１セルあたり複数ビット情報を記憶する半導体記憶装置およびその製造方法に関する。
従来の半導体記憶装置においては、図８に示すようなセルトランジスタを有する不揮発性半導体記憶装置が知られている（従来例１）。従来例１に係る不揮発性半導体記憶装置では、複数の第１電極１０４Ｇと、これに交差する複数のワード線１０５と、複数の第１電極１０４Ｇの隣接間であって複数のワード線１０５が平面的に重なる部分に配置された複数の浮遊ゲート電極１０６Ｇとを有する複数の不揮発性メモリセルを持つＡＮＤ型のフラッシュメモリにおいて、複数の浮遊ゲート電極１０６Ｇの各々の断面形状を第１電極１０４Ｇよりも高い凸状とされている（特許文献１参照）。
従来例１に係る不揮発性半導体記憶装置の製造方法では、以下の工程を含む。（ａ）半導体基板１０１Ｓ上に第１絶縁膜１０８を介して第１電極１０４Ｇ形成用の導体膜を堆積する工程、（ｂ）第１電極１０４Ｇ形成用の導体膜上に第２絶縁膜１１０を堆積する工程、（ｃ）第２絶縁膜１１０上に第３絶縁膜（図示せず）を堆積する工程、（ｄ）第１電極１０４Ｇ形成用の導体膜、第２絶縁膜１１０および第３絶縁膜（図示せず）をパターニングすることにより、第１電極１０４Ｇ、第２絶縁膜１１０および第３絶縁膜（図示せず）の積層パターンを形成する工程、（ｅ）第１電極１０４Ｇの側面に第４絶縁膜１１６を形成する工程、（ｆ）第１電極１０４Ｇ、第２絶縁膜１１０および第３絶縁膜（図示せず）の積層パターンの隣接間の半導体基板１０１Ｓ上に第５絶縁膜１１５を形成する工程、（ｇ）第１電極１０４Ｇ、第２絶縁膜１１０および第３絶縁膜（図示せず）の積層パターンの隣接間が埋め込まれるように半導体基板１０１Ｓ上に第３電極１０６Ｇ形成用の導体膜を堆積する工程、（ｈ）第３電極１０６Ｇ形成用の導体膜が第１電極１０４Ｇ、第２絶縁膜１１０および第３絶縁膜（図示せず）の積層パターンの隣接間に残されるように、異方性ドライエッチング処理によるエッチバック処理または化学機械研磨処理を施すことにより第３電極１０６Ｇ形成用の導体膜を除去し、第１電極１０４Ｇ、第２絶縁膜１１０および第３絶縁膜（図示せず）の積層パターンの隣接間に第３電極１０６Ｇ形成用の導体膜のパターンを第１電極１０４Ｇに対して自己整合的に形成する工程、（ｉ）第３絶縁膜（図示せず）を除去する工程、（ｊ）半導体基板１０１Ｓ上に、第６絶縁膜１１８を堆積する工程、（ｋ）第６絶縁膜１１８上に第２電極１０５形成用の導体膜を堆積する工程、（ｌ）第２電極１０５形成用の導体膜をパターニングすることにより、複数の第２電極１０５を形成する工程、（ｍ）複数の第２電極１０５をマスクとして第３電極１０６Ｇ形成用の導体膜のパターンをパターニングすることにより、第１電極１０４Ｇよりも高くなるような断面凸状の複数の第３電極１０６Ｇを、複数の第２電極１０５に対して自己整合的に形成する工程。
また、従来の半導体記憶装置において、図９及び図１０に示すような不揮発性半導体記憶装置が知られている（従来例２）。従来例２に係る不揮発性半導体記憶装置では、メモリセルにおいて、基板２０１表面に互いに離間して並設される第１の拡散領域２０７ａ及び第２の拡散領域２０７ｂと、第１の拡散領域２０７ａ及び第２の拡散領域２０７ｂの間の領域の基板２０１上に絶縁膜２０２を介して配設されるセレクトゲート２０３ａと、セル領域外のセレクトゲート２０３ａ下の基板２０１表面に、セレクトゲート２０３ａと交差する方向に延在して配設された第３の拡散領域（図９の２２１）と、を備え、第１の拡散領域２０７ａとセレクトゲート２０３ａとの間の第１の領域、及び、第２の拡散領域２０７ｂとセレクトゲート２０３ａとの間の第２の領域に、絶縁膜２０５を介して配設されるフローティングゲート２０６ａと、フローティングゲート２０６ａの上に絶縁膜２０８を介して配設されるコントロールゲート２１１と、を有し、第１の拡散領域２０７ａと、フローティングゲート２０６ａと、コントロールゲート２１１と、セレクトゲート２０３ａとで第１の単位セルを構成し、第２の拡散領域２０７ｂと、フローティングゲート２０６ａと、コントロールゲート２１１と、セレクトゲート２０３ａとで第２の単位セルを構成したものがある（特許文献２参照）。セレクトゲート２０３ａに正電圧を印加することによって、セル領域内のセレクトゲート２０３ａ下の基板２０１表面に反転層２２０が形成される。
従来例２に係る不揮発性半導体記憶装置によれば、従来例１に係る不揮発性半導体記憶装置と比べて、セレクトゲート２０３ａ下のチャネルをドレインにして読み出すことで、一方の単位セルの非対象記憶ノードを介することなく、セレクトゲート２０３ａを挟んで非対象記憶ノードと対向して独立する他方の単位セルの対象記憶ノードの読み出しを行う構成とされており、メモリセルの高密度化、装置の小型化を図るのに有利である。
従来例２に係る不揮発性半導体記憶装置の製造方法について図面を用いて説明する。図１１〜１４は、従来例２に係る不揮発性半導体記憶装置の製造方法を模式的に示した工程断面図である。
まず、基板２０１に素子分離領域（図示せず）を形成した後、基板２０１のセル領域にウェル（図示せず）を形成し、その後、第３の拡散領域（図９の２２１）を形成し、その後、基板２０１上に絶縁膜２０２（例えば、シリコン酸化膜）を形成し、絶縁膜２０２の上にセレクトゲート膜２０３（例えば、ポリシリコン膜）を形成し、セレクトゲート膜２０３上に絶縁膜２０４（例えば、シリコン窒化膜）を形成し、絶縁膜２０４上に絶縁膜２１２（例えば、シリコン酸化膜）を形成し、絶縁膜２１２上に絶縁膜２１３（例えば、シリコン窒化膜）を形成する（ステップＡ１；図１１（Ａ）参照）。次に、絶縁膜２１３上にセレクトゲート２０３ａを形成するためのフォトレジスト（図示せず）を形成し、当該フォトレジストをマスクとして、絶縁膜２１３、絶縁膜２１２、絶縁膜２０４、セレクトゲート膜（図１１（Ａ）の２０３）、および絶縁膜２０２を選択的にエッチングすることでセレクトゲート２０３ａを形成し、その後、当該フォトレジストを除去する（ステップＡ２；図１１（Ｂ）参照）。次に、少なくとも基板２０１およびセレクトゲート２０３ａの露出面に、絶縁膜２０５（例えば、シリコン酸化膜）を形成する（ステップＡ３；図１１（Ｃ）参照）。
次に、フローティングゲート膜２０６（例えば、ポリシリコン膜）を基板全面に堆積する（ステップＡ４；図１２（Ｄ）参照）。次に、フローティングゲート膜（図１２（Ｄ）の２０６）をエッチバックすることにより、セレクトゲート２０３ａ、絶縁膜２０４、絶縁膜２１２、および絶縁膜２１３の側壁に、サイドウォール状のフローティングゲート２０６ａを形成する（ステップＡ５；図１２（Ｅ）参照）。次に、絶縁膜２１３とフローティングゲート２０６ａをマスクとして、基板２０１にイオン注入を行うことで、セルフアラインで第１の拡散領域２０７ａ、第２の拡散領域２０７ｂを形成する（ステップＡ６；図１２（Ｆ）参照）。
次に、基板全面に、絶縁膜２０９（例えば、ＣＶＤシリコン酸化膜）を堆積する（ステップＡ７；図１３（Ｇ）参照）。次に、ＣＭＰ法により絶縁膜２１３をストッパとして絶縁膜２０９を平坦化する（ステップＡ８；図１３（Ｈ）参照）。次に、絶縁膜２０９を選択的に一部除去する（ステップＡ９；図１３（Ｉ）参照）。
次に、絶縁膜（図１３（Ｉ）の２１３）を選択的に除去する（ステップＡ１０；図１４（Ｊ）参照）。次に、絶縁膜２１２（絶縁膜２０９の一部も含む）を選択的に除去する（ステップＡ１１；図１４（Ｋ）参照）。なお、絶縁膜２１２を除去する際、絶縁膜２０９の一部も除去される。次に、基板全面に、絶縁膜２０８（例えば、ＯＮＯ膜）を形成する（ステップＡ１２；図１４（Ｌ）参照）。
その後、基板全面に、コントロールゲート膜（例えば、ポリシリコン）を堆積し、ワード線を形成するためのフォトレジスト（図示せず）を形成し、当該フォトレジストをマスクとして、コントロールゲート膜、絶縁膜２０８、フローティングゲート２０６ａを選択的に除去することで帯状のコントロールゲート２１１、及び、島状のフローティングゲート２０６ａを形成し、その後、当該フォトレジストを除去する（ステップＡ１３；図１０参照）。これにより、メモリセルを有する半導体記憶装置ができる。
従来例２に係る不揮発性半導体記憶装置の読み出し動作について図面を用いて説明する。図１５は、従来例２に係る半導体記憶装置の読み出し動作（フローティングゲートに電子が蓄積されていない状態のときの読み出し動作）を説明するための模式図である。
図１５を参照すると、読み出し動作では、フローティングゲート２０６ａに電子が蓄積されていない状態（消去状態；しきい値電圧低、ＯＮセル）では、コントロールゲート２１１、セレクトゲート２０３ａ、第３の拡散領域（図９の２２１）に正電圧を印加することにより、電子ｅが第２の拡散領域２０７ｂからフローティングゲート２０６ａ直下のチャネルを走行し、かつ、セレクトゲート２０３ａ下に形成された反転層２２０を走行し、第３の拡散領域（図９の２２１）に移動する。一方、フローティングゲート２０６ａに電子が蓄積された状態（書込状態；しきい値電圧高、ＯＦＦセル）では、コントロールゲート２１１、セレクトゲート２０３ａ、第３の拡散領域（図９の２２１）に正電圧を印加しても、フローティングゲート２０６ａ下にチャネルがないので電子ｅが流れない（図示せず）。電子ｅが流れるかどうかでデータ（０／１）を判断することで読み出しが行われる。
特開２００５−８５９０３号公報 米国特許出願公開第２００５／００２９５７７号明細書 特開平１１−３５４７４２号公報
従来例２に係る不揮発性半導体記憶装置の製造方法では、エッチバックにてフローティングゲート２０６ａを形成しているため（図１２（Ｅ）参照）、サイドウォール状に形成されており、フローティングゲート２０６ａは絶縁膜２０４の側壁面寄りの上端部に切り立った角部２０６ｂを有する（図１０参照）。フローティングゲート２０６ａにこのような角があると、読み出し動作時にコントロールゲート２１１にかける低い電圧がフローティングゲート２０６ａの角に電界が集中してしまい（図１６参照）、フローティングゲートからコントロールゲートに電子が引き抜かれてしまう（図１７参照）。また、フローティングゲート２０６ａは、エッチバック（図１２（Ｅ）参照）のばらつきに左右されやすいので、フローティングゲート２０６ａの形状および高さ（角部２０６ｂの位置）がばらつくおそれがある。特に、フローティングゲート２０６ａのサードウォール状の曲面のうち上端近傍は、下端近傍よりも、エッチバックのばらつきに左右されやすく、エッチバックによるダメージを受けやすい。そのため、動作上の信頼性が低くなるおそれがある。
本発明の主な課題は、動作上の信頼性を向上させることである。
本発明の第１の視点においては、半導体記憶装置の製造方法において、基板上のセレクトゲートの側壁に絶縁膜を介してサイドウォール状のフローティングゲートを形成する工程と、前記セレクトゲートの上端部を平坦化する工程と、を含むことを特徴とする。
本発明の前記半導体記憶装置の製造方法において、前記フローティングゲートを形成する工程では、基板上に第１の絶縁膜を介してセレクトゲートが形成されるとともに、前記セレクトゲート上に下から順に第２の絶縁膜、第３の絶縁膜、第４の絶縁膜、第５の絶縁膜が形成され、かつ、少なくとも前記セレクトゲート間の領域の前記基板上、および前記セレクトゲートの側壁面に第６の絶縁膜が形成された基板の前記第６の絶縁膜上に、第２の半導体膜を堆積し、エッチバックにより、少なくとも前記第５の絶縁膜、前記第４の絶縁膜、前記第３の絶縁膜、前記第２の絶縁膜、及び前記セレクトゲートの両側に、サイドウォール状のフローティングゲートを形成し、前記セレクトゲートの上端部を平坦化する工程では、前記第５の絶縁膜を除去することが好ましい。
本発明の前記半導体記憶装置の製造方法において、前記フローティングゲートを形成する工程の前に、前記基板上に、下から順に第１の絶縁膜、第１の半導体膜、第２の絶縁膜、第３の絶縁膜、第４の絶縁膜、第５の絶縁膜を形成する工程と、所定の領域の、前記第５の絶縁膜、前記第４の絶縁膜、前記第３の絶縁膜、前記第２の絶縁膜、及び前記第１の半導体膜を選択的にエッチングすることでセレクトゲートを形成する工程と、少なくとも前記セレクトゲート間の領域の前記基板上、および前記セレクトゲートの側壁面に第６の絶縁膜を形成する工程と、を含み、前記フローティングゲートを形成する工程と前記セレクトゲートの上端部を平坦化する工程の間に、前記第５の絶縁膜と前記フローティングゲートをマスクとして、イオン注入により、セルフアラインで基板表面に第１および第２の拡散領域を形成する工程と、隣り合う前記フローティングゲート間であって前記第１および第２の拡散領域上に第７の絶縁膜を埋め込む工程と、を含み、前記セレクトゲートの上端部を平坦化する工程の後に、前記第４の絶縁膜および前記第３の絶縁膜を除去する工程と、基板全面に第８の絶縁膜を形成する工程と、前記第８の絶縁膜上にコントロールゲートを形成する工程と、を含むことが好ましい。
本発明の前記半導体記憶装置の製造方法において、前記セレクトゲートの上端部を平坦化する工程では、ＣＭＰ法により、前記第４の絶縁膜をＣＭＰストッパとして、前記７の絶縁膜および前記フローティングゲートの上端面を平坦化することが好ましい。
本発明の第２の視点においては、半導体記憶装置において、基板上の第１の領域に配設されたセレクトゲートと、前記第１の領域に隣接する第２の領域に配設された第１および第２のフローティングゲートと、前記第２の領域と隣接する第３の領域に設けられた第１および第２の拡散領域と、前記第１および第２のフローティングゲートの上に配設されたコントロールゲートと、を備え、前記第１および第２のフローティングゲートは、上端面が平坦であることを特徴とする。
本発明の前記半導体記憶装置において、前記第１および第２のフローティングゲートは、エッチバックにより形成された側壁面を有し、前記フローティングゲートの上端面は、ＣＭＰにより平坦化されていることが好ましい。
本発明（請求項１−８）によれば、フローティングゲートの上端面を平坦化することにより、第８の絶縁膜の信頼性が向上する。また、エッチバックによるフローティングゲートの断面形状および高さのバラツキが低減され、セル容量比の製造バラツキを大幅に低減できる。特に、フローティングゲートの上端部の尖った部分（エッチバックによるダメージをもっとも受けている部分）が除去されるので、セル容量比の製造バラツキを大幅に低減できる。さらに、フローティングゲートの上端面が平坦化されているため、コントロールゲートに読み出し時の電圧を与えても、フローティングゲートとコントロールゲートの間に電界が集中しなくなり、フローティングゲート６ａから電子が引き抜かれなくなる。これにより、動作上の信頼性が向上する。
（実施形態１）
本発明の実施形態１に係る半導体記憶装置について図面を用いて説明する。図１は、本発明の実施形態１に係る半導体記憶装置の構成を模式的に示した部分平面図である。図２は、本発明の実施形態１に係る半導体記憶装置の構成を模式的に示した（図１の）Ｘ−Ｘ´間の部分断面図である。
実施形態１に係る半導体記憶装置は、１セルあたり２ビット情報を記憶する不揮発性半導体記憶装置である。半導体記憶装置は、基板１と、絶縁膜２と、セレクトゲート３ａと、絶縁膜４と、絶縁膜５と、フローティングゲート６ａと、第１の拡散領域７ａと、第２の拡散領域７ｂと、絶縁膜８と、絶縁膜９と、コントロールゲート１１と、第３の拡散領域２１を有する（図１、２参照）。半導体記憶装置における一つの単位セルは、図１において一点鎖線で示すように、１つの第２の拡散領域７ｂ（又は第１の拡散領域７ａ）と、１つのフローティングゲート６ａと、コントロールゲート１１と、セレクトゲート３ａと、からなる。半導体記憶装置における２ビットセルは、セレクトゲート３ａを共通として２つの単位セルを線対称として配置することで構成される。
基板１は、Ｐ型シリコン基板である（図１、２参照）。絶縁膜２は、セレクトゲート３と基板１の間に設けられたセレクトゲート絶縁膜（例えば、シリコン酸化膜）である（図２参照）。
セレクトゲート３ａは、絶縁膜２の上に設けられた導電膜（例えば、ポリシリコン）である（図１、２参照）。セレクトゲート３ａは、平面に対する法線方向から見て、共通線（図１の横線部分）から複数の櫛歯部分が延在する。一方のセレクトゲート３ｂの櫛歯部分は、他方のセレクトゲート３ａの櫛歯間隙に所定の間隔をおいて（交互にかみ合うように）配されている。
絶縁膜４は、セレクトゲート３ａ上に設けられた絶縁膜（例えば、シリコン窒化膜）である（図２参照）。絶縁膜５は、少なくとも、セレクトゲート３ａの側壁および基板１上と、フローティングゲート６ａと、の間に設けられたトンネル絶縁膜（例えば、シリコン酸化膜）である。
フローティングゲート６ａは、記憶ノードであり、セレクトゲート３ａの両側に、絶縁膜５を介して設けられている（図１、２参照）。フローティングゲート６ａには、例えば、ポリシリコンを用いることができる。フローティングゲート６ａの側壁面は、エッチバックによりサイドウォール状に形成された面であり、基板１の上面（主面側の面）に対して略垂直である。フローティングゲート６ａの上端面はＣＭＰにより平坦化された面である（図２参照）。フローティングゲート６ａの上端面は、基板１の上面（主面側の面）と略平行である。各フローティングゲート６ａの上端面は、同じ高さで均一化されている。フローティングゲート６ａは、平面方向から見ると島状に配設されている（図１参照）。
第１の拡散領域７ａおよび第２の拡散領域７ｂは、基板１の所定領域（隣り合うフローティングゲート６ａの間）に設けられたｎ＋型拡散領域であり、セレクトゲート３ａ（の櫛歯部分）が延在する方向に沿って配設されている（図１、２参照）。第１の拡散領域７ａおよび第２の拡散領域７ｂは、セレクトゲート３ａとの関係で、書込み時にはセルトランジスタのドレイン領域となり、読み出し時はソース領域となる。第１の拡散領域７ａおよび第２の拡散領域７ｂは、ローカルビット線ともいう。第１の拡散領域７ａおよび第２の拡散領域７ｂの不純物濃度は、同一である。
絶縁膜８は、フローティングゲート６ａとコントロールゲート１１の間に配設される絶縁膜（例えば、高絶縁性を有し、比誘電率が高く、薄膜化に好適なシリコン酸化膜、シリコン窒化膜、シリコン酸化膜よりなるＯＮＯ膜）である（図２参照）。絶縁膜９は、絶縁膜８と基板１（の第１の拡散領域７ａおよび第２の拡散領域７ｂ）に間に配設される絶縁膜（例えば、ＣＶＤ法で成膜したシリコン酸化膜、あるいは熱酸化によるシリコン酸化膜（熱酸化膜））である（図２参照）。
コントロールゲート１１は、セレクトゲート３ａと第１の拡散領域７ａ（第２の拡散領域７ｂ）の間の領域のチャネルを制御する。コントロールゲート１１は、セレクトゲート３ａの櫛歯部分と直交する方向に延在されており、セレクトゲート３ａと立体交差する（図１、２参照）。コントロールゲート１１は、セレクトゲート３ａとの交差部において、セレクトゲート３ａの上層に設けられた絶縁膜８の上面に当接している（図２参照）。コントロールゲート１１は、セレクトゲート３ａの両側に絶縁膜５、フローティングゲート６、及び絶縁膜８を介して設けられている（図２参照）。コントロールゲート１１は、導電膜よりなり、例えば、ポリシリコンを用いることができる。コントロールゲート１１の表面に、高融点金属シリサイド（図示せず）を設け、低抵抗化する構成としてもよい。
第３の拡散領域２１は、ｎ＋型拡散領域であり、書込み時にはセルトランジスタのソース領域となり、読み出し時はドレイン領域となる（図１参照）。第３の拡散領域２１は、セル領域外でセレクトゲート３ａの櫛歯部分と直交する方向に延在されており、セレクトゲート３ａと立体交差する。第３の拡散領域２１は、セレクトゲート３ａとの交差部において、セレクトゲート３ａの下層に設けられた絶縁膜２直下の基板１表層に形成されている（図示せず）。
なお、実施形態１の半導体記憶装置の書込み動作、読み出し動作、消去動作は従来例２と同様である。
次に、本発明の実施形態１に係る半導体記憶装置の製造方法について図面を用いて説明する。図３〜６は、本発明の実施形態１に係る半導体記憶装置の製造方法を模式的に示した工程断面図である。
まず、基板１に素子分離領域（図示せず）を形成した後、基板１のセル領域にウェル（図示せず）を形成し、その後、第３の拡散領域（図１の２１）を形成し、その後、基板１上に絶縁膜２（例えば、シリコン酸化膜）を形成し、絶縁膜２の上にセレクトゲート膜３（例えば、ポリシリコン膜）を形成し、セレクトゲート膜３上に絶縁膜４（例えば、シリコン窒化膜）を形成し、絶縁膜４上に絶縁膜１２（例えば、シリコン酸化膜）を形成し、絶縁膜１２上に絶縁膜１３（例えば、シリコン窒化膜）を形成し、絶縁膜１３上に絶縁膜１４（例えば、シリコン酸化膜）を形成する（ステップＢ１；図３（Ａ）参照）。ここで、絶縁膜４は、セレクトゲート（図２の３ａ）のキャップ膜となるものである。また、絶縁膜１３は、ＣＭＰストッパとなる膜である。また、絶縁膜１４は、フローティングゲート（図２の６ａ）の高さをかせぐための膜であり、従来例２（図１１（Ａ）参照）にはないものである。さらに、絶縁膜１２は、絶縁膜４と絶縁膜１３が同じ材質のときにエッチングストッパとなる膜である。
次に、絶縁膜１４上にセレクトゲート３ａを形成するためのフォトレジスト（図示せず）を形成し、当該フォトレジストをマスクとして、絶縁膜１４、絶縁膜１３、絶縁膜１２、絶縁膜４、セレクトゲート膜（図３（Ａ）の３）、および絶縁膜２を選択的にエッチングすることでセレクトゲート３ａを形成し、その後、当該フォトレジストを除去する（ステップＢ２；図３（Ｂ）参照）。
次に、少なくとも基板１およびセレクトゲート３ａの露出面に、絶縁膜５（例えば、シリコン酸化膜）を形成する（ステップＢ３；図３（Ｃ）参照）。
次に、フローティングゲート膜６（例えば、ポリシリコン膜）を基板全面に堆積する（ステップＢ４；図４（Ｄ）参照）。
次に、フローティングゲート膜（図４（Ｄ）の６）をエッチバックすることにより、セレクトゲート３ａ、絶縁膜４、絶縁膜１２、絶縁膜１３、および絶縁膜１４の側壁に、サイドウォール状のフローティングゲート６ａを形成する（ステップＢ５；図４（Ｅ）参照）。
次に、絶縁膜１４とフローティングゲート６ａをマスクとして、基板１にイオン注入を行うことで、セルフアラインで第１の拡散領域７ａ、第２の拡散領域７ｂを形成する（ステップＢ６；図４（Ｆ）参照）。
次に、基板全面に、絶縁膜９（例えば、ＣＶＤシリコン酸化膜）を堆積する（ステップＢ７；図５（Ｇ）参照）。
次に、ＣＭＰ法により絶縁膜１３をＣＭＰストッパとして絶縁膜９およびフローティングゲート６ａの上面を平坦化する（ステップＢ８；図５（Ｈ）参照）。この際、絶縁膜１４全体が除去される。これにより、各フローティングゲート６ａの上端面は、同じ高さで均一化され、基板１の上面（主面側の面）と略平行となる。
次に、絶縁膜９を選択的に一部除去する（ステップＢ９；図５（Ｉ）参照）。なお、絶縁膜９の一部除去は、フローティングゲート６ａの上端面がダメージを受けないようにするために、ウェットエッチングによる除去であることが好ましい。
次に、絶縁膜（図５（Ｉ）の１３）を選択的に除去する（ステップＢ１０；図６（Ｊ）参照）。なお、絶縁膜１３の除去は、フローティングゲート６ａの上端面がダメージを受けないようにするために、ウェットエッチングによる除去であることが好ましい。
次に、絶縁膜１２（絶縁膜９の一部も含む）を選択的に除去する（ステップＢ１１；図６（Ｋ）参照）。なお、絶縁膜１２を除去する際、絶縁膜９の一部も除去される。また、絶縁膜１２の除去は、フローティングゲート６ａの上端面がダメージを受けないようにするために、ウェットエッチングによる除去であることが好ましい。
次に、基板全面に、絶縁膜８（例えば、ＯＮＯ膜）を形成する（ステップＢ１２；図６（Ｌ）参照）。
その後、基板全面に、コントロールゲート膜（例えば、ポリシリコン）を堆積し、ワード線を形成するためのフォトレジスト（図示せず）を形成し、当該フォトレジストをマスクとして、コントロールゲート膜、絶縁膜８、フローティングゲート６ａを選択的に除去することで帯状のコントロールゲート１１、及び、島状のフローティングゲート６ａを形成し、その後、当該フォトレジストを除去する（ステップＢ１３；図２参照）。これにより、フローティングゲート６ａの上端面が平坦化された半導体記憶装置ができる。
実施形態１によれば、フローティングゲート６ａの上端面を平坦化することにより、絶縁膜８の信頼性が向上する。また、エッチバックによるフローティングゲート６ａの断面形状および高さのバラツキが低減され、セル容量比の製造バラツキを大幅に低減できる。特に、フローティングゲート６ａの上端部の尖った部分（エッチバックによるダメージをもっとも受けている部分）が除去されるので、セル容量比の製造バラツキを大幅に低減できる。さらに、フローティングゲート６ａの上端面が平坦化されているため、コントロールゲート１１に読み出し時の電圧を与えても、フローティングゲート６ａとコントロールゲート１１の間に電界が集中しなくなり、フローティングゲート６ａから電子が引き抜かれなくなる（図７参照）。これにより、動作上の信頼性が向上する。
本発明の実施形態１に係る半導体記憶装置の構成を模式的に示した部分平面図である。 本発明の実施形態１に係る半導体記憶装置の構成を模式的に示した（図１の）Ｘ−Ｘ´間の部分断面図である。 本発明の実施形態１に係る半導体記憶装置の製造方法を模式的に示した第１の工程断面図である。 本発明の実施形態１に係る半導体記憶装置の製造方法を模式的に示した第２の工程断面図である。 本発明の実施形態１に係る半導体記憶装置の製造方法を模式的に示した第３の工程断面図である。 本発明の実施形態１に係る半導体記憶装置の製造方法を模式的に示した第４の工程断面図である。 本発明の実施形態１に係る半導体記憶装置のコントロールゲートとフローティングゲートの間のエネルギーバンドの状態を模式的に示した図面である。 従来例１に係る半導体記憶装置の構成を模式的に示した部分断面図である。 従来例２に係る半導体記憶装置の構成を模式的に示した部分平面図である。 従来例２に係る半導体記憶装置の構成を模式的に示した（図６の）Ｙ−Ｙ´間の部分断面図である。 従来例２に係る半導体記憶装置の製造方法を模式的に示した第１の工程断面図である。 従来例２に係る半導体記憶装置の製造方法を模式的に示した第２の工程断面図である。 従来例２に係る半導体記憶装置の製造方法を模式的に示した第３の工程断面図である。 従来例２に係る半導体記憶装置の製造方法を模式的に示した第４の工程断面図である。 従来例２に係る半導体記憶装置の読み出し動作（フローティングゲートに電子が蓄積されていない状態のときの読み出し動作）を説明するための模式図である。 従来例２に係る半導体記憶装置のコントロールゲートとフローティングゲートの間の電界の様子を模式的に示した図である。 従来例２に係る半導体記憶装置のコントロールゲートとフローティングゲートの間のエネルギーバンドの状態を模式的に示した図である。
符号の説明
１、２０１ 基板
２、２０２ 絶縁膜（シリコン酸化膜、第１の絶縁膜）
３、２０３ セレクトゲート膜（ポリシリコン、第１の半導体膜）
３ａ、２０３ａ セレクトゲート
４、２０４ 絶縁膜（シリコン窒化膜、第２の絶縁膜）
５、２０５ 絶縁膜（シリコン酸化膜、第６の絶縁膜）
６、２０６ フローティングゲート膜（ポリシリコン、第２の半導体膜）
６ａ、２０６ａ フローティングゲート
７ａ、２０７ａ 第１の拡散領域（ローカルビット線、Ｎ＋拡散層）
７ｂ、２０７ｂ 第２の拡散領域（ローカルビット線、Ｎ＋拡散層）
８、２０８ 絶縁膜（ＯＮＯ膜、第８の絶縁膜）
９、２０９ 絶縁膜（シリコン酸化膜、第７の絶縁膜）
１１、２１１ コントロールゲート（ワード線、ポリシリコン）
１２、２１２ 絶縁膜（シリコン酸化膜、第３の絶縁膜）
１３、２１３ 絶縁膜（シリコン窒化膜、第４の絶縁膜）
１４ 絶縁膜（シリコン酸化膜、第５の絶縁膜）
２１ 第３の拡散領域
１０１Ｓ 半導体基板
１０４Ｇ 第１電極
１０５ 第２電極（ワード線）
１０５ａ 導体膜
１０５ｂ 高融点金属シリサイド膜
１０６Ｇ 浮遊ゲート電極（第３電極）
１０８ 絶縁膜（第１絶縁膜）
１０９ 絶縁膜（第４絶縁膜）
１１０ キャップ膜（第２絶縁膜）
１１３ 絶縁膜
１１５ 絶縁膜（第５絶縁膜）
１１６ 絶縁膜（第４絶縁膜）
１１８ 絶縁膜（第６絶縁膜）
ＮＩＳ０ ｎ型埋込領域
ＰＷ１ ｐ型のウエル
２０６ｂ 角部

Claims (8)

  1. 基板上のセレクトゲートの側壁に絶縁膜を介してサイドウォール状のフローティングゲートを形成する工程と、
    前記セレクトゲートの上端部を平坦化する工程と、
    を含むことを特徴とする半導体記憶装置の製造方法。
  2. 前記フローティングゲートを形成する工程では、基板上に第１の絶縁膜を介してセレクトゲートが形成されるとともに、前記セレクトゲート上に下から順に第２の絶縁膜、第３の絶縁膜、第４の絶縁膜、第５の絶縁膜が形成され、かつ、少なくとも前記セレクトゲート間の領域の前記基板上、および前記セレクトゲートの側壁面に第６の絶縁膜が形成された基板の前記第６の絶縁膜上に、第２の半導体膜を堆積し、エッチバックにより、少なくとも前記第５の絶縁膜、前記第４の絶縁膜、前記第３の絶縁膜、前記第２の絶縁膜、及び前記セレクトゲートの両側に、サイドウォール状のフローティングゲートを形成し、
    前記セレクトゲートの上端部を平坦化する工程では、前記第５の絶縁膜を除去することを特徴とする請求項１記載の半導体記憶装置の製造方法。
  3. 前記フローティングゲートを形成する工程の前に、
    前記基板上に、下から順に第１の絶縁膜、第１の半導体膜、第２の絶縁膜、第３の絶縁膜、第４の絶縁膜、第５の絶縁膜を形成する工程と、
    所定の領域の、前記第５の絶縁膜、前記第４の絶縁膜、前記第３の絶縁膜、前記第２の絶縁膜、及び前記第１の半導体膜を選択的にエッチングすることでセレクトゲートを形成する工程と、
    少なくとも前記セレクトゲート間の領域の前記基板上、および前記セレクトゲートの側壁面に第６の絶縁膜を形成する工程と、
    を含み、
    前記フローティングゲートを形成する工程と前記セレクトゲートの上端部を平坦化する工程の間に、
    前記第５の絶縁膜と前記フローティングゲートをマスクとして、イオン注入により、セルフアラインで基板表面に第１および第２の拡散領域を形成する工程と、
    隣り合う前記フローティングゲート間であって前記第１および第２の拡散領域上に第７の絶縁膜を埋め込む工程と、
    を含み、
    前記セレクトゲートの上端部を平坦化する工程の後に、
    前記第４の絶縁膜および前記第３の絶縁膜を除去する工程と、
    基板全面に第８の絶縁膜を形成する工程と、
    前記第８の絶縁膜上にコントロールゲートを形成する工程と、
    を含むことを特徴とする請求項２記載の半導体記憶装置の製造方法。
  4. 前記セレクトゲートの上端部を平坦化する工程では、ＣＭＰ法により、前記第４の絶縁膜をＣＭＰストッパとして、前記第７の絶縁膜および前記フローティングゲートの上端面を平坦化することを特徴とする請求項２又は３記載の半導体記憶装置の製造方法。
  5. 基板上の第１の領域に配設されたセレクトゲートと、
    前記第１の領域に隣接する第２の領域に配設された第１および第２のフローティングゲートと、
    前記第２の領域と隣接する第３の領域に設けられた第１および第２の拡散領域と、
    前記第１および第２のフローティングゲートの上に配設されたコントロールゲートと、
    を備え、
    前記第１および第２のフローティングゲートは、上端面が平坦であることを特徴とする半導体記憶装置。
  6. 前記第１および第２のフローティングゲートは、エッチバックにより形成された側壁面を有し、
    前記第１および第２のフローティングゲートの上端面は、ＣＭＰにより平坦化されていることを特徴とする請求項５記載の半導体記憶装置。
  7. 前記第１および第２のフローティングゲートの上端面は、同じ高さで均一化され、かつ、前記基板の主面側の面と略平行となるように構成されることを特徴とする請求項５又は６記載の半導体記憶装置。
  8. 前記フローティングゲートの側壁面のうちエッチバックにより形成された側壁面は、前記基板の主面側の面に対して略垂直となるように構成されることを特徴とする請求項６又は７記載の半導体記憶装置。
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