JP2007135227A - 固体撮像素子および固体撮像素子の駆動方法 - Google Patents

Abstract

【課題】固定パターンノイズをデバイス内部で抑圧可能にする。
【解決手段】フォトダイオード１２、選択用ＭＯＳトランジスタ１３および読み出し用ＭＯＳトランジスタ１４からなる単位画素１１が行列状に２次元配置され、かつ垂直信号線１５の各々にカラムアンプ１９が接続されてなる固体撮像素子において、先ず垂直信号線１５をリセット用ＭＯＳトランジスタ２２でリセットしてそのリセットレベルを、次いでフォトダイオード１２から垂直信号線１５に画素信号を読み出してその信号レベルを、同一の経路（カラムアンプ１９や水平選択用ＭＯＳトランジスタ２０等）を経由して水平信号線１８に順次出力し、しかる後ＣＳＤ回路２６でリセットレベルと信号レベルの差分をとる。
【選択図】図１

Description

本発明は、固体撮像素子およびその駆動方法に関し、特に垂直信号線の各々に増幅手段（カラムアンプ）が接続されてなる固体撮像素子およびそのノイズを除去するための駆動方法に関する。

従来、この種の固体撮像素子として、図１３に示すように、単位画素１０１が行列状に２次元配置され、垂直走査回路１０２によって垂直選択線１０３を介して行選択がなされる構成のものにおいて、垂直信号線１０４の各々にカラムアンプ１０５が接続され、単位画素１０１の各々の画素信号がカラムアンプ１０５に行単位で蓄えられるとともに、水平走査回路１０６によって列選択がなされ、水平信号線１０７およびセンスアンプ１０８を介して出力される構成のものが知られている（例えば、特許文献１参照）。

米国特許第５，３４５，２６６号明細書

しかしながら、上記構成の従来の固体撮像素子では、単位画素１０１の各々を構成するＭＯＳトランジスタの画素ごとのＶｔｈ（閾値）のバラツキがそのまま撮像素子の出力信号に乗ってきてしまう。このＶｔｈバラツキは、画素ごとに固定の値を持つため、画面上に固定パターンノイズ（ＦＰＮ;Fixed Pattern Noise）として現れることになる。

この固定パターンノイズを抑圧するためには、デバイスの外部にフレームメモリを用いたノイズ除去回路を設け、暗時の出力信号（ノイズ成分）および明時の出力信号（映像成分）の一方を各画素ごとにフレームメモリにあらかじめ記憶しておき、もう一方の画素の信号との間で引き算を行うことにより、Ｖｔｈバラツキに起因するノイズ成分を除去する必要があった。したがって、カメラシステムとしては、フレームメモリを用いたノイズ除去回路を外付けとする分だけ規模が大きくなってしまう。

そこで、本発明は、固定パターンノイズをデバイス内部で抑圧可能な固体撮像素子およびそのノイズを除去するための駆動方法を提供することを目的とする。

本発明による固体撮像素子は、入射光を光電変換しかつ光電変換によって得られた信号電荷を蓄積するＨＡＤセンサ構成のフォトダイオード、画素を選択する選択用スイッチおよび前記フォトダイオードから垂直信号線へ信号電荷を読み出す読み出し用スイッチを有する単位画素が行列状に２次元配置されてなる画素部と、前記垂直信号線の各々に接続され、これら垂直信号線に読み出された信号電荷を電気信号に変換する複数の増幅手段と、前記複数の増幅手段の各々に並列に接続され、前記垂直信号線を通して前記単位画素からくるノイズレベルを基準電位にリセットする複数のリセット手段とを具備する構成となっている。

また、本発明による駆動方法は、上記構成の固体撮像素子において、先ず垂直信号線を通して単位画素からくるノイズレベルを基準電位にリセットしてそのリセットレベルを、次いでフォトダイオードから垂直信号線に画素信号を読み出してその信号レベルを、同一の経路を経由して順次出力し、しかる後リセットレベルと信号レベルの差分をとるようにする。

上記構成の固体撮像素子の単位画素の各々において、各単位画素が選択用スイッチと読み出し用スイッチを有することで、画素単位での画素信号の読み出しが可能となる。そこで、先ず垂直信号線をリセットし、しかる後各画素信号を垂直信号線に読み出すことで、リセットレベルおよび信号レベルがその順番で１画素ごとに得られる。そして、リセットレベルと信号レベルの差分をとることで、画素の特性のバラツキに起因するノイズ成分をキャンセルできる。しかも、リセットレベルおよび信号レベルが同一の経路を通して出力されることで、垂直に相関を持つ縦筋状のノイズ成分も原理的に発生しない。

本発明によれば、垂直信号線の各々にカラムアンプが接続されてなる固体撮像素子において、各画素の信号を画素単位で読み出し可能な構成とし、先ず垂直信号線をリセットしてそのリセットレベルを、次いでフォトダイオードから垂直信号線に画素信号を読み出してその信号レベルを、同一の経路を経由して順次出力し、しかる後リセットレベルと信号レベルの差分をとるようにしたので、単位画素ごとの特性バラツキに起因する固定パターンノイズおよび垂直に相関を持つ縦筋状の固定パターンノイズをデバイス内部で抑圧できる。これにより、当該固体撮像素子を撮像デバイスとして用いるカメラシステムの規模の縮小化に寄与できることになる。

以下、本発明の実施の形態について図面を参照しつつ詳細に説明する。

図１は、本発明の第１実施形態を示す概略構成図である。図１において、破線で囲まれた領域が単位画素１１を表している。この単位画素１１は、光電変換素子であるフォトダイオード（ＰＤ）１２と、画素を選択する選択用スイッチである選択用ＭＯＳトランジスタ１３と、フォトダイオード１２から信号電荷を読み出す読み出し用スイッチである読み出し用ＭＯＳトランジスタ１４とから構成され、行列状に２次元配置されている。

この単位画素１１において、フォトダイオード１２は入射光を光電変換しかつ光電変換によって得られた信号電荷を蓄積する機能を持つ、即ち光電変換と電荷蓄積を兼ねている。このフォトダイオード１２のカソード電極と垂直信号線１５の間には、選択用ＭＯＳトランジスタ１３および読み出し用ＭＯＳトランジスタ１４が直列に接続されている。そして、選択用ＭＯＳトランジスタ１３のゲート電極は垂直選択線１６に、読み出し用ＭＯＳトランジスタ１４のゲート電極は読み出しパルス線１７にそれぞれ接続されている。

垂直信号線１５の端部と水平信号線１８との間には、垂直信号線１５に読み出された信号電荷を電圧信号に変換する増幅手段であるカラムアンプ１９と、このカラムアンプ１９の出力電圧を選択的に水平信号線１８に出力する水平選択用ＭＯＳトランジスタ２０が直列に接続されている。なお、カラムアンプ１９としては、信号電荷を信号電流に変換する回路構成のものであっても良い。カラムアンプ１９には、キャパシタ２１と、垂直信号線１５をリセットするリセット手段であるリセット用ＭＯＳトランジスタ２２が並列に接続されている。

また、行選択のための垂直走査回路２３および列選択のための水平走査回路２４が設けられている。これら走査回路２３，２４は、例えばシフトレジスタによって構成される。そして、垂直走査回路２３から出力される垂直走査パルスφＶｍが垂直選択線１６に印加され、また水平走査回路２４から出力される読み出しパルスφＣｎが読み出しパルス線１７に、水平走査パルスφＨｎが水平選択用ＭＯＳトランジスタ２０のゲート電極に、リセットパルスφＲｎがリセット用ＭＯＳトランジスタ２２のゲート電極にそれぞれ印加される。

水平信号線１８の出力端側には、水平出力アンプ２５を介して例えば相関二重サンプリング回路（以下、ＣＤＳ(Correlated Double Sampling)回路と称する）２６が差分回路として設けられている。このＣＤＳ回路２６は、単位画素１１の各々から水平信号線１８を経由して順次供給されるリセットレベルと信号レベルの差分をとるために設けられたものであり、差分回路としては回路構成が簡単であるという利点を持つ。ＣＤＳ回路２６の具体的な回路構成については、後で詳細に説明する。

次に、上記構成の第１実施形態に係る固体撮像素子の動作について、図２のタイミングチャートを用いて図３のポテンシャル図を参照しつつ説明する。なお、図３から明らかなように、フォトダイオード１２は、ｎｐダイオードの表面側にｐ+ 層からなる正孔蓄積構造を付加したＨＡＤ(Hole Accumulated Diode) センサ構成となっている。また、選択用ＭＯＳトランジスタ１３および読み出し用ＭＯＳトランジスタ１４の各ゲート電極１３ａ，１４ａは、１層のゲート電極からなるダブルゲート構造となっている。ダブルゲート構造を採ることで、小面積化が図れる利点がある。

先ず、ｍ行目の垂直走査パルスφＶｍが“Ｌ”レベル状態にある期間ａでは、ｍ行目の画素１１の各々においてフォトダイオード１２に信号電荷が蓄積される一方、他の行の画素において信号電荷の読み出しが行われる。

次に、垂直走査パルスφＶｍが“Ｈ”レベルに遷移すると、ｍ行目の単位画素１１の選択用ＭＯＳトランジスタ１３がオン状態となり、フォトダイオード１２に蓄積された信号電荷が選択用ＭＯＳトランジスタ１３に流れ込む。この状態において、リセットパルスφＲｎが“Ｈ”レベルになると、リセット用ＭＯＳトランジスタ２２がオン状態となり、ｎ列目の垂直信号線１５がカラムアンプ１９の基準電位Ｖｂにリセットされる。そして、リセットパルスφＲｎが“Ｌ”レベルに遷移し、しかる後水平走査パルスφＨｎが“Ｈ”レベルとなることで、水平選択用ＭＯＳトランジスタ２０がオン状態となり、先ずノイズ成分が水平信号線１８に出力される（期間ｂ）。

次いで、ｎ列目の読み出しパルスφＣｎが“Ｈ”レベルに遷移すると、ｎ列目の単位画素１１の読み出し用ＭＯＳトランジスタ１４がオン状態となり、フォトダイオード１２に蓄積されていた信号電荷が、選択用ＭＯＳトランジスタ１３および読み出し用ＭＯＳトランジスタ１４を通してｎ列目の垂直信号線１５へ読み出しされる（期間ｃ）。

続いて、垂直信号線１５につながるカラムアンプ１９からのフィードバックにより、垂直信号線１５はカラムアンプ１９の基準電位Ｖｂになり、信号に応じた電荷がキャパシタ２１に読み出される（期間ｄ）。そして、読み出しパルスφＣｎが“Ｌ”レベルに遷移することで、水平走査パルスφＨｎが“Ｌ”レベルに遷移するまでの期間ｅにおいて、信号成分が水平信号線１８に出力される。それと同時に、フォトダイオード１２では次の電荷蓄積が開始される。

上述した一連の動作により、ノイズ成分（ノイズレベル）と信号成分（信号レベル）の順次出力が、同一の経路（カラムアンプ１９や水平選択用ＭＯＳトランジスタ２９など）を経由して水平信号線１８上に伝送される。これらはさらに、水平出力アンプ２５を通してＣＤＳ回路２６に送られて、相関二重サンプリングによるノイズキャンセルが行われる。

図４に、ＣＤＳ回路２６の具体的な回路構成の一例を示す。このＣＤＳ回路２６は、入力端子３１に一端が接続されたクランプキャパシタ３３と、このクランプキャパシタ３３の他端に一方の主電極が接続されたクランプＭＯＳトランジスタ３４と、クランプキャパシタ３３の他端に一方の主電極が接続されたサンプルホールドＭＯＳトランジスタ３５と、このサンプルホールドＭＯＳトランジスタ３５の他方の主電極とグランドとの間に接続されたサンプルホールドキャパシタ３６と、サンプルホールドＭＯＳトランジスタ３５の他方の主電極と出力端子３８との間に接続されたバッファアンプ３７とから構成されている。

このＣＤＳ回路２６において、クランプＭＯＳトランジスタ３４の他方の主電極にはクランプ電圧Ｖｃｌが、そのゲート電極にはクランプパルスφＣＬがそれぞれ印加される。また、サンプルホールドＭＯＳトランジスタ３５のゲート電極には、サンプルホールドパルスφＳＨが印加される。

上記構成のＣＤＳ回路２６を差分回路として用い、順次供給されるノイズ成分と信号成分を使って相関二重サンプリングを行うことにより、信号成分に含まれるノイズ成分をキャンセルすることができる。特に、水平信号線１８には同一の経路を通してリセット−信号の順で出力され、ノイズ成分と信号成分の順次出力が得られるので、単位画素１１のＭＯＳトランジスタのＶｔｈバラツキのみならず、縦筋状の固定パターンノイズの原因となるリセットノイズ（いわゆるｋＴＣノイズ）をも抑圧できることになる。

なお、本実施形態の変形例として、図２のタイミングチャートから明らかなように、ｎ列目の読み出しパルスφＣｎとｎ＋１列目のリセットパルスφＲｎ＋１を共用することができる。さらに、ｎ列目の水平走査パルスφＨｎとｎ＋１列目のリセットパルスφＲｎ＋１を共用するタイミングでも、上述した場合と同じ動作を得ることができる。

また、回路的には、選択用ＭＯＳトランジスタ１３と読み出し用ＭＯＳトランジスタ１４の配置を図１の逆にしても同様の動作を行うことが可能である。ただし、電荷蓄積を行っているフォトダイオード１２側に、１Ｈ（１水平期間）に１回ずつオン／オフを繰り返す読み出し用ＭＯＳトランジスタ１４を配置すると、暗電流の発生原因となる。したがって、図１に示すように、フォトダイオード１２側に選択用ＭＯＳトランジスタ１３を配置する方が、暗電流の発生を抑えることができるので好ましい。

また、図５のタイミングチャートに示すように、隣り合う垂直選択線を２本ずつ同時に駆動することにより、信号電荷の読み出し時に垂直方向における２画素分の信号電荷が垂直信号線１５上で足し合わされるため、インターレースに対応したフィールド読み出しを実現できる。具体的には、垂直走査パルスφＶを例えば、奇数フィールドでは…，φＶｍ−２とφＶｍ−１，φＶｍとφＶｍ＋１，φＶｍ＋２とφＶｍ＋３，…の組み合わせで、偶数フィールドでは組み合わせを変えて…，φＶｍ−１とφＶｍ，φＶｍ＋１とφＶｍ＋２，…の組み合わせで同時に発生させる。

ところで、上記実施形態においては、選択用ＭＯＳトランジスタ１３および読み出し用ＭＯＳトランジスタ１４の各ゲート電極１３ａ，１４ａが１層のゲート構造であることから、プロセス的には簡単であり、又工程数が少ないので安価であるという利点がある。

その反面、図３から明らかなように、これらゲート電極１３ａ，１４ａの間にｎ+ 拡散領域が入ってしまうため、期間ｄから期間ｅに移行するタイミングのときに、読み出し用ＭＯＳトランジスタ１４のゲート電極１４ａで発生するフィードスルーのバラツキに起因するノイズ成分が残ってしまう懸念がある。また、選択されていない行の画素で発生したオーバーフロー電荷が、この選択用ＭＯＳトランジスタ１３と読み出し用ＭＯＳトランジスタ１４の間に入り、スミア発生の原因となる懸念もある。

そこで、図６のポテンシャル図に示す第１実施形態の変形例に係る固体撮像素子では、選択用ＭＯＳトランジスタ１３および読み出し用ＭＯＳトランジスタ１４の各ゲート電極１３ａ，１４ａを２層のゲート電極からなるダブルゲート構造とし、隣接する部分をオーバーラップさせた構成を採っている。なお、同図において、期間ａ〜期間ｅは、図２のタイミングチャートにおける期間ａ〜期間ｅのポテンシャル状態を表しており、基本的な動作はR@３の場合と同じである。

このように、選択用ＭＯＳトランジスタ１３および読み出し用ＭＯＳトランジスタ１４の各ゲート電極１３ａ，１４ａの隣接部分をオーバーラップさせることにより、これらゲート電極１３ａ，１４ａ間に図３に示すようなｎ+ 拡散領域が生じないため、期間ｄから期間ｅに移行するタイミングのときに読み出し用ＭＯＳトランジスタ１４のゲート電極１４ａで発生するフィードスルーのバラツキに起因するノイズ成分をも完全に転送できることになる。

したがって、この読み出し用ＭＯＳトランジスタ１４のゲート電極１４ａに起因するノイズが発生することはなくなる。また、フォトダイオード１２からオーバーフローした電荷は垂直信号線１５に接続されたｎ+ 拡散領域に直接入るために、信号電荷（画素信号）の読み出し直前に垂直信号線１５のリセットを行うことにより、スミアは１画素読み出し時間内に発生する電荷分のみに抑えられることになる。

図７は、本発明の第２実施形態を示す概略構成図である。図７において、破線で囲まれた領域が単位画素５１を表している。この単位画素５１は、第１実施形態の場合と同様に、光電変換素子であるフォトダイオード（ＰＤ）５２と、画素を選択する選択用スイッチである選択用ＭＯＳトランジスタ５３と、フォトダイオード５２から信号電荷を読み出す読み出し用スイッチである読み出し用ＭＯＳトランジスタ５４とから構成され、行列状に２次元配置されている。

この単位画素５１において、フォトダイオード５２のカソード電極と垂直信号線５５の間には、読み出し用ＭＯＳトランジスタ５４が接続されている。また、読み出し用ＭＯＳトランジスタ５４のゲート電極と読み出しパルス線５７の間には、選択用ＭＯＳトランジスタ５３が接続されている。この選択用ＭＯＳトランジスタ５３としては、例えばデプレッション型のものが用いられる。そして、選択用ＭＯＳトランジスタ５３のゲート電極は垂直選択線５６に接続されている。

垂直信号線５５の端部と水平信号線５８との間には、垂直信号線５５に読み出された信号電荷を電圧信号に変換するカラムアンプ５９と、このカラムアンプ５９の出力電圧を選択的に水平信号線５８に出力する水平選択用ＭＯＳトランジスタ６０が直列に接続されている。カラムアンプ５９には、キャパシタ６１と、垂直信号線５５をリセットするリセット用ＭＯＳトランジスタ６２が並列に接続されている。

また、行選択のための垂直走査回路６３および列選択のための水平走査回路６４が設けられている。これら走査回路６３，６４は、例えばシフトレジスタによって構成される。そして、垂直走査回路６３から出力される垂直走査パルスφｍが垂直選択線５６に印加され、また水平走査回路６４から出力される読み出しパルスφＣｎが読み出しパルス線５７に、水平走査パルスφＨｎが水平選択用ＭＯＳトランジスタ６０のゲート電極に、リセットパルスφＲｎがリセット用ＭＯＳトランジスタ６２のゲート電極にそれぞれ印加される。水平信号線５８の出力端側には、水平出力アンプ６５を介して例えば図４に示す回路構成のＣＤＳ回路６６が差分回路として設けられている。

次に、上記構成の第２実施形態に係る固体撮像素子の動作について、図８のタイミングチャートを用いて図９およびR@１０のポテンシャル図を参照しつつ説明する。なお、R@９および図１０から明らかなように、フォトダイオード５２は、ｎｐダイオードの表面側にｐ+ 層からなる正孔蓄積構造を付加したＨＡＤセンサ構成となっている。

先ず、ｍ行目の垂直走査パルスφＶｍが“Ｌ”レベル状態にある期間ａでは、ｍ行目の画素５１の各々においてフォトダイオード５２に信号電荷が蓄積される一方、他の行の画素において信号電荷の読み出しが行われる。

次に、垂直走査パルスφＶｍが“Ｈ”レベルに遷移すると、ｍ行目の単位画素５１の選択用ＭＯＳトランジスタ５３がオン状態となる。この状態において、リセットパルスφＲｎが“Ｈ”レベルになると、リセット用ＭＯＳトランジスタ６２がオン状態となり、ｎ列目の垂直信号線５５がカラムアンプ６９の基準電位Ｖｂにリセットされる。そして、リセットパルスφＲｎが“Ｌ”レベルに遷移し、同時に水平走査パルスφＨｎが“Ｈ”レベルとなることで、水平選択用ＭＯＳトランジスタ６０がオン状態となり、先ずノイズ成分が水平信号線５８に出力される（期間ｂ）。

次いで、ｎ列目の読み出しパルスφＣｎが“Ｈ”レベルに遷移すると、既にオン状態にある選択用ＭＯＳトランジスタ５３を通じて読み出し用ＭＯＳトランジスタ５４のゲート電極に読み出しパルスφＣｎが印加される。これにより、フォトダイオード５２に蓄積されていた信号電荷が、読み出し用ＭＯＳトランジスタ５４を通してｎ列目の垂直信号線５５へ読み出される（期間ｃ）。

続いて、垂直信号線５５につながるカラムアンプ５９からのフィードバックにより、垂直信号線５５はカラムアンプ５９の基準電位Ｖｂになり、信号に応じた電荷がキャパシタ６１に読み出される（期間ｄ）。そして、読み出しパルスφＣｎが“Ｌ”レベルに遷移することで、水平走査パルスφＨｎが“Ｌ”レベルに遷移するまでの期間ｅにおいて、信号成分が水平信号線５８に出力される。それと同時に、フォトダイオード６２では次の電荷蓄積が開始される。

上述した一連の動作により、第１実施形態の場合と同様に、ノイズ成分（ノイズレベル）と信号成分（信号レベル）の順次出力が水平信号線５８上に得られ、これらはさらに、水平出力アンプ６５を通してＣＤＳ回路６６に送られて、相関二重サンプリングによるノイズキャンセルが行われる。

特に、本実施形態においては、選択用ＭＯＳトランジスタ５３のソース、ドレインを通して読み出し用ＭＯＳトランジスタ５４のゲート電極に読み出しパルスφＣｎを与えるようにしているので、選択用ＭＯＳトランジスタ５３および読み出し用ＭＯＳトランジスタ５４のｋＴＣノイズの発生を抑えることができる。この場合には、選択用ＭＯＳトランジスタ５３および読み出し用ＭＯＳトランジスタ５４の各ゲート電極を１層のゲート電極で構成できることから、プロセス的には簡単で、又工程数が少なく安価であるという利点もある。

また、選択用ＭＯＳトランジスタ５３としてデプレッション型ＭＯＳトランジスタを用いたことで、以下のような利点がある。

１Ｈに１回、図９の期間ａのタイミングで読み出し用ＭＯＳトランジスタ５４のゲート電極に０Ｖが印加される。これに対し、通常のエンハンスメント型ＭＯＳトランジスタを用いた場合は、信号電荷の蓄積期間では、図１１の期間ａに示すように、選択用ＭＯＳトランジスタ５３がオフ状態にあるので、読み出し用ＭＯＳトランジスタ５４のゲート電極に０Ｖが印加されない。したがって、１フィールド期間、読み出し用ＭＯＳトランジスタ５４は電位をホールドしておかなければならない。しかし、逆バイアスリーク電流や光の漏れ込みなどが大きいとゲートの電位がホールドできず、１フィールドの期間中で変化してしまう。

読み出し用ＭＯＳトランジスタ５４のポテンシャルの合わせ込みにより、読み出し用ＭＯＳトランジスタ５４がエンハンスメント型となっても、選択用ＭＯＳトランジスタ５３にデプレッション型を用いれば、図１０の期間ｆのタイミングで読み出し用ＭＯＳトランジスタ５４のゲート電極にプラスの電位がかかり、オーバーフロー動作が可能となる。その結果、ブルーミングを抑えられる。

なお、本実施形態では、選択用ＭＯＳトランジスタ５３としてデプレッション型ＭＯＳトランジスタを用いるとしたが、これに限定されるものではなく、上述した如きデプレッション型特有の効果は得られないものの、エンハンスメント型を用いた場合であっても、先述した本実施形態特有の効果を得ることは可能である。図１１およびR@１２に、選択用ＭＯＳトランジスタ５３としてエンハンスメント型ＭＯＳトランジスタを用いた場合のポテンシャル図を示す。

この第２実施形態に係る固体撮像素子の場合にも、第１実施形態に係る固体撮像素子の場合と同様に、図５のタイミングチャートに示すように、隣り合う垂直選択線を２本ずつ同時に駆動することにより、インターレースに対応したフィールド読み出しを実現できる。

本発明の第１実施形態を示す概略構成図である。 第１実施形態に係る動作説明のためのタイミングチャートである。 第１実施形態に係る動作説明のためのポテンシャル図である。 ＣＤＳ回路の構成の一例を示す回路図である。 フィールド読み出しを行う場合のタイミングチャートである。 第１実施形態の変形例に係る動作説明のためのポテンシャル図である。 本発明の第２実施形態を示す概略構成図である。 第２実施形態に係る動作説明のためのタイミングチャートである。 第２実施形態に係る動作説明のためのポテンシャル図（その１）である。 第２実施形態に係る動作説明のためのポテンシャル図（その２）である。 第２実施形態の変形例のポテンシャル図（その１）である。 第２実施形態の変形例のポテンシャル図（その２）である。 従来例を示す回略構成図である。

符号の説明

１１，５１…単位画素、１２，５２…フォトダイオード（光電変換素子）、１３，５３…選択用ＭＯＳトランジスタ、１４，５４…読み出し用ＭＯＳトランジスタ、１５，５５…垂直信号線、１６，５６…垂直選択線、１７，５７…読み出しパルス線、１８，５８…水平信号線、１９，５９…カラムアンプ、２０，６０…水平選択用ＭＯＳトランジスタ、２２，６２…リセット用ＭＯＳトランジスタ、２３，６３…垂直走査回路、２４，６４…水平走査回路、２６，６６…ＣＤＳ（相関二重サンプリング）回路

Claims (6)

1. 入射光を光電変換しかつ光電変換によって得られた信号電荷を蓄積するＨＡＤセンサ構成のフォトダイオード、画素を選択する選択用スイッチおよび前記フォトダイオードから垂直信号線へ信号電荷を読み出す読み出し用スイッチを有する単位画素が行列状に２次元配置されてなる画素部と、
   前記垂直信号線の各々に接続され、これら垂直信号線に読み出された信号電荷を電気信号に変換する複数の増幅手段と、
   前記複数の増幅手段の各々に並列に接続され、前記垂直信号線を通して前記単位画素からくるノイズレベルを基準電位にリセットする複数のリセット手段と
   を具備することを特徴とする固体撮像素子。
2. 前記選択用スイッチは選択用ＭＯＳトランジスタからなり、前記読み出し用スイッチは読み出し用ＭＯＳトランジスタからなり、
   前記読み出し用ＭＯＳトランジスタのソースは前記光電変換素子に接続され、前記読み出し用ＭＯＳトランジスタのドレインは前記垂直信号線に接続され、
   前記選択用ＭＯＳトランジスタは、一方の電極が前記読み出し用ＭＯＳトランジスタのゲート電極に接続され、他方の電極が読み出しパルス線に接続されている
   ことを特徴とする請求項１記載の固体撮像素子。
3. 前記リセット手段は、１画素前の読み出しタイミング又は水平走査タイミングに同期して前記垂直信号線をリセットする
   ことを特徴とする請求項１記載の固体撮像素子。
4. 前記リセット手段は、前記フォトダイオードからの信号電荷の読み出し直前で前記垂直信号線をリセットする
   ことを特徴とする請求項１記載の固体撮像素子。
5. 入射光を光電変換しかつ光電変換によって得られた信号電荷を蓄積するＨＡＤセンサ構成のフォトダイオード、画素を選択する選択用スイッチおよび前記フォトダイオードから垂直信号線へ信号電荷を読み出す読み出し用スイッチを有する単位画素が行列状に２次元配置されてなる画素部と、前記垂直信号線の各々に接続され、これら垂直信号線に読み出された信号電荷を電気信号に変換する複数の増幅手段と、前記複数の増幅手段の各々に並列に接続され、前記垂直信号線を通して前記単位画素からくるノイズレベルを基準電位にリセットする複数のリセット手段とを具備する固体撮像素子において、
   先ず前記リセット手段によって前記垂直信号線を通して前記単位画素からくるノイズレベルを基準電位にリセットしてそのリセットレベルを、次いで前記光電変換素子から前記垂直信号線に画素信号を読み出してその信号レベルを同一経路を経由して順次出力し、
   しかる後前記リセットレベルと前記信号レベルの差分をとる
   ことを特徴とする固体撮像素子の駆動方法。
6. 隣り合う垂直選択線２本ずつを同時に順次駆動し、かつ垂直信号線上で垂直方向における２画素分の信号電荷を混合する
   ことを特徴とする請求項５記載の固体撮像素子の駆動方法。

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