JP2007141937A - 固体撮像素子、半導体装置及び半導体装置の製造方法 - Google Patents

Abstract

【課題】素子分離領域の形成がフォトダイオードの感度の低下につながらず、リーク電流を抑えることができ、大信号時にも飽和を起こしにくい、トレンチ素子分離構造をもつ固体撮像素子を提供する。
【解決手段】半導体基板上にフォトダイオード部８とトランジスタ部７とを有する固体撮像素子において、フォトダイオード部８をトランジスタ部７から素子分離する素子分離領域３は、フォトダイオード領域（第２の半導体層６）を囲むトレンチと、トレンチ内に埋め込まれた絶縁物とを有する。トレンチのフォトダイオード領域側の側壁の断面形状は、フォトダイオード領域側に向かって浅くなるテーパ形状を有する。
【選択図】図１

Description

本発明は、光電変換素子が各受光領域にそれぞれ形成されている固体撮像素子などの半導体装置及びその製造方法に関する。

半導体を用いた光電変換素子として、半導体におけるｐｎ接合を用いたフォトダイオードが知られている。単一の半導体基板上にこのような光電変換素子を１次元あるいは２次元に配列した固体撮像素子は、デジタルカメラ、ビデオカメラ、複写機、ファクシミリなどに広く搭載されている。固体撮像素子は、イメージセンサあるいは半導体イメージセンサとしても知られている。このような固体撮像素子では、画素ごとにフォトダイオードが設けられている。さらに固体撮像素子では、そのフォトダイオードで発生した信号電荷を増幅するための増幅回路や、マトリクス状に配置しているフォトダイオードの中から特定のものを選択するために用いられるスイッチ回路などが、画素ごとに半導体基板上に形成されている。増幅回路やスイッチ回路は、通常、ＭＯＳトランジスタなどによって形成されるから、半導体基板には、フォトダイオード部を増幅回路やスイッチ回路などから素子分離するための素子分離領域が必要となる。以下の説明において、フォトダイオードからの信号電荷を選択するための増幅回路や、フォトダイオードごとに設けられるスイッチ回路のことをまとめて周辺回路と呼ぶ。

このような固体撮像素子のうち、周辺回路も含めてＣＭＯＳプロセスで製造するようなＣＭＯＳイメージセンサは、低消費電力というメリットを有するだけでなく、画像信号処理回路やメモリ回路を同一チップ内に搭載可能であるいという優れた特徴を有する。画像信号処理回路を組み込んだＣＭＯＳイメージセンサでは、画素ごとのフォトダイオードとそれに対応する周辺回路とが組み合わされてマトリクス状に配置するフォトダイオードアレイ部が設けられている。それに加え、このようなＣＭＯＳイメージセンサでは、フォトダイオード部の周囲に、画像信号処理回路や、画素の選択に用いられる水平選択回路及び垂直選択回路が設けられる。

フォトダイオードアレイセルと画像信号処理回路とを有する固体撮像素子を、微細化技術の進展に支えられた最新の半導体デバイスプロセスを用いて形成する場合、フォトダイオード部において発生するノイズを低減することが重要課題として挙げられる。フォトダイオードは周辺回路から素子分離されているが、シリコン半導体基板に形成されたＬＯＣＯＳ膜などからなる選択酸化膜を素子分離に用いた場合には、全体の面積に占める素子分離領域の面積の割合が大きくなりすぎるという問題を生じる。そこで、素子分離領域として、半導体基板に設けられたトレンチ（溝）内に埋め込み酸化膜を形成するＳＴＩ（狭いトレンチ分離：Shallow Trench Isolation）が用いられるようになってきている。フォトダイオードの素子分離にＳＴＩを用いた場合のノイズ発生すなわちリーク電流発生の大きな要因は、トレンチ近傍でのシリコン半導体層−シリコン酸化膜界面やその近傍に存在する再結合中心に起因するリークである。

図５は、フォトダイオードの素子分離にＳＴＩを用いる従来の固体撮像素子の要部の断面図である。図５は、主として、フォトダイオード及びその周囲の素子分離領域を示している。

シリコン半導体基板である第１の導電型の半導体領域である第１の半導体層１の表面に、ＳＴＩによる素子分離領域２が設けられている。トレンチとしては箱型の断面形状を有するシャロー（幅の狭い）トレンチが用いられており、トレンチの深さは例えば２００ｎｍ程度である。素子分離領域２のトレンチには、埋め込み酸化膜が埋め込まれている。素子分離領域２は、少なくともフォトダイオード部８を周辺回路のトランジスタ部７から素子分離している。

フォトダイオード部８においては、半導体基板（第１の半導体層１）の表面から素子分離領域２の下端の位置からさらに下方の位置まで、第１の導電型とは反対導電型（すなわち第２の導電型）の半導体領域である第２の半導体層６が形成されている。第１の半導体層１と第２の半導体層６とはｐｎ接合を形成しており、これによって、光電変換部となるフォトダイオードが形成されている。第２の半導体層６は、フォトダイオード領域とも呼ばれる。

フォトダイオード最表面のシリコン−酸化膜界面には、フォトダイオードにおける暗電流を減らすために、第１の導電型の半導体領域である表面拡散層５が設けられている。また、素子分離領域２と第２の半導体層６とが直接接触しないように、第１の導電型の半導体領域であるチャネルストップ領域９が設けられている。表面拡散層５及びチャネルスストップ領域９はフォトダイオードにおける暗電流を減らすためのものであり、特に、チャネルストップ領域９は、フォトダイオードの空乏領域がトレンチ素子分離領域から離れるように形成されている。チャネルストップ領域９は拡散層でもあるので、素子分離拡散層とも呼ばれる。

素子分離界面において空乏領域の拡がりを抑えるのに十分な濃度で第１の導電型の拡散層（チャネルストップ領域９）を形成するためには、イオンインプランテーション（イオン注入）によって第１の導電型の不純物を素子分離領域２に接する位置に注入する。その後、熱拡散により拡散層を広げる方法が効果的である。例えば特許文献１（特開２００３−１４２６７４号公報）では、フォトダイオード周辺に設けられるトレンチ素子分離領域に対し、このトレンチ素子分離領域を囲むように素子分離拡散層を導入する技術が提案されている。
特開２００３−１４２６７４号公報

ところで、半導体装置全般においてデバイスサイズの微細化が進行しており、そのため、スケーリング則に基づいて、浅い接合が形成されるようになってきている。このような微細化プロセスにおいては、熱負荷が大きすぎると不純物の拡散が進みすぎ、浅い接合を形成することが難しくなる。したがって微細化プロセスにおいては、熱負荷を少なくし、不純物拡散を抑えて、急峻な不純物接合が必要とされる。

その一方で、フォトダイオードについて検討すると、感度を向上させるためには、入射光によって発生した電子−正孔対のすべてが信号電荷として検出されるようにする必要があるので、第２の半導体層６の厚さをあまり薄くすることができない。熱負荷が制約された微細化プロセスにおいて、素子分離拡散層（チャネルストップ領域）を１回のイオン注入で形成した場合、不純物の濃度プロファイルは、注入イオンの射程深さにピークをもつ濃度プロファイルとなる。したがって、不均一な濃度拡散層領域を形成することになる。図５に示した例では、素子分離領域２の底面よりも下側の位置にも素子分離領域９を形成するために、半導体基板における深さ方向での素子分離領域２の中点よりやや下方の位置を、注入イオンの射程深さとしている。この射程深さの位置で第２の半導体層６を狭めるように素子分離拡散層９が形成されることとなって、結果として、フォトダイオード領域である第２の半導体層６の体積を小さくし、受光感度の低下や飽和電荷の低下がもたらされる。

素子分離領域２に沿って均一の厚さを有する素子分離拡散層９を形成するためには、加速電圧を変えた条件で複数回のイオン注入を実施することも考えられるが、その場合には、工程数が増大し、また、コストアップももたらされる。

以上、フォトダイオードを含む固体撮像素子においてＳＴＩ構造を用いる場合の課題を説明したが、フォトダイオードを含まない半導体装置においても、微細化の進行にともなって同様の課題が生じ得る。半導体装置が、相対的にリーク電流の影響を受けやすい素子部分と影響を受けにくい素子部分とを有し、これらの素子部分が相互に素子分離されている場合を考える。微細化されたプロセスにおいてトレンチ素子分離を採用したとすれば、相対的にリーク電流の影響を受けやすい素子部分側には素子分離拡散層を設ける必要がある。しかしながら、素子分離拡散層を設けることにより、上述したものと同じ理由によって、相対的にリーク電流の影響を受けやすい素子部分の微細化が阻害されることになる。

そこで本発明の目的は、フォトダイオードと周辺回路とを分離する素子分離構造の形成がフォトダイオードの感度の低下につながらず、素子分離領域を大きくすることなくフォトダイオードにおけるリーク電流を抑えることができ、大信号時にも飽和を起こしにくい、トレンチ素子分離構造をもつ固体撮像素子を提供することにある。

本発明の別の目的は、相対的にリーク電流の影響を受けやすい第１の素子部分と影響を受けにくい第２の素子部分とを有する半導体装置であって、素子分離領域を大きくすることなく第１の部分におけるリーク電流を抑えることができる、トレンチ素子分離構造をもつ半導体装置を提供することにある。

本発明のさらに別の方法は、本発明の固体撮像素子及び半導体装置を製造する方法を提供することにある。

本発明の固体撮像素子は、半導体基板に第１導電型の第１の半導体領域と、該第１の半導体領域とＰＮ接合を構成し信号電荷を蓄積可能な第２導電型の第２の半導体領域とを含む光電変換部と、光電変換部とは異なる半導体素子とを有する固体撮像素子において、光電変換部を半導体素子から素子分離する素子分離領域を有し、素子分離領域は、光電変換部を囲むトレンチと、トレンチ内に埋め込まれた絶縁物とを有し、トレンチの光電変換部側の側壁の断面形状が、前記光電変換部側に向かって浅くなるテーパ形状を有することを特徴とする。

本発明において光電変換部は、例えば、ｐｎ接合を有するフォトダイオードである。光電変換部とは異なる半導体素子は、例えば、ＭＯＳトランジスタである。

本発明の固体撮像素子においては、テーパ形状を有する側壁に沿って、この側壁から半導体基板側に第１導電型の第３の半導体領域を形成することが好ましい。この第３の半導体領域は、均一な不純物濃度及び均一な厚さで形成されることが好ましい。

トレンチの半導体素子側の側壁は、半導体基板の表面に対して垂直であるか、光電変換部側の側壁のテーパ角より小さいテーパ角を有するようにすることが好ましい。ここでテーパ角は、半導体基板表面に対する法線と側壁とがなす角のことである。

本発明の固体撮像素子では、複数の半導体素子を備える場合には、半導体素子間の素子分離は、箱型の断面形状のトレンチを有する第２の素子分離領域によってなされてようにすることが好ましい。

本発明の半導体装置は、半導体基板上に、相対的にリーク電流の影響を受けやすい第１の素子部分と、相対的にリーク電流の影響を受けにくい第２の素子部分とを有する半導体装置において、第１の素子部分を第２の素子部分から素子分離する素子分離領域を有し、素子分離領域は、第１の素子部分を囲むトレンチと、トレンチ内に埋め込まれた絶縁物とを有し、トレンチの第１の素子部分側の側壁の断面形状が、第１の素子部分側に向かって浅くなるテーパ形状を有する。

本発明の半導体装置の製造方法は、半導体基板の表面に、第１の素子部分を取り囲み第１の素子部分側の側壁の断面形状が第１の素子部分側に向かって浅くなるテーパ形状を有する第１のトレンチと、箱型の断面形状を有する第２のトレンチと、を同時に形成する半導体装置の製造方法において、半導体基板の表面において第１の素子部分に対応する位置に第１のレジスト層を形成し、リフロー熱処理を行って第１のレジスト層の側壁をテーパ状に変形させる段階と、第１のレジスト層を硬化させる段階と、第１のレジスト層を硬化させる段階ののち、第１のトレンチ及び第２のトレンチの形成位置を除く部分がレジストで覆われるように、半導体基板の表面に第２のレジスト層を形成する段階と、第１のレジスト層及び第２のレジスト層をマスクとして半導体基板のエッチングを行う段階と、を有することを特徴とする。

本発明の半導体装置の製造方法では、半導体装置のエッチングを行う段階の後、第１のトレンチに対して自己整合的にイオン注入を行って、テーパ形状を有する側壁に沿って、この側壁から半導体基板側に拡散領域を形成する段階を設けてもよい。

本発明によれば、トレンチ分離をテーパー形状とすることで、従来の方法に比べてフォトダイオード領域を広げることが可能である。さらにトレンチ分離拡散層が、フォトダイオードからの空乏層広がりを抑えるのに最低限必要な厚みしか持っていないので、光電変換領域を不必要に狭めることがない。またフォトダイオードのＰＮ接合で発生する電場も均一なものが得られ、リーク電流を低減し、ノイズ特性の良好な素子が実現できる。

次に、本発明の好ましい実施の形態について、図面を参照して説明する。

本発明の実施の一形態の固体撮像素子は、１画素分の回路を単位セルとして、このような単位セルを２次元方向にマトリックス配列してフォトダイオードアレイを構成したものである。フォトダイオードアレイの周辺には、画素の選択に用いられる水平選択回路及び垂直選択回路が設けられ、さらに、必要に応じて、各画素からの受光信号に基づいて画像処理を行う画像信号処理回路や画像信号を記憶するメモリが設けられている。各単位セル、水平選択回路、垂直選択回路、画像信号処理回路、メモリなどは、後述するように、半導体装置製造プロセスによって単一の半導体基板上に設けられている。単位セルは、光電変換素子であるフォトダイオードと、そのフォトダイオードで発生した信号電荷を増幅するための増幅回路や特定のフォトダイオードを選択するために用いられるスイッチ回路などからなる周辺回路とからなっている。

図１は本実施形態の固体撮像素子の要部の構成を示す断面図であって、固体撮像素子の単位セル、すなわち１画素分の領域におけるフォトダイオードと周辺回路との素子分離構造を示している。

第１の導電型（例えばｐ型）の半導体基板で構成された第１の半導体層１は、フォトダイオード部８と周辺回路のトランジスタ部７とに分けられている。フォトダイオード部８は、フォトダイオードを囲んで形成されている素子分離領域３によって、トランジスタ部７から素子分離されている。トランジスタ部７においては、個々のトランジスタを素子分離するために、箱型の断面形状を有するシャロートレンチからなる素子分離領域２が設けられている。図１においては具体的には示されていないが、トランジスタ部７には、周辺回路を構成する各ＭＯＳトランジスタが形成されている。これらの素子分離領域２，３は、いずれも半導体基板に形成されたトレンチ（溝）と、トレンチ内を埋め込む絶縁物（例えば埋め込み酸化膜）によって構成されている。

フォトダイオード部８では、第１の半導体層１の表面から素子分離領域３の底面よりやや深い位置にまで、第１の導電型とは反対導電型の半導体領域でありフォトダイオード領域である第２の半導体層６が設けられている。図５に示したものと同様に、第１の半導体層１と第２の半導体層６によって、フォトダイオードのためのｐｎ接合が形成されている。

この実施の形態の固体撮像素子において、フォトダイオード部８と周辺回路のトランジスタ部７とを素子分離する素子分離領域３のトレンチでは、トランジスタ部７側の側壁は、箱型形状、すなわち、ほぼ垂直あるいは急峻な勾配を有するように形成されている。これに対し、トレンチのフォトダイオード部８側の側壁は、フォトダイオード側に近づくにつれて浅くなるテーパ状に形成されている。すなわち、トレンチの底部から上部に向かってトレンチの水平方向の幅が大きくなっており、トレンチは、フォトダイオード部８に向かってせり出すように形成されている。素子分離領域３のトレンチの深さは例えば２５０ｎｍ以下のものである。

ここでトレンチの側壁の傾きについて説明する。半導体基板の表面に対する法線を考えると、トランジスタ部７側の側壁とこの法線とがなす角（テーパ角）は、フォトダイオード部側の側壁のテーパ角より小さくなっている。トランジスタ部７側の側壁が半導体基板表面に対して垂直になっている場合には、テーパ角は０°ということになる。また、フォトダイオード部側の側壁（テーパ状となっている側壁）は、例えば３０°〜６０°のテーパ角を有している。

フォトダイオードを囲む素子分離領域３の直下には、第１の導電型の半導体領域である拡散領域４が設けられている。拡散領域４は、フォトダイオード領域である第２の半導体層６を素子分離領域３から隔てるものであって、フォトダイオード領域内に形成される空乏層が素子分離領域３に接するまで拡がることを防ぐためのものである。本実施形態では、拡散領域４は、素子分離領域３のテーパ状の側壁、すなわち素子分離領域３とシリコン半導体領域との界面に沿って、この界面からシリコン半導体領域側に一定の厚さでかつ均一な不純物濃度で形成されている。さらに、フォトダイオード領域（第２の半導体層６）の最表面には、フォトダイオードにおける暗電流を減らすために、第１の導電型の半導体領域である表面拡散層５が設けられている。

一般に、箱型の断面形状を有するトレンチ（溝）を有する素子分離領域を形成する場合、異方性エッチングによって半導体基板の表面から所定の深さ（例えば２００ｎｍ）まで溝を形成することになるので、溝の横幅をあまり小さくすることはできない。また、トレンチの形成後に溝内に酸化膜を埋め込むので、そのためにも溝の幅を小さくすることはできない。つまり、箱型の断面形状を有するトレンチ溝では、溝の幅をある程度以下に小さくすることはできない。これに対し、一方の側壁がテーパー状となっている溝を有する素子分離領域の場合、半導体基板の最表面での溝の横幅は、箱型の断面形状を有するトレンチの横幅より大きい。しかしながら、側壁がテーパ状であることから、異方性エッチングや絶縁膜の埋め込みに関する制約が緩和され、このため、溝の最下端の位置における幅は、箱型の断面形状を有するトレンチにおける幅よりも小さくすることができる。したがって、ある半導体領域を素子分離する際に、箱型の断面形状のトレンチを有する素子分離領域を用いても、あるいはその半導体領域側の側壁がテーパ状となっている素子分離領域を用いたとしても、素子分離領域で囲まれる実効的な体積なそれほど違わない。

本実施形態の場合、図１に示され、後述の製造プロセスの説明から明らかになるように、簡単な工程を用いて、素子分離領域３のテーパ状となっている斜面に沿って、厚さが比較的薄いとともに均一な拡散領域４を形成することができる。拡散領域４を一様な厚さで形成できるので、素子分離拡散層の厚さが不均一な従来の固体撮像素子に比べ、本実施系形態の固体撮像素子では、フォトダイオード領域（第２の半導体層６）を広げることができる。さらに、フォトダイオードからの空乏層の拡がりを抑えるのに最低限必要な厚みしか持たないように拡散領域４を形成できるので、本実施形態によれば、光電変換領域が不必要狭められることがなく、また、ｐｎ接合で発生する電場としても均一なものが得られる。したがって、本実施形態によれば、リーク電流が低減されノイズ特性が良好である固体撮像素子を実現できる。

図１には図示していないが、このような固体撮像素子では、半導体基板の表面に、例えばポリシリコン配線などからなる電極配線が形成される。ここで、フォトダイオード領域（第２の半導体層６）の直上の領域には、電極配線は形成されないようにする。フォトダイオード領域上にポリシリコン配線層を形成するとこの配線層が入射光を吸収してしまい、フォトダイオードとしての感度低下を招くからである。

素子分離領域が形成された一般的な半導体装置では、素子分離領域上に電極配線をレイアウトすることも多い。しかしながら、上述のように内壁がテーパ形状を有する素子分離構造の場合、より浅くなったトレンチ分離部分の上に電極配線を配置すると、下地のシリコン半導体層との間で耐圧不具合が発生する場合がある。よって、内壁がテーパ形状とされている素子分離領域は、電極配線が横切らない位置にのみ設けるようにすることが好ましい。固体撮像素子においては、通常、フォトダイオード部を素子分離するための素子分離領域を電極配線が横切ることはないから、内壁がテーパ形状を有する素子分離領域は、フォトダイオード部の素子分離に好ましく用いることができる。フォトダイオード部でなくても、半導体装置内の素子部分であって、別途設けられる電極配線を必要とせず、かつ相対的にリーク電流の影響を受けやすい素子部分に対しても、内壁がテーパ形状を有する素子分離領域を有効に用いることができる。

なお、固体撮像素子においてフォトダイオードアレイの周辺に配置される画像信号処理回路及びメモリにおけるトランジスタ間の素子分離には、やはり箱型の断面形状のトレンチを用いる素子分離領域が使用される。画像信号処理回路やメモリにおいては、電極配線、ポリシリコン配線が多用されるので、電極配線とシリコン半導体基板との分離のために、箱型の断面形状を有する素子分離領域の方が好ましいためである。

図２は、固体撮像素子における１画素分の回路に構成する単位セルの回路構成を示している。光電変換をするためのフォトダイオード１０１のアノードには接地電位が与えられている。フォトダイオード１０１のカソードは、フォトダイオード１０１の信号電荷を読み出すための転送ＭＯＳトランジスタ１０３の一端に接続している。もちろん、フォトダイオード１０１は、図１における第１の半導体層１及び第２の半導体層６によるｐｎ接合によって構成されるものである。転送ＭＯＳトランジスタ１０３の他端は、フォトダイオード１０１をリセットするためのリセットＭＯＳトランジスタ１０２の一端に接続するとともに、読み出した電荷を電圧変換するためのＭＯＳトランジスタ１０４のゲートに接続している。ＭＯＳトランジスタ１０４は、ソースフォロアとして動作して電圧変換を行うものであり、ＭＯＳトランジスタ１０４の一端とリセットＭＯＳトランジスタ１０２の他端は、いずれも、例えば電圧Ｖddを与える電源線１１０に接続している。ＭＯＳトランジスタ１０４の他端と信号線１１１との間には、ＭＯＳトランジスタ１０４すなわちソースフォロアアンプの出力を信号線１１１に選択的に出力するための行選択ＭＯＳトランジスタ１０５が挿入されている。このように単位セルは、１個のフォトダイオード１０１と４個のＭＯＳトランジスタ１０２〜１０５を備えており、半導体基板においてフォトダイオード１０１をＭＯＳトランジスタ１０２〜１０５から素子分離する必要があるものである。この素子分離には、上述したように、フォトダイオード１０１側の側壁がテーパ状となっている素子分離領域３が用いられる。ＭＯＳトランジスタ１０２〜１０５相互の素子分離には、箱型の断面形状を有する素子分離領域２が用いられる。

リセットＭＯＳトランジスタ１０２のゲートには制御信号としてリセット信号φresが与えられている。転送ＭＯＳトランジスタ１０３のゲートには制御信号として転送信号φtxが与えられている。行選択ＭＯＳトランジスタ１０５のゲートには制御信号として行選択信号φselが与えられる。

この単位セルでは、光電変換によってフォトダイオード１０１において生成した信号電荷は、転送ＭＯＳトランジスタ１０３を介してＭＯＳトランジスタ１０４のゲートに入力される。ＭＯＳトランジスタ１０４はソースフォロアアンプとして信号電荷を増幅して電圧信号に変換する。電圧変換された信号は、行選択ＭＯＳトランジスタ１０５を介して信号線１１１上に出力される。

次に、本実施形態の固体撮像素子の製造プロセスについて説明する。上述したように本実施形態の固体撮像素子は、フォトダイオードを囲む素子分離領域が、フォトダイオード領域に向けて浅くなるにテーパ状に形成されている側壁を有することを特徴としている。また、本実施形態の製造プロセスでは、箱型の断面形状を有する素子分離領域と、テーパ状の側壁を有する素子分離領域とを同時に形成する。そこで、以下では、これらの点を中心にして本実施形態の製造プロセスの一例を説明する。なお、以下の説明では、上述の説明における第１の導電型がｐ型であり、第２の導電型がｎ型であるものとする。

ｐ型のシリコン半導体基板１０の表面に、シリコン酸化膜１１を厚さ１５ｎｍ程度で形成し、その上にＣＶＤ（化学気相成長）法によりポリシリコン膜１２を厚さ５０ｎｍ程度設け、さらにＣＶＤ法によりシリコン窒化膜（ＳｉＮ膜）１３を厚さ２００ｎｍ形成する。その後、図３の（Ａ）に示すように、フォトダイオード領域となる位置を覆うように、第１のフォトレジスト層１４を塗布現像処理により形成する。このとき、第１のフォトレジスト層１４の側壁は、シリコン半導体基板１０に対してほぼ垂直になっており、第１のフォトレジスト層１４の頂面と側壁とはほぼ直角をなしている。

この後、２００℃の温度で３０分間、窒素（Ｎ₂）雰囲気下で処理することにより、図３の（Ｂ）に示すように、第１のフォトレジスト層１４の側壁をテーパ形状となるようにする。言い換えれば、第１のフォトレジスト層１４の頂面と側壁とがなす稜部分を熱によって形状をなまらせ、第１のフォトレジスト層１４の外周に沿う一定範囲の領域において、第１のフォトレジスト層１４の外周にいたる方向で第１のフォトレジスト層１４の厚さが薄くなるようにする。このように第１のフォトレジスト層１４の断面形状をテーパ状としたのち、これに窒素雰囲気下で紫外線（ＵＶ）を照射することにより、ＵＶキュアを実施し、第１のフォトレジスト層１４を硬化させる。

次に、ダブルコート手法を用いて、図３の（Ｃ）に示すように、素子分離領域の形成位置が開口部であるように第２のフォトレジスト層１５を基板上に形成する。第２のフォトレジスト層１５の側壁は、基板に対してほぼ垂直となっている。なお、第１のフォトレジスト層１４に対し、リフロー熱処理を行いかつその後にＵＶキュアを実施するのは、第２のフォトレジスト層１５の現像工程で第１のフォトレジスト層１４が溶解するのを防ぐためである。

しかる後、第１及び第２のフォトレジスト層１４，１５をエッチングバリアとして、シリコン窒化膜１３、ポリシリコン膜１２及びシリコン酸化膜１１をエッチングし、さらにシリコン半導体基板１０のエッチングを行う。第１のフォトレジスト層１４の側壁がテーパ状となっていることにより、図４の（Ａ）に示すように、第１のフォトレジスト層１４に沿って、第１のフォトレジスト層１４側の側壁がテーパ状となっているトレンチ２１が形成される。このトレンチ２１の第２のフォトレジス層１５に接する側の側壁は、ほぼ垂直になっている。また、第２のフォトレジスト層１５のみに囲まれている部分では、箱型の断面形状を有するトレンチ２２が形成される。このように、所望の形状を有するトレンチ２１、２２が形成されることになる。なお、側壁がテーパ形状となっているトレンチ２１に関しては、その最深部に少なくとも２００ｎｍ程度の幅で平坦部を残しておくことが好ましい。なぜならば、その後に引き続くゲート酸化膜形成工程において、トレンチの角部に鋭角を形成する部分があると、その部分にストレスが集中して、リーク電流の発生源となるからである。

次に、フォトレジスト層１４，１５を除去して洗浄し、１１００℃で水素（Ｈ₂）と酸素（Ｏ₂）との混合ガスによるパイロ雰囲気で内壁酸化膜１６を５０ｎｍ程度の厚さで形成する。内壁酸化膜１６が形成された状態が図４の（Ｂ）に示されている。

その後、図４の（Ｃ）に示すように、側壁がテーパ状となっているトレンチ２１の位置を除いて基板の全面にレジスト層１７を形成する。レジスト層１７をマスクとして、ｐ型不純物であるホウ素（Ｂ）を加速電圧２０〜３０ｋｅＶ、ドーズ量２〜１０×１０¹²／ｃｍ²程度でイオン注入し、自己整合的に拡散領域４を形成する。拡散領域４は、トレンチ２１の最深部の底面及びテーパ状の側壁の下に、均一に設けられる。したがって拡散領域４の形成のためのイオン注入は、自己整合的に行われている。その後、レジスト層１７を除去し、一般的な半導体装置製造プロセスを用いて、トレンチ２１、２２内に酸化膜を埋め込み、図１に示すような素子分離領域３、２を完成させる。

さらに、フォトダイオード領域を形成するためのイオン注入や、トランジスタ部７においてトランジスタを形成するための工程を経ることにより、本実施形態の固体撮像素子が完成する。

以上、本発明について、フォトダイオードを有する固体撮像素子を例に挙げて説明したが、本発明は、固体撮像素子に限定されるものではない。本発明は、例えば、相対的にリーク電流の影響を受けやすい第１の素子部分と、相対的にリーク電流の影響を受けにくい第２の素子部分とを有し、第１の素子部分が第２の素子部分から素子分離されている半導体装置に適用することができる。その場合、第１の素子部分を囲む素子分離領域として、第１の素子部分側の側壁がテーパ状である素子分離領域を使用し、さらに、テーパ状である側壁の下に均一の拡散領域を設けるようにすればよい。第１の素子部分をこのように素子分離領域によって素子分離することによって、第１の素子部分の実効的な面積や体積を低下させることなく、第１の素子部分に流れるリーク電流を低減することができる。

本発明の実施の一形態の固体撮像素子の要部の構成を示す断面図である。 単位セルの等価回路図である。 （Ａ）〜（Ｃ）は、固体撮像素子の製造プロセスを説明する図である。 （Ａ）〜（Ｃ）は、固体撮像素子の製造プロセスを説明する図である。 従来の固体撮像素子の要部の構成を示す断面図である。

符号の説明

１ 第１の半導体層
２，３ 素子分離領域
４ 拡散領域
５ 表面拡散層
６ 第２の半導体層（フォトダイオ−ド領域）
７ トランジスタ部
８ フォトダイオード部
９ チャネルストップ領域（素子分離拡散層）
１０ シリコン半導体基板
１１ シリコン酸化膜
１２ ポリシリコン膜
１３ シリコン窒化膜
１４ 第１のフォトレジスト層
１５ 第２のフォトレジスト層
１６ 内壁酸化膜
１７ レジスト層

Claims (8)

1. 半導体基板に第１導電型の第１の半導体領域と、該第１の半導体領域とＰＮ接合を構成し信号電荷を蓄積可能な第２導電型の第２の半導体領域とを含む光電変換部と、前記光電変換部とは異なる半導体素子とを有する固体撮像素子において、
   前記光電変換部を前記半導体素子から素子分離する素子分離領域を有し、
   前記素子分離領域は、前記光電変換部を囲むトレンチと、前記トレンチ内に埋め込まれた絶縁物とを有し、
   前記トレンチの前記光電変換部側の側壁の断面形状が、前記光電変換部側に向かって浅くなるテーパ形状を有することを特徴とする、固体撮像素子。
2. 前記テーパ形状を有する側壁に沿って、該側壁から前記半導体基板側に第１導電型の第３の半導体領域が形成されている、請求項１に記載の固体撮像素子。
3. 前記第３の半導体領域は、均一な不純物濃度及び均一な厚さで形成されている、請求項２に記載の固体撮像素子。
4. 複数の前記半導体素子を備え、前記半導体素子間の素子分離が、箱型の断面形状のトレンチを有する第２の素子分離領域によってなされている、請求項１または２に記載の固体撮像素子。
5. 前記トレンチの前記半導体素子側の側壁は、前記半導体基板の表面に対して垂直であるか、前記光電変換部側の側壁のテーパ角より小さいテーパ角を有する、請求項１に記載の固体撮像素子。
6. 半導体基板上に、相対的にリーク電流の影響を受けやすい第１の素子部分と、相対的にリーク電流の影響を受けにくい第２の素子部分とを有する半導体装置において、
   前記第１の素子部分を前記第２の素子部分から素子分離する素子分離領域を有し、
   前記素子分離領域は、前記第１の素子部分を囲むトレンチと、前記トレンチ内に埋め込まれた絶縁物とを有し、
   前記トレンチの前記第１の素子部分側の側壁の断面形状が、前記第１の素子部分側に向かって浅くなるテーパ形状を有する、半導体装置。
7. 半導体基板の表面に、第１の素子部分を取り囲み前記第１の素子部分側の側壁の断面形状が前記第１の素子部分側に向かって浅くなるテーパ形状を有する第１のトレンチと、箱型の断面形状を有する第２のトレンチと、を同時に形成する半導体装置の製造方法において、
   前記半導体基板の表面において前記第１の素子部分に対応する位置に第１のレジスト層を形成し、リフロー熱処理を行って前記第１のレジスト層の側壁をテーパ状に変形させる段階と、
   前記第１のレジスト層を硬化させる段階と、
   前記第１のレジスト層を硬化させる段階ののち、前記第１のトレンチ及び前記第２のトレンチの形成位置を除く部分がレジストで覆われるように、前記半導体基板の表面に第２のレジスト層を形成する段階と、
   前記第１のレジスト層及び前記第２のレジスト層をマスクとして前記半導体基板のエッチングを行う段階と、
   を有することを特徴とする、半導体装置の製造方法。
8. 前記半導体装置のエッチングを行う段階の後、前記第１のトレンチに対して自己整合的にイオン注入を行って、少なくとも前記テーパ形状を有する側壁に沿って、該側壁から前記半導体基板側に拡散領域を形成する段階を有する、請求項７に記載の半導体装置の製造方法。

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