JP2007149794A - 電界効果トランジスタ - Google Patents

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Abstract

【課題】オン抵抗の増加を抑制しながらノーマリーオフ動作を実現する電界効果トランジスタを提供することを目的とする。
【解決方法】ゲート電極１０７を構成する材料を、従来一般的に使用されるＮｉ等に比べて仕事関数の大きい導電性酸化物を用いることにより、ヘテロ接合部分のシートキャリア濃度を低くすることなくノーマリーオフ型トランジスタを実現することができるので、オン抵抗の増加を抑制しながらノーマリーオフ動作を実現することができる。
【選択図】図１

Description

本発明は、民生機器の電源回路に用いるパワートランジスタに適用できる、窒化物半導体を用いた電界効果トランジスタに関するものである。
ＧａＮ系ワイドギャップ半導体材料は、Ｓｉなどの半導体材料に比べて絶縁破壊電界強度が大きく、また、電子の飽和ドリフト速度がＧａＡｓなどの化合物半導体あるいはＳｉ半導体などに比べて大きいという特長を有しており、高周波、大電力低損失デバイスとして期待されており、研究開発が活発に行われている。また、ＡｌＧａＮ／ＧａＮへテロ構造においては（０００１）面上にて自発分極及びピエゾ分極によりヘテロ界面に電荷が生じ、アンドープ時においても１ｘ１０１３ｃｍ−２以上のシートキャリア濃度と１０００ｃｍ２Ｖ／ｓｅｃ以上の高移動度が得られるため、このヘテロ界面での２次元電子ガスを利用したヘテロ接合電界効果トランジスタにより、より寄生抵抗が少ない高出力トランジスタを実現することが可能である。また、基板材料としては、従来使われてきたサファイア基板やＳｉＣ基板だけでなく、大面積化が可能で熱伝導率もよく安価なＳｉ基板上にも成長可能であり、ＧａＮ系ワイドギャップ半導体材料はパワーデバイスとしての多くの利点を有している。
以下、これまでに報告のある、窒化物半導体を用いた縦型構造を有する電界効果トランジスタの一例について、図８を用いて説明する。
図８は従来のＧａＮ系半導体を用いた電界効果トランジスタの構造を示す断面図である。
同図において、８０１はＳｉＣ基板、８０２はＡｌＮバッファ層、８０３は第１のアンドープＧａＮ層、８０４は第１のＡｌＧａＮ層、８０５はＴｉ／Ａｌドレイン電極、８０６は保護膜、８０７はＮｉ／Ａｕゲート電極、８０８はＴｉ／Ａｌソース電極である。ここでは、ＳｉＣ基板８０１上にＡｌＮバッファ層８０２、第１のアンドープＧａＮ層８０３、第１のＡｌＧａＮ層８０４がこの順で形成され、前記第１のＡｌＧａＮ層８０４上にＴｉ／Ａｌソース電極８０８とＴｉ／Ａｌドレイン電極８０５とＮｉ／Ａｕゲート電極８０７が形成され、前記Ｎｉ／Ａｕゲート電極８０７及びＴｉ／Ａｌドレイン電極８０５及びＴｉ／Ａｌソース電極８０８の一部を覆うようにＳｉＯ２とＳｉＮで構成されている保護膜８０６が形成され、Ｔｉ／Ａｌソース電極８０８の一部が前記保護膜８０６を貫き、前記保護膜８０６上に露出する形で形成されている。このような構造にすることで、耐圧６００Ｖ・ソース−ドレイン間電流密度８５０Ａ／ｃｍ２・オン抵抗（ＲｏｎＡ）３．３ｍΩｃｍ２の性能を有する電界効果トランジスタを実現している（例えば、非特許文献１）。
Ｗａｔａｒｕ Ｓａｉｔｏ ｅｔ ａｌ， ＩＥＥＥ Ｔｒａｎｓ． Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ， ｖｏｌ．５０， ｐｐ． ２５２８−２５３１， Ｄｅｃ．， ２００３．
しかしながら、電力制御用のデバイスとして使用するには現状のＳｉ系パワーＭＯＳトランジスタと同様にゲート電圧０Ｖ時にソース−ドレイン間の電流を遮断するノーマリーオフ型が求められている。前記従来のＳｉＣ基板上ＡｌＧａＮ／ＧａＮヘテロ構造を有した電界効果トランジスタの動作は、ゲート電圧０Ｖ時にソース・ドレイン間に電流を流してしまうノーマリーオン型である。
電力制御用のデバイスとしてノーマリーオン型を適用した場合、デバイスがショートしてしまう可能性がある。そこでしきい値電圧が正となるノーマリーオフ型が必要になる。
しきい値電圧が正となるノーマリーオフ動作を実現するには、チャネル中の電子のシートキャリア濃度を低下させる必要があるが、この場合はオン抵抗を増加させてしまうという課題がある。
本発明は前述の技術的課題に鑑み、より高い仕事関数を有する導電性酸化物をゲート電極に用いることで、ノーマリーオフ動作を実現し、低いオン抵抗と大電流を出力する電界効果トランジスタを提供することを目的とする。
前記の目的を達成するために、本発明の導電性酸化物を有する電界効果トランジスタは以下に述べる構成となっている。
本発明の電界効果トランジスタにおいて、従来のＰｄやＰｔやＮｉなどの比較的高い仕事関数を有する金属に代わり、さらに大きい仕事関数を有するＺｎＩｎＳｎＯ等の導電性酸化物をゲート電極に用いる構成となっている。ＺｎＩｎＳｎＯは仕事関数が６．１ｅＶと従来のＮｉの５．１ｅＶと比べ大きいため、前述のシートキャリア濃度Ｎｓを大きく保ちつつノーマリーオフ動作を実現できる。（Ｊｉ Ｃｕｉ ｅｔ ａｌ， Ａｄｖａｎｃｅｄ Ｍａｔｅｒｉａｌｓ． １３， Ｎｏ．１９， １４７６（２００１）を参照）ノーマリーオフ化するためには、Ｎｓを低下させる手法だけでなく、ゲート電極の仕事関数ΦＭを増加させることで、しきい値電圧を上昇させることができる。
具体的には、請求項１記載の電界効果トランジスタでは、仕事関数が５．６ｅＶ以上であり、かつ導電性を有する酸化物をゲート電極に用いる電界効果トランジスタを構成している。
このような構成にすることで、より高いショットキー障壁を形成するため、シートキャリア濃度を下げずにしきい値電圧が０Ｖ以上のノーマリーオフ動作が可能で、オン抵抗が小さく大電流を出力する電界効果トランジスタを実現できる。
請求項２記載の電界効果トランジスタでは、請求項１記載のトランジスタにおいて、しきい値電圧が０Ｖよりも大きくなる構成となっている。
このような構成にすることで、ノーマリーオフ動作が可能な電界効果トランジスタを実現できる。
請求項３記載の電界効果トランジスタでは、前記導電性を有する酸化物にＺｎあるいはＧａを含むインジウム錫酸化物によりなる請求項１記載の電界効果トランジスタを構成している。
このような構成にすることで、より高い仕事関数を有する材料でゲート電極を形成することができるので、シートキャリア濃度を低下させずにノーマリーオフ動作が可能になり、オン抵抗が小さく大電流を出力するノーマリーオフ型電界効果トランジスタを実現できる。
請求項４記載の電界効果トランジスタでは、前記ゲート電極が接している半導体層に開口部を有する形で絶縁膜が形成されており、前記絶縁膜に形成された開口部を覆う形で前記ゲート電極が形成されていることを特徴とする、請求項１記載の電界効果トランジスタを構成している。
このような構成にすることで、ゲート−ソース間及びゲート−ドレイン間のリーク電流を低減した電界効果トランジスタを実現できる。
請求項５記載の電界効果トランジスタでは、前記ゲート電極が接している半導体層の表面に凹部が形成されており、前記凹部の表面の少なくとも一部に接する形で前記ゲート電極が形成されている請求項１記載の電界効果トランジスタを構成している。
このような構成にすることで、凹部以外のチャネル中電子のシートキャリア濃度を高めることができるので、低いオン抵抗で大電流を出力するノーマリーオフ型電界効果トランジスタを実現できる。
請求項６記載の電界効果トランジスタでは、前記ゲート電極が半導体層の表面に接しており、前記ゲート電極の側方において露出した前記半導体層の表面がエッチングされており、前記ゲート電極と前記半導体層の界面が前記ゲート電極側方の半導体層表面よりも上方に位置することを特徴とする、請求項１記載の電界効果トランジスタを構成している。
このような構成にすることで、前記ゲート電極形成の際に半導体層中に拡散したゲート電極材料の一部を選択的に除去し、ソース及びドレインのコンタクト抵抗を大幅に低減でき、ソース−ゲート間及びドレイン−ゲート間のリーク電流を大幅に低減することができる。
請求項７記載の電界効果トランジスタでは、前記ゲート電極が半導体層の表面に接しており、前記ゲート電極の側方において前記半導体層の表面が酸化してなる層が形成されている請求項１記載の電界効果トランジスタを構成している。
このような構成にすることで、前記ゲート電極形成の際にゲート電極材料の一部が拡散した半導体層を酸化で選択的に高抵抗化し、ソース及びドレインのコンタクト抵抗を大幅に低減でき、ソース−ゲート間及びドレイン−ゲート間のリーク電流を大幅に低減することができる。
請求項８記載の電界効果トランジスタでは、前記ゲート電極、さらにソース及びドレイン電極が窒素を含む化合物半導体に接する形で形成されていることを特徴とする、請求項１〜７に記載の電界効果トランジスタを構成している。
このような構成にすることで、前記窒化物化合物半導体は禁制帯幅が大きく絶縁破壊電界が大きいために高耐圧の電界効果トランジスタを実現でき、また飽和ドリフト速度が大きく、ゲート長を十分短くした場合にはより大きな相互コンダクタンスを実現できるなど、より高性能な電界効果トランジスタを実現することが可能となる。
請求項９記載の電界効果トランジスタでは、前記ゲート電極が接している前記半導体層が窒素とＩＩＩ族元素を同数含む無極性面であることを特徴とする、請求項８記載の電界効果トランジスタを構成している。
このような構成にすることで、分極に起因するキャリアをなくし、しきい値電圧をより正の方向に上昇させることができるため、容易にノーマリーオフ動作をする電界効果トランジスタを実現できる。
本発明の電界効果トランジスタは、ゲート電極を構成する材料を、従来一般的に使用されるＮｉ等に比べて仕事関数の大きい導電性酸化物を用いることにより、ヘテロ接合部分のシートキャリア濃度を低くすることなくノーマリーオフ型トランジスタを実現することができるので、オン抵抗の増加を抑制しながらノーマリーオフ動作を実現することができる。
以下、図面を参照して、導電性酸化物としてＺｎＩｎＳｎＯをゲート電極に用いた電界効果トランジスタの実施例について説明する。
（第１の実施例）
図１は、本発明の第１の実施例における導電性酸化物をゲート電極に用いた電界効果トランジスタの断面図である。
同図において、１０１はサファイア基板、１０２はＡｌＮバッファ層、１０３は第１のアンドープＧａＮ層、１０４は第１のアンドープＡｌＧａＮ層、１０５はＳｉＯ２薄膜、１０６はＴｉ／Ａｌドレイン電極、１０７はＺｎＩｎＳｎＯゲート電極、１０８はＴｉ／Ａｌソース電極である。
図１は、第１の実施例における、しきい値電圧ＶＰが０Ｖより大きいいわゆるノーマリーオフ型の電界効果トランジスタの構造を示しており、ゲート電極としてＺｎＩｎＳｎＯを用いることを特長としている。ここでは、サファイア基板１０１（０００１）面上に０．５μｍのＡｌＮバッファ層１０２、３μｍの第１のアンドープＧａＮ層１０３、Ａｌ０．２５Ｇａ０．７５Ｎの組成で形成された２０ｎｍの第１のアンドープＡｌＧａＮ層１０４をこの順に形成している。前記第１のアンドープＡｌＧａＮ層１０４は凹状に形成され、その凹部分でのＡｌＧａＮの膜厚は１２ｎｍで形成されている。また、ここでは第１のアンドープＡｌＧａＮ層１０４としたが、Ｓｉをドープしたｎ型ＡｌＧａＮ層でも良い。また、ここでは前記第１のアンドープＡｌＧａＮ層１０４の組成比をＡｌ０．２５Ｇａ０．７５Ｎとしたが、良好なトランジスタ特性を実現できる限り第１のアンドープＡｌＧａＮ層１０４はいかなる組成比のアンドープＡｌＧａＮ及びｎ型ＡｌＧａＮ層でも良く、その場合には前記第１のアンドープＡｌＧａＮ層１０４における凹部分の膜厚はしきい値電圧が０Ｖ以上である、いわゆるノーマリーオフ動作となるような膜厚で形成される。前記第１のアンドープＡｌＧａＮ層１０４の凹部分でない部分の上にＴｉ／Ａｌソース電極１０８及びＴｉ／Ａｌドレイン電極１０６が形成されており、この２つの電極はＴｉが５０ｎｍ、Ａｌが３００ｎｍで構成され、この順に形成されている。この２つの電極の間に開口を有する膜厚４００ｎｍのＳｉＯ２薄膜１０５が形成されており、その開口は前記第１のアンドープＡｌＧａＮ層１０４まで達し、さらに、前記第１のアンドープＡｌＧａＮ１０４の凹部分が開口されるように形成されている。ここではＳｉＯ２薄膜１０５を用いたが、ＳｉＮＸやポリイミドやＢＣＢ（Ｂｅｎｚｏｃｙｃｌｏｂｕｔａｎｅ）などの絶縁膜でもよい。また、前記第１のアンドープＡｌＧａＮ層１０４の凹形状とＳｉＯ２薄膜１０５に接する形で膜厚２００ｎｍのＺｎＩｎＳｎＯゲート電極１０７が形成されている。また、前記ＺｎＩｎＳｎＯゲート電極１０７は前記第１のアンドープＡｌＧａＮ層１０４の凹部全体とＳｉＯ２薄膜１０５に接する形で形成されているが、前記第１のアンドープＡｌＧａＮ層１０４の凹部の底辺のみに接している形状でも良い。また、ここではゲート電極にＺｎＩｎＳｎＯを用いているが、ＺｎＩｎＯ、ＧａＩｎＳｎＯ、ＧａＩｎＯ、ＩＴＯ（ｉｎｄｉｕｍ ｔｈｉｎ ｏｘｉｄｅ：錫ドープ酸化インジウム）、Ｌａ２−ｘＳｒｘＣｕＯ４、ＺｎＯ、イットリウム・バリウム・銅酸化物（ＹＢＣＯ）などを用いても良い。また、上記の電界効果トランジスタは、リセス構造を用いた電界効果トランジスタであるが、第１のアンドープＡｌＧａＮ層１０４の膜厚をしきい値電圧０Ｖとなる膜厚で形成し、背景技術で説明したようなリセス構造を有さない電界効果トランジスタでも良い。本実施例に示した電界効果トランジスタによれば、仕事関数が６．１ｅＶと従来のＮｉなどに比べて大きいＺｎＩｎＳｎＯをゲート電極として用いることで、ＡｌＧａＮ／ＧａＮヘテロ接合部分のシートキャリア濃度を比較的大きな値でかつノーマリーオフ型を実現できるのでノーマリーオフ動作を維持しながらオン抵抗の小さな電界効果トランジスタを実現することが可能となる。
図１の電界効果トランジスタのしきい値電圧ＶＰは式（１）で表される。
Figure 2007149794
（１）式において、ΦＭはゲート電極の仕事関数、ΧＡｌＧａＮは第１のアンドープＡｌＧａＮ層１０４の電子親和力、ΔＥＣは第１のアンドープＡｌＧａＮ層１０４と第１のアンドープＧａＮ層１０３のヘテロ構造が作るエネルギー障壁高さ、ｄＡｌＧａＮはゲート直下における第１のアンドープＡｌＧａＮ層１０４の膜厚、ｑは電子の電荷、ε０は真空誘電率、εＡｌＧａＮはＡｌＧａＮ層の比誘電率、Ｎｓはゲート電極直下のチャネル中電子のシートキャリア濃度である。（１）式より、ＶＰは、ＮｓとΦＭとｄＡｌＧａＮにより変化し、Ｎｓを低下させることでＶＰを０Ｖ以上にすることができるが、Ｎｓ低下はオン抵抗増加を伴う。
図２は、第１の実施例における電界効果トランジスタのゲート電極の仕事関数と電界効果トランジスタのピンチオフ電圧の関係を示す図であり、Ｎｓが３．４×１０１２（ｃｍ−２）と６．２×１０１２（ｃｍ−２）である電界効果トランジスタのＶＰとΦＭの関係である。
図２のＮｓ＝３．４×１０１２（ｃｍ−２）の電界効果トランジスタにおいて、第１のアンドープＡｌＧａＮ層の組成比はＡｌ０．１４Ｇａ０．８６Ｎで、膜厚ｄＡｌＧａＮは２０ｎｍ、εＡｌＧａＮは９．４３、ΔＥＣは０．１８ｅＶ、ΧＡｌＧａＮは３．６１ｅＶである。また、Ｎｓ＝６．２×１０１２（ｃｍ−２）の電界効果トランジスタにおいて、第１のアンドープＡｌＧａＮ層の組成比はＡｌ０．１９Ｇａ０．８１Ｎで、膜厚ｄＡｌＧａＮは２０ｎｍ、εＡｌＧａＮは９．４１、ΔＥＣは０．２５ｅＶ、ΧＡｌＧａＮは３．４４ｅＶである。
図２から、ゲート電極に従来使われているＮｉ（仕事関数５．１ｅＶ）を用いた場合、ＶＰを０Ｖ以上とするにはＮＳを３．４×１０１２（ｃｍ−２）まで低下させる必要があるが、高い仕事関数を有する例えばＺｎＩｎＳｎＯ（仕事関数６．１ｅＶ）を用いれば、ＶＰが０Ｖ以上となるノーマリーオフ動作に必要なＮｓを６．２×１０１２（ｃｍ−２）まで高めることができ、ノーマリーオフ化に伴うオン抵抗の増加を抑制することができることがわかる。
図２から明らかなように、導電性酸化物をゲート電極に用いることでノーマリーオフ動作を実現するために必要なシートキャリア濃度を従来の３．４×１０１２（ｃｍ−２）から６．２×１０１２（ｃｍ−２）まで大幅に増加させることができるため、オン抵抗を小さくすることが可能である。
本実施例で示した凹形状のリセス構造を有す場合には、ノーマリーオフ動作に必要な凹部の底辺のＡｌＧａＮ層を厚くすることが出来るので、トンネル効果によるリーク電流をより少なくすることが可能であり、より高い正の電圧をゲートに印加できる。そのため、低いオン抵抗で大電流を出力するノーマリーオフ型電界効果トランジスタが実現できる。
図１に示す電界効果トランジスタを作製する方法の例を、図３を用いて説明する。
図３は、本発明の第１の実施例における電界効果トランジスタの製造方法を示す工程断面図である。
同図において、３０１はサファイア基板、３０２はＡｌＮバッファ層、３０３は第１のアンドープＧａＮ層、３０４は第１のアンドープＡｌＧａＮ層、３０５はＳｉＯ２薄膜、３０６はレジスト、３０７はＴｉ／Ａｌソース電極、３０８はＴｉ／Ａｌドレイン電極、３０９はＺｎＩｎＳｎＯゲート電極である。
ここでは、サファイア基板３０１（０００１）面上に０．５μｍのＡｌＮバッファ層３０２、３μｍの第１のアンドープＧａＮ層３０３、２５ｎｍの第１のアンドープＡｌＧａＮ層３０４をこの順に有機金属気相成長法（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＭＯＣＶＤ）により形成する（図３（ａ））。前記第１のアンドープＡｌＧａＮ３０４層は、Ｓｉを含み且つ組成がＡｌ０．２５Ｇａ０．７５Ｎとなるように形成する。前記図３（ａ）におけるエピタキシャル成長後、第１のアンドープＡｌＧａＮ層３０４上に４００ｎｍのＳｉＯ２薄膜３０５を選択的に形成する（図３（ｂ））。ＳｉＯ２の成膜には例えばＳｉＨ４とＯ２を用いた気相堆積法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）により第１のアンドープＡｌＧａＮ層３０４上全面に形成する。選択的にＳｉＯ２薄膜３０５を除去するには、ドレイン電極およびソース電極形成領域を開口したレジスト３０６を用いたフォトリソグラフィ工程とフッ化水素酸によるウェットエッチングにより、ドレイン電極およびソース電極形成領域を選択的に除去する。前記ＳｉＯ２薄膜３０５形成後、ＳｉＯ２薄膜３０５が開口した第１のアンドープＡｌＧａＮ層３０４上にＴｉ／Ａｌソース電極３０７及びＴｉ／Ａｌドレイン電極３０８をＴｉが５０ｎｍ、Ａｌが３００ｎｍとなるようにこの順番で形成する（図３（ｃ））。ソース電極及びドレイン電極は、例えばフォトリソグラフィ工程と電子ビーム蒸着法によるリフトオフ法で同時に形成する。前記Ｔｉ／Ａｌソース電極３０７及びＴｉ／Ａｌドレイン電極３０８形成後、前記ＳｉＯ２薄膜３０５に開口を形成し、その開口により露出した第１のアンドープＡｌＧａＮ層３０４をエッチングして選択的に薄膜化し、前記第１のアンドープＡｌＧａＮ層３０４に凹状部を形成してリセス構造を形成する（図３（ｄ））。この形成には、例えばフォトリソグラフィ工程とフッ化水素酸によるウェットエッチングにより前記ＳｉＯ２薄膜３０５を選択的に除去し、さらにＣｌ２ガスを用いたＩＣＰ（Ｉｎｄｕｃｔｉｖｅ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：ＩＣＰ）エッチングと呼ばれるエッチングで選択的に第１のアンドープＡｌＧａＮ層３０４を膜厚１２ｎｍになるまで薄膜化してリセス構造を形成する。前記リセス構造形成後、第１のアンドープＡｌＧａＮ層３０４の凹部の底辺に接する形でＺｎＩｎＳｎＯゲート電極３０９を形成する（図３（ｅ））。ＺｎＩｎＳｎＯゲート電極３０９を形成するために、フォトリソグラフィを用いてレジストをパターニングし、例えば電子ビーム蒸着法によりＺｎＩｎＳｎＯを２００ｎｍ成膜し、リフトオフ法でゲート電極を形成する。本実施例における電界効果トランジスタによれば、オン抵抗が小さく、ソース・ドレイン間の電流が大きいノーマリーオフ動作をする電界効果トランジスタが実現できる。
（第２の実施例）
図４は、本発明の第２の実施例における導電性酸化物をゲート電極に用いた電界効果トランジスタの断面図である。
同図において、４０１はｎ型Ｓｉ基板、４０２はＡｌＮバッファ層、４０３は第１のアンドープＧａＮ層、４０４は第１のアンドープＡｌＧａＮ層、４０５はＴｉ／Ａｌドレイン電極、４０６はＺｎＩｎＳｎＯゲート電極、４０７はＴｉ／Ａｌソース電極、４０８はＡｕ配線、４０９はビアホール、４１０はＡｌ裏面ソース電極である。
図４は、第２の実施例における、ＺｎＩｎＳｎＯゲート電極４０６を用いた電界効果トランジスタの構造を示している。ここでは、ｎ型Ｓｉ基板４０１（１１１）面上に２００ｎｍのＡｌＮバッファ層４０２、１μｍの第１のアンドープＧａＮ層４０３、Ａｌ０．２５Ｇａ０．７５Ｎの組成の第１のアンドープＡｌＧａＮ層４０４をこの順に形成する。前記第１のアンドープＡｌＧａＮ層４０４は、凸形状をしており、凸部分の膜厚が１２ｎｍ、凸部分でない部分の膜厚が１０ｎｍになるように形成されている。ここでは第１のｎ型ＡｌＧａＮ層４０４の組成比をＡｌ０．２５Ｇａ０．７５Ｎとしたが、良好なトランジスタ特性を実現できる限りいかなる組成比のアンドープＡｌＧａＮ及びｎ型ＡｌＧａＮ層でも良く、その場合には第１のアンドープＡｌＧａＮ層４０４における凸部分の膜厚は、ノーマリーオフ動作となる膜厚になるように設定する。前記第１のアンドープＡｌＧａＮ層４０４の凸部分の上にＺｎＩｎＳｎＯゲート電極４０６が形成され、前記第１のアンドープＡｌＧａＮ層４０４の凸部分でない部分の上にＴｉ／Ａｌソース電極４０７及びＴｉ／Ａｌドレイン電極４０５が形成される。前記第１のアンドープＡｌＧａＮ層４０４を凸形状にしたのは、前記ＺｎＩｎＳｎＯゲート電極４０６を形成する工程でＺｎＩｎＳｎＯを基板全面に成膜するが、その時にＺｎＩｎＳｎＯのＺｎやＩｎやＳｎが前記第１のアンドープＡｌＧａＮ層４０４中に拡散し、ソース及びドレインのコンタクト抵抗や、ゲート−ドレイン間とゲート−ソース間のリーク電流を増加させてしまうことを防ぐためである。つまり、ＺｎやＩｎやＳｎが拡散した部分を選択的に除去しアンドープＡｌＧａＮ層を凸状にし、凸部分でない部分にソース及びドレイン電極を形成することでコンタクト抵抗増加を防ぎ、リーク電流を抑制している。また、ここでは、ゲート電極にＺｎＩｎＳｎＯを用いているが、ＺｎＩｎＯ、ＧａＩｎＳｎＯ、ＧａＩｎＯ、ＩＴＯ（ｉｎｄｉｕｍ ｔｈｉｎ ｏｘｉｄｅ：錫ドープ酸化インジウム）、Ｌａ２−ｘＳｒｘＣｕＯ４、ＺｎＯ、イットリウム・バリウム・銅酸化物（ＹＢＣＯ）などを用いても良い。前記Ｔｉ／Ａｌソース電極４０７から基板裏面まで配線を形成するために前記第１のアンドープＡｌＧａＮ層４０４と前記第１のアンドープＧａＮ層４０３とＡｌＮバッファ層４０２を貫き前記ｎ型Ｓｉ基板４０１に達するビアホール４０９と呼ばれる穴が形成されている。このビアホールを介して前記Ｔｉ／Ａｌソース電極４０７と前記ｎ型Ｓｉ基板４０１が接する形でＡｕ配線４０８が形成され、ｎ型Ｓｉ基板４０１の裏面にＡｌ裏面ソース電極４１０が形成されている。この配線構造を作ることで、チップ面積も低減できる。
図４に示す電界効果トランジスタを作製する方法の例を、図５を用いて説明する。
図５は、本発明の第２の実施例における電界効果トランジスタの製造方法を示す工程断面図である。
同図において、５０１はｎ型Ｓｉ基板、５０２はＡｌＮバッファ層、５０３は第１のアンドープＧａＮ層、５０４は第１のアンドープＡｌＧａＮ層、５０５はＺｎＩｎＳｎＯ薄膜、５０６はＺｎＩｎＳｎＯゲート電極、５０７はレジスト、５０８はＴｉ／Ａｌソース電極、５０９はＴｉ／Ａｌドレイン電極、５１０はビアホール、５１１はＡｕ配線、５１２はＡｌ裏面ソース電極である。ここでは、ｎ型Ｓｉ基板５０１の（１１１）面上に２００ｎｍのＡｌＮバッファ層５０２、１μｍの第１のアンドープＧａＮ層５０３、１２ｎｍの第１のｎ型ＡｌＧａＮ層５０４をこの順にＭＯＣＶＤ法により形成する（図５（ａ））。このとき、前記第１のアンドープＡｌＧａＮ層５０４は、組成がＡｌ０．２５Ｇａ０．７５Ｎとなるように形成する。前記図５（ａ）におけるエピタキシャル成長後、１００ｎｍのＺｎＩｎＳｎＯ薄膜５０５を例えばＲＦスパッタリングで形成する（図５（ｂ））。ここでは、ＺｎＩｎＳｎＯ薄膜５０５をＲＦスパッタリング法で成膜したが、レーザーアブレーション法などでも成膜が出来る。前記ＺｎＩｎＳｎＯ薄膜５０５形成後、ＺｎＩｎＳｎＯゲート電極５０６形成領域をマスクするレジスト５０７をマスクとしてＺｎＩｎＳｎＯ薄膜５０５を選択的に除去し、ＺｎＩｎＳｎＯゲート電極５０６と第１のアンドープＡｌＧａＮ層５０４を凸形状に形成する。ＺｎＩｎＳｎＯ薄膜５０５を選択的に除去してＺｎＩｎＳｎＯゲート電極５０６を形成するために、レジスト５０７を用いたフォトリソグラフィ工程とＣＦ４ガスとＯ２ガスの混合ガスによるＩＣＰエッチング法でＺｎＩｎＳｎＯ薄膜５０５を選択的に除去し、Ｃｌ２ガスを用いたＩＣＰエッチングで第１のアンドープＡｌＧａＮ層２ｎｍを選択的に除去し、第１のアンドープＡｌＧａＮ層５０４を凸形状にする（図５（ｃ））。前記第１のアンドープＡｌＧａＮ層５０４エッチング後、第１のアンドープＡｌＧａＮ層５０４の凸部分でない部分の上にＴｉ／Ａｌソース電極５０８及びＴｉ／Ａｌドレイン電極５０９をＴｉが５０ｎｍ、Ａｌが３００ｎｍの構成となるようにこの順番で形成する（図５（ｄ））。前記ソース電極及びドレイン電極は、例えばフォトリソグラフィ工程と電子ビーム蒸着法によるリフトオフ法で同時に形成する。前記Ｔｉ／Ａｌソース電極５０８及びＴｉ／Ａｌドレイン電極５０９形成後、前記Ｔｉ／Ａｌソース電極５０８から基板裏面までの配線を形成するために前記第１のアンドープＡｌＧａＮ層５０４と前記第１のアンドープＧａＮ５０３層を貫き前記ｎ型Ｓｉ基板５０１に達するビアホール５１０と呼ばれる穴を形成する（図５（ｅ））。このビアホール５１０の形成には、例えばフォトリソグラフィ工程とＣｌ２ガスを用いたＩＣＰエッチングで選択的に前記第１のアンドープＡｌＧａＮ層５０４と前記第１のアンドープＧａＮ層５０３を選択的に除去して形成する。前記ビアホール５１０形成後、前記ｎ型Ｓｉ基板５０１の裏面にＡｌ裏面ソース電極５１２を形成し、前記ビアホール５１０を介して前記Ｔｉ／Ａｌソース電極５０８と前記ｎ型Ｓｉ基板５０１に接するようにＡｕ配線５１１を形成する（図５（ｆ））。前記Ａｌ裏面ソース電極５１２の形成は、電子ビーム蒸着法で形成する。前記Ａｕ配線５１１は、フォトリソグラフィ工程と電気メッキ法を用いたリフトオフ法で形成する。本実施例に示した電界効果トランジスタによれば、仕事関数が大きなゲート電極材料により、よりオン抵抗が小さいノーマリーオフ型電界効果トランジスタが実現でき、ソース及びドレインのコンタクト抵抗とゲートリーク電流を低減できる。
以上のように、第１の実施例と同様に、ゲート電極としてＺｎＩｎＳｎＯ等の仕事関数の大きな導電性酸化物を用いることにより、シートキャリア濃度を低くすることなく、オン抵抗の増加を抑制しながらノーマリーオン動作を実現することができる。さらに、アンドープＡｌＧａＮ層等のヘテロ接合窒化物半導体層のＺｎやＩｎやＳｎが拡散した部分を選択的に除去して凸形状に形成し、凸形状部にゲート電極を形成し、凸部分でない部分にソース及びドレイン電極を形成することにより、ソース及びドレイン電極のコンタクト抵抗増加を防ぎ、リーク電流を抑制している。
（第３の実施例）
図６は、本発明の第３の実施例における導電性酸化物をゲート電極に用いた電界効果トランジスタの断面図である。
同図において、６０１はＧａＮ基板、６０２は第１のアンドープＧａＮ層、６０３は第１のアンドープＡｌＧａＮ層、６０４はＴｉ／Ａｌドレイン電極、６０５はＡｌＧａＮＯＸ酸化層、６０６はＺｎＩｎＳｎＯゲート電極、６０７はＴｉ／Ａｌソース電極である。
図６は、第３の実施例における、ＺｎＩｎＳｎＯをゲート電極に用いた電界効果トランジスタの構造を示している。ここでは、ＧａＮ基板６０１（０００１）面上に５μｍの第１のアンドープＧａＮ層６０２、Ａｌ０．２５Ｇａ０．７５Ｎの組成で１２ｎｍの第１のアンドープＡｌＧａＮ層をこの順に形成する。ここでは、第１のｎ型ＡｌＧａＮ層６０３の組成比をＡｌ０．２５Ｇａ０．７５Ｎとしたが、良好なトランジスタ特性を実現できるかぎりはいかなる組成比のアンドープＡｌＧａＮ層及びｎ型ＡｌＧａＮ層でも良く、その場合、前記第１のアンドープＡｌＧａＮ層６０３の膜厚は、ノーマリーオフ動作となる膜厚になるように設定する。前記第１のアンドープＡｌＧａＮ層６０３上にＺｎＩｎＳｎＯゲート電極６０６及びＡｌＧａＮＯＸ酸化層６０５を形成する。前記ＺｎＩｎＳｎＯゲート電極６０６形成時にＺｎＩｎＳｎＯを前記第１のアンドープＡｌＧａＮ層６０３上全面に形成するが、その時に前記第１のアンドープＡｌＧａＮ層６０３中にＺｎＩｎＳｎＯのＺｎやＩｎやＳｎが拡散されてしまい、ソース及びドレインのコンタクト抵抗や、ゲート−ドレイン間とゲート−ソース間のリーク電流を増加させてしまう。そこで、ＺｎやＩｎやＳｎが拡散したＡｌＧａＮ層部分を電気的に無効化するため、前記ＡｌＧａＮＯＸ酸化層６０５を形成し高抵抗化する。また、ここではゲート電極にＺｎＩｎＳｎＯを用いているが、ＺｎＩｎＯ、ＧａＩｎＳｎＯ、ＧａＩｎＯ、ＩＴＯ（ｉｎｄｉｕｍ ｔｈｉｎ ｏｘｉｄｅ：錫ドープ酸化インジウム）、Ｌａ２−ｘＳｒｘＣｕＯ４、ＺｎＯ、イットリウム・バリウム・銅酸化物（ＹＢＣＯ）などを用いても良い。前記ＡｌＧａＮＯＸ層は選択的に除去され第１のアンドープＡｌＧａＮ層６０３が露出しており、その露出された部分にＴｉ／Ａｌソース電極６０７とＴｉ／Ａｌドレイン電極６０４が形成されている。
図６に示すような電界効果トランジスタの作成方法の例を、図７を用いて説明する。
図７は、本発明の第３の実施例における電界効果トランジスタの製造方法を示す工程断面図である。
同図において、７０１はＧａＮ基板、７０２は第１のアンドープＧａＮ層、７０３は第１のアンドープＡｌＧａＮ層、７０４はＺｎＩｎＳｎＯゲート電極、７０５はＡｌＧａＮＯＸ酸化層、７０６はＴｉ／Ａｌソース電極、７０７はＴｉ／Ａｌドレイン電極である。
まず、ＧａＮ基板７０１（０００１）面上に５μｍの第１のアンドープＧａＮ層７０２、１２ｎｍの第１のｎ型ＡｌＧａＮ層７０３をこの順にＭＯＣＶＤ法により形成する（図７（ａ））。このとき、前記第１のアンドープＡｌＧａＮ層７０３は、組成がＡｌ０．２５Ｇａ０．７５Ｎとなるように形成する。前記図７（ａ）のエピタキシャル成長後、ＺｎＩｎＳｎＯゲート電極７０４を形成する（図７（ｂ））。前記ＺｎＩｎＳｎＯゲート電極７０４の形成には、例えばＲＦスパッタリング法でＺｎＩｎＳｎＯ薄膜を全面に成膜したあと、フォトリソグラフィ工程とＣＦ４ガスとＯ２ガスの混合ガスによるＩＣＰエッチング法でＺｎＩｎＳｎＯ薄膜を選択的に除去し、ゲート電極を形成する。ここでは、前記ＺｎＩｎＳｎＯ薄膜の成膜にＲＦスパッタリング法を用いたが、レーザーアブレーション法で成膜しても良い。前記ＺｎＩｎＳｎＯゲート電極７０４形成後、ＡｌＧａＮＯＸ酸化層７０５を形成する（図７（ｃ））。前記ＡｌＧａＮＯＸ酸化膜層７０５の形成には、Ｏ２雰囲気中にて約１０００℃で加熱し、第１のアンドープＡｌＧａＮ層２ｎｍを酸化させ、ＡｌＧａＮＯＸ酸化層７０５を形成する。前記ＡｌＧａＮＯＸ酸化層７０５形成後、ソース電極及びドレイン電極の形成領域のＡｌＧａＮＯＸ酸化層７０５を選択的に除去して第１のアンドープＡｌＧａＮ層を露出させる（図７（ｄ））。この第１のアンドープＡｌＧａＮ層７０３露出には、フォトリソグラフィ工程とＣｌ２ガスを用いたＩＣＰエッチングで前記ＡｌＧａＮＯＸ酸化膜層７０５を選択的に除去して、露出させる。前記第１のアンドープＡｌＧａＮ層７０３露出後、開口された第１のアンドープＡｌＧａＮ層７０３上にＴｉ／Ａｌソース電極７０６及びＴｉ／Ａｌドレイン電極７０７をＴｉが５０ｎｍ、Ａｌが３００ｎｍとなるようにこの順番で形成する（図７（ｅ））。このソース電極及びドレイン電極は、例えばフォトリソグラフィと電子ビーム蒸着法によるリフトオフで同時に形成する。本実施例に示した電界効果トランジスタによれば、仕事関数が大きなゲート電極材料により、よりオン抵抗が小さいノーマリーオフ型電界効果トランジスタが実現でき、ソース及びドレインのコンタクト抵抗とゲートリーク電流を低減できる。
以上のように、第１の実施例と同様に、ゲート電極としてＺｎＩｎＳｎＯ等の仕事関数の大きな導電性酸化物を用いることにより、シートキャリア濃度を低くすることなく、オン抵抗の増加を抑制しながらノーマリーオン動作を実現することができる。さらに、ゲート電極を構成する不純物が拡散したヘテロ接合窒化物半導体を電気的に無効化するために酸化させ、ソース及びドレイン電極のコンタクト抵抗や、ゲート−ドレイン間とゲート−ソース間のリーク電流の増加を抑制することができる。
前記の図１及び図４及び図６に示す実施例で用いた基板は、いかなる面方位でも良く、例えば（０００１）面等の代表面からオフアングルのついた面方位であっても良い。基板はＧａＮあるいはＳｉＣあるいはＺｎＯあるいはＳｉあるいはＧａＡｓあるいはＧａＰあるいはＩｎＰあるいはＬｉＧａＯ２あるいはＬｉＡｌＯ２あるいはこれらの混晶などであっても良い。バッファ層はＡｌＮ層のみならず、バッファ層上に良好なＧａＮ結晶が形成できる限りはＧａＮあるいはいかなる組成比の窒化物半導体層であっても良い。ここで示した電界効果トランジスタのエピタキシャル成長層は所望のトランジスタ特性が実現できる限りは窒化物半導体のいかなる組成比、あるいはいかなる多層構造を含んでも良く、その結晶成長方法はＭＯＣＶＤでなく、例えば、分子線エピタキシー（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ：ＭＢＥ）あるいはハイドライド気相成長法（Ｈｙｄｒｉｄｅ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ：ＨＶＰＥ）による層を含む形でも良い。エピタキシャル成長層はＡｓ，ＰなどのＶ族元素あるいはＢなどのＩＩＩ族元素を構成元素として含んでいても良い。
本発明は、オン抵抗の増加を抑制しながらノーマリーオフ動作を実現することができ、民生機器の電源回路に用いるパワートランジスタに適用できる、窒化物半導体を用いた電界効果トランジスタ等に有用である。
本発明の第１の実施例における導電性酸化物をゲート電極に用いた電界効果トランジスタを示す断面図 第１の実施例における電界効果トランジスタのゲート電極の仕事関数と電界効果トランジスタのピンチオフ電圧の関係を示す図 本発明の第１の実施例における電界効果トランジスタの製造方法を示す工程断面図 本発明の第２の実施例における導電性酸化物をゲート電極に用いた電界効果トランジスタを示す断面図 本発明の第２の実施例における電界効果トランジスタの製造方法を示す工程断面図 本発明の第３の実施例における導電性酸化物をゲート電極に用いた電界効果トランジスタを示す断面図 本発明の第３の実施例における電界効果トランジスタの製造方法を示す工程断面図 従来のＧａＮ系半導体を用いた電界効果トランジスタの構造を示す断面図
符号の説明
１０１ サファイア基板
１０２ ＡｌＮバッファ層
１０３ 第１のアンドープＧａＮ層
１０４ 第１のアンドープＡｌＧａＮ層
１０５ ＳｉＯ２薄膜
１０６ Ｔｉ／Ａｌドレイン電極
１０７ ＺｎＩｎＳｎＯゲート電極
１０８ Ｔｉ／Ａｌソース電極
３０１ サファイア基板
３０２ ＡｌＮバッファ層
３０３ 第１のアンドープＧａＮ層
３０４ 第１のアンドープＡｌＧａＮ層
３０５ ＳｉＯ２薄膜
３０６ レジスト
３０７ Ｔｉ／Ａｌソース電極
３０８ Ｔｉ／Ａｌドレイン電極
３０９ ＺｎＩｎＳｎＯゲート電極
４０１ ｎ型Ｓｉ基板
４０２ ＡｌＮバッファ層
４０３ 第１のアンドープＧａＮ層
４０４ 第１のアンドープＡｌＧａＮ層
４０５ Ｔｉ／Ａｌドレイン電極
４０６ ＺｎＩｎＳｎＯゲート電極
４０７ Ｔｉ／Ａｌソース電極
４０８ Ａｕメッキ配線
４０９ ビアホール
４１０ Ａｌ裏面ソース電極
５０１ ｎ型Ｓｉ基板
５０２ ＡｌＮバッファ層
５０３ 第１のアンドープＧａＮ層
５０４ 第１のアンドープＡｌＧａＮ層
５０５ ＺｎＩｎＳｎＯ薄膜
５０６ ＺｎＩｎＳｎＯゲート電極
５０７ レジスト
５０８ Ｔｉ／Ａｌソース電極
５０９ Ｔｉ／Ａｌドレイン電極
５１０ ビアホール
５１１ Ａｕ配線
５１２ Ａｌ裏面ソース電極
６０１ ＧａＮ基板
６０２ 第１のアンドープＧａＮ層
６０３ 第１のアンドープＡｌＧａＮ層
６０４ Ｔｉ／Ａｌドレイン電極
６０５ ＡｌＧＡＮＯＸ酸化層
６０６ ＺｎＩｎＳｎＯゲート電極
６０７ Ｔｉ／Ａｌソース電極
７０１ ＧａＮ基板
７０２ 第１のアンドープＧａＮ層
７０３ 第１のアンドープＡｌＧａＮ層
７０４ ＺｎＩｎＳｎＯゲート電極
７０５ ＡｌＧａＮＯＸ酸化層
７０６ Ｔｉ／Ａｌソース電極
７０７ Ｔｉ／Ａｌドレイン電極
８０１ ＳｉＣ基板
８０２ ＡｌＮバッファ層
８０３ 第１のアンドープＧａＮ層
８０４ 第１のＡｌＧａＮ層
８０５ Ｔｉ／Ａｌドレイン電極
８０６ 保護膜
８０７ Ｎｉ／Ａｕゲート電極
８０８ Ｔｉ／Ａｌソース電極

Claims (9)

  1. 仕事関数が5.6eV以上であり、かつ導電性を有する酸化物をゲート電極に用いることを特徴とする電界効果トランジスタ。
  2. 前記トランジスタのしきい値電圧が0Vよりも大きいことを特徴とする、請求項１記載の電界効果トランジスタ。
  3. 前記導電性を有する酸化物がZnあるいはGaを含むインジウム錫酸化物により構成されることを特徴とする、請求項１記載の電界効果トランジスタ。
  4. 前記ゲート電極が接している半導体層に開口部を有する形で絶縁膜が形成されており、前記絶縁膜に形成された開口部を覆う形で前記ゲート電極が形成されていることを特徴とする、請求項１記載の電界効果トランジスタ。
  5. 前記ゲート電極が接している半導体層の表面に凹部が形成されており、前記凹部の表面の少なくとも一部に接する形で前記ゲート電極が形成されていることを特徴とする、請求項１記載の電界効果トランジスタ。
  6. 前記ゲート電極が半導体層の表面に接しており、前記ゲート電極の側方において露出した前記半導体層の表面がエッチングされており、前記ゲート電極と前記半導体層の界面が前記ゲート電極側方の半導体層表面よりも上方に位置することを特徴とする、請求項１記載の電界効果トランジスタ。
  7. 前記ゲート電極が半導体層の表面に接しており、前記ゲート電極の側方において前記半導体層の表面が酸化してなる層が形成されていることを特徴とする、請求項１記載の電界効果トランジスタ。
  8. 前記ゲート電極、さらにソース及びドレイン電極が窒素を含む化合物半導体に接する形で形成されていることを特徴とする、請求項１〜７に記載の電界効果トランジスタ。
  9. 前記ゲート電極が接している前記半導体層が窒素とIII族元素を同数含む無極性面であることを特徴とする、請求項８記載の電界効果トランジスタ。
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