JP2007149997A - 不揮発性メモリセル及びｅｅｐｒｏｍ - Google Patents

Abstract

【課題】メモリセルに対する書き込み／消去特性のばらつきの抑制。
【解決手段】本発明に係る不揮発性メモリセルは、基板中に形成された第１ウエル１１と、ゲート絶縁膜を介して基板上に形成された浮遊ゲート３０と、浮遊ゲート３０をゲート電極として用いるＭＯＳトランジスタ２０とを備える。浮遊ゲート３０は、第１ウエル１１中の第１領域１５とオーバラップするように形成されている。浮遊ゲート３０に対する電荷の授受は、ＭＯＳトランジスタ２０のゲート絶縁膜を介して行われる。第１ウエル１１中には、上記第１領域１５に接するように第１拡散層１２及び第２拡散層１３が形成される。ここで、第１拡散層１２と第２拡散層１３は、反対の導電型を有している。
【選択図】図３

Description

本発明は、不揮発性メモリに関し、特に、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）に関する。

電気的に内容を書き換えることができる不揮発性メモリとして、ＥＥＰＲＯＭが知られている。そのＥＥＰＲＯＭの一種として、スタック型のゲートではなく単層のゲートを有する「単層ポリ型のＥＥＰＲＯＭ（Single Poly EEPROM）」が知られている。そのような単層ポリ型のＥＥＰＲＯＭは、例えば、特許文献１、特許文献２、特許文献３、及び特許文献４に開示されている。

特許文献１（特開２０００−３４０７７３号公報）に記載されたＥＥＰＲＯＭにおいて、半導体基板の表層部に形成されたＮ＋拡散層がコントロールゲートとして機能する。そのＮ＋拡散層は、半導体基板上に形成された単層ゲート（フローティングゲート）とオーバラップする。また、単層ゲートは、半導体基板中のトンネル領域ともオーバラップする。単層ゲートへの電荷注入は、このトンネル領域から行われる。更に、このＥＥＰＲＯＭは、上記単層ゲートをゲート電極として用いるＭＯＳトランジスタを有する。上述のトンネル領域は、このＭＯＳトランジスタのソース又はドレインの一部である。

特許文献２（特開２００１−１８５６３３号公報）に記載されたＥＥＰＲＯＭは、基板中に形成された第１のＮウエル、第２のＮウエル、基板上に形成された単層ゲート（浮遊ゲート）、及びリードトランジスタを備えている。第１のＮウエルと単層ゲートは、ゲート絶縁膜を介してオーバラップしており、第１容量部を構成している。また、第２のＮウエルと単層ゲートは、ゲート絶縁膜を介してオーバラップしており、第２容量部を構成している。第１及び第２のＮウエルには、Ｐ型拡散層とＮ型拡散層が形成されている。Ｐ型拡散層は、単層ゲートの周辺に形成され、Ｎ型拡散層は、単層ゲートから離れた位置に形成されている。単層ゲートへの電荷注入は、第１容量部あるいは第２容量部のゲート絶縁膜を通して行われる。

特許文献３（米国特許第６７８８５７４号）に記載されたＥＥＰＲＯＭは、基板中に形成された第１のＮウエル、第２のＮウエル、基板上に形成された単層ゲート（浮遊ゲート）、及びリードトランジスタを備えている。第１のＮウエルと単層ゲートは、ゲート絶縁膜を介してオーバラップしており、トンネル容量部を構成している。また、第２のＮウエルと単層ゲートは、ゲート絶縁膜を介してオーバラップしており、カップリング容量部を構成している。第１及び第２のＮウエルには、Ｐ型拡散層とＮ型拡散層が形成されている。Ｐ型拡散層とＮ型拡散層は、各Ｎウエル中において互いに隣接するように形成されている。単層ゲートへの電荷注入は、トンネル容量部のゲート絶縁膜を通して行われる。

また、単層ゲートへの電荷注入が、容量部ではなくトランジスタのゲート絶縁膜を通して行われる従来技術が、特許文献４（特開平６−３３４１９０号公報）に開示されている。

図１は、その特許文献４に記載されたＥＥＰＲＯＭセルの構造を示している。図１において、Ｐ型半導体基板１０１中にＮウエル１０４が形成されており、Ｐ型半導体基板１０１上にはゲート絶縁膜を介して単層ポリシリコン（浮遊ゲート）１０８が形成されている。Ｐ型半導体基板１０１には、ＮＭＯＳトランジスタが形成され、Ｎウエル１０４には、ＰＭＯＳトランジスタが形成されている。具体的には、ＮＭＯＳトランジスタは、Ｎ＋拡散層（ソース／ドレイン）１０２ａ、１０２ｂ、及びゲート電極１０３から構成されている。一方、ＰＭＯＳトランジスタは、Ｐ＋拡散層（ソース／ドレイン）１０５ａ、１０５ｂ、Ｎ＋拡散層１０６、及びゲート電極１０７から構成されている。上記単層ポリシリコン（浮遊ゲート）１０８は、ＮＭＯＳトランジスタのゲート電極１０３であり、且つ、ＰＭＯＳトランジスタのゲート電極１０７である。

このように構成されたＥＥＰＲＯＭセルにおいて、端子１０９、１１０、及び１１１のそれぞれに所定の電位を印加することによって、ＮＭＯＳトランジスタのゲート絶縁膜を通して浮遊ゲート１０８に対する電荷の授受が行われる。例えば、ＰＲＯＧＲＡＭ時、図１に示されるように、ＮＭＯＳトランジスタのソース／ドレイン１０２ａ、１０２ｂに、端子１０９及び１１０を通して高電位Ｖｐが印加される。一方、ＰＭＯＳトランジスタのソース／ドレイン１０５ａ、１０５ｂ及びＮ＋拡散層１０６には、端子１１１を通してグランド電位が印加される。これにより、浮遊ゲート１０８とＮＭＯＳトランジスタのソース／ドレイン１０２ａ、１０２ｂとの間に高電界が生じる。その結果、ＦＮ（Fowler-Nordheim）トンネリングが発生し、ゲート電極１０３からソース／ドレイン１０２ａ、１０２ｂへ電子が引き抜かれる。

図２には、上述のＰＲＯＧＲＡＭ時の状態が、容量の観点から示されている。ＮＭＯＳトランジスタのゲート容量値をＣ１、ＰＭＯＳトランジスタのゲート容量値をＣ２とする。その場合、容量結合によって浮遊ゲートに誘起される電位Ｖｇは、次の式（１）で表される。

Ｖｇ＝Ｃ１／（Ｃ２＋Ｃ１）・Ｖｐ ・・・（１）

よって、ＮＭＯＳトランジスタにおけるＦＮトンネリングに関係する電位差Ｖｐ−Ｖｇは、次の式（２）で表される。

Ｖｐ−Ｖｇ＝Ｃ２／（Ｃ２＋Ｃ１）・Ｖｐ
＝（１／（１＋Ｃ１／Ｃ２））・Ｖｐ ・・・（２）

ここで、パラメータＣ１／Ｃ２は、容量比と呼ばれる。例えば、電位Ｖｐが１０Ｖであり、容量比Ｃ１／Ｃ２が１／４である場合、電位差Ｖｐ−Ｖｇは８Ｖになるはずである。設計者は、電位差Ｖｐ−Ｖｇが所望の値になるように、容量比Ｃ１／Ｃ２や電位Ｖｐを設定することができる。より小さな電位Ｖｐで同じ電位差Ｖｐ−Ｖｇを得るためには、すなわち、効率良く電位Ｖｐ−Ｖｇを生成するためには、容量比Ｃ１／Ｃ２をより小さくすればよい。但し、ゲート容量値Ｃ１とＣ２の差が大きくなることは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのいずれか一方のサイズが極端に大きくなることを意味する。このことは、メモリセルのサイズの増大を招き、好ましくない。

特開２０００−３４０７７３号公報 特開２００１−１８５６３３号公報 米国特許第６７８８５７４号 特開平６−３３４１９０号公報

本願発明者は、次の点に初めて着目した。例えば、上述のＰＲＯＧＲＡＭ時、ＮＭＯＳトランジスタに高電位Ｖｐが印加され、ＰＭＯＳトランジスタにグランド電位が印加される。そのため、図２に示されるように、Ｎウエル１０４の表層部には蓄積層（Accumulation Layer）ＬＡが形成される。この蓄積層ＬＡの負電荷（−）は、ＰＭＯＳトランジスタの実効的なゲート容量値Ｃ２を変えてしまう。Ｎウエル１０４の代わりにＰウエルが用いられる場合は、反転層（Inversion Layer）の負電荷が、実効的なゲート容量値Ｃ２を変えてしまう。その結果、電位差Ｖｐ−Ｖｇが設計値からずれてしまう。電位差Ｖｐ−Ｖｇの設計値からのずれは、メモリセルに対する書き込み／消去特性のばらつきを招き、メモリの信頼性の低下の原因となる。

以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明に係る不揮発性メモリセルは、基板（１）中に形成された第１ウエル（１１）と、ゲート絶縁膜を介して基板（１）上に形成された浮遊ゲート（３０）と、浮遊ゲート（３０）をゲート電極として用いるＭＯＳトランジスタ（２０）とを備える。浮遊ゲート（３０）は、第１ウエル（１１）中の第１領域（１５）とオーバラップするように形成されており、第１ウエル（１１）は、コントロールゲートの役割を果たす。一方、ＭＯＳトランジスタ（２０）は、トンネル容量部の役割を果たしており、浮遊ゲート（３０）に対する電荷の授受は、ＭＯＳトランジスタ（２０）のゲート絶縁膜を介して行われる。第１ウエル（１１）中には、上記第１領域（１５）に接するように第１拡散層（１２）及び第２拡散層（１３）が形成される。ここで、第１拡散層（１２）と第２拡散層（１３）は、反対の導電型を有しており、トランジスタを構成していない。

第１ウエル（１１）は、例えばＰウエル（１１）であるとする。また、第１拡散層（１２）がＰ＋拡散層（１２）であり、第２拡散層（１３）がＮ＋拡散層（１３）であるとする。データの書き込み及び消去時、第１電位が、Ｐウエル（１１）中のＰ＋拡散層（１２）及びＮ＋拡散層（１３）に印加される。また、第１電位と所定の電位差を有する第２電位が、ＭＯＳトランジスタ（２０）の拡散層に印加される。その結果、Ｐウエル（１１）中の上記第１領域（１５）の表層部には、ＰＲＯＧＲＡＭあるいはＥＲＡＳＥに応じて、反転層（ＬＩ）あるいは蓄積層（ＬＡ）が形成される。

第１領域（１５）に反転層（ＬＩ）が形成される場合、その表層部にはＮ型半導体のように電子が多く集まる。ここで、本発明によれば、Ｎ＋拡散層（１３）が第１領域（１５）に接するように形成されているため、そのＮ＋拡散層（１３）と上記反転層（ＬＩ）が電気的に導通する。その結果、反転層（ＬＩ）の電位が、所定の電位である上述の第１電位に固定される。従って、反転層（ＬＩ）のせいで実効的なゲート容量値が変動してしまうことが防止される。

一方、第１領域（１５）に蓄積層（ＬＡ）が形成される場合、その表層部に正孔が多く集まる。ここで、本発明によれば、Ｐ＋拡散層（１２）が第１領域（１５）に接するように形成されているため、そのＰ＋拡散層（１２）と上記蓄積層（ＬＡ）が電気的に導通する。その結果、蓄積層（ＬＡ）の電位が、所定の電位である上述の第１電位に固定される。従って、蓄積層（ＬＡ）のせいで実効的なゲート容量値が変動してしまうことが防止される。

以上に説明されたように、導電型の異なる拡散層（１２，１３）が第１領域（１５）に接するように設けられているため、反転層（ＬＩ）及び蓄積層（ＬＡ）のいずれが形成される場合であっても、それら反転層（ＬＩ）及び蓄積層（ＬＡ）の電位が所定の値に固定される。つまり、ＰＲＯＧＲＡＭ／ＥＲＡＳＥのいずれの場合であっても、ゲート容量値の変化が防止される。従って、トンネル容量部（ＭＯＳトランジスタ）のゲート絶縁膜に印加される電位差の設計値からのずれが抑制される。その電位差が設計値とほぼ等しくなるため、メモリセルに対する書き込み／消去特性のばらつきが抑制され、メモリの信頼性が向上する。

本発明に係る不揮発性メモリによれば、ＰＲＯＧＲＡＭ／ＥＲＡＳＥのいずれの場合であっても、ゲート容量値の変化が防止される。トンネル容量部のゲート絶縁膜に印加される電位差のずれが抑制されるため、メモリセルに対する書き込み／消去特性のばらつきが抑制される。

添付図面を参照して、本発明に係る不揮発性メモリを説明する。本明細書において、不揮発性メモリとしてＥＥＰＲＯＭが例示される。

１．構造と原理
図３は、本発明の実施の形態に係る不揮発性メモリセルの構造を示す平面図である。また、図３中の線Ａ−Ａ’、線Ｂ−Ｂ’、及び線Ｃ−Ｃ’に沿った断面構造が、それぞれ図４Ａ、図４Ｂ、及び図４Ｃに示されている。

図３に示されるように、本実施の形態に係る不揮発性メモリセルは、ウエル容量部１０とＭＯＳトランジスタ２０を備えている。また、浮遊ゲート（floating gate）３０が、ウエル容量部１０とＭＯＳトランジスタ２０のそれぞれに対して設けられている。

図３を参照して、ウエル容量部１０は、Ｐウエル１１と浮遊ゲート３０で構成されている。Ｐウエル１１と浮遊ゲート３０がオーバラップする領域は、以下「オーバラップ領域１５」と参照される。Ｐウエル１１中には、オーバラップ領域１５に接するように、Ｐ＋拡散層１２及びＮ＋拡散層１３が形成されている。それらＰ＋拡散層１２及びＮ＋拡散層１３は、オーバラップ領域１５を挟んで対向するように独立して設けられている。また、それらＰ＋拡散層１２及びＮ＋拡散層１３に接続するようにコンタクト１４が形成されている。図４Ａには、ウエル容量部１０の構造が更に示されている。Ｐ型基板１表面の所定の領域には素子分離構造３が形成されており、Ｐ型基板１中にフローティングＮウエル２が形成されおり、そのフローティングＮウエル２中に上記Ｐウエル１１が形成されている。Ｐウエル１１上には、ゲート絶縁膜を介して浮遊ゲート３０が形成されている。その浮遊ゲート３０とＰウエル１１がオーバラップする領域が、オーバラップ領域１５である。Ｐ＋拡散層１２とＮ＋拡散層１３は、Ｐウエル１１中でオーバラップ領域１５に接するように形成されている。

再び図３を参照して、ＭＯＳトランジスタ２０は、Ｐウエル２１に形成されるＮチャネルＭＯＳトランジスタである。具体的には、Ｐウエル２１中には、ソース／ドレインとしてのＮ＋拡散層２２、及びウエル電位を供給するためのＰ＋拡散層２３が形成されている。それらＮ＋拡散層２２及びＰ＋拡散層２３に接続するようにコンタクト２４が形成されている。図４Ｂには、ＭＯＳトランジスタ２０の構造が更に示されている。Ｐ型基板１表面の所定の領域には素子分離構造３が形成されており、Ｐ型基板１中にフローティングＮウエル２が形成されおり、そのフローティングＮウエル２中に上記Ｐウエル２１が形成されている。Ｐウエル２１中には、Ｎ＋拡散層（ソース／ドレイン）２２及びＰ＋拡散層２３が形成されている。Ｎ＋拡散層２２に挟まれる領域の上には、ゲート絶縁膜を介して浮遊ゲート３０が形成されている。ＭＯＳトランジスタ２０は、浮遊ゲート３０をゲート電極として用いている。

図４Ｃには、浮遊ゲート３０の構造が示されている。この浮遊ゲート３０は、Ｐウエル１１とＰウエル２１にまたがるように形成されている。つまり、浮遊ゲート３０は、ウエル容量部１０及びＭＯＳトランジスタ２０に対して共通に設けられている。好適には、図４Ｃに示されるように、浮遊ゲート３０は単層構造を有している。単層の浮遊ゲート３０は、例えば、単層ポリシリコンから形成されている。浮遊ゲート３０は、絶縁膜によって囲まれており、周囲から電気的に隔離されている。

上述のＰウエル１１とＰウエル２１は、浮遊ゲート３０と容量結合している。本実施の形態によれば、ウエル容量部１０のＰウエル１１が「コントロールゲート」として機能する。浮遊ゲート３０に対する電荷の授受は、ＭＯＳトランジスタ２０のゲート絶縁膜（トンネル絶縁膜）を通して行われる。

浮遊ゲート３０に対する電荷の授受の原理は、具体的には次の通りである。図３に示されたコンタクト１４を介して、ウエル容量部１０のＰ＋拡散層１２及びＮ＋拡散層１３に、第１電位が印加される。また、コンタクト２４を介して、ＭＯＳトランジスタ２０のＮ＋拡散層２２及びＰウエル２１に、第２電位が印加される。第１電位と第２電位との間には所定の電位差があり、その所定の電位差に応じた電位が浮遊ゲート３０に誘起される。

例えば、ウエル容量部１０のＰ＋拡散層１２及びＮ＋拡散層１３に、電位Ｖｅが印加され、ＭＯＳトランジスタ２０のＮ＋拡散層２２及びＰウエル２１に、グランド電位ＧＮＤが印加されるとする。また、Ｐウエル１１と浮遊ゲート３０による容量（ゲート容量値）がＣ１０であり、ＭＯＳトランジスタ２０のＭＯＳ容量がＣ２０であるとする。この時、容量結合によって浮遊ゲート３０に誘起される電位Ｖｇは、次の式（３）で表される。

Ｖｇ＝Ｃ１０／（Ｃ１０＋Ｃ２０）・Ｖｅ
＝（１／（１＋Ｃ２０／Ｃ１０））・Ｖｅ ・・・（３）

式（３）において、パラメータＣ２０／Ｃ１０は「容量比」と呼ばれている。この浮遊ゲート３０の電位Ｖｇとグランド電位ＧＮＤとの間の電位差（電圧）が、ＭＯＳトランジスタ２０のゲート絶縁膜に印加される。その電圧に応じた高電界によってＦＮトンネリングが発生し、ＭＯＳトランジスタ２０のゲート絶縁膜を通して電荷授受が行われる。設計者は、電圧Ｖｇが所望の値になるように、容量比Ｃ２０／Ｃ１０や電位Ｖｅを設定することができる。より小さな電位Ｖｅで同じ電圧Ｖｇを得るためには、すなわち、効率良く電圧Ｖｇを得るためには、容量比Ｃ２０／Ｃ１０をより小さくすればよい。つまり、図３に示されたように、ＭＯＳトランジスタ２０の面積が、ウエル容量部１０の面積より小さくなるように設計されればよい（Ｃ１０＞Ｃ２０）。

また、不揮発性メモリに記録されたデータを読み出すためには、上記浮遊ゲート３０の電位状態が検出されればよい。浮遊ゲート３０の電位状態を検出するためには、トランジスタ（リードトランジスタ）が必要である。本実施の形態においては、上記ＭＯＳトランジスタ２０がリードトランジスタとして用いられればよい。つまり、本実施の形態に係るＭＯＳトランジスタ２０は、データ読み出しのために少なくとも必要であるが、浮遊ゲート３０に対する電荷注入にも用いられる。

２．動作
以下、本実施の形態に係る不揮発性メモリセルに対するデータ書き込み／消去／読み出しに関して更に詳しく説明する。

２−１．消去：ＥＲＡＳＥ（電子の注入）
ＥＲＡＳＥ時、浮遊ゲート３０には電子が注入される。そのＥＲＡＳＥ時の不揮発性メモリセルの状態の一例が、図５に示されている。図５において、浮遊ゲート３０は、ウエル容量部１０のゲート電極３０ａとＭＯＳトランジスタ２０のゲート電極３０ｂに分けて表現されている。それらゲート電極３０ａとゲート電極３０ｂは電気的に接続されており、それらの電位Ｖｇは同一である。

Ｐ＋拡散層１２、Ｎ＋拡散層１３、Ｐウエル２１、ソース／ドレイン２２へ印加される電位は、適宜設計され得る。例えば、図５に示されるように、ウエル容量部１０のＰ＋拡散層１２及びＮ＋拡散層１３には、正の消去電位Ｖｅが印加される。一方、ＭＯＳトランジスタ２０のＰウエル２１及びソース／ドレイン２２には、グランド電位ＧＮＤが印加される。これにより、ある電位Ｖｇが、浮遊ゲート３０に誘起される。その電位Ｖｇに応じた電界がＭＯＳトランジスタ２０のゲート絶縁膜に印加され、電子が浮遊ゲート３０に注入される。

このＥＲＡＳＥ時、ＭＯＳトランジスタ２０のＰウエル２１の表層部には、電子が多く集まっており、反転層（Inversion Layer）ＬＩが形成されている。一方、ウエル容量部１０のＰウエル１１の表層部（オーバラップ領域１５）には、正孔が多く集まっており、蓄積層（Accumulation Layer）ＬＡが形成されている。ここで、本実施の形態によれば、Ｐ＋拡散層１２がオーバラップ領域１５と接するように形成されているため、蓄積層ＬＡはＰ＋拡散層１２と直接接続され、両者は電気的に導通する。その結果、蓄積層ＬＡの電位が、上述の消去電位Ｖｅに固定される。

正孔が多く集まる蓄積層ＬＡの電位が固定されると、その蓄積層ＬＡの正電荷（＋）のせいで実効的なゲート容量値Ｃ１０が変動してしまうことが防止される。その結果、浮遊ゲート３０に実際に誘起される電位Ｖｇと、上記式（３）から期待される値との間のずれが低減される。つまり、ＭＯＳトランジスタ２０のゲート絶縁膜に印加される電位差Ｖｇの設計値からのずれが抑制される。従って、不揮発性メモリセルに対する消去特性のばらつきが抑制され、メモリの信頼性が向上する。

２−２．書き込み：ＰＲＯＧＲＡＭ（正孔の注入）
ＰＲＯＧＲＡＭ時、浮遊ゲート３０には正孔が注入される。そのＰＲＯＧＲＡＭ時の不揮発性メモリセルの状態の一例が、図５と同様の形式で、図６に示されている。Ｐ＋拡散層１２、Ｎ＋拡散層１３、Ｐウエル２１、ソース／ドレイン２２へ印加される電位は、適宜設計され得る。例えば、図６に示されるように、ウエル容量部１０のＰ＋拡散層１２及びＮ＋拡散層１３には、負の書込電位Ｖｐが印加される。一方、ＭＯＳトランジスタ２０のＰウエル２１及びソース／ドレイン２２には、グランド電位ＧＮＤが印加される。これにより、ある電位Ｖｇが、浮遊ゲート３０に誘起される。その電位Ｖｇに応じた電界がＭＯＳトランジスタ２０のゲート絶縁膜に印加され、正孔が浮遊ゲート３０に注入される。

このＰＲＯＧＲＡＭ時、ＭＯＳトランジスタ２０のＰウエル２１の表層部には、正孔が多く集まっており、蓄積層ＬＡが形成されている。一方、ウエル容量部１０のＰウエル１１の表層部（オーバラップ領域１５）には、Ｎ型半導体のように電子が多く集まっており、反転層ＬＩが形成されている。ここで、本実施の形態によれば、Ｎ＋拡散層１３がオーバラップ領域１５と接するように形成されているため、反転層ＬＩはＮ＋拡散層１３に直接接続され、両者は電気的に導通する。その結果、反転層ＬＩの電位が、上述の書込電位Ｖｐに固定される。

電子が多く集まる反転層ＬＩの電位が固定されると、その反転層ＬＩの負電荷（−）のせいで実効的なゲート容量値Ｃ１０が変動してしまうことが防止される。その結果、浮遊ゲート３０に実際に誘起される電位Ｖｇと、上記式（３）から期待される値との間のずれが低減される。つまり、ＭＯＳトランジスタ２０のゲート絶縁膜に印加される電位差Ｖｇの設計値からのずれが抑制される。従って、不揮発性メモリセルに対する書き込み特性のばらつきが抑制され、メモリの信頼性が向上する。

２−３．読み出し：ＲＥＡＤ
図７は、ＲＥＡＤ時の不揮発性メモリセルの状態の一例を示している。例えば、ウエル容量部１０のＰ＋拡散層１２及びＮ＋拡散層１３に読出電位Ｖｒが印加される。また、ＭＯＳトランジスタ２０のソース２２及びＰウエル２１にグランド電位ＧＮＤが印加され、そのドレイン２２に所定の電位が印加される。ＭＯＳトランジスタ２０が導通するか否かを検出することによって、ＭＯＳトランジスタ２０の閾値電圧、すなわち、格納データに対応した浮遊ゲート３０の電位状態を知ることができる。

３．効果
本実施の形態によれば、ウエル容量部１０のオーバラップ領域１５に、反対の導電型を有するＰ＋拡散層１２及びＮ＋拡散層１３が接している。従って、オーバラップ領域１５に蓄積層ＬＡが形成される場合であっても、反転層ＬＩが形成される場合であっても、その蓄積層ＬＡあるいは反転層ＬＩは、Ｐ＋拡散層１２及びＮ＋拡散層１３のいずれかと電気的に導通する。言い換えれば、ＥＲＡＳＥ及びＰＲＯＧＲＡＭのいずれの場合であっても、蓄積層ＬＡや反転層ＬＩの電位は、所定の電位（Ｖｅ，Ｖｐ）に固定される。その結果、蓄積層ＬＡの正電荷（＋）や反転層ＬＩの負電荷（−）のせいで実効的なゲート容量値Ｃ１０が変化することが防止される。よって、ＭＯＳトランジスタ２０のゲート絶縁膜に印加される電位差Ｖｇの設計値からのずれが抑制される。その電位差が設計値とほぼ等しくなるため、メモリセルに対する書き込み／消去特性のばらつきが抑制され、メモリの信頼性が向上する。

特に、ＭＯＳトランジスタ２０のゲート絶縁膜に印加される電位差Ｖｇが、所望の設計値から大幅に小さくなることが防止され、好適である。もし、その電位差Ｖｇが設計値から大幅に小さくなったとすれば、最悪の場合、書き込み／消去が行われなくなってしまう。ゲート容量値の変動を見込んで、容量比Ｃ２０／Ｃ１０をより小さく設計することも考えられる。しかしながら、ゲート容量値Ｃ１０とＣ２０の差が大きくなることは、ウエル容量部１０のサイズが極端に大きくなることを意味する。このことは、メモリセル全体のサイズの増大を招き、好ましくない。本実施の形態によれば、ゲート容量値の変化が抑制されるので、ウエル容量部１０のサイズをいたずらに大きくする必要がなくなる。このことは、メモリセル全体のサイズの観点から好適である。

また、図３に示されるように、Ｐ＋拡散層１２とＮ＋拡散層１３は、Ｐウエル１１中において互いに離れて形成されている。具体的には、通常のトランジスタと同様に、Ｐ＋拡散層１２とＮ＋拡散層１３は、オーバラップ領域１５を挟んで対向するように形成されている。Ｐ＋拡散層１２とＮ＋拡散層１３は、同じ長さにわたってオーバラップ領域１５に接触している。このような配置は、製造プロセスが容易になるという点で優れている。

更に、本実施の形態による不揮発性メモリセルは、２素子（ウエル容量部１０、ＭＯＳトランジスタ２０）で構成される。３素子（トンネル容量部、カップリング容量部、リードトランジスタ）の場合と比較して、メモリセル面積が縮小され、好適である。

図１は、従来の単層ポリ型ＥＥＰＲＯＭの構造を概略的に示す断面図である。 図２は、図１における状態を容量の観点から示す概略図である。 図３は、本発明の実施の形態に係る不揮発性メモリセルの構造を示す平面図である。 図４Ａは、図３における線Ａ−Ａ’に沿った構造を示す断面図である。 図４Ｂは、図３における線Ｂ−Ｂ’に沿った構造を示す断面図である。 図４Ｃは、図３における線Ｃ−Ｃ’に沿った構造を示す断面図である。 図５は、本実施の形態に係るデータ消去動作（ＥＲＡＳＥ）を示す模式図である。 図６は、本実施の形態に係るデータ書き込み動作（ＰＲＯＧＲＡＭ）を示す模式図である。 図７は、本実施の形態に係るデータ読み出し動作（ＲＥＡＤ）を示す模式図である。

符号の説明

１ Ｐ型基板
２ フローティングＮウエル
３ 素子分離構造
１０ ウエル容量部
１１ Ｐウエル
１２ Ｐ＋拡散層
１３ Ｎ＋拡散層
１４ コンタクト
１５ オーバラップ領域
２０ トランジスタ
２１ Ｐウエル
２２ ソース／ドレイン
２３ Ｐ＋拡散層
２４ コンタクト
３０ 浮遊ゲート（単層ポリシリコン）
ＬＩ 反転層
ＬＡ 蓄積層

Claims (9)

1. 基板中に形成された第１ウエルと、
   前記第１ウエル中の第１領域とオーバラップするように、ゲート絶縁膜を介して前記基板上に形成された浮遊ゲートと、
   前記第１領域に接するように前記第１ウエル中に形成された第１拡散層及び第２拡散層と、
   前記浮遊ゲートをゲート電極として用いるＭＯＳトランジスタと
   を具備し、
   前記浮遊ゲートに対する電荷の授受は、前記ＭＯＳトランジスタの前記ゲート絶縁膜を介して行われ、
   前記第１拡散層と前記第２拡散層は、反対の導電型を有する
   不揮発性メモリセル。
2. 請求項１に記載の不揮発性メモリセルであって、
   データの書き込み及び消去時、
   第１電位が、前記第１ウエルの前記第１拡散層及び前記第２拡散層に印加され、
   前記第１電位と所定の電位差を有する第２電位が、前記ＭＯＳトランジスタの拡散層に印加される
   不揮発性メモリセル。
3. 請求項２に記載の不揮発性メモリセルであって、
   前記第１ウエルと前記浮遊ゲートによる容量は、前記ＭＯＳトランジスタが有するＭＯＳ容量より大きい
   不揮発性メモリセル。
4. 請求項１乃至３のいずれかに記載の不揮発性メモリセルであって、
   データ読み出し時、前記トランジスタを用いることによって前記浮遊ゲートの電位状態が検出される
   不揮発性メモリセル。
5. 請求項１乃至４のいずれかに記載の不揮発性メモリセルであって、
   前記第１拡散層と前記第２拡散層は、互いに離れて形成された
   不揮発性メモリセル。
6. 請求項１乃至５のいずれかに記載の不揮発性メモリセルであって、
   前記第１拡散層と前記第２拡散層は、同じ長さにわたって前記第１領域に接する
   不揮発性メモリセル。
7. 請求項５又は６に記載の不揮発性メモリセルであって、
   前記第１拡散層と前記第２拡散層は、前記第１領域を挟んで対向するように形成された
   不揮発性メモリセル。
8. 請求項１乃至７のいずれかに記載の不揮発性メモリセルであって、
   前記浮遊ゲートは、単層のポリシリコンから形成された
   不揮発性メモリセル。
9. 請求項１乃至８のいずれかに記載の不揮発性メモリセルを有する
   ＥＥＰＲＯＭ。

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