JP2007174101A - デジタル信号受信装置 - Google Patents

Abstract

【課題】受信したＲＦ信号の入力レベルにかかわらずノイズ特性と歪特性とが良好なデジタル信号受信装置を提供する。
【解決手段】デジタル信号受信装置１は、データ列がデジタル変調されキャリアに乗せられて受信された高周波信号を周波数変換及び増幅して出力する増幅ブロック２と、増幅ブロック２から出力された信号をＡＤ変換して復調する復調ブロック３とを備え、増幅ブロック２は、高周波信号を増幅して出力する可変利得増幅器４と、可変利得増幅器４からの出力に基づく信号を増幅する可変利得増幅器５とを含み、受信した高周波信号の入力レベルに応じて可変利得増幅器４と可変利得増幅器５との利得配分を変更するデジタル信号処理回路７を設けた。
【選択図】図１

Description

本発明は、地上波デジタル放送や衛星放送などにおいて、デジタル伝送方式に基づいた信号を受信するデジタル信号受信装置に関する。

従来から、データ列がデジタル変調されキャリアに乗せられて受信された高周波信号を周波数変換及び増幅して出力する増幅ブロックと、増幅ブロックから出力された信号をＡＤ変換して復調する復調ブロックとを備えたデジタル信号受信装置が広く使われている（例えば、特許文献１参照）。

図１３は、従来のデジタル信号受信装置９０の構成を示すブロック図である。デジタル信号受信装置９０は、増幅ブロック９２を備えている。増幅ブロック９２は、可変利得増幅器９４（以下、ＲＦＶＧＡ９４という）を有している。ＲＦＶＧＡ９４は、データ列がデジタル変調されキャリアに乗せられた高周波信号を増幅してミキサ８２に供給する。ミキサ８２は、周波数シンセサイザによって発振する発振器８１からのローカル出力（以下ＬＯ出力という）に基づいて、ＲＦＶＧＡ９４により増幅された高周波信号を中間周波数信号（以下ＩＦ信号という）に周波数変換してフィルタ８３に供給する。

ＩＦ信号は、入力された高周波信号の周波数成分をＷｒｆとし、ＬＯ出力の周波数成分をＷｌｏとし、ＩＦ信号の周波数成分をＷｉｆと表記した場合、Ｗｉｆ＝（Ｗｒｆ±Ｗｌｏ）の周波数成分を持つ。

ＩＦ信号はフィルタ８３によって、所望の周波数帯域のみ通過し、不要な周波数帯域の信号は除去される。所望の周波数帯域が（Ｗｒｆ＋Ｗｌｏ）の時をアップコンバート、（Ｗｒｆ−Ｗｌｏ）の時をダウンコンバートと言う。フィルタ８３からの出力は、可変利得増幅器９５（以後、ＩＦＶＧＡ９５という）によって、所望の出力レベルに増幅され、増幅ブロック９２からの信号が出力される。

復調ブロック９３は、ＩＦＶＧＡ９５から入力された信号をＡＤ変換器９６によりアナログ−デジタル変換（以後、ＡＤ変換という）した後に、デジタル信号処理回路９７によりデジタル信号処理を行い、復調動作を行っている。

復調ブロック９３は、誤り訂正回路８４を備えている。誤り訂正回路８４は、デジタル信号処理回路９７から出力された信号の誤りを訂正する。

復調動作の際に、誤り訂正回路８４による制御を行うことにより、受信状態を良好に保つことができる。復調ブロック９３に設けた誤り訂正回路８４における誤り訂正の状態に基づいて伝送誤り率を計算し、その伝送誤り率の値により入力ＣＮを算出して、受信状態が最適になるように、ベースバンドフィルタのカットオフ周波数と、キャリア再生用発振器への制御信号の時定数との少なくともいずれか一方を可変制御することによって低ＣＮにおける誤り率を改善している（例えば特許文献１参照）。
特開平６−３１５０４０号公報（平成６年（１９９４）１１月８日公開） 「ＡＰＰＬＩＣＡＴＩＯＮ ＮＯＴＥ −ＴＤＡ６６５０／５１ＴＴ− ３−ＢＡＮＤＭＩＸＥＲ／ＯＳＣＩＬＬＡＴＯＲ ＡＮＤ ＬＯＷ ＮＯＩＳＥ ＰＬＬ ＦＯＲ ＤＩＧＩＴＡＬ ＡＮＤ ＴＥＲＲＥＳＴＲＩＡＬ ＴＵＮＥＲＳ」Ｐｈｉｌｉｐｓ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ 「ＴＡＩＦＵＮ−ＴＵＡ ６０３４ Ｄｉｇｉｔａｌ Ｔｅｒｒｅｓｔｒｉａｌ ａｎｄ Ｍｕｌｔｉｍｅｄｉａ Ｏｎｅ−Ｃｈｉｐ ＲＦ ＩＣ」Ｉｎｆｉｎｅｏｎ ｔｅｃｈｎｏｌｏｇｉｅｓ 「ＲＦマイクロエレクトロニクス」 黒田忠広監訳 丸善株式会社発行 ｐ．４９ （２．１０７）式

しかしながら上記従来技術では、デジタル信号受信装置の特性を大きく左右する増幅ブロック９２に制御のための構成が設けられておらず、復調ブロック９３のみの制御により受信性能の向上を図っていた。そのため、増幅ブロック９２から出力される信号のＣＮ比が非常に悪い場合においては、良好な状態での受信は困難であった。

また、デジタル信号受信装置のノイズ特性を良くする為に、一般的にはＲＦＶＧＡ９４の利得を大きくとる傾向がある。ＲＦＶＧＡ９４の利得を上げることにより、ミキサ８２以降の回路で発生するノイズの影響を小さくするためである（非特許文献３ ｐ．４９ （２．１０７）式参照）。

ＲＦＶＧＡ９４の利得を上げることにより、一般的にデジタル信号受信装置のノイズ特性は改善する傾向になるが、一方で歪特性が悪くなる。デジタル信号受信装置の線形性（ＩＩＰ３）は、受信装置で支配的となる回路ブロックの前段までの利得をＧとし、支配的な回路ブロックの線形性をＩＩＰ３’とした時に、ＩＩＰ３＝ＩＩＰ３’／Ｇとなる。このため、前段までの回路ブロックの利得が大きくなればなるほど線形性が悪化する（非特許文献３ ｐ．２６ （２．４７）式参照）。

従来技術では、ある条件下においては、良好なノイズ特性と歪特性を実現するような利得配分がされている。しかし実使用では、受信状態によっては、よりノイズ特性または歪特性を改善したい場合が発生することがある。しかしながら、従来の構成ではＲＦＶＧＡ９４とＩＦＶＧＡ９５との間の利得配分を変更する手法がなく、受信したＲＦ信号の入力レベルに応じて、ＲＦＶＧＡ９４とＩＦＶＧＡ９５との間の良好な利得配分を実現するのが困難であった。

また、良好な利得配分を実現するために新たな回路ブロックを付加する必要があり、消費電力が増加するといった課題があった。

本発明は、上記の問題点に鑑みてなされたものであり、その目的は、受信したＲＦ信号の入力レベルにかかわらず、ノイズ特性と歪特性とが良好なデジタル信号受信装置を実現することにある。

本発明に係るデジタル信号受信装置は、上記課題を解決するために、データ列がデジタル変調されてキャリアに乗せられた高周波信号を受信し、周波数変換及び増幅して出力する増幅ブロックと、前記増幅ブロックから出力された信号をＡＤ変換して復調する復調ブロックとを備え、前記増幅ブロックは、前記高周波信号を増幅して出力する第１可変利得増幅器と、前記第１可変利得増幅器からの出力に基づく信号を増幅する第２可変利得増幅器とを含むデジタル信号受信装置であって、前記受信した高周波信号の入力レベルに応じて前記第１可変利得増幅器と前記第２可変利得増幅器との利得配分を変更する利得配分変更回路を設けたことを特徴とする。

上記特徴によれば、利得配分変更回路により、受信した高周波信号の入力レベルに応じて第１可変利得増幅器と第２可変利得増幅器との利得配分を変更するので、デジタル信号受信装置のノイズ特性または歪特性を、受信した高周波信号の受信状態に応じて改善することができるという効果を奏する。

本発明に係るデジタル信号受信装置では、前記復調ブロックは、前記復調された信号の誤りを訂正する誤り訂正回路を含み、前記利得配分変更回路は、前記誤り訂正回路による誤り訂正の状態に応じて前記第１可変利得増幅器と前記第２可変利得増幅器との利得配分を変更することが好ましい。

上記構成によれば、前記誤り訂正回路による誤り訂正の状態に応じて前記第１可変利得増幅器と前記第２可変利得増幅器との利得配分を変更するので、誤り訂正の状態を認識しながら、妨害波耐性を改善し、線形性を改善する必要がある場合にのみ、検波レベルを下げて第１可変利得増幅器の利得を下げ、ノイズ特性を悪化させずにデジタル信号受信装置の歪特性を改善することができる。このため、本来であれば改善の必要がない条件の妨害波が受信波に混入している場合でも、第１可変利得増幅器の利得を下げてしまい、その結果、ノイズ特性を悪化させることがない。

本発明に係るデジタル信号受信装置では、前記利得配分変更回路は、前記受信した希望波の高周波信号の入力レベルが増大して所定のレベルに到達する間、前記第１可変利得増幅器の利得は最大値で一定とし、前記第２可変利得増幅器の利得を下げるように前記第１可変利得増幅器と前記第２可変利得増幅器との利得配分を変更し、前記受信した高周波信号の入力レベルが前記所定のレベルからさらに増大したときに、前記第２可変利得増幅器の利得は一定とし、前記第１可変利得増幅器の利得を下げるように前記第１可変利得増幅器と前記第２可変利得増幅器との利得配分を変更することが好ましい。

上記構成によれば、前記受信した高周波信号の入力レベルが増大して所定のレベルに到達する間、前記第１可変利得増幅器の利得を最大になるように設定し、残りの利得を第２可変利得増幅器によってカバーするため、ノイズ特性を良好にすることができる。

本発明に係るデジタル信号受信装置では、前記利得配分変更回路は、前記誤り訂正回路による誤り訂正の状態に基づいて伝送誤り率を求め、前記伝送誤り率に応じて、前記第１可変利得増幅器の利得を下げることが好ましい。

上記構成によれば、伝送誤り率が増大して、受信状況が劣化した時のみ、利得配分変更回路を動作させて、受信状況の改善を図ることができる。また、利得配分変更回路を常に動作させるよりも低消費電力化を図ることも可能である。

本発明に係るデジタル信号受信装置では、前記利得配分変更回路は、前記伝送誤り率に基づいて入力ＣＮを算出し、前記算出した入力ＣＮに基づいて前記第１可変利得増幅器の利得を下げることが好ましい。

上記構成によれば、入力ＣＮが増大して、受信状況が劣化した時のみ、利得配分変更回路を動作させて、受信状況の改善を図ることができる。また、利得配分変更回路を常に動作させるよりも低消費電力化を図ることも可能である。

本発明に係るデジタル信号受信装置では、前記利得配分変更回路は、前記第１可変利得増幅器の出力レベルを検出するために前記増幅ブロックに設けられた検波回路を含み、前記利得配分変更回路は、前記検波回路によって検出された前記第１可変利得増幅器の出力レベルが、外部制御信号によって設定されたレベルと等しくなるように、前記第１可変利得増幅器と前記第２可変利得増幅器との利得配分を変更することが好ましい。

上記構成によれば、初段の第１可変利得増幅器への入力レベルが大きいか否かを第１可変利得増幅器の出力レベルを検出することによって判断することができるので、初段の第１可変利得増幅器への入力レベルが大きいか否かを第２可変利得増幅器からの出力に基づいて判断する構成よりも容易に、第１可変利得増幅器の制御方法を決定することができる。

本発明に係るデジタル信号受信装置では、前記利得配分変更回路は、前記外部制御信号に基づいて基準レベルを生成するために前記増幅ブロックに設けられたＤＡＣ回路と、
前記検波回路によって検出された前記第１可変利得増幅器の出力レベルが、前記ＤＡＣ回路によって生成された前記基準レベルと等しくなるように、前記第１可変利得増幅器の利得を制御するために前記増幅ブロックに設けられた積分用アンプとをさらに含むことが好ましい。

上記構成によれば、増幅ブロックに設けられた積分用アンプが、第１可変利得増幅器の利得を制御する。このため、第１可変利得増幅器の利得を増幅ブロックのみによって制御することができる。従って、復調ブロックの機能を削減することができる。また、制御系が増幅ブロックのみで閉じていると、制御系を構成しやすく、使用しやすい。

本発明に係るデジタル信号受信装置では、前記利得配分変更回路は、前記第１可変利得増幅器よりも後段側に配置されて利得が一定な回路からの出力レベルを検出するために前記増幅ブロックに設けられた検波回路を含み、前記利得配分変更回路は、前記検波回路によって検出された前記利得が一定な回路からの出力レベルが、外部制御信号によって設定されたレベルと等しくなるように、前記第１可変利得増幅器と前記第２可変利得増幅器との利得配分を変更することが好ましい。

上記構成によれば、第１可変利得増幅器の出力レベルが低すぎて、検波回路の動作が困難であっても、第１可変利得増幅器の後段に配置された利得が一定な回路からの増幅された出力を検波することができるので、前記第１可変利得増幅器の利得を適切に変更することができる。

本発明に係るデジタル信号受信装置では、前記利得配分変更回路は、前記外部制御信号に基づいて基準レベルを生成するために前記増幅ブロックに設けられたＤＡＣ回路と、前記検波回路によって検出された前記利得が一定な回路からの出力レベルが、前記ＤＡＣ回路によって生成された前記基準レベルと等しくなるように、前記第１可変利得増幅器の利得を制御する積分用アンプとをさらに含むことが好ましい。

上記構成によれば、第１可変利得増幅器の出力レベルが低すぎて、検波回路の動作が困難であっても、第１可変利得増幅器の後段に配置された利得が一定な回路からの増幅された出力を検波することができるので、前記第１可変利得増幅器の利得を適切に変更することができる。

本発明に係るデジタル信号受信装置では、前記利得配分変更回路は、間欠動作を行うことが好ましい。

上記構成によれば、常時動作している構成よりも、消費電力を削減することができる。

本発明に係るデジタル信号受信装置では、前記復調ブロックは、前記復調された信号の誤りを訂正する誤り訂正回路を含み、前記利得配分変更回路は、前記誤り訂正回路による誤り訂正の状態に基づいて算出した伝送誤り率に基づいて間欠動作を行うことが好ましい。

上記構成によれば、前記誤り訂正回路による誤り訂正の状態に基づいて算出した伝送誤り率に基づいて間欠動作を行うので、受信状態が劣化したときにのみ利得配分変更回路を動作させて受信状態を改善することができ、また、消費電力を低減することもできる。

本発明に係るデジタル信号受信装置では、前記利得配分変更回路は、前記伝送誤り率に基づいて入力ＣＮを算出し、前記算出した入力ＣＮに基づいて間欠動作を行うことが好ましい。

上記構成によれば、前記利得配分変更回路は、前記伝送誤り率に基づいて入力ＣＮを算出し、前記算出した入力ＣＮに基づいて間欠動作を行うので、受信状態が劣化したときにのみ利得配分変更回路を動作させて受信状態を改善することができ、また、消費電力を低減することもできる。

本発明に係るデジタル信号受信装置は、以上のように、前記受信した高周波信号の入力レベルに応じて前記第１可変利得増幅器と前記第２可変利得増幅器との利得配分を変更する利得配分変更回路を備えているので、利得配分変更回路により、受信した高周波信号の入力レベルに応じて第１可変利得増幅器と第２可変利得増幅器との利得配分を変更する。このため、デジタル信号受信装置のノイズ特性または歪特性を、受信した高周波信号の受信状態に応じて改善することができるという効果を奏する。

本発明の一実施形態について図１ないし図１２に基づいて説明すると以下の通りである。

（実施の形態１）
図１は、実施の形態１に係るデジタル信号受信装置１の構成を示すブロック図である。デジタル信号受信装置１は、増幅ブロック２を備えている。増幅ブロック２は、可変利得増幅器４（以下、ＲＦＶＧＡ４という）を有している。ＲＦＶＧＡ４は、データ列がデジタル変調されキャリアに乗せられた高周波信号を増幅してミキサ１２に供給する。ミキサ１２は、周波数シンセサイザによって発振する発振器１１からのローカル出力（以下ＬＯ出力ともいう）に基づいて、ＲＦＶＧＡ４により増幅された高周波信号を中間周波数信号（以下ＩＦ信号という）に周波数変換してフィルタ１３に供給する。

ＩＦ信号は、入力された高周波信号の周波数成分をＷｒｆとし、ＬＯ出力の周波数成分をＷｌｏとし、ＩＦ信号の周波数成分をＷｉｆと表記した場合、Ｗｉｆ＝（Ｗｒｆ±Ｗｌｏ）の周波数成分を持つ。

ＩＦ信号はフィルタ１３によって、所望の周波数帯域のみ通過し、不要な周波数帯域の信号は除去される。所望の周波数帯域が（Ｗｒｆ＋Ｗｌｏ）の時をアップコンバート、（Ｗｒｆ−Ｗｌｏ）の時をダウンコンバートと言う。フィルタ１３からの出力は、可変利得増幅器５（以後、ＩＦＶＧＡ５という）によって、所望の出力レベルに増幅され、増幅ブロック２から出力される。

復調ブロック３は、ＩＦＶＧＡ５から入力された信号をＡＤ変換器６によりアナログ−デジタル変換（以後、ＡＤ変換という）した後に、デジタル信号処理回路７によりデジタル信号処理を行い、復調動作を行っている。

復調ブロック３は、誤り訂正回路１４を備えている。誤り訂正回路１４は、デジタル信号処理回路７から出力された信号の誤りを訂正する。

増幅ブロック２は、レベル検波回路８を有している。レベル検波回路８は、ＲＦＶＧＡ４の出力レベルを検出する。増幅ブロック２には、ＤＡＣ回路９が設けられている。ＤＡＣ回路９は、デジタル信号処理回路７からの制御信号に基づいて任意の基準レベルを生成する。

増幅ブロック２は、コンパレータ１０を有している。コンパレータ１０は、レベル検波回路８によって検出されたＲＦＶＧＡ４の出力レベルと、ＤＡＣ回路９によって生成された基準レベルとの比較結果をデジタル信号処理回路７に供給する。

レベル検波回路８、ＤＡＣ回路９及びコンパレータ１０によって構成される回路ブロックは、ＲＦＶＧＡ４の出力レベルが設定レベルを超えているか否かを判断する機能を果たす。レベル検波回路８を構成する乗算器に設けられた２個の入力に、ＲＦＶＧＡ４の出力が接続されている。同じ信号を掛け合わすと下記の（数１）より、２倍の高調波成分とＤＣ成分とが発生する。

レベル検波回路８の乗算器の出力には、図示しないローパスフィルタが接続されており、乗算器の出力にはＤＣレベルのみが出力される構成になっている。

デジタル信号処理回路７からＤＡＣ回路９に供給される制御信号は、デジタル信号である。例えば３ビットのデジタル信号であれば、ＤＡＣ回路９は８段階の電圧レベルを生成することができる。ＤＡＣ回路９が生成する電圧レベル（以後、検波レベルともいう）とレベル検波回路８の出力する電圧レベルとを比較して、ＤＡＣ回路９の生成する電圧レベルよりもレベル検波回路８の出力する電圧レベルが高い時に、コンパレータ１０はＲＦＶＧＡ４の利得を下げる必要のあることを意味するＨｉｇｈレベルをデジタル信号処理回路７に出力する。これに対して、設定しているレベルよりもＲＦＶＧＡ４の出力レベルが低ければ、コンパレータ１０はＲＦＶＧＡ４の利得に問題のないことを意味するＬｏｗレベルをデジタル信号処理回路７に出力する。デジタル信号処理回路７は、復調の状態に応じて最適なＤＡＣレベルを決定する。

ＲＦＶＧＡ４の出力レベルが検波レベルと同じになるように入力側の増幅器であるＲＦＶＧＡ４の利得を調整するような構成にするためには、まず、ＲＦＶＧＡ４の利得を最大になるように設定し、残りの利得をＩＦＶＧＡ５でカバーするようにしておき、コンパレータ１０の出力がＨｉｇｈの時にはＲＦＶＧＡ４の利得を落とすようにしておく。その結果、ＲＦＶＧＡ４の出力レベルが検波レベルを超えるような場合には、ＲＦＶＧＡの利得を下げるように動作し、ＲＦＶＧＡ４の出力レベルと検波レベルが同じになるように、バランスがとられる。

なお、ＲＦＶＧＡ４の出力レベルと検波レベルとが、ほぼ同じレベルになるときには、コンパレータ１０の出力がＨｉｇｈレベルおよびＬｏｗレベルを繰り返す可能性がある。上記のようにコンパレータ１０の出力がＨｉｇｈレベルおよびＬｏｗレベルを繰り返すと、システムが不安定になるおそれがあるのであれば、コンパレータ１０の周波数応答を低くして設計しておき、高速動作ができないようにしておくか、またはコンパレータ１０をヒステリシスのある特性にしておけば良い。

図２は、デジタル信号受信装置１の希望波入力レベルとＲＦＶＧＡ４およびＩＦＶＧＡ５の合計利得との関係を示すグラフである。横軸は希望波入力レベルを示しており、縦軸はＲＦＶＧＡ４およびＩＦＶＧＡ５の合計利得を示している。

復調ブロック３のデジタル信号処理回路７は、ＲＦＶＧＡ４およびＩＦＶＧＡ５の利得制御を行っている。デジタル信号処理回路７は、決められた入力レベルになるようにＲＦＶＧＡ４の利得とＩＦＶＧＡ５の利得とを調整する。例として、復調ブロック３の決められた入力レベルを０ｄＢｍとし、ミキサ１２の利得およびフィルタ１３の利得をそれぞれ１０ｄＢと仮定する。

図２に示すように、デジタル信号受信装置１への入力が−１００ｄＢｍとすると、増幅ブロック２の利得は１００ｄＢとなり、ミキサ１２およびフィルタ１３で２０ｄＢの利得があるので、ＲＦＶＧＡ４およびＩＦＶＧＡ５の合計利得は８０ｄＢ必要となる。デジタル信号受信装置１への入力が−５０ｄＢｍとすると、同様に考えてＲＦＶＧＡ４およびＩＦＶＧＡ５の合計利得は３０ｄＢとなる。

図３は、デジタル信号受信装置１における希望波入力レベルに応じたＲＦＶＧＡ４およびＩＦＶＧＡ５の利得配分の方法を説明するためのグラフである。線Ｃ１は、ＲＦＶＧＡ４の利得を示しており、線Ｃ２は、ＩＦＶＧＡ５の利得を示している。ＲＦＶＧＡ４およびＩＦＶＧＡ５の利得範囲が両方とも５０ｄＢ〜０ｄＢと仮定する。ノイズ特性を良くするためにＲＦＶＧＡ４の利得を最大になるように設定し、残りの利得をＩＦＶＧＡ５でカバーするのが一般的である。このため、図３に示すようなＲＦＶＧＡ４（線Ｃ１）およびＩＦＶＧＡ５（線Ｃ２）の利得配分となる。

即ち、ＲＦＶＧＡ４およびＩＦＶＧＡ５の合計利得が８０ｄＢの場合、ＲＦＶＧＡ４が５０ｄＢ、ＩＦＶＧＡ５が３０ｄＢとなる。またＲＦＶＧＡおよびＩＦＶＧＡの合計利得が３０ｄＢの場合、ＲＦＶＧＡ４が３０ｄＢ、ＩＦＶＧＡ５が０ｄＢとなる。この例の場合ＲＦＶＧＡ４およびＩＦＶＧＡ５の合計利得が５０ｄＢの時に、つまり希望波入力レベルが−７０ｄＢｍのときが、ＲＦＶＧＡ４およびＩＦＶＧＡ５の利得切り替えポイント（以後、Ｖｔａｋｅという）になる。ＲＦＶＧＡ４の利得は、希望波入力レベルがＶｔａｋｅよりも低い場合には５０ｄＢで一定になり、それ以上の希望波入力レベルで利得は減少する。

図４は、デジタル信号受信装置１の希望波入力レベルとＲＦＶＧＡ４の出力レベルとの関係を示すグラフである。ＲＦＶＧＡ４の出力レベルは、図４に示すような特性になり、Ｖｔａｋｅ（−７０ｄＢｍ）以上の希望波入力レベルで一定となる。

図５は、デジタル信号受信装置１における希望波入力レベルと希望波入力レベルに対し一定のＤＵ比を持った妨害波が混入した場合のＲＦＶＧＡの出力レベルとの関係を示すグラフである。

ここで希望波レベルに対し一定の比（以後、ＤＵ比という）を持った妨害波が混入した場合を考える。例えばＤＵ比を−３０ｄＢとすると、希望波入力レベルが−７０ｄＢｍの時、妨害波レベルは−４０ｄＢｍとなる。その時の、ＲＦＶＧＡ４の出力レベルを図５に示す。この時に検波レベルを０ｄＢｍに設定しておけば、希望波入力レベルが−８０ｄＢｍの時に、ＲＦＶＧＡ４の出力レベルは０ｄＢｍ（＝−８０＋３０＋５０）となり、検波レベルと同じになる。希望波入力レベルがそれ以上になると、ＲＦＶＧＡ４の出力レベルは検波レベルを超えて、最終的に＋１０ｄＢｍとなる。

この時に、ＲＦＶＧＡ４の出力レベルが検波レベルと同じになるように入力側の可変利得増幅器であるＲＦＶＧＡ４の利得を調整するような構成にしておくことにより、希望波入力レベルが−８０ｄＢｍ以上の入力で利得が下がりだす。

図６は、デジタル信号受信装置１における希望波レベルに対し一定のＤＵ比を持った妨害波が混入した場合のＲＦＶＧＡ４およびＩＦＶＧＡ５の利得配分の方法を説明するためのグラフである。

ＲＦＶＧＡ４およびＩＦＶＧＡ５の利得切り替えポイント（以後、Ｖｔａｋｅ’という）は−８０ｄＢｍとなる。この時に注目すべき点は、−８０ｄＢｍより大きい信号が入力されている場合において、妨害波のある時のＲＦＶＧＡ４の利得を示す線Ｃ３が、妨害波のない時の線Ｃ４よりも低くなっている点である。例えば−７０ｄＢｍの入力時には妨害波のない状態の線Ｃ４では５０ｄＢの利得であるが、検波回路を用いた利得調整により、線Ｃ３では４０ｄＢとなっている。

前述したとおり、デジタル信号受信装置の線形性（ＩＩＰ３）は受信装置で支配的となる回路ブロックの前段までの利得をＧとし、支配的な回路ブロックの線形性をＩＩＰ３’とした時に、ＩＩＰ３＝ＩＩＰ３’／Ｇとなるため、妨害波のある時のＲＦＶＧＡ４の利得を示す線Ｃ３が、妨害波のない時の線Ｃ４よりも１０ｄＢ下がることにより、妨害波のある時のＩＦＶＧＡ５の利得を示す線Ｃ５は、妨害波のない時の線Ｃ６よりも１０ｄＢ上がり、デジタル信号受信装置の線形性は１０ｄＢ改善し、妨害波耐性が改善する。

上記の例は、ＤＵ比が−３０ｄＢの時に、ＲＦＶＧＡ４の利得が１０ｄＢ下がることを説明したが、ＤＵ比が−４０ｄＢ比の時には、利得が２０ｄＢ下がる。

ここでＲＦＶＧＡ４の利得を下げる目的は、デジタル信号受信装置１の線形性の改善であるが、必要改善量は受信状態によって異なる。一般的に、同じレベルの妨害波が混入してくると仮定しても、妨害波の種類（例えば携帯の妨害波、Ａｎａｌｏｇ−ＴＶ妨害波など）や周波数（歪成分が希望波の周波数変換されてくる周波数関係や全く関係ない周波数）によっても、許容できる妨害波耐性が異なるため、受信装置の線形性の必要改善量が異なる。

例として、妨害波が隣接と隣々接の周波数関係にある場合と、周波数が離れたところに妨害波が混入してくる場合とでは、妨害波耐性が異なる。

図７は、デジタル信号受信装置１における希望信号と妨害信号との周波数関係を説明するためのグラフである。妨害波が隣接と隣々接の周波数関係にある場合（条件１）、歪特性により希望波の周波数帯域にノイズ信号が発生するが、周波数が離れたところに妨害波が混入してくる場合（条件２）には、希望波の周波数帯域にノイズは発生しない。例えば、希望波の隣接と隣々接の周波数関係にあるところにＤＵ比−３０ｄＢの妨害波を入力した時に、受信特性が問題になるが、周波数が離れたところにＤＵ比−３０ｄＢの妨害波が混入してくる場合には問題にならないことが考えられる。

妨害波耐性を改善するために、ＲＦＶＧＡ４の利得を下げようとしているが、本来であれば改善の必要がない条件の妨害波が混入している場合でも利得を下げてしまい、その結果ノイズ特性を悪化させている場合がある。

このような不具合を解消するために、誤り訂正の状態を認識しながら、線形性の改善が必要であれば、検波レベルをさげてＲＦＶＧＡ４の利得を下げ、デジタル信号受信装置の歪特性の改善を図る。

（実施の形態２）
図８は、実施の形態２に係るデジタル信号受信装置１ａの構成を示すブロック図である。前述した構成要素には同一の参照符号を付し、それらの構成要素の詳細な説明は省略する。

デジタル信号受信装置１ａは、増幅ブロック２ａと復調ブロック３ａとを備えている。増幅ブロック２ａは、ＲＦＶＧＡ４と発振器１１とミキサ１２とフィルタ１３とＩＦＶＧＡ５とを有している。

復調ブロック３ａは、ＡＤ変換器６とデジタル信号処理回路７ａと誤り訂正回路１４とを有している。デジタル信号処理回路７ａは、誤り訂正回路１４による誤り訂正の状態に基づいて伝送誤り率を求め、その伝送誤り率の値から入力ＣＮ値を算出し、算出された入力ＣＮ値に基づいて、増幅ブロック２ａに入力される高周波信号の入力レベルを求めて、ＲＦＶＧＡ４とＩＦＶＧＡ５との利得配分を変更する。

以上のように実施の形態２によれば、デジタル信号処理回路７ａにより、増幅ブロック２ａが受信した高周波信号の入力レベルに応じてＲＦＶＧＡ４とＩＦＶＧＡ５との利得配分を変更することができる。

実施の形態２の復調ブロック３ａのデジタル信号処理回路７ａは、ＩＦ信号のみに基づいて高周波信号の入力レベルを判断することになり、ある状態で誤り訂正の状態が変化した時に、利得をどのように変化させて良いか判断する材料がないため、ＲＦＶＧＡの利得を上げるべきなのか、下げるべきなのかの判断が簡単にはできずサーチする作業が必要になる。このため、初段の回路であるＲＦＶＧＡ４からの出力に基づいて高周波信号の入力レベルを判断することができる構成を有する点で制御が容易になり、実施の形態１の構成が好ましい。

一般的にＶＧＡの利得配分は、ＮＦを良くするためにＲＦＶＧＡ４の利得を上げるように利得配分するアルゴリズムを組む（ＲＦＶＧＡ４の利得を下げる方向には動かない）。

（実施の形態３）
図９は、実施の形態３に係るデジタル信号受信装置１ｂの構成を示すブロック図である。前述した構成要素には同一の参照符号を付し、それらの構成要素の詳細な説明は省略する。

デジタル信号受信装置１ｂは、増幅ブロック２ｂと復調ブロック３ｂとを備えている。増幅ブロック２ｂは、積分用アンプ１５を有している。積分用アンプ１５は、検波回路８によって検出されたＲＦＶＧＡ４の出力レベルが、ＤＡＣ回路９によって生成された基準レベルと等しくなるように、ＲＦＶＧＡ４の利得を制御する。

復調ブロック３ｂは、デジタル信号処理回路７ｂを有している。デジタル信号処理回路７ｂは、ＩＦＶＧＡ５の利得を制御する。

このように、ＲＦＶＧＡ４の利得は、積分用アンプ１５の出力によって制御するので、復調ブロック３ｂのデジタル信号処理回路７ｂからの利得制御はＩＦＶＧＡ５のみとなる。ＲＦＶＧＡ４の利得は積分用アンプ１５により、検波回路８のＤＣレベルとＤＡＣ回路９の生成するＤＣレベルとが同じになるように調整される。

実施の形態３の構成によれば、ＲＦＶＧＡ４の制御を増幅ブロック２ｂのみで行えるので、復調ブロック３ｂの機能削減が図れる。このため、ＩＦＶＧＡ５の制御のみを行う復調ブロックでも使用できる。

また、実施の形態３の構成のように、制御系が増幅ブロック２ｂのみで閉じていると、増幅ブロック２ｂと復調ブロック３ｂとの間でインターフェースＩ／Ｏ電圧が異なる時などに、使用しやすい。後述する実施の形態５（図１１）においても同様である。

（実施の形態４）
図１０は、実施の形態４に係るデジタル信号受信装置１ｃの構成を示すブロック図である。実施の形態１の図１で前述した構成要素には同一の参照符号を付し、それらの構成要素の詳細な説明は省略する。

デジタル信号受信装置１ｃは、増幅ブロック２ｃを備えている。増幅ブロック２ｃは、レベル検波回路８を有している。レベル検波回路８は、ＲＦＶＧＡ４よりも後段側に配置されて利得が一定なミキサ１２からの出力レベルを検出する。

実施の形態１の図１との違いは、レベル検波回路８の接続位置が、ＲＦＶＧＡ４の出力からミキサ１２の出力に変わったことである。ミキサ１２の出力レベルはＲＦＶＧＡ４の出力レベルにミキサ１２の利得分増幅されたレベルになっている。図１の状態と同じ動作をさせたければ、検波レベルを、図１のときよりも、ミキサ１２の利得分だけ大きくしておけば、同じ動作となる。この実施の形態４は、特に、ＲＦＶＧＡ４の出力レベルが低すぎて、レベル検波回路８の動作が困難な場合に使用することが望ましい。

（実施の形態５）
図１１は、実施の形態５に係るデジタル信号受信装置１ｄの構成を示すブロック図である。実施の形態３の図９で前述した構成要素には同一の参照符号を付し、それらの構成要素の詳細な説明は省略する。

デジタル信号受信装置１ｄは、増幅ブロック２ｄを備えている。増幅ブロック２ｄは、レベル検波回路８を有している。レベル検波回路８は、ＲＦＶＧＡ４よりも後段側に配置されて利得が一定なミキサ１２からの出力レベルを検出する。

実施の形態３の図９との違いは、レベル検波回路８の接続位置が、ＲＦＶＧＡ４の出力からミキサ１２の出力に変わったことである。ミキサ１２の出力レベルはＲＦＶＧＡ４の出力レベルにミキサ１２の利得分増幅されたレベルになっている。図９の状態と同じ動作をさせたければ、検波レベルを図９のときよりも、ミキサ１２の利得分だけ大きくしておけば同じ動作となる。この実施の形態５は、特に、ＲＦＶＧＡ４の出力レベルが低すぎて、レベル検波回路８の動作が困難な場合に使用することが望ましい。

（実施の形態６）
図１２は、実施の形態６に係るデジタル信号受信装置１ｅの構成を示すブロック図である。実施の形態１の図１で前述した構成要素には同一の参照符号を付し、それらの構成要素の詳細な説明は省略する。

実施の形態１の図１との違いは、検波回路８ｅ、コンパレータ１０ｅ及びＤＡＣ回路９ｅにより構成される利得制御用ブロック１６にパワーダウン機能を付加し、あるタイミングで動作を停止させて間欠動作させ、消費電力を削減することである。このように間欠動作を行うことにより、常時動作している状態よりも、消費電力を削減できる。

パワーダウンおよびパワーオンするタイミングは、決められた時間毎に行うという方法でもよいが、それ以外に、復調ブロック３ｅの誤り訂正回路１４の誤り訂正の状態に基づいてデジタル信号処理回路７ｅが伝送誤り率を求め、求めた伝送誤り率に基づいてパワーダウンおよびパワーオンしても良い。同様に誤り訂正回路１４の誤り訂正の状態から伝送誤り率を求め、その値から入力ＣＮを算出し、算出されたＣＮ値に基づいてパワーダウンおよびパワーオンしても良い。

このように受信状況が劣化した時だけ動作させることにより、受信状況の改善を図ることができ、また低消費電力化を図ることも可能である。

なお当然のことながら、図９から図１１に示すような構成に対しても上記したパワーダウン機能を付加して、消費電力を削減することができ、受信状況の改善を図ることができる。

本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

本発明は、地上波デジタル放送や衛星放送などにおいて、デジタル伝送方式に基づいた信号を受信するデジタル信号受信装置に適用できる。

実施の形態１に係るデジタル信号受信装置の構成を示すブロック図である。 実施の形態１に係るデジタル信号受信装置の希望波入力レベルとＲＦＶＧＡおよびＩＦＶＧＡの合計利得との関係を示すグラフである。 実施の形態１に係るデジタル信号受信装置における希望波入力レベルに応じたＲＦＶＧＡおよびＩＦＶＧＡの利得配分の方法を説明するためのグラフである。 実施の形態１に係るデジタル信号受信装置の希望波入力レベルとＲＦＶＧＡの出力レベルとの関係を示すグラフである。 実施の形態１に係るデジタル信号受信装置における希望波入力レベルと希望波レベルに対し一定のＤＵ比を持った妨害波が混入した場合のＲＦＶＧＡの出力レベルとの関係を示すグラフである。 実施の形態１に係るデジタル信号受信装置における希望波レベルに対し一定のＤＵ比を持った妨害波が混入した場合のＲＦＶＧＡおよびＩＦＶＧＡの利得配分の方法を説明するためのグラフである。 実施の形態１に係るデジタル信号受信装置における希望信号と妨害信号との周波数関係を説明するためのグラフである。 実施の形態２に係るデジタル信号受信装置の構成を示すブロック図である。 実施の形態３に係るデジタル信号受信装置の構成を示すブロック図である。 実施の形態４に係るデジタル信号受信装置の構成を示すブロック図である。 実施の形態５に係るデジタル信号受信装置の構成を示すブロック図である。 実施の形態６に係るデジタル信号受信装置の構成を示すブロック図である。 従来のデジタル信号受信装置の構成を示すブロック図である。

符号の説明

１ デジタル信号受信装置
２ 増幅ブロック
３ 復調ブロック
４ 可変利得増幅器（第１可変利得増幅器）
５ 可変利得増幅器（第２可変利得増幅器）
６ ＡＤ変換器
７ デジタル信号処理回路（利得配分変更回路）
８ レベル検波回路（検波回路）
９ ＤＡＣ回路
１０ コンパレータ
１４ 誤り訂正回路
１５ 積分用アンプ

Claims (12)

1. データ列がデジタル変調されてキャリアに乗せられた高周波信号を受信し、周波数変換及び増幅して出力する増幅ブロックと、
   前記増幅ブロックから出力された信号をＡＤ変換して復調する復調ブロックとを備え、
   前記増幅ブロックは、前記高周波信号を増幅して出力する第１可変利得増幅器と、
   前記第１可変利得増幅器からの出力に基づく信号を増幅する第２可変利得増幅器とを含むデジタル信号受信装置であって、
   前記受信した高周波信号の入力レベルに応じて前記第１可変利得増幅器と前記第２可変利得増幅器との利得配分を変更する利得配分変更回路を設けたことを特徴とするデジタル信号受信装置。
2. 前記復調ブロックは、前記復調された信号の誤りを訂正する誤り訂正回路を含み、
   前記利得配分変更回路は、前記誤り訂正回路による誤り訂正の状態に応じて前記第１可変利得増幅器と前記第２可変利得増幅器との利得配分を変更する請求項１記載のデジタル信号受信装置。
3. 前記利得配分変更回路は、前記受信した希望波の高周波信号の入力レベルが増大して所定のレベルに到達する間、前記第１可変利得増幅器の利得は最大値で一定とし、前記第２可変利得増幅器の利得を下げるように前記第１可変利得増幅器と前記第２可変利得増幅器との利得配分を変更し、前記受信した高周波信号の入力レベルが前記所定のレベルからさらに増大したときに、前記第２可変利得増幅器の利得は一定とし、前記第１可変利得増幅器の利得を下げるように前記第１可変利得増幅器と前記第２可変利得増幅器との利得配分を変更する請求項１記載のデジタル信号受信装置。
4. 前記利得配分変更回路は、前記誤り訂正回路による誤り訂正の状態に基づいて伝送誤り率を求め、前記伝送誤り率に応じて、前記第１可変利得増幅器の利得を下げる請求項２記載のデジタル信号受信装置。
5. 前記利得配分変更回路は、前記伝送誤り率に基づいて入力ＣＮを算出し、前記算出した入力ＣＮに基づいて前記第１可変利得増幅器の利得を下げる請求項４記載のデジタル信号受信装置。
6. 前記利得配分変更回路は、前記第１可変利得増幅器の出力レベルを検出するために前記増幅ブロックに設けられた検波回路を含み、
   前記利得配分変更回路は、前記検波回路によって検出された前記第１可変利得増幅器の出力レベルが、外部制御信号によって設定されたレベルと等しくなるように、前記第１可変利得増幅器と前記第２可変利得増幅器との利得配分を変更する請求項１記載のデジタル信号受信装置。
7. 前記利得配分変更回路は、前記外部制御信号に基づいて基準レベルを生成するために前記増幅ブロックに設けられたＤＡＣ回路と、
   前記検波回路によって検出された前記第１可変利得増幅器の出力レベルが、前記ＤＡＣ回路によって生成された前記基準レベルと等しくなるように、前記第１可変利得増幅器の利得を制御する積分用アンプとをさらに含む請求項６記載のデジタル信号受信装置。
8. 前記利得配分変更回路は、前記第１可変利得増幅器よりも後段側に配置されて利得が一定な回路からの出力レベルを検出するために前記増幅ブロックに設けられた検波回路を含み、
   前記利得配分変更回路は、前記検波回路によって検出された前記利得が一定な回路からの出力レベルが、外部制御信号によって設定されたレベルと等しくなるように、前記第１可変利得増幅器と前記第２可変利得増幅器との利得配分を変更する請求項１記載のデジタル信号受信装置。
9. 前記利得配分変更回路は、前記外部制御信号に基づいて基準レベルを生成するために前記増幅ブロックに設けられたＤＡＣ回路と、
   前記検波回路によって検出された前記利得が一定な回路からの出力レベルが、前記ＤＡＣ回路によって生成された前記基準レベルと等しくなるように、前記第１可変利得増幅器の利得を制御する積分用アンプとをさらに含む請求項８記載のデジタル信号受信装置。
10. 前記利得配分変更回路は、間欠動作を行う請求項１記載のデジタル信号受信装置。
11. 前記復調ブロックは、前記復調された信号の誤りを訂正する誤り訂正回路を含み、
    前記利得配分変更回路は、前記誤り訂正回路による誤り訂正の状態に基づいて算出した伝送誤り率に基づいて間欠動作を行う請求項１記載のデジタル信号受信装置。
12. 前記利得配分変更回路は、前記伝送誤り率に基づいて入力ＣＮを算出し、前記算出した入力ＣＮに基づいて間欠動作を行う請求項１１記載のデジタル信号受信装置。

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