JP2007200533A - Ｎｏｒフラッシュメモリ及びその消去方法 - Google Patents

Abstract

【課題】ＮＯＲフラッシュメモリ及びその消去方法を提供する。
【解決手段】本発明はＮＯＲフラッシュメモリ及びその消去方法に関する。本発明によるＮＯＲフラッシュメモリはビットラインに接続された複数のメインセル、前記複数のメインセルに接続される複数のメインワードライン、前記ビットラインに接続されて前記複数のメインセルの最も外側に位置する複数のダミーセル、及び前記複数のダミーセルに接続される複数のダミーワードラインを含み、前記複数のダミーワードラインには互いに異なる消去電圧が提供される。
【選択図】図４

Description

本発明は半導体メモリ装置に係り、より詳細にはＮＯＲフラッシュメモリ及びその消去方法に関するものである。

半導体メモリ装置はデータを記憶しておいて必要な時、取り出して読み出すことができる記憶装置である。半導体メモリ装置は大きくＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）とＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）とに分けることができる。ＲＡＭは電源が切れれば記憶されたデータが消滅するいわゆる揮発性メモリ（ｖｏｌａｔｉｌｅｍｅｍｏｒｙ）である。ＲＡＭにはＤｙｎａｍｉｃ ＲＡＭ（ＤＲＡＭ）とＳｔａｔｉｃ ＲＡＭ（ＳＲＡＭ）などがある。ＲＯＭは電源が切れても記憶されたデータが消滅しない揮発性メモリ（ｎｏｎｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ）である。ＲＯＭにはＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ＰＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ ＥＰＲＯＭ）、フラッシュメモリ（ＦｌａｓｈＭｅｍｏｒｙ）などがある。

フラッシュメモリは大きくＮＡＮＤフラッシュメモリ（ＮＡＮＤ Ｆｌａｓｈ ｍｅｍｏｒｙ）とＮＯＲフラッシュメモリ（ＮＯＲ Ｆｌａｓｈ ｍｅｍｏｒｙ）に分類される。ＮＡＮＤフラッシュメモリは複数のメモリセルが一つのビットラインに直列に接続されたストリング（ｓｔｒｉｎｇ）構造を有する。一方、ＮＯＲフラッシュメモリは複数のメモリセルが一つのビットラインに並列に接続された構造を有する。

図１はＮＯＲフラッシュメモリセル１０の断面図を示す。図１を参照すると、メモリセル１０はソースＳ、ドレインＤ、第１絶縁膜５、フローティングゲート６、第２絶縁膜７、コントロールゲート８、及び基板３を含む。ソースＳ及びドレインＤはＰ型基板３に形成されている。

ソースＳはソースラインＳＬに接続され、ドレインＤはビットラインＢＬに接続される。フローティングゲート６は１００Åの以下の薄い第１絶縁膜５を介してチャネル領域の上に形成される。コントロールゲート８は第２絶縁膜（またはＯＮＯ膜)７を介してフローティングゲート６の上に形成される。コントロールゲート８はワードラインＷＬに接続される。そして基板３にはバルク電圧（ｂｕｌｋｖｏｌｔａｇｅ；ＢＫ）が印加される。メモリセル１０のソースＳ、ドレインＤ、コントロールゲート８、及び基板３にはプログラム（ｐｒｏｇｒａｍ）、消去（ｅｒａｓｅ）、及び読み出し（ｒｅａｄ）動作の時、所定のバイアス電圧が印加される。

ＮＯＲフラッシュメモリは図１に示したメモリセルが２次元的で、かつ規則的に配列されたセルアレイ領域を具備する。セルアレイ領域内のすべてのパターンはフォトリソグラフィ工程を用いて形成する。この場合に、セルアレイ領域の端に位置するメモリセルはフォトリソグラフィ工程の間の発生する近接効果（ｐｒｏｘｉｍｉｔｙｅｆｆｅｃｔ）に起因して変形された形態（ｄｅｆｏｒｍｅｄ ｃｏｎｆｉｇｕｒａｔｉｏｎ）を有することができる。変形されたセル（ｄｅｆｏｒｍｅｄ ｃｅｌｌｓ）はセルアレイ領域内のすべてのメモリセルの不均一な特性（ｎｏｎ‐ｕｎｉｆｏｒｍｃｈａｒａｃｔｅｒｉｓｔｉｃｓ）を誘発させうる。

このような近接効果に起因する問題を解決するために、最近のＮＯＲフラッシュメモリはセルアレイ領域を取り囲むダミーセルアレイ領域を有する。以下では、セルアレイ領域をダミーセルアレイ領域と区分するためにメインセルアレイ領域と称する。

図２は従来技術によるＮＯＲフラッシュメモリのセルアレイ領域の一部分を示す断面図である。図２に示したセルアレイ領域の断面図は特許文献１の図１に開示されている。図２において、セルアレイ領域はメインセルアレイ領域Ｍａｉｎ及びそれに隣接したダミーセルアレイ領域Ｄｕｍｍｙを有する。

図２に示したＮＯＲフラッシュメモリの消去動作はメインワードラインＷＬに第１消去電圧（Ｖｅｌ；例えば、−１０Ｖなどの負の電圧）を印加し、Ｐウエル領域３及びダミーワードラインＷＬ’に第１消去電圧Ｖｅｌより高い第２消去電圧（Ｖｅ２；例えば、＋１０Ｖなどの正の電圧）を印加するによって行われる。この場合に、第１メインゲートパターンＧ１のメインフローティングゲートＦＧ及び第２ダミーゲートパターンＧ２’のダミーフローティングゲートＦＧ’の間の寄生容量ＣＦＧに起因して、メインセルが十分に消去されないことがある。

図３は図２に示したＮＯＲフラッシュメモリの消去不良を改善したセルアレイ領域の一部分を示す断面図である。図３に示したセルアレイ領域の断面図は特許文献１の図３に開示されている。図３において、参照符号‘Ｍａｉｎ’はメイン領域を示し、‘Ｄｕｍｍｙ１’及び‘Ｄｕｍｍｙ２’はそれぞれ第１及び第２ダミー領域を示す。

図３に示したＮＯＲフラッシュメモリの消去動作はメインワードラインＭＷＬに第１消去電圧（Ｖｅ１；例えば、−１０Ｖ）を印加し、Ｐウエル領域５３に第１消去電圧Ｖｅ１より高い第２消去電圧（Ｖｅ２；例えば、＋１０Ｖ）を印加し、ダミーワードラインＤＷＬに第１消去電圧Ｖｅ１と同一、または第１消去電圧Ｖｅ１と第２消去電圧Ｖｅ２の間の第３消去電圧Ｖｅ３を印加するによって行われる。

図３に示したＮＯＲフラッシュメモリのセルアレイ構造によれば、消去動作の間、第２〜第ｎ‐１メインセルＭＣ２〜ＭＣｎ‐１はＦ‐Ｎ（Ｆｏｗｌｅｒ‐Ｎｏｒｄｈｅｉｍ）トンネリング現象によって正常に消去される。そして第１及び第ｎメインセルＭＣ１、ＭＣｎも図２に比べて顕著に改善された消去特性を有する。これは第３消去電圧Ｖｅ３が第２消去電圧Ｖｅ２より低いためである。すなわち、第１〜第４ダミーワードラインＤＷＬ１〜ＤＷＬ４に第１消去電圧Ｖｅ１と同一または第２消去電圧より低い第３消去電圧Ｖｅ３が提供されるため、図２のような寄生容量の影響を顕著に減らすことができる。

しかし、図３に示したＮＯＲフラッシュメモリのセルアレイ構造は次のような問題を有する。メモリ工程技術が徐々に複雑で細密になって、ワードライン間のカップルリング現象またはメモリセル内の絶縁膜の間のショート（ｓｈｏｒｔ）現象が発生する可能性が高くなっている。図３において、最も外側に位置するダミーセルは工程マージン不足に起因した近接効果によって絶縁膜の間でショート現象が発生し得る。

例えば、第３消去電圧Ｖｅ３が第１消去電圧Ｖｅ１と同一である−１０Ｖであると仮定しよう。最も外側に位置するダミーゲートパターンＤＧ１、ＤＧ４の絶縁膜でショート現象が発生すれば、Ｐウエル領域５３は消去動作の時に第２消去電圧Ｖｅ２より低い電圧でバイアスされ、メインワードラインＭＷＬは第１消去電圧Ｖｅ１より高い電圧でバイアスされる。このような場合に、メインセルは十分に消去されることができなくなる。
米国特許出願公開第２００５／００４１４７７号

本発明は上述の問題を解決するために提案されたものとして、本発明の目的はダミーセルに起因する消去不良を改善することができるＮＯＲフラッシュメモリ及びその消去方法を提供することにある。

本発明によるＮＯＲフラッシュメモリはビットラインに接続された複数のメインセルと、前記複数のメインセルに接続される複数のメインワードラインと、前記ビットラインに接続されて前記複数のメインセルの最も外側に位置する複数のダミーセルと、前記複数のダミーセルに接続される複数のダミーワードラインとを含み、前記複数のダミーワードラインには互いに異なる消去電圧が提供される。

実施形態として、前記複数のメインワードラインに隣接したダミーワードラインには前記複数のメインワードラインに印加される消去電圧が提供される。前記複数のダミーワードラインのうち最も外側に位置するダミーワードラインにはバルク領域に印加される消去電圧が提供される。ここで、前記複数のダミーワードラインのうち最も外側に位置するダミーワードラインは消去動作の時にフローティング状態であることができる。

本発明によるＮＯＲフラッシュメモリの他の一面はビットラインに接続された複数のメインセルと、前記ビットラインに接続されて前記複数のメインセルの最も外側に位置する複数のダミーセルを有するメモリセルアレイと、前記複数のメインセルに接続される複数のメインワードラインと、前記複数のダミーセルに接続される複数のダミーワードラインと、前記複数のメインワードラインに第１消去電圧を提供する第１消去電圧発生器と、前記メモリセルアレイのバルク領域に前記第１消去電圧より高い第２消去電圧を提供する第２消去電圧発生器とを含み、前記複数のダミーワードラインには互いに異なる消去電圧が提供される。

実施形態として、前記第１消去電圧は負の電圧であり、前記第２消去電圧は正の電圧である。前記複数のメインワードラインに隣接したダミーワードラインには前記第１消去電圧が提供される。前記複数のダミーワードラインのうち最も外側に位置するダミーワードラインには前記第２消去電圧が提供される。ここで、前記複数のダミーワードラインのうち最も外側に位置するダミーワードラインは消去動作の時にフローティング状態であることができる。

他の実施形態として、ＮＯＲフラッシュメモリは前記複数のダミーワードラインのうち最も外側に位置するダミーワードラインと前記第２消去電圧発生器との間に接続され、前記複数のダミーワードラインのうち最も外側に位置するダミーワードラインに選択的に前記第２消去電圧を伝達する選択回路をさらに含む。前記選択回路は制御信号に応答して前記複数のダミーワードラインのうち最も外側に位置するダミーワードラインをフローティング状態にすることができる。前記選択回路は、制御信号に応答してオンまたはオフされるＭＯＳトランジスタを有し、前記ＭＯＳトランジスタがオンしたときに、前記複数のダミーワードラインのうち最も外側に位置するダミーワードラインと前記第２消去電圧発生器との間に電流通路を形成することができる。

本発明によるＮＯＲフラッシュメモリの消去方法であって、前記ＮＯＲフラッシュメモリはビットラインに接続された複数のメインセルと、前記複数のメインセルに接続される複数のメインワードラインと、前記ビットラインに接続され、前記複数のメインセルの最も外側に位置する複数のダミーセルと、前記複数のダミーセルに接続される複数のダミーワードラインとを含む。前記ＮＯＲフラッシュメモリの消去方法は前記複数のメインワードラインには同一である消去電圧を提供し、前記複数のダミーワードラインには互いに異なる消去電圧を提供する。

実施形態として、前記複数のメインワードラインには第１消去電圧を提供し、前記複数のメインワードラインに隣接したダミーワードラインには前記第１消去電圧を提供し、前記複数のダミーワードラインのうち最も外側に位置するダミーワードラインには前記第１消去電圧より高い第２消去電圧を提供する。前記第１消去電圧は負の電圧であり、前記第２消去電圧は正の電圧である。前記第２消去電圧は消去動作の時にメモリセルアレイのバルク領域に提供される電圧である。

他の実施形態として、前記複数のメインワードラインには第１消去電圧を提供し、前記複数のメインワードラインに隣接したダミーワードラインには前記第１消去電圧を提供し、前記複数のダミーワードラインのうち最も外側に位置するダミーワードラインはフローティング状態にし、メモリセルアレイのバルク領域には前記第１消去電圧より高い第２消去電圧を提供する。前記第１消去電圧は負の電圧であり、前記第２消去電圧は正の電圧である。

本発明によるＮＯＲフラッシュメモリによれば、複数のダミーワードラインと複数のメインワードラインとの間の寄生容量による消去不良と、複数のダミーワードラインのうち最も外側に位置するダミーワードラインとバルク領域との間のショート現象による消去不良を防止することができる。

以下、本発明の属する技術の分野における通常の知識を有する者が本発明の技術的思想を容易に実施することができるように詳細に説明するために、本発明の好適な実施の形態を添付の図面を参照して説明する。

図４は本発明の好適な実施の形態に係るＮＯＲフラッシュメモリを示すブロック図である。図４を参照すすると、ＮＯＲフラッシュメモリ１００はメモリセルアレイ１１０、ワードライン消去電圧発生器１２０、バルク消去電圧発生器１３０、及び選択回路１４０を含む。

本発明の好適な実施の形態に係るＮＯＲフラッシュメモリ１００は消去動作の時にメインワードラインＭＷＬ１〜ＭＷＬｎに隣接したダミーワードラインＤＷＬ２、ＤＷＬ３にはメインワードラインに印加される消去電圧Ｖｅ１が印加される。そして複数のダミーワードラインのうち最も外側に位置するダミーワードライン（以下「最も外側のダミーワードライン」という。）ＤＷＬ１、ＤＷＬ４にはメインワードラインＭＷＬ１〜ＭＷＬｎに隣接したダミーワードラインＤＷＬ２、ＤＷＬ３と分離されて他の電圧が印加される。例えば、最も外側のダミーワードラインＤＷＬ１、ＤＷＬ４はバルク消去電圧Ｖｅ２が印加されるかフローティング（Ｆｌｏａｔｉｎｇ）状態になる。本発明の好適な実施の形態によれば、メインセルＭＣ１とダミーセルＤＣ２との間の寄生容量の影響及び複数のダミーセルのうち最も外側に位置するダミーセル（以下「最も外側のダミーセル」という。）ＤＣ１のショート現象による消去不良を減らすことができる。

図４を参照すると、メモリセルアレイ１１０は複数のメモリセルで構成される。複数のメモリセルは複数のメインワードラインＭＷＬ１〜ＭＷＬｎ、複数のダミーワードラインＤＷＬ１〜ＤＷＬ４、及び複数のビットラインＢＬ１〜ＢＬｍに接続されている。一つのビットライン（例えば、ＢＬ１）には複数のメモリセル１１１が接続されている。複数のメモリセル１１１はｎ個のメインセルＭＣ１〜ＭＣｎと４個のダミーセルＤＣ１〜ＤＣ４で構成される。図４においては４個のダミーセルのみが示されているが、それよりさらに多いダミーセルを有することができる。消去動作の時に複数のビットラインＢＬ１〜ＢＬｍはフローティング状態にある。

ワードライン消去電圧発生器１２０は消去動作の時にメインワードラインＭＷＬ１〜ＭＷＬｎに第１消去電圧（Ｖｅ１；例えば、−１０Ｖ）を提供する。そしてワードライン消去電圧発生器１２０はメインワードラインＭＷＬ１〜ＭＷＬｎに隣接したダミーワードラインＤＷＬ２、ＤＷＬ３にも第１消去電圧Ｖｅ１を提供する。メインワードラインＭＷＬ１〜ＭＷＬｎに隣接したダミーワードラインＤＷＬ２、ＤＷＬ３に第１消去電圧Ｖｅ１を提供する理由は、第１メインワードラインＭＷＬ１と第２ダミーワードラインＤＷＬ２との間または第ｎメインワードラインＭＷＬｎと第３ダミーワードラインＤＷＬ３との間の寄生容量の影響を除去するためである。図４に示したＮＯＲフラッシュメモリ１００は寄生容量（図２参照）による消去不良を改善することができる。

バルク消去電圧発生器１３０は消去動作の時にメモリセルアレイ１１０のバルク領域に第２消去電圧（Ｖｅ２；例えば、１０Ｖ）を提供する。そしてバルク消去電圧発生器１３０は最も外側のダミーワードラインＤＷＬ１、ＤＷＬ４にも第２消去電圧Ｖｅ２を提供することができる。最も外側のダミーワードラインＤＷＬ１、ＤＷＬ４に第２消去電圧Ｖｅ２を提供すれば、寄生容量の影響はダミーワードラインの間、すなわち、ＤＷＬ１とＤＷＬ２との間、そしてＤＷＬ３とＤＷＬ４との間で発生し得る。しかし、このような寄生容量の影響はメインワードラインの電圧レベルに大きい影響を与えることができない。

選択回路１４０は制御信号ＦＬに応答してオンまたはオフされるＰＭＯＳトランジスタを有し、最も外側のダミーワードラインＤＷＬ１、ＤＷＬ４をフローティング状態にすることができる。制御信号ＦＬがハイレベルの場合、ＰＭＯＳトランジスタがオフして、最も外側のダミーワードラインＤＷＬ１、ＤＷＬ４はフローティング状態になる。そして制御信号ＦＬがローレベルの場合、ＰＭＯＳトランジスタがオンして、最も外側のダミーワードラインＤＷＬ１、ＤＷＬ４とバルク消去電圧発生器１３０との間に電流通路が形成され、最も外側のダミーワードラインＤＷＬ１、ＤＷＬ４には第２消去電圧Ｖｅ２が印加される。図５は最も外側のダミーワードラインＤＷＬ１、ＤＷＬ４に第２消去電圧Ｖｅ２が印加される場合を示し、図６は最も外側のダミーワードラインＤＷＬ１、ＤＷＬ４がフローティング状態である場合を示す。

図５及び図６を参照すると、一つのビットライン６１（図４のＢＬ１）には複数のメモリセルＤＣ１〜ＤＣ４、ＭＣ１〜ＭＣｎが接続されている。メモリセル領域１１１ａ、１１１ｂはメイン領域Ｍａｉｎ、第１及び第２ダミー領域Ｄｕｍｍｙ１、Ｄｕｍｍｙ２を含む。メイン領域Ｍａｉｎ及び第１及び第２ダミー領域Ｄｕｍｍｙ１、Ｄｕｍｍｙ２は半導体基板５１のＰウエル領域５３に形成される。メイン領域Ｍａｉｎは第１〜第ｎメインセルＭＣ１〜ＭＣｎを含む。第１ダミー領域Ｄｕｍｍｙ１は第１及び第２ダミーセルＤＣ１、ＤＣ２を含む。第２ダミー領域Ｄｕｍｍｙ２は第３及び第４ダミーセルＤＣ３、ＤＣ４を含む。

ソース領域S、ドレイン領域D、Ｐウエル領域５３、及び複数のメモリセルＤＣ１〜ＤＣ４、ＭＣ１〜ＭＣｎは層間絶縁膜５９で覆われる。層間絶縁膜５９上にビットライン６１が配置される。ビットライン６１は層間絶縁膜５９を貫通するビットラインコンタクトホール５９ａを通じてドレイン領域Ｄに電気的に接続される。また、ソース領域Sは共通ソースライン（図示せず）を通じて電気的に接続される。

第１ダミー領域Ｄｕｍｍｙ１には第１及び第２ダミーセルＤＣ１、ＤＣ２が形成される。そして第２ダミー領域Ｄｕｍｍｙ２には第３及び第４ダミーセルＤＣ３、ＤＣ４が形成される。第１〜第ｎメインセルＭＣ１〜ＭＣｎにはそれぞれ第１〜第ｎメインワードラインＭＷＬ１〜ＭＷＬｎが接続され、第１〜第４ダミーセルＤＣ１〜ＤＣ４にはそれぞれ第１〜第４ダミーワードラインＤＷＬ１〜ＤＷＬ４が接続される。

図５を参照すると、消去動作の時に第１〜第ｎメインワードラインＭＷＬ１〜ＭＷＬｎ、第２ダミーワードラインＤＷＬ２、及び第３ダミーワードラインＤＷＬ３には第１消去電圧（Ｖｅ１；例えば、−１０Ｖ）が同時に印加される。そして第１及び第４ダミーワードラインＤＷＬ１、ＤＷＬ４には第２消去電圧（Ｖｅ２；例えば、１０Ｖ）が印加される。ここで、第２消去電圧Ｖｅ２はＰウエル領域５３に印加されるバルク電圧である。

図６を参照すると、消去動作の時に第１〜第ｎメインワードラインＭＷＬ１〜ＭＷＬｎ、第２ダミーワードラインＤＷＬ２、及び第３ダミーワードラインＤＷＬ３には第１消去電圧（Ｖｅ１；例えば、−１０Ｖ）が同時に印加される。第１及び第４ダミーワードラインＤＷＬ１、ＤＷＬ４はフローティング状態にある。そしてＰウエル領域５３には第２消去電圧（Ｖｅ２；例えば、１０Ｖ）が印加される。

図５及び図６において、ＮＯＲフラッシュメモリ１００は消去動作の時に第２及び第３ダミーワードラインＤＷＬ２、ＤＷＬ３にはメインワードラインＭＷＬ１〜ＭＷＬｎに印加される消去電圧と同一である電圧が印加される。そして第１及び第４ダミーワードラインＤＷＬ１、ＤＷＬ４はバルク領域５３に印加される消去電圧と同一である電圧が印加されるかフローティング状態になる。

本発明の好適な実施の形態に係るＮＯＲフラッシュメモリはダミーワードラインに印加される消去電圧を異なるにして寄生容量の影響と最も外側のダミーワードラインとバルク領域との間のショート現象による消去不良を防止することができる。

以上のように、本発明の詳細な説明において具体的な実施形態について説明したが、本発明の技術的範囲から逸脱しない限度内で多様な変形が可能である。そのため、本発明の技術的範囲は上述の実施形態に限定されず、特許請求の範囲の記載に基づいて定められるべきであり、また、本発明の特許請求の範囲に記載された構成と均等なものも本発明の技術的範囲に属すると解するべきである。

一般的なＮＯＲフラッシュメモリのメモリセルを示す図である。 従来技術によるＮＯＲフラッシュメモリのセルアレイ領域の一部分を示す断面図である。 図２に示したＮＯＲフラッシュメモリの消去不良を改善した、従来技術によるＮＯＲフラッシュメモリのセルアレイ領域の一部分を示す断面図である。 本発明の好適な実施の形態に係るＮＯＲフラッシュメモリのブロック図である。 図４に示したＮＯＲフラッシュメモリのセルアレイ領域の一部分を示す断面図である。 図４に示したＮＯＲフラッシュメモリのセルアレイ領域の一部分を示す断面図である。

符号の説明

１００ ＮＯＲフラッシュメモリ
１１０ メモリセルアレイ
１２０ ワードライン消去電圧発生器
１３０ バルク消去電圧発生器
１４０ 選択回路

Claims (20)

1. ビットラインに接続された複数のメインセルと、
   前記複数のメインセルに接続される複数のメインワードラインと、
   前記ビットラインに接続されて、前記複数のメインセルの最も外側に位置する複数のダミーセルと、
   前記複数のダミーセルに接続される複数のダミーワードラインとを含み、
   前記複数のダミーワードラインには互いに異なる消去電圧が提供されることを特徴とするＮＯＲフラッシュメモリ。
2. 前記複数のメインワードラインに隣接したダミーワードラインには前記複数のメインワードラインに印加される消去電圧が提供されることを特徴とする請求項１に記載のＮＯＲフラッシュメモリ。
3. 前記複数のダミーワードラインのうち最も外側に位置するダミーワードラインにはバルク領域に印加される消去電圧が提供されることを特徴とする請求項２に記載のＮＯＲフラッシュメモリ。
4. 前記複数のダミーワードラインのうち最も外側に位置するダミーワードラインは消去動作の時にフローティング状態であることを特徴とする請求項２に記載のＮＯＲフラッシュメモリ。
5. ビットラインに接続された複数のメインセルと、前記ビットラインに接続されて前記複数のメインセルの最も外側に位置する複数のダミーセルを有するメモリセルアレイと、
   前記複数のメインセルに接続される複数のメインワードラインと、
   前記複数のダミーセルに接続される複数のダミーワードラインと、
   前記複数のメインワードラインに第１消去電圧を提供する第１消去電圧発生器と、
   前記メモリセルアレイのバルク領域に前記第１消去電圧より高い第２消去電圧を提供する第２消去電圧発生器とを含み、
   前記複数のダミーワードラインには互いに異なる消去電圧が提供されることを特徴とするＮＯＲフラッシュメモリ。
6. 前記第１消去電圧は負の電圧であることを特徴とする請求項５に記載のＮＯＲフラッシュメモリ。
7. 前記第２消去電圧は正の電圧であることを特徴とする請求項６に記載のＮＯＲフラッシュメモリ。
8. 前記複数のメインワードラインに隣接したダミーワードラインには前記第１消去電圧が提供されることを特徴とする請求項５に記載のＮＯＲフラッシュメモリ。
9. 前記複数のダミーワードラインのうち最も外側に位置するダミーワードラインには前記第２消去電圧が提供されることを特徴とする請求項８に記載のＮＯＲフラッシュメモリ。
10. 前記複数のダミーワードラインのうち最も外側に位置するダミーワードラインは消去動作の時にフローティング状態であることを特徴とする請求項８に記載のＮＯＲフラッシュメモリ。
11. 前記複数のダミーワードラインのうち最も外側に位置するダミーワードラインと前記第２消去電圧発生器との間に接続され、前記複数のダミーワードラインのうち最も外側に位置するダミーワードラインに選択的に前記第２消去電圧を伝達する選択回路をさらに含むことを特徴とする請求項８に記載のＮＯＲフラッシュメモリ。
12. 前記選択回路は制御信号に応答して前記複数のダミーワードラインのうち最も外側に位置するダミーワードラインをフローティング状態にすることを特徴とする請求項１１に記載のＮＯＲフラッシュメモリ。
13. 前記選択回路は、制御信号に応答してオンまたはオフされるＭＯＳトランジスタを有し、前記ＭＯＳトランジスタがオンしたときに、前記複数のダミーワードラインのうち最も外側に位置するダミーワードラインと前記第２消去電圧発生器との間に電流通路を形成することを特徴とする請求項１１に記載のＮＯＲフラッシュメモリ。
14. ＮＯＲフラッシュメモリの消去方法であって、
    前記ＮＯＲフラッシュメモリは、
    ビットラインに接続された複数のメインセルと、
    前記複数のメインセルに接続される複数のメインワードラインと、
    前記ビットラインに接続されて、前記複数のメインセルの最も外側に位置する複数のダミーセルと、
    前記複数のダミーセルに接続される複数のダミーワードラインとを含み、
    前記ＮＯＲフラッシュメモリの消去方法は、
    前記複数のメインワードラインには同一である消去電圧を提供し、
    前記複数のダミーワードラインには互いに異なる消去電圧を提供することを特徴とする消去方法。
15. 前記複数のメインワードラインには第１消去電圧を提供し、
    前記複数のメインワードラインに隣接したダミーワードラインには前記第１消去電圧を提供し、
    前記複数のダミーワードラインのうち最も外側に位置するダミーワードラインには前記第１消去電圧より高い第２消去電圧を提供することを特徴とする請求項１４に記載の消去方法。
16. 前記第１消去電圧は負の電圧であることを特徴とする請求項１５に記載の消去方法。
17. 前記第２消去電圧は正の電圧であることを特徴とする請求項１６に記載の消去方法。
18. 前記第２消去電圧は消去動作の時にメモリセルアレイのバルク領域に提供される電圧であることを特徴とする請求項１７に記載の消去方法。
19. 前記複数のメインワードラインには第１消去電圧を提供し、
    前記複数のメインワードラインに隣接したダミーワードラインには前記第１消去電圧を提供し、
    前記複数のダミーワードラインのうち最も外側に位置するダミーワードラインはフローティング状態にし、
    メモリセルアレイのバルク領域には前記第１消去電圧より高い第２消去電圧を提供することを特徴とする請求項１４に記載の消去方法。
20. 前記第１消去電圧は負の電圧であり、前記第２消去電圧は正の電圧であることを特徴とする請求項１９に記載の消去方法。

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