JP2007200963A - 半導体記憶装置 - Google Patents

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Abstract

【課題】縦横比が1：2のメモリセルを用いた2の奇数乗の容量のメモリチップでは、従来のメモリセルブロック配置をした場合、チップ形状が1:1になり、1:2形状のパッケージに封入することが困難になる。また、従来の1:2形状にするメモリブロック配置では、周辺回路領域の面積がメモリブロックによって制限され、パッド配置が中央部分に集中し、パッケージ封入の際の配線が密になる。
【解決手段】メモリブロックBANK0,1,2,3をL字型で構成し、それらを組み合わせて配置することで、ほぼ1:2の形状のチップを構成する。また、周辺回路領域がチップ長辺の中央帯に配置可能となり、メモリブロックに制限されない。
【選択図】図１

Description

本発明は、半導体記憶装置に関し、特にメモリアレーの配置方法及び、その制御方法に関する。
ダイナミック・ランダム・アクセス・メモリ（DRAM）のメモリセルは、情報を電荷として蓄積するキャパシタと、そのキャパシタとビット線との間に配置された選択スイッチとして用いるトランジスタからなる。これまで、折り返し方ビット線方式のアレーでは、メモリセルの最小サイズとその形状は、ビット線方向に2Fであり、ワード線方向が4Fの8F2で1:2形状である。ここで、Fは最小加工寸法でビット線あるいはワード線ピッチの狭い方の1/2で表現される。この1:2形状のメモリセルからなるDRAMは従来、4Mb、16Mb、64Mbと世代毎に４倍の大容量化を行なってきた。この場合、それぞれの容量を２の累乗の形式で書くと、4M=222、16Mb＝224、64Mb＝226といずれも２の偶数乗つまり、22n（n：自然数）であった。チップ形状は、メモリセル形状が縦横比1：2の形状であることから、22mの容量のDRAMチップのメモリセルを実現すと、図４５（ｂ）にあるように縦横に2m個並べた構成をとることでメモリアレー及び、DRAMチップ全体が1:2となる。そのため、微細化によって、４倍の大容量化する際には、チップ形状1:2を維持することが可能であった。
しかしながら、大容量化を支えてきた微細化速度の停滞から、大容量化の速度が低下すると共に、世代毎に２倍の容量、つまり、２の奇数乗の容量のDRAMが開発されるようになった。128Mbや512Mbがその例である。これらの容量では、前述の２の偶数乗のチップと異なり、22n+1個のメモリセルを並べることから、チップ形状は、図４８のように1:1あるいは1:4となる。チップを大容量化した際には、Dual Inline Memory Module (DIMM)あたりの容量を増大できるように、搭載枚数を維持できるようにDRAMチップのパッケージ外形を変化させることなく、チップ容量を増大させることが望ましい。
しかしながら、２の奇数上のチップは、1:1あるいは1:4の形状となるため、従来の1:2のチップ形状に比べて、短辺長あるいは長辺長が２倍となる。そのため、最先端プロセスを用いた場合には、短辺長あるいは、長辺長がパッケージサイズを超過するため、一世代前DRAMチップと同一のパッケージへの封入が困難となる。また、パッケージ封入可能サイズになるまでプロセスの微細化が進むと、さらに２倍の容量のチップが封入可能となる。
図４８は、２の偶数乗と同様のメモリブロックの配置を行った場合のメモリチップchipのメモリブロックの配置を示したものである。前述のとおり、チップ形状は、図４８（ａ）にあるように1:1あるいは図４８（ｂ）にあるように1:4となり、短辺長あるいは長辺長がさらに２倍の容量のチップと同様の長さになり、パッケージ封入が困難になる。
一方、図４７は、チップ形状が1:2になるようにチップchipを3x3の領域に分割し、その中央に周辺回路領域、周辺回路領域を囲む８つの領域にメモリブロックを配置したものである（特許文献１を参照）。この構成では、チップ中央に周辺回路領域が集中的に配置される。その面積は、周囲のメモリセルブロックの面積によって決まるため、周辺回路の回路点数が少ない場合には、不要な領域が含まれる一方、回路点数が多い場合には、チップ中央の領域だけに配置不可能となり、メモリブロックの間に配置する必要が出てくる。また、パッドPadも中央領域に集中して配置されるため、パッケージに封入した際のパッケージピンへのボンディングワイヤー、リードフレームの配線が集中してしまい、配線が複雑になる問題がある。
特開平１１−１４５４２０号公報
本願発明の目的は、縦横比が1：2のメモリセルを用いた２の奇数乗の容量のメモリチップで、縦横比が1:2のチップ形状を実現することである。あるいは、縦横比が1：1のメモリセルを用いた２の偶数乗の容量のメモリチップで、縦横比が1:2のチップ形状を実現することである。
本発明の目的するための主な手段を以下に示す。
複数のワード線と、前記複数のワード線と交差する複数のビット線と、前記複数のワード線と前記複数のビット線との所望の交点に配置された複数のメモリセルと、複数の前記メモリセルを含み、互いに第１の記憶容量を有する矩形形状の第１および第２メモリアレーと、複数の前記メモリセルを含み、前記第１の記憶容量より記憶容量が少ない第２の記憶容量を互いに有する矩形形状の第３および第４メモリアレーと、前記第１および第３メモリアレーを有する第１メモリブロックと、前記第２および第４メモリアレーを有する第２メモリブロックと、前記第１および第２メモリブロックのそれぞれを選択するための第１および２バンクアドレスとを有し、前記第１メモリブロックは、前記第１メモリアレーの一辺に対して、前記第１メモリアレーの一辺より短い前記第３メモリアレーの一辺が対向するように配置されてＬ字形状をなし、前記第２メモリブロックは、前記第２メモリアレーの一辺に対して、前記第２メモリアレーの一辺より短い前記第４メモリアレーの一辺が対向するように配置されてＬ字形状をなし、前記第３および第４メモリアレーのそれぞれの長辺が互いに対向するように前記第１および第２メモリアレーの間に配置され、前記第１メモリブロックと前記第２メモリブロックが、互いに点対称になるように配置された半導体記憶装置により達成できる。
すなわち、メモリチップを構成する複数のメモリブロックをそれぞれＬ字型に構成し、それを組み合わせ、さらに周辺回路領域を中央帯に配置することにより達成できる。
本発明により、メモリセル形状が1:2のメモリセルを用いた容量が22n+1のメモリチップにおいて、1:2のチップ形状を実現し、従来同様の1:2の形状のパッケージに封入可能となる。また、メモリチップの中央帯に制御回路などを配置することにより、周辺回路領域の面積を可変にすることができ、チップ面積の低減化可能となる。
以下に、本発明の実施例を図を用いて詳細に示す。
図１は、本発明の実施例１を示した図である。図１では、メモリセルレイアウトの縦横比が1:2で面積が最小加工寸法をF（ワード線ピッチ、ワード線ピッチのうち小さい方の1/2）としたときに8F2であるメモリセルを用いて、２の奇数乗、例えば2Gb(=231)の容量を構成した場合を想定している。メモリセルレイアウトの縦横比が1:1で面積が4F2のセルを用いて、２の偶数乗、例えば、1Gb(=230),4Gb(=232)の容量を構成した場合も同様である。本構成の特徴は、一つのバンクを「L」字型になるように配置することで、上記想定の場合にチップ形状をパッケージに封入しやすい縦横比1:2に近い形状にできる。図１のチップChipは、４つの独立したメモリブロックBANK0、BANK1、BANK2、BANK3と入出力及び、データ制御、内部電源電圧出力回路、クロック同期回路、テスト回路などが配置される周辺回路領域PERI、各メモリブロックから読み出されたデータを周辺回路PERI領域に出力するためのメインアンプブロックMAB,MAB2が含まれる。図１では、メモリブロックBANK0および、BANK1については、メモリブロックの形状のみ示している。
また、メモリブロックBANK2、BANK3については、メモリブロック内のメモリセルアレーの配置について示している。メモリブロックBANK0,およびBANK1もBANK2、BANK3と同様のメモリセルアレーの配置がなされる。各メモリブロックのメモリセルアレーは、４つのメモリセルアレーMCAa、MCAb、MCAc、MCAdに分けられる。これらのメモリセルアレーの分割方法について、図３９（ａ）に示す。図３９（ａ）は、32k本のワード線（WL）と32k本のビット線（BL）から構成されるメモリブロックの分割方法を示している。メモリセルが8F2で折り返し方メモリセルアレーの場合、このメモリブロックの容量は、32k x 32k ÷2 =512Mbである。図にあるように、メモリセルアレーMCAa、MCAbのワード線の本数は等しい。
一方、メモリセルアレーMCAc、MCAdのワード線本数は、メモリセルアレーMCAa、MCAbのワード線本数の約２倍となっている。また、メモリセルアレーMCAaとMCAbのビット線本数は互いに等しく、同様にメモリセルアレーMCAcとMCAdのビット線本数も等しい。このように1つのメモリブロックを大まかに1:2分割することで、図１に示されるように、各メモリブロックBANK0,BANK1,BANK2,BANK3の形状をL字型（もしくは、その反転、回転した形状）にすることが可能となる。このときメモリブロックBANK0,BANK1で構成される領域の形状は、約1:4となり、残りのメモリブロックBANK2,BANK3と組み合わせることにより、約1:2のチップ形状を実現できる。
図２は、チップChipのメモリブロックBANK2とBANK3部分の多分割ビット線構成を前提とした場合のアレー構成例について示している。図３９の（ａ）にあるように、メモリセルアレーMCAa、MCAbとメモリセルアレーMCAc、MCAdのワード線本数は、２倍である。そのため、所定のワード線本数ごとにメモリセルアレーをサブメモリアレーSMAに分割するビット線を分割する多分割ビット線構成の場合には、メモリセルアレーMCAa、MCAbに対して、メモリセルアレーMCAc、MCAdにおけるサブメモリアレー数も約２倍となる。図２では、メモリセルアレーMCAa、MCAbのサブメモリアレーSMAの数は、１０個、一方、メモリセルアレーMCAc、MCAdのサブメモリアレーSMAの数は、２２個となっている。サブメモリアレーの数は、これに限られるわけではない。大まかに1:2であることが特徴である。サブメモリアレーSMA間には、各ビット線、あるいは、ビット線ペア毎に接続されるセンスアンプが複数配置されるセンスアンプブロックSABが配置される。
次にメモリブロックBANK3に注目して説明する。他のメモリブロックも同様の構成である。
メモリセルアレーMCAa(3)とMCAb(3)の間には、入力されたXアドレスから対応するワード線を選択するためのXデコーダXDECab(3)が配置される。XデコーダXDECab(3)は両側に配置されたメモリアレーMCAa(3)とMCAb(3)を同時に活性化する。同様にメモリセルアレーMCAc(3)とMCAd(3)の間には、入力されたXアドレスから対応するワード線を選択するためのXデコーダXDECcd(3)が配置される。XデコーダXDECcd(3)は両側に配置されたメモリセルアレーMCAc(3)とMCAd(3)を同時に活性化する。このとき、メモリセルアレーMCAa、MCAb、MCAc、MCAdは同一のメモリブロックであるため、XDECab(3)とXDECcd(3)からMCAa(3)とMCAb(3)あるいは、MCAc(3)とMCAd(3)に対して、特定のワード線WLが１本選択される。
つまり、XDECab(3)とXDECcd(3)から同時にワード線が選択されることはない。メモリセルアレーMCAa(3)、MCAb(3)、MCAc(3)、MCAd(3)のそれぞれのXデコーダに隣接する直交する一辺には、入力されたYアドレスから特定のY選択線YSa(3)、YSb(3)、YSc(3)、YSd(3)、を選択するためのYデコーダYDECa(3)、YDECb(3)、YDECc(3)、YDECd(3)が配置される。YデコーダYDECc(3)、YDECｄ(3)は、メモリブロックBANK2に対応するYデコーダYDECa(2)〜YDECd(2)と一列に（一つの仮想線上に）配置され、YデコーダYDECa(3)、YDECb(3)は、YデコーダYDECa(2)〜YDECd(2)と異なる列に配置される。YデコーダYDECa(3)、YDECb(3)はXデコーダXDECab(3)から任意のワード線が選択された場合にのみ活性化され、XデコーダXDECcd(3)からワード線が選択された場合には活性化されない。逆に、YデコーダYDECc(3)、YDECd(3)はXデコーダXDECcd(3)から任意のワード線が選択された場合にのみ活性化され、XデコーダXDECab(3)からワード線が選択された場合には活性化されない。YデコーダYDECc(3)、YDECd(3)のメモリセルアレーにと隣接する辺と対向する辺には、メモリセルアレーからセンスアンプSAに出されたデータのうちY選択線によって選択されたデータを転送するためのメインIO線MIOc(3), MIOd(3)が接続されるメインアンプブロックMABが配置される。
一方、メモリセルアレーMCAa(3)、MCAb(3)に接続されるメインIO線MIOa(3)、MIOb(3)は前述したメインアンプブロックMABに隣接するメインアンプブロックMAB2に接続される。この際、途中で隣接するメモリブロックBANK2のメモリセルアレーMCAa(2)、MCAb(2)上を配線されるが、単純に通過配線として配線される。本構成では、メインIO線MIOa(3)、MIOb(3)とMIOc(3)、MIOd(3)の間で配線負荷が異なってしまうが、配線負荷の大きいMIOc(3)、MIOd(3)で十分な信号が出力されるタイミングでメインアンプを駆動することで、メインIO線MIOa(3)、MIOb(3)にはより大きな信号が発生するため問題ない。メインアンプブロックMAB及びMAB2も前述のYデコーダと同様にXデコーダXDECab(3)からワード線が選択された場合にメインアンプブロックMAB2が活性化され、XDECcd(3)からワード線が選択された場合には活性化されない。逆に、XデコーダXDECcd(3)からワード線が選択された場合にYデコーダメインアンプブロックMABが活性化され、XDECab(3)からワード線が選択された場合には活性化されない。また、メインアンプブロックMAB2は、メモリブロックBANK3と隣接するメモリブロックBANK2のメモリセルアレーMCAa(2)、MCAb(2)のワード線が選択された場合にも活性化される。
次に、センスアンプブロックSABの構成について図３を用いて説明する。図３は、サブメモリアレーSMAの間に配置されるセンスアンプブロックの主要部を示している。センスアンプブロックSABのセンスアンプには、サブメモリアレーSMAのビット線BLA0, BLA1,・・・のうち約半分のビット線が引き出されセンスアンプブロックに接続される。センスアンプブロックSABでは読み出されたビット線を２本ごとに1つのセンスアンプ回路に接続する。センスアンプ部は、選択信号SHRU, SHRDで制御されセンスアンプ回路と２つの隣接するサブメモリアレーMCAのいずれかのビット線を選択するために利用されるシェアードゲートSHR、ビット線プリチャージ信号BLEQで制御されビット線を所望のプリチャージレベルに設定するためのプリチャージ回路PC、ビット線対間の微小な信号電圧をアレー電圧（VDL）まで増幅するクロスカップル回路CC、クロスカップル回路CCで保持されたデータをY選択線によって、ローカルIO線LIO0t/b、LIO1t/bに読み出すためのIOゲートIOGからなる。ローカルIO線LIO0t/b、LIO1t/bとメインIO線MIO0t/bとMIO1t/bはLIO選択信号LIOSELによって接続される。次に各回路の構成について一例を挙げて説明する。クロスカップルCCは、互いのソースを共通にし、互いのゲートとドレインが接続された１対のNMOSと、同様にソースを共通にし、互いのゲートとドレインが接続された１対のPMOSからなる。NMOSとPMOSのソースは、それぞれ、センスアンプブロックSAB内にあるクロスカップルCCで共通にNMOSコモンソースNCSとPMOSコモンソースPCSに接続される。コモンソース線NCS及び、PCSは、それぞれ、センスアンプ活性化信号SAN、SAPによって電源VSSとVDLに接続される。プリチャージ回路PCは、プリチャージ信号BLEQによって制御される、ビット線にビット線プリチャージレベルを供給するスイッチと、ビット線ペア間をショートするスイッチからなる。IOGは、カラム選択信号で制御され、入出力線LIOt/bとビット線間を接続するスイッチからなる。シェアードゲートSHRは、シェアードゲート信号SHRU,SHRDで制御される、センスアンプ側のビット線BL0t/b、BL1t/b・・・とアレー側のビット線BLA0,BL1などの間に配置されるスイッチからなる。センスアンプブロックSABの回路構成は、ここに示したものに限られるわけではなく、同様の機能を有する回路構成であれば、別の構成でもかまわない。
次にメモリセルアレーMCAc(3)とMCAd(3)のメインIO線MIOc(3)とMIOd(3)が接続されるメインアンプブロックMABの構成について図３１（ａ）を用いて説明する。図３１（ａ）のメインアンプブロックMABでは、複数のデータアンプDAMPが配置される。配置されるデータアンプの数は、チップに対して入出力されるデータピンDQ0、・・・DQnと同数あるいは、ダブルデータレートSDRAMなどで用いられている内部データプリフェッチに対応するために、その２倍、４倍、８倍の数だけ配置される。データアンプDAMPの構成例について図３３に示す。データアンプDAMPは、メインアンプ接続スイッチMIOS、リードメインアンプRMA、ライトアンプWD、メインIOプリチャージ回路MIOPから構成される。メインアンプ接続スイッチMIOSは、メインIO線MIOt/bとリードメインアンプRMAの内部ノードSt/bを接続するためのスイッチで、メインアンプ活性化信号MAEとメインアンプイコライズ信号MAEQを用いて制御されるPMOSトランジスタで構成されている。リードメインアンプRMAは、メインアンプイネーブル信号で制御され、メインIO接続スイッチを介してリードメインアンプの内部ノードSt/bに読み出された微小信号を電源振幅VCLまで増幅するためのクロスカップル型の増幅回路と、メインアンプイコライズ信号MAEQで制御されるメインアンプイコライズ回路とデータを出力するための出力バッファからなる。ライトアンプWDは、ライトアンプイネーブル信号で制御され、外部より入力されたデータを受けてメインIO線MIOt/bを駆動する回路である。メインアンププリチャージ回路MIOPCは、メインIOイコライズ信号IOEQによって制御される。メインIO線MIOt/bがリード・ライトで利用されていない待機時に所望の電圧レベル、たとえば周辺回路電圧VCLに設定するための回路である。本構成では、相補のメインIO線をショートするPMOSトランジスタによるイコライズMOSと相補のメインIO線と所望の電源との間のPMOSプリチャージトランジスタからなる。
次にメモリセルアレーMCAa(3)とMCAb(3)のメインIO線MIOa(3)とMIOb(3)が接続されるメインアンプブロックMAB2の構成について図３１（ｂ）をもちいて説明する。メインアンプブロックMAB2は、複数のデータアンプ回路DAMP2が配置される。配置される数は、前述のデータアンプ回路DAMPと同数であることが望ましい。次にデータアンプ回路DAMP2の構成について図３４を用いて説明する。本回路には、２組のメインIO線対から１対のメインIO線を選択するメインIO線選択回路MIOS2、メインIO選択回路の出力に接続される１つのリードデータアンプ回路RMA、メインIO線のそれぞれに接続されるライトアンプWD及び、メインIOプリチャージ回路MIOCPが配置される。本構成の特徴は、２組のメインIO線対MIO0t/b、MIO1t/bのいずれかが、メインIO線選択回路MIOS2において、メインIO線選択信号MIOSEL0,1に従って選ばれて、リードメインアンプRMAの内部ノードSt/bに対して接続される。このデータメインアンプDAMP2を共有する構成を実現するためには、メインIO線選択回路に接続されるメインIO線対に同時に読み出しあるい書込み動作が起こらないことが必要である。
図１及び図２において、メインアンプブロックMAB2は、メモリブロックBANK3のメモリセルアレーMCAa(3)のメインIO線MIOa(3)とメモリセルアレーMCAb(3)のメインIO線MIOb(3)だけでなく、メモリブロックBANK2のメモリセルアレーMCAb(2)のメインIO線MIOb(2)および、メモリセルアレーMCAa(2)のメインIO線MIOa(2)も接続される。メモリブロックBANK3とBANK2の両方のYデコーダが同時に活性化されることがないので、メインIO線MIOa(3)とMIOb(2)で共通のメインアンプDAMP2を用いることができる。同じ理由から、メインIO線MIOb(3)とMIOa(2)で共通のデータアンプ回路DAMP2を用いることできる。リードメインアンプRMA、ライドアンプWD、メインIOプリチャージ回路MIOPCは、前述の図３３と同様の回路でかまわない。ただし、それぞれに入力されるライトアンプイネーブル信号WDE0,WDE1及びメインIOイコライズ信号MIOEQ0,MIOEQ1や、メインIO選択信号MIOSEL0,MIOSEL1は、図３５に示されるようなデコーダ回路により出力される。
図３５には、(a)ライトアンプイネーブル信号WDE0,WDE1を出力するライトアンプイネーブル信号デコーダ回路WDEDEC2、(b)メインIOイコライズ信号MIOEQ0,MIOEQ1を出力するメインIOイコライズ信号デコード回路MIOEQDEC2、(c)メインIO選択信号MIOSEL0,MIOSEL1を出力するメインIO選択信号デコーダ回路MIOSELDEC2の構成例を示している。ライドアンプイネーブル信号デコード回路WDEDEC2は、ライトアンプイネーブル信号WDEとメモリブロック選択信号BKS0、BKS1とのAND論理によりをライトアンプイネーブル信号WDE0、WDE1を出力する回路構成である。
ここでメモリブロック選択信号BKS0,BKS1は、対応するメインIO線MIO0t/b及びMIO1t/bが読み出し・書込み選択動作が起こった場合に選択される信号である。例えば、前述の図２において、メモリブロックBANK2のメモリセルアレーMCAa(2)、MCAb(2)のワード線がXデコーダXDECab(2)から選択され、さらに、YデコーダYDECa(2)及び、YDECb(2)からY選択線YSa(2)及びYSb(2)が活性化されるときにメモリブロック選択信号BKS0が活性化される。前述の図２において、メモリブロックBANK3のメモリセルアレーMCAa(3)、MCAb(3)のワード線がXデコーダXDECab(3)から選択され、さらに、YデコーダYDECa(3)及び、YDECb(3)からY選択線YSa(3)及びYSb(3)が活性化されるときにメモリブロック選択信号BKS1が活性化される。前述の通り、メモリブロックBANK2,BANK3のYDECa,b(2)とYDECa,b(3)は同時に活性化することがないため、本構成が実現可能である。メインIOイコライズ信号デコード回路MIOEQDEC2は、メインIOイコライズ信号MIOEQとメモリブロック選択信号BKS0、BKS1とのAND論理によりメインIOイコライズ信号MIOEQ0,MIOEQ1を出力する。メインIO選択信号デコーダ回路MIOSELDEC2はメインアンプイコライズ信号MAEQとメインアンプイネーブル信号MAEとメモリブロック選択信号BKS0、BKS1の論理をとることによって、IO選択信号MIOSEL0,MIOSEL1を出力する。このようにデータアンプ回路を隣接するメモリブロックで共有することで、回路規模を低減でき、小面積化を実現ことができる。
また、リードアンプのクロスカップル型アンプに代表されるアンプ回路では、入力信号に対して、トランジスタのしきい値電圧のばらつきが問題となる。共有化することで、非共有時と同じ面積でもばらつきの小さくなるような大面積のトランジスタを用いることが可能となる。
本チップをパッケージに封入した場合の構成例を図４６に示す。データ、アドレスの入出力のためのパッドPadがチップ長辺方向に渡って配置されることにより、ボンディングワイヤーWIREやリードフレームLEADの配線ピッチが緩和され、配線が容易になる。この図では、パッド列は1列であるが、２列であっても同様である。２列とすることでパッド配置ピッチを緩和しつつチップChip上のパッド数を増加させることができる。
本構成の利点について述べる。メモリセルレイアウトの縦横比が1:2で面積が8F2であるメモリセルを用いて、２の奇数乗、例えば2Gb(=231)の容量を構成したや、メモリセルレイアウトの縦横比が1:1で面積が4F2のセルを用いて、２の偶数乗、例えば、1Gb(=230),4Gb(=232)の容量を構成した場合、一つのバンクを「L」字型になるように配置し、それを組合すことで、上記想定の場合にチップ形状をパッケージに封入しやすい縦横比1:2に近い形状にできる。メインアンプブロックを隣接するメモリアレーブロックで共有することで、回路点数が低減でき、小面積化が可能である。さらに、メモリセルアレー部位外の周辺回路をチップ中央に帯で配置できるため、周辺回路の回路点数にあわせて周辺回路領域の面積を決められる。さらに、チップ長辺方向にパッドが一列に配置できるため、パッケージに封入し、外部リード線に接続する際のリード線の配線および、ボンディングワイヤーの配線ピッチが緩和でき、配線が容易になる利点がある。
次に、実施例１の変形例を図４に示す。本構成は、図１における各メモリブロックの分割数を４つから２つにしているのが特徴である。こうすることで、Xデコーダの駆動するワード線長が長くなるためワード線速度は遅くなるが、Xデコーダの回路規模を低減できるため、小チップ面積化できる利点がある。この構成でのメモリブロックBANK0,BANK1,BANK2,BANK3の分割方法について、図３８（ａ）を用いて説明する。図１では、ビット線本数が1:1になるように縦方向に分割していたが、本構成では、ワード線本数が約1:2になるように横方向に２分割しているだけである。これにより、メモリセルアレーMCAaのワード線本数に対してメモリセルアレーMCAbのワード線本数は約２倍となる。図３８（ａ）の場合には、ワード線本数32k本の例を示しているが、例えばこの場合、メモリセルアレーMCAaの本数は、10k本に対して、メモリセルアレーMCAbのワード線本数は、22k本で構成する。
次に図４のメモリブロックBANK2,BANK3の領域について説明する。他のメモリブロックBANK0,BANK1についても同様である。BANK3のメモリセルアレーMCAaとMCAbはXデコーダXDECを挟んで配置される。これにより、非対称に分割されたメモリセルアレーMCAa, MCAbで構成したメモリブロックBANK3はL字型となる。さらに同様にして構成したメモリブロックBANK2を組み合わせることで、メモリブロックBANK2, BANK3を合わせた領域の形状は、ほぼ1:4となる。さらに、メモリブロックBANK1, BANK0も同様に構成することで、チップ形状を1:2にすることができる。そのほかの構成は、図１に係る実施例と同様である。本構成の利点について述べる。前述の図１の利点に加え、Xデコーダ部分の数が少ないため、チップ面積を低減できる利点がある。
次に、前述の実施例１の別の変形例を図５に示す。本構成は、図１に係る実施例における各メモリブロックの分割数を４つからほぼ等しい６つ分割しているのが特徴である。これにより、Yデコーダの駆動するY選択線YSの配線長が短くなるため、カラム動作速度の向上が実現できる。また、メモリセルアレー毎にY選択線長に２倍の差があったのに対して、本構成では、ほぼ等しくなるため、カラム動作サイクルのばらつきが低減でき、高速動作を実現できる。この構成でのメモリブロックBANK0,BANK1,BANK2,BANK3の分割方法について、図３９（ｂ）を用いて説明する。図１に係る実施例では、ビット線本数が1:1になるように縦方向に分割し、さらにワード線本数が約1:2になるように横方向に２分割していたが、本構成では、ワード線本数が1:1:1になるように横方向にほぼ３等分しているのが特徴である。
これにより、メモリセルアレーMCAa、MCAb、MCAc, MCAd, MCAe, MCAfはそれぞれほぼ等しいワード線本数となる。図３８（ｂ）の場合には、ワード線本数32k本の例を示しているが、例えばこの場合、メモリセMCAa〜MCAdが5k本、MCAe, MCAfが6k本で構成される。
図６は、チップChipのメモリブロックBANK2とBANK3部分の多分割ビット線構成を前提とした場合のアレー構成例について示している。メモリセルアレーMCAa、MCAb、MCAc, MCAdのサブメモリアレーSMAの数は、１０個、一方、メモリセルアレーMCAe、MCAfのサブメモリアレーSMAの数は、１２個となっている。サブメモリアレーの数は、これに限られるわけではない。大まかに等しいことが必要である。サブメモリアレーSMA間には、各ビット線、あるいは、ビット線ペア毎に接続されるセンスアンプが複数配置されるセンスアンプブロックSABは配置される。センスアンプブロックの回路構成は、前述の通りである。
次にメモリブロックBANK3に注目して説明する。他のメモリブロックも同様の構成である。メモリセルアレーMCAa(3)とMCAb(3)の間には、入力されたXアドレスから対応するワード線を選択するためのXデコーダXDECab(3)が配置される。XデコーダXDECab(3)は両側に配置されたメモリアレーMCAa(3)とMCAb(3)を同時に活性化する。同様にメモリセルアレーMCAc(3)とMCAd(3)の間には、入力されたXアドレスから対応するワード線を選択するためのXデコーダXDECcd(3)、メモリセルアレーMCAe(3)とMCAf(3)の間には、XデコーダXDECef(3)が配置される。それぞれのXデコーダXDECcd(3)、XDECef(3)は両側に配置されたメモリセルアレーMCAc(3)とMCAd(3)、メモリセルアレーMCAe(3)とMCAf(3)の入力されたアドレスに対応したワード線を同時に活性化する。
このとき、メモリセルアレーMCAa、MCAb、MCAc、MCAd、MCAe, MCAfは同一のメモリブロックであるため、XDECab(3)とXDECcd(3)とXDECef(3)からMCAa(3)とMCAb(3)あるいは、MCAc(3)とMCAd(3)あるいは、MCAe(3)とMCAf(3)に対して、特定のワード線WLが1本選択される。つまり、XDECab(3)とXDECcd(3)、XDECef(3)の２つ以上から同時にワード線が選択されることはない。メモリセルアレーMCAa(3)、MCAb(3)、MCAc(3)、MCAd(3)、MCAe(3)、MCAf(3)のそれぞれのXデコーダに隣接する直交する一辺には、入力されたYアドレスから特定のY選択線YSa(3)、YSb(3)、YSc(3)、YSd(3)、YSe(3)、YSf(3)を選択するためのYデコーダYDECa(3)、YDECb(3)、YDECc(3)、YDECd(3) 、YDECe(3)、YDECf(3)が配置される。YデコーダYDECa(3)、YDECb(3)はXデコーダXDECab(3)から任意のワード線が選択された場合にのみ活性化され、XデコーダXDECcd(3)、XDECef(3)からワード線が選択された場合には活性化されない。
同様に、YデコーダYDECc(3)、YDECd(3)はXデコーダXDECcd(3)から任意のワード線が選択された場合にのみ活性化され、XデコーダXDECab(3)、XDECef(3)からワード線が選択された場合には活性化されない。同様に、YデコーダYDECe(3)、YDECf(3)はXデコーダXDECef(3)から任意のワード線が選択された場合にのみ活性化され、XデコーダXDECab(3)、XDECcd(3)からワード線が選択された場合には活性化されない。メモリセルアレーMCAe(3)、MCAf(3)のYデコーダYDECe(3)、YDECf(3)と隣接する辺と対向する辺には、メモリセルアレーからセンスアンプSAに出されたデータのうちY選択線によって選択されたデータを転送するためのメインIO線MIOce(3),MIOdf(3)が接続されるメインアンプブロックMABが配置される。メインIO線MIOce(3)及びMIOdf(3)はそれぞれメモリセルアレーMCAc(3), MCAe(3)及び、MCAd(3), MCAf(3)のセンスアンプブロックSAB上のローカルIO線と接続される。メモリセルアレーMCAc(3)とMCAe(3)は同時に活性化されることがないため、メインIO線を共有することが可能である。
同様に、メモリセルアレーMCAd(3)とMCAf(3)は同時に活性化されることがないため、メインIO線を共有することが可能である。一方、メモリセルアレーMCAa(3)、MCAb(3)に接続されるメインIO線MIOa(3)、MIOb(3)は前述したメインアンプブロックMABに隣接するメインアンプブロックMAB2に接続される。この際、途中で隣接するメモリブロックBANK2のメモリセルアレーMCAa(2)、MCAb(2)上を配線されるが、単純に通過配線として配線される。本構成では、メインIO線MIOa(3)、MIOb(3)とMIOc(3)、MIOd(3)の間で配線負荷が異なってしまうが、配線負荷の大きいMIOc(3)、MIOd(3)で十分な信号が出力されるタイミングでメインアンプを駆動することで、メインIO線MIOa(3)、MIOb(3)にはより大きな信号が発生するため問題ない。メインアンプブロックMAB、MAB2の構成は、前述の通りである。
本構成の利点について述べる。図１に係る実施例の利点に加えて、本構成では、Y選択線の配線長が短く、メモリセルアレー間で差が小さいことから、高速なカラムサイクル動作を実現できる。
実施例１のさらに別の変形例を図７に示す。図７は前述の図５においてメモリブロックの中央に配置したYデコーダを中央に配置し、さらに、チップ中央の周辺回路PERIに隣接して配置されていたメインアンプブロックをYデコーダ間に配置している。本構成の特徴は、前述の図５の構成と同様にYデコーダで選択されるY選択線YSの長さおよび、接続されるトランジスタの数がほぼ等しくなる上に、メインIO線長も等しくなるため、メモリセルアレー間でのカラムサイクル動作のばらつきが低減でき、更なるカラムサイクルの高速化が可能となる利点がある。
図８は、チップChipのメモリブロックBANK2とBANK3部分の多分割ビット線構成を前提とした場合のアレー構成例について示している。メモリセルアレーMCAa、MCAb、MCAc, MCAdのサブメモリアレーSMAの数は、１０個、一方、メモリセルアレーMCAe、MCAfのサブメモリアレーSMAの数は、１２個となっている。サブメモリアレーの数は、これに限られるわけではない。大まかに等しいことが必要である。サブメモリアレーSMA間には、各ビット線、あるいは、ビット線ペア毎に接続されるセンスアンプが複数配置されるセンスアンプブロックSABは配置される。センスアンプブロックの回路構成は、前述の通りである。
次にメモリブロックBANK3に注目して説明する。他のメモリブロックも同様の構成である。メモリセルアレーMCAa(3)とMCAb(3)の間には、入力されたXアドレスから対応するワード線を選択するためのXデコーダXDECab(3)が配置される。XデコーダXDECab(3)は両側に配置されたメモリアレーMCAa(3)とMCAb(3)を同時に活性化する。同様にメモリセルアレーMCAc(3)とMCAd(3)の間には、入力されたXアドレスから対応するワード線を選択するためのXデコーダXDECcd(3)、メモリセルアレーMCAe(3)とMCAf(3)の間には、XデコーダXDECef(3)が配置される。それぞれのXデコーダXDECcd(3)、XDECef(3)は両側に配置されたメモリセルアレーMCAc(3)とMCAd(3)、メモリセルアレーMCAe(3)とMCAf(3)の入力されたアドレスに対応したワード線を同時に活性化する。
このとき、メモリセルアレーMCAa、MCAb、MCAc、MCAd、MCAe, MCAfは同一のメモリブロックであるため、XDECab(3)とXDECcd(3)とXDECef(3)からMCAa(3)とMCAb(3)あるいは、MCAc(3)とMCAd(3)あるいは、MCAe(3)とMCAf(3)に対して、特定のワード線WLが1本選択される。つまり、XDECab(3)とXDECcd(3)、XDECef(3)から同時にワード線が選択されることはない。メモリセルアレーMCAa(3)、MCAb(3)、MCAc(3)、MCAd(3)、MCAe(3)、MCAf(3)のそれぞれのXデコーダに隣接する直交する一辺には、入力されたYアドレスから特定のY選択線YSa(3)、YSb(3)、YSc(3)、YSd(3)、YSe(3)、YSf(3)を選択するためのYデコーダYDECa(3)、YDECb(3)、YDECc(3)、YDECd(3) 、YDECe(3)、YDECf(3)が配置される。YデコーダYDECa(3)、YDECb(3)はXデコーダXDECab(3)から任意のワード線が選択された場合にのみ活性化され、XデコーダXDECcd(3)、XDECef(3)からワード線が選択された場合には活性化されない。
同様に、YデコーダYDECc(3)、YDECd(3)はXデコーダXDECcd(3)から任意のワード線が選択された場合にのみ活性化され、XデコーダXDECab(3)、XDECef(3)からワード線が選択された場合には活性化されない。同様に、YデコーダYDECe(3)、YDECf(3)はXデコーダXDECef(3)から任意のワード線が選択された場合にのみ活性化され、XデコーダXDECab(3)、XDECcd(3)からワード線が選択された場合には活性化されない。YデコーダYDECe(3)とYDECc(3)の間には、メインIO線MIOc(3),MIOe(3)が接続されるメインアンプブロックMAB2が配置される。
同様に、YデコーダYDECf(3)とYDECd(3)の間には、メインIO線MIOd(3),MIOf(3)が接続されるメインアンプブロックMAB2が配置される。また、YデコーダYDECa(3)と隣接するメモリブロックBANK2の境界領域にも同様にメインアンプブロックMAB2が配置され、メインIO線MIOa(3)と隣接するメモリブロックのメインIO線MIOb(2)が接続される。同様に、YデコーダYDECb(3)と隣接するメモリブロックBANK2の境界領域にも同様にメインアンプブロックMAB2が配置され、メインIO線MIOb(3)と隣接するメモリブロックのメインIO線MIOa(2)が接続される。本構成では、すべてのメインIO線長はほぼ等しくなるため、動作速度ばらつきが低減でき、高速化が可能となる。そのほかの回路構成は前述の通りである。
本構成の利点について述べる。前述の図５の利点に加えて、メインIO線のメモリセルアレー間のばらつきが低減されるうえ、動作速度のばらつきが低減でき、カラムサイクルの高速化が容易になる利点がある。
実施例１のさらに別の変形例について図９を用いて説明する。図１に係る実施例では、チップ全体が４つのメモリブロックから構成されていたのに対して、本実施例では、８つのメモリブロックから構成されているのが特徴である。チップChipは、8つの独立したメモリブロックBANK0, BANK1, BANK2, BANK3, BANK4, BANK5, BANK6, BANK7と入出力及び、データ制御、内部電源電圧出力回路、クロック同期回路、テスト回路などが配置される周辺回路領域PERI、各メモリブロックから読み出されたデータを周辺回路PERI領域に出力するためのメインアンプブロックMAB,MAB2が含まれる。
図９では、メモリブロックBANK0〜BANK3については、メモリブロックの形状のみ示している。また、メモリブロックBANK4〜BANK7については、メモリブロック内のメモリセルアレーの配置について示している。メモリブロックBANK0〜BANK3もBANK4〜BANK7と同様のメモリセルアレーの配置がなされる。各メモリブロックのメモリセルアレーは、４つのメモリセルアレーMCAa、MCAb、MCAc、MCAdに分けられる。
これらのメモリセルアレーの分割方法について、図４１（ａ）に示す。チップChip全体の容量を図１に係る実施例と同じ場合を考えると各メモリブロックBANK0, BANK1, BANK2, BANK3, BANK4, BANK5, BANK6, BANK7は、図１に係る実施例における各メモリブロックの容量の半分となる。ここでは、論理的なワード線の本数は、図１に係る実施例と同数の32k本を前提としている。このとき、各メモリブロックは32k本のワード線（WL）と16k本のビット線（BL）から構成されるメモリブロックの分割方法を示している。メモリセルが8F2で折り返し方メモリセルアレーの場合、このメモリブロックの容量は、32k x 16k ÷2 =256Mbである。図にあるように、メモリセルアレーMCAa、MCAbのワード線の本数は等しい。一方、メモリセルアレーMCAc、MCAdのワード線本数は、メモリセルアレーMCAa、MCAbのワード線本数の約２倍となっている。また、メモリセルアレーMCAaとMCAbのビット線本数は互いに等しく、同様にメモリセルアレーMCAcとMCAdのビット線本数も等しい。
このように1つのメモリブロックを大まかに1:2分割することで、図１に示されるように、各メモリブロックBANK0,BANK1,BANK2,BANK3の形状をL字型（もしくは、その反転、回転した形状）にすることが可能となる。このときメモリブロックBANK0〜BANK3で構成される領域の形状は、約1:4となり、残りのメモリブロックBANK4〜BANK7と組み合わせることにより、約1:2のチップ形状を実現できる。各メモリブロックの詳細な構成は、図１に係る実施例における各メモリブロックのビット線の本数を半分にした構成であり、Xデコーダ、Yデコーダ及びメインアンプブロックの配置は、図１に係る実施例と同様である。本構成の利点について述べる。図１に係る実施例の利点に加えて、内部の独立動作できるメモリブロック領域が８つあり、図１に係る実施例に比べてランダムアクセス動作に向いている。
次に実施例１のさらに別の変形例を図１０に示す。本構成は、前述の実施例１の変形例を示す図４と同じ関係で、各メモリブロックの分割数を４つから２つにしているのが特徴である。こうすることで、Xデコーダの駆動するワード線長が長くなるためワード線速度は遅くなるが、Xデコーダの回路規模を低減できるため、小チップ面積化できる利点がある。この構成でのメモリブロックBANK0〜BANK7の分割方法について、図４０（ａ）を用いて説明する。図１に係る実施例では、ビット線本数が1:1になるように縦方向に分割していたが、本構成では、ワード線本数が約1:2になるように横方向に２分割しているだけである。これにより、メモリセルアレーMCAaのワード線本数に対してメモリセルアレーMCAbのワード線本数は約２倍となる。
図４０（ａ）の場合には、ワード線本数32k本の例を示しているが、例えばこの場合、メモリセルアレーMCAaの本数は、10k本に対して、メモリセルアレーMCAbのワード線本数は、22k本で構成する。この図４０（ａ）において縦に並んで配置されているメモリセルアレーMCAa、MCAbを横方向に配置することで、L字型に配置することが可能となる。各メモリブロックの詳細な構成は、前述の図４における各メモリブロックのビット線の本数を半分にした構成であり、Xデコーダ、Yデコーダ及びメインアンプブロックの配置は、図１に係る実施例と同様である。本構成の利点について述べる。図９の利点に加えて、Xデコーダの数を減らしているので、チップ面積の低減効果がある。
次に、実施例１のさらに別の変形例を図１１に示す。本構成は、図１に係る実施例に対する変形例の図５と同じ関係で、各メモリブロックを４分割からほぼ均等に６分割しているのが特徴である。こうすることで、Yデコーダの駆動するY選択線YSの配線長が短くなるため、カラム動作速度の向上が実現できる。また、メモリセルアレー毎にY選択線長に２倍の差があったのに対して、本構成では、ほぼ等しくなるため、カラム動作サイクルのばらつきが低減でき、高速動作を実現できる。
この構成でのメモリブロックBANK0〜BANK7の分割方法について、図４１（ｂ）を用いて説明する。図９では、ビット線本数が1:1になるように縦方向に分割し、さらにワード線本数が約1:2になるように横方向に２分割していたが、本構成では、ワード線本数が1:1:1になるように横方向にほぼ３等分しているのが特徴である。これにより、メモリセルアレーMCAa、MCAb、MCAc, MCAd, MCAe, MCAfはそれぞれほぼ等しいワード線本数となる。図４１（ｂ）の場合には、ワード線本数32k本の例を示しているが、例えばこの場合、メモリセMCAa〜MCAdが5k本、MCAe, MCAfが6k本で構成される。
この図４１（ｂ）において縦に３並んで配置されているメモリセルアレーMCAa、MCAb、MCAc, MCAd, MCAe, MCAfをメモリセルアレーMCAa, MCAbをメモリセルアレーMCAc, MCAd, MCAe, MCAfの横方向に配置することで、L字型に配置することが可能となる。各メモリブロックの詳細な構成は前述の図５における各メモリブロックのビット線の本数を半分にした構成であり、Xデコーダ、Yデコーダ及びメインアンプブロックの配置は図１に係る実施例と同様である。
本構成の利点について述べる。前述の図９の利点のほかに、本構成では、Y選択線の配線長が短く、メモリセルアレー間で差が小さいことから、高速なカラムサイクル動作を実現できる。
次に、実施例１のさらに別の変形例を図１２に示す。本構成は、図１に係る実施例に対する変形例の図７と同じ関係で、各メモリブロックを４分割からほぼ均等に６分割して、さらに、チップ中央の周辺回路PERIに隣接して配置されていたメインアンプブロックをYデコーダ間に配置しているのが特徴である。こうすることで、前述の図１１の構成と同様にYデコーダで選択されるY選択線YSの長さおよび、接続されるトランジスタの数がほぼ等しくなる上に、メインIO線長も等しくなるため、メモリセルアレー間でのカラムサイクル動作のばらつきが低減でき、更なるカラムサイクルの高速化が可能となる利点がある。各メモリブロックの詳細な構成は、前述の図７における各メモリブロックのビット線の本数を半分にした構成であり、Xデコーダ、Yデコーダ及びメインアンプブロックの配置は、図１に係る実施例と同様である。
本構成の利点について述べる。図９の利点のほかに、本構成では、Y選択線の配線長が短く、さらにメインIO線の配線長のメモリセルアレー間でのばらつきが少ないため、高速なカラムサイクル動作を実現できる利点がある。
次に、実施例１のさらに別の変形例を図１３に示す。本構成のチップChipは、８つの独立したメモリブロックBANK0〜7と入出力及び、データ制御、内部電源電圧出力回路、クロック同期回路、テスト回路などが配置される周辺回路領域PERI、各メモリブロックから読み出されたデータを周辺回路PERI領域に出力するためのメインアンプブロックMAB2,MAB4が含まれる。各メモリブロックのメモリセルアレーは、４つのメモリセルアレーMCAa、MCAb、MCAc、MCAdに分けられる。これらのメモリセルアレーの分割方法について、図４０（ｃ）に示す。図４０（ｃ）は、32k本のワード線（WL）と16k本のビット線（BL）から構成されるメモリブロックの分割方法を示している。図にあるように、メモリセルアレーMCAa、MCAbのワード線の本数は等しい。
一方、メモリセルアレーMCAc、MCAdのワード線本数は、メモリセルアレーMCAa、MCAbのワード線本数の約２倍となっている。また、メモリセルアレーMCAaとMCAbのビット線本数は互いに等しく、同様にメモリセルアレーMCAcとMCAdのビット線本数も等しい。このように1つのメモリブロックを大まかに1:2分割することで、図１３に示されるように、各メモリブロックBANK0〜7の形状をL字型（もしくは、その反転、回転した形状）にすることが可能となる。このときメモリブロックBANK0〜3で構成される領域の形状は、約1:4となり、残りのメモリブロックBANK4〜7と組み合わせることにより、約1:2のチップ形状を実現できる。
図１４は、チップChipのメモリブロックBANK4〜7の部分の多分割ビット線構成を前提とした場合のアレー構成例について示している。図４０（ｃ）にあるように、メモリセルアレーMCAa、MCAbとメモリセルアレーMCAc、MCAdのワード線本数は、２倍である。そのため、所定のワード線本数ごとにメモリセルアレーをサブメモリアレーSMAに分割するビット線を分割する多分割ビット線構成の場合には、メモリセルアレーMCAa、MCAbに対して、メモリセルアレーMCAc、MCAdにおけるサブメモリアレー数も約2倍となる。
図１４では、メモリセルアレーMCAa、MCAbのサブメモリアレーSMAの数は、１０個、一方、メモリセルアレーMCAc、MCAdのサブメモリアレーSMAの数は、２２個となっている。サブメモリアレーの数は、これに限られるわけではない。大まかに1:2であることが特徴である。サブメモリアレーSMA間には、各ビット線、あるいは、ビット線ペア毎に接続されるセンスアンプが複数配置されるセンスアンプブロックSABは配置される。
次にメモリブロックBANK7に注目して説明する。他のメモリブロックも同様の構成である。メモリセルアレーMCAa(7)とMCAb(7)の間には、入力されたXアドレスから対応するワード線を選択するためのXデコーダXDECab(7)が配置される。XデコーダXDECab(7)は両側に配置されたメモリアレーMCAa(7)とMCAb(7)を同時に活性化する。同様にメモリセルアレーMCAc(7)とMCAd(7)の間には、入力されたXアドレスから対応するワード線を選択するためのXデコーダXDECcd(7)が配置される。XデコーダXDECcd(7)は両側に配置されたメモリセルアレーMCAc(7)とMCAd(7)を同時に活性化する。このとき、メモリセルアレーMCAa(7)、MCAb(7)、MCAc(7)、MCAd(7)は同一のメモリブロックであるため、XDECab(7)とXDECcd(7)からMCAa(7)とMCAb(7)あるいは、MCAc(7)とMCAd(7)に対して、特定のワード線WLが1本選択される。つまり、XDECab(7)とXDECcd(7)から同時にワード線が選択されることはない。
メモリセルアレーMCAa(7)、MCAb(7)、MCAc(7)、MCAd(7)のそれぞれのXデコーダに隣接する直交する一辺には、入力されたYアドレスから特定のY選択線YSa(7)、YSb(7)、YSc(7)、YSd(7)、を選択するためのYデコーダYDECa(7)、YDECb(7)、YDECc(7)、YDECd(7)が配置される。YデコーダYDECa(7)、YDECb(7)はXデコーダXDECab(7)から任意のワード線が選択された場合にのみ活性化され、XデコーダXDECcd(7)からワード線が選択された場合には活性化されない。逆に、YデコーダYDECc(7)、YDECd(7)はXデコーダXDECcd(7)から任意のワード線が選択された場合にのみ活性化され、XデコーダXDECab(7)からワード線が選択された場合には活性化されない。メモリセルアレーからセンスアンプSAに出されたデータのうちY選択線によって選択されたデータを転送するためのメインIO線MIOc(7),MIOd(7)が接続されるメインアンプブロックMAB2がチップ中央の周辺回路領域PERIに隣接して配置される。メインアンプブロックMAB2には、メモリブロックBANK7からのメインIO線MIOc(7),MIOd(7)のほかに、メモリブロックBANK7とメインアンプブロックMAB2の間に配置されるメモリブロックBANK5からのメインIO線MIOc(5)、MIOd(5)が接続される。
一方、メモリセルアレーMCAa(7)、MCAb(7)に接続されるメインIO線MIOa(7)、MIOb(7)は前述したメインアンプブロックMAB2に隣接するメインアンプブロックMAB4に接続される。この際、途中で隣接するメモリブロックBANK4〜6のメモリセルアレーMCAa(4)、MCAb(4)、MCAa(5)、MCAb(5)、MCAa(6)、MCAb(6)上を配線されるが、単純に通過配線として配線される。また、メインアンプブロックMAB4には、メモリブロックBANK4〜7からのメインIO線MIOc(7),MIOd(7)のほかに、メモリブロックBANK7とメインアンプブロックMAB4の間に配置されるメモリブロックBANK4〜6からのメインIO線MIOa(4)、MIOb(4)、MIOa(5)、MIOb(5)、MIOa(6)、MIOb(6)が接続される。
本構成では、メインIO線MIOa(7)、MIOb(7)とMIOc(7)、MIOd(7)の間で配線負荷が異なってしまうが、配線負荷の大きいMIOc(7)、MIOd(7)で十分な信号が出力されるタイミングでメインアンプを駆動することで、メインIO線MIOa(7)、MIOb(7)にはより大きな信号が発生するため問題ない。メインアンプブロックMAB2およびMAB4も前述のYデコーダと同様にXデコーダXDECab(7)からワード線が選択された場合にメインアンプブロックMAB2が活性化され、XDECcd(7)からワード線が選択された場合には活性化されない。逆に、XデコーダXDECcd(7)からワード線が選択された場合にYデコーダメインアンプブロックMAB2が活性化され、XDECab(7)からワード線が選択された場合には活性化されない。
次にメモリセルアレーMCAa(7)とMCAb(7)のメインIO線MIOa(7)とMIOb(7)が接続されるメインアンプブロックMAB4の構成について図３２をもちいて説明する。メインアンプブロックMAB4は、複数のデータアンプ回路DAMP4が配置される。配置される数は、前述のデータアンプ回路DAMP、DAMP2と同数であることが望ましい。次にデータアンプ回路DAMP4の構成について図３６を用いて説明する。本回路には、４組のメインIO線対から1対のメインIO線を選択するメインIO線選択回路MIOS4、メインIO選択回路の出力に接続される1つのリードデータアンプ回路RMA、メインIO線のそれぞれに接続されるライトアンプWD及び、メインIO線プリチャージ回路MIOCPが配置される。
本構成の特徴は、４組のメインIO線対MIO0t/b、MIO1t/b、MIO2t/b、MIO3t/bのいずれかが、メインIO線選択回路MIOS4において、メインIO線選択信号MIOSEL0,1,2,3に従って選ばれて、リードメインアンプRMAの内部ノードSt/bに対して接続される。このデータメインアンプDAMP4を共有する構成を実現するためには、メインIO線選択回路に接続されるメインIO線対に同時に読み出しあるいは書込み動作が起こらないことが必要である。
図１３及び図１４において、メインアンプブロックMAB4は、メモリブロックBANK7のメモリセルアレーMCAa(7)のメインIO線MIOa(7)とメモリセルアレーMCAb(7)のメインIO線MIOb(7)だけでなく、メモリブロックBANK4〜6のメモリセルアレーMCAb(4)、MCAa(5)、MCAb(6)のメインIO線MIOb(4)、MIOa(5)、MIOb(6)および、メモリセルアレーMCAa(4)、MCAb(5)、MCAa(6)のメインIO線MIOa(4)、MIOb(5)、MIOa(6)も接続される。メモリブロックBANK4,5,6,7の両方のYデコーダが同時に活性化されることがないので、複数のメインIO線MIOb(4)、MIOa(5)、MIOb(6)、MIOa(7)で共通のメインアンプDAMP4を用いることができる。同じ理由から、メインIO線MIOa(4)、MIOb(5)、MIOa(6)、MIOb(7)で共通のデータアンプ回路DAMP4を用いることできる。リードメインアンプRMA、ライドアンプWD、メインIOプリチャージ回路MIOPCは、前述の図３３と同様の回路でかまわない。ただし、それぞれに入力されるライトアンプイネーブル信号WDE0〜3及びメインIOイコライズ信号MIOEQ0〜3や、メインIO選択信号MIOSEL0〜3は、図３７に示されるようなデコーダ回路により出力される。
図３７には、(a)ライトアンプイネーブル信号WDE0〜3を出力するライトアンプイネーブル信号デコーダ回路WDEDEC4、(b)メインIOイコライズ信号MIOEQ0〜3を出力するメインIOイコライズ信号デコード回路MIOEQDEC4、(c)メインIO選択信号MIOSEL0〜3を出力するメインIO選択信号デコーダ回路MIOSELDEC4の構成例を示している。ライドアンプイネーブル信号デコード回路WDEDEC4は、ライトアンプイネーブル信号WDEとメモリブロック選択信号BKS0〜3とのAND論理により、ライトアンプイネーブル信号WDE0〜3を出力する回路構成である。
ここでメモリブロック選択信号BKS0〜3は、対応するメインIO線MIO0t/b、MIO1t/b、MIO2t/b、MIO3t/bが読み出し・書込み選択動作が起こった場合に選択される信号である。例えば、前述の図１４において、メモリブロックBANK4のメモリセルアレーMCAa(4)、MCAb(4)のワード線がXデコーダXDECab(4)から選択され、さらに、YデコーダYDECa(4)及び、YDECb(4)からY選択線YSa(4)及びYSb(4)が活性化されるときにメモリブロック選択信号BKS0が活性化される。
同様に、図１４において、メモリブロックBANKのメモリセルアレーMCAa(5)、MCAb(5)のワード線がXデコーダXDECab(5)から選択され、さらに、YデコーダYDECa(5)及び、YDECb(5)からY選択線YSa(5)及びYSb(5)が活性化されるときにメモリブロック選択信号BKS1が活性化される。同様に、図１４において、メモリブロックBANK6のメモリセルアレーMCAa(6)、MCAb(6)のワード線がXデコーダXDECab(6)から選択され、さらに、YデコーダYDECa(6)及び、YDECb(6)からY選択線YSa(6)及びYSb(6)が活性化されるときにメモリブロック選択信号BKS2が活性化される。
同様に、図１４において、メモリブロックBANK7のメモリセルアレーMCAa(7)、MCAb(7)のワード線がXデコーダXDECab(7)から選択され、さらに、YデコーダYDECa(7)及び、YDECb(7)からY選択線YSa(7)及びYSb(7)が活性化されるときにメモリブロック選択信号BKS3が活性化される。前述の通り、メモリブロックBANK4〜7のYDECa,b(4)、YDECa,b(5)、YDECa,b(6)、YDECa,b(7)は同時に活性化することがないため、本構成が実現可能である。メインIOイコライズ信号デコード回路MIOEQDEC4は、メインIOイコライズ信号MIOEQとメモリブロック選択信号BKS0〜3とのAND論理によりメインIOイコライズ信号MIOEQ0〜3を出力する。メインIO選択信号デコーダ回路MIOSELDEC4はメインアンプイコライズ信号MAEQとメインアンプイネーブル信号MAEとメモリブロック選択信号BKS0〜3の論理をとることによって、IO選択信号MIOSEL0〜3を出力する。
このようにデータアンプ回路を隣接するメモリブロックで共有することで、回路規模を低減でき、小面積化を実現ことができる。また、リードアンプのクロスカップル型アンプに代表されるアンプ回路では、入力信号に対して、トランジスタのしきい値電圧のばらつきが問題となる。共有化することで、非共有時と同じ面積でもばらつきの小さくなるような大面積のトランジスタを用いることが可能となる。
本構成の利点について述べる。図１に係る実施例の利点に加えて、内部の独立動作できるメモリブロック領域が８つあり、図１に係る実施例に比べてランダムアクセス動作に向いている。
次に、実施例１のさらに別の変形例を図１５に示す。本構成は、各メモリブロックの分割方法は前述の図１３と同じである。チップ中央の周辺回路PERIに隣接して配置されていたメインアンプブロックをYデコーダ間に配置しているのが特徴である。こうすることで、Yデコーダで選択されるY選択線YSの長さおよび、接続されるトランジスタの数がほぼ等しくなる上に、メインIO線長も等しくなるため、メモリセルアレー間でのカラムサイクル動作のばらつきが低減でき、カラムサイクルの高速化が可能となる利点がある。
次に、実施例１のさらに別の変形例を図１６に示す。本構成は、図１に係る実施例の各メモリブロック内のビット線本数を1/4にした構成である。メモリブロックの分割方法について、図４２（ｄ）に示す。本構成では、メモリセルアレーMCAbは、２つの領域に分割されるが、ワード線本数が、22k本、ビット線本数8k本になるように変形する。こうすることで、メモリセルアレーMCAaに対して、メモリセルアレーMCAbのワード線本数が２倍になるように分割される。さらに、２つのメモリセルアレーMCAaとMCAbを並べることで、L字型のメモリブロックBANKを実現できる。このメモリブロックを、図１６のメモリブロックBANK8、BANK9のように組み合わせることほぼ正方形のメモリエリアが構築できる。本実施例では、チップChipを１６個のメモリブロックに分割しているため、これを組み合わせることで、チップ形状を1:2にすることができる。メモリブロック内の詳細な構成は、前述の実施例と同様である。本構成の利点について述べる。本構成では、１６個の独立したメモリブロックから構成されるため、前述のどの実施例に比べてもランダムアクセス動作に向いている。また、１６個のメモリブロックに分割しているため、１回に活性化される領域が小さくなり、１回の動作の消費電力を低減できる利点もある。
次に、実施例１のさらに別の変形例を図１７に示す。本構成は、前述の図１６の構成に対して、メモリブロック内の分割数を1:2の2分割から1:1:1のほぼ等しい３分割しているのが特徴である。メモリブロックの分割方法について図４２（ｃ）に示す。前述のメモリセルアレーMCAbをさらにワード線方向に２分割した構成である。これらのメモリセルアレーMCAa、MCAb, MCAcをメモリセルアレーMCAbの上側にメモリセルアレーMCAcを、左側にメモリセルアレーMCAaを配置することで、L字型のメモリセルブロックを実現している。前述の図１６と同様に、このメモリブロックを、図１７のメモリブロックBANK8、BANK9のように組み合わせることほぼ正方形のメモリエリアが構築できる。本実施例では、チップChipを１６個のメモリブロックに分割しているため、これを組み合わせることで、チップ形状を1:2にすることができる。メモリブロック内の詳細な構成は、前述の実施例と同様である。本構成の利点について述べる。前述の図１６の利点に加えて、前述の図１に対する図５の利点と同様に、Y選択線の配線長がすべてのメモリセルアレーで等しくなるため、メモリセルアレー間でのカラムサイクルの動作ばらつきが低減できるため、高速カラム動作を実現できる利点がある。
次に、実施例１のさらに別の変形例について図１８を用いて説明する。図１８では、前述の図１６と同様にチップChipを16個のメモリブロックに分割している。それぞれのメモリセルブロックは、図１に係る実施例のメモリセルブロックのワード線数とビット線数をそれぞれ半分にした構成である。メモリブロックの分割方法を図４２（ｂ）に示す。図４２（ｂ）は、16k本のワード線（WL）と16k本のビット線（BL）から構成されるメモリブロックの分割方法を示している。メモリセルが8F2で折り返し方メモリセルアレーの場合、このメモリブロックの容量は、16k x 16k ÷2 =128Mbである。
図にあるように、メモリセルアレーMCAa、MCAbのワード線の本数は等しい。一方、メモリセルアレーMCAc、MCAdのワード線本数は、メモリセルアレーMCAa、MCAbのワード線本数の約２倍となっている。また、メモリセルアレーMCAaとMCAbのビット線本数は互いに等しく、同様にメモリセルアレーMCAcとMCAdのビット線本数も等しい。このように1つのメモリブロックを大まかに1:2分割することで、図１８に示されるように、各メモリブロックの形状をL字型（もしくは、その反転、回転した形状）にすることが可能となる。これらのメモリブロックを組み合わせることで、1:2のチップ形状を実現できる。図１８の各メモリブロックの構成は、図１２の各メモリブロックでのビット線本数は半分にした構成であり、詳細は図１２と同様である。本構成の利点について述べる。図１に係る実施例の利点に加えて、１６個の独立したメモリブロックを構成できるため、ランダムアクセス動作に向いている。
さらに、実施例１のさらに別の変形例を図１９に示す。本構成は、前述の図１８における各メモリブロックの分割数を４つから２つにしているのが特徴である。こうすることで、Xデコーダの駆動するワード線長が長くなるためワード線速度は遅くなるが、Xデコーダの回路規模を低減できるため、小チップ面積化できる利点がある。この構成でのメモリブロックBANK0〜15の分割方法について、図４２（ａ）を用いて説明する。図１に係る実施例では、ビット線本数が1:1になるように縦方向に分割していたが、本構成では、ワード線本数が約1:2になるように横方向に２分割しているだけである。
これにより、メモリセルアレーMCAaのワード線本数に対してメモリセルアレーMCAbのワード線本数は約２倍となる。図４２（ａ）の場合には、ワード線本数16k本の例を示しているが、例えばこの場合、メモリセルアレーMCAaの本数は、5k本に対して、メモリセルアレーMCAbのワード線本数は、11k本で構成する。メモリセルアレーMCAaとMCAbを並べることにより、L字型のメモリブロックを実現でき、そのメモリブロックを組み合わせることにより、1:2のチップ形状を実現できる。図１９の各メモリブロックの構成は、図１３の各メモリブロックでのビット線本数は半分にした構成であり、詳細は図１３と同様である。本構成の利点について述べる。前述の図１８の利点に加えて、Xデコーダの回路数を削減しているため、チップ面積を低減できる。
実施例１のさらに別の変形例を図２０に示す。本構成は、前述の図１８の構成に対して、チップ中央に配置されていたメインアンプブロックMAB2, MAB4をメモリブロックの間に配置した構成になっている。これにより、メインIO線の配線長のメモリセルアレー間でのばらつきが低減され、前述の図１８に比べて高速なカラムサイクル動作が実現できる利点がある。そのほかの構成については、前述の図１５の構成の各メモリブロックのビット線本数を半分にした構成であり、詳細は図１５と同様である。
実施例２について図２１を用いて説明する。本構成において、チップChipは短辺方向に積み重ねられた４つのメモリブロックBANK0, BANK1, BANK2, BANK3、周辺回路領域PERI, メインアンプブロックMAB2などから構成される。それぞれのメモリブロックは、図３９（ｂ）のようにそれぞれビット線本数が等しくワード線本数がほぼ等しい６つのメモリセルアレーMCAa, MCAb, MCAc, MCAd, MCAe, MCAfに分割される。ここで、図３９（ｂ）の場合、メモリブロックのワード線本数は32k本、ビット線本数は32k本を分割する一例として、メモリセルアレーMCAa，MCAb, MCAe、MCAfのワード線本数を5k本、ビット線本数を16k本、メモリセルアレーMCAc, MCAdのワード線本数を6k、ビット線本数を16k本とした構成などが考えられる。このように、ほぼ等しいワード線本数とすることにより、図２１のように各ブロックの配置をチップ長辺長に渡って、メモリセルアレーを配置することが可能となる。分割したメモリセルアレーを図２１にあるように、横方向に配置することにより、メモリブロックの形状を1:8とすることができ、４つのメモリブロックを重ねることでチップChip形状を1:2にすることができる。各メモリブロック、メモリセルアレーの構成は、前述の構成と同様である。
また、メインアンプブロックMAB2の回路構成は、前述の通りである。本構成の利点について述べる。各メモリセルアレーのワード線本数、ビット線本数がほほ等しいため、Yデコーダ~駆動されるY選択線YSの配線長、接続されるトランジスタ数がほぼ等しくなり、メモリセルアレー間のばらつきが小さくなるため高速中カムサイクル動作を実現することができる。各メモリブロック内のメモリセルアレーを６等分して構成することで、メモリブロックをくみ上げるチップ形状を1:2にすることができる。
次に、図２２に実施例２の変形例を示す。本構成は、前述の図１と図３の関係と同様に、メモリブロックの分割数を６つから３つとすることで、Xデコーダ回路数が低減でき、チップ面積を低減できる利点がある。図３８（ｂ）に本構成でのメモリブロックの分割方法を示す。図にあるように、各メモリセルアレーのワード線本数がほぼ等しくなるように構成する。例えば、図３８（ｂ）の場合には、メモリブロックのワード線本数が32k本であることから、メモリセルアレーMCAa、MCAcの本数を11k本、MCAbの本数を10k本とする構成が考えられる。分割したメモリセルアレーを図２２にあるように、横方向に配置することにより、メモリブロックの形状を1:8とすることができ、４つのメモリブロックを重ねることでチップChip形状を1:2にすることができる。そのほかの回路構成については、前述の通りである。本構成の利点について述べる。前述の実施例２の利点に加えて、ワード線長を長くする代わりに、Xデコーダの回路数を削減できるため、チップ面積を削減できる利点がある。
図２３に、実施例２の別の変形例を示す。本構成は、前述の実施例２のチップ中央領域の周辺回路領域に隣接して配置されていたメインアンプブロックMAB2 を各メモリブロックの間に配置した構成である。各メモリブロックの分割方法は、前述の図２１と同様に図３９（ｂ）に示される。これにより、前述の図２１に比べて、それぞれのメモリセルアレーから引き出されるメインIO線の配線長が短くなり、メモリセルアレーの間で配線負荷のばらつきが低減できるため高速なカラムサイクル動作が実現できる。そのほかの回路構成利点は前述の実施例２と同様である。
次に、図２４を用いて実施例２のさらに別の変形例を説明する。図２４では、チップchipは、短辺方向に４分割、長辺方向に２分割され、８つのメモリブロックからなる。各メモリブロックBANK0〜7はそれぞれ縦横比1:2の長方形である。メモリブロックの分割方法について、図４１（ｂ）に示す。本分割方式では、それぞれのメモリセルアレーMCAa, MCAb, MCAc, MCAd, MCAe, MCAfのビット線本数が等しく、ワード線本数がほぼ等しくなるように分割する。図４１（ｂ）の場合には、メモリブロック全体のワード線本数が32k本であるため、例えば、メモリセルアレーMCAa, MCAcのワード線本数を11k本、メモリセルアレーMCAbのワード線本数を10k本とする構成が考えられる。これらのメモリセルアレーを図２４のメモリブロックBANK5のように横方向に６つのメモリセルアレーを並べることにより、１つのメモリブロックの形状を1:2にすることができる。さらに、この1:2形状のメモリブロックを図２４のように並べることにより、チップ形状を1:2にすることができる。これにより、標準パッケージに封入可能で、パッケージに封入する際にリード線への配線、及び、ボンディグワイヤーの配線ピッチが緩和でき、配線が容易になる利点がある。さらに、図１に係る実施例に比べると、各メモリセルアレーでのY選択信号の配線長、配線負荷のメモリセルアレー間のばらつきが低減されるため、高速なカラムサイクル動作に向いている。
次に、図２５を用いて実施例２のさらに別の変形例を説明する。図２５では、図２４と同様にチップchipは、短辺方向に４分割、長辺方向に２分割され、８つのメモリブロックからなる。各メモリブロックBANK0〜7はそれぞれ縦横比1:2の長方形である。前述の図２４と異なり、メモリブロックの分割方法は図４０（ｂ）にあるように、３分割され、それぞれのメモリセルアレーMCAa, MCAb, MCAcのワード線本数がほぼ等しくなるように分割される。
図４０（ｂ）の場合には、メモリブロック全体のワード線本数が32k本であるため、例えば、メモリセルアレーMCAa, MCAcのワード線本数を11k本、メモリセルアレーMCAbのワード線本数を10k本とする構成が考えられる。これらのメモリセルアレーを図２５のメモリブロックBANK5のように横方向に３つのメモリセルアレーを並べることにより、１つのメモリブロックの形状を1:2にすることができる。
さらに、この1:2形状のメモリブロックを図２５のように並べることにより、チップ形状を1:2にすることができる。これにより、標準パッケージに封入可能で、パッケージに封入する際にリード線への配線、及び、ボンディグワイヤーの配線ピッチが緩和でき、配線が容易になる利点がある。さらに、図１に係る実施例に比べると、各メモリセルアレーでのY選択信号の配線長、配線負荷のメモリセルアレー間のばらつきが低減されるため、高速なカラムサイクル動作に向いている。
次に、図２６を用いて、実施例２のさらに別の変形例を説明する。本構成では、図２４で周辺回路領域PERIに隣接して配置されていたメインアンプブロックMAB2をメモリブロックの間に配置している点が異なる。そのほかのメモリブロックの分割方法、メモリセルアレーの配置方法は図２４と同様である。さらに、この1:2形状のメモリブロックを図２５のように並べることにより、チップ形状を1:2にすることができる。これにより、標準パッケージに封入可能で、パッケージに封入する際にリード線への配線、及び、ボンディグワイヤーの配線ピッチが緩和でき、配線が容易になる利点がある。さらに、図１に係る実施例に比べると、各メモリセルアレーでのY選択信号の配線長、配線負荷のメモリセルアレー間のばらつきとが低減されるため、高速なカラムサイクル動作に向いている。
本発明を適用するDRAMのメモリセルレイアウト例を図２７に示す。本図は、メモリセルの縦横比が1:2でメモリセル面積が8F2のセルを示している。本レイアウトの特徴は、隣接する片側のビット線BLがセンスアンプに接続されるペアビット線となる折り返し型ビット線構成となるため、動作時のカップリングノイズが小さくできる。ゲート配線層GMを用いたワード線は、最小加工寸法をFとすると2Fのピッチで配線されている。同様に、第1メタル配線をもちいているビット線BLも2Fピッチで配線されている。拡散層DIFFは、ビット線と平行に配置され、２つのトランジスタ毎に分離されている。トランジスタンのゲート長、ゲート幅はほぼFとなる。メモリセルMCはビット線BL方向に隣接するメモリセルMCとビット線コンタクトBCを共有しているビット線BLの直下にない拡散層DIFFとのコンタクトを取るために、ビット線コンタクトBCは楕円型となっている。ビット線コンタクトBCに対してトランジスタのソースドレイン端子を構成する拡散層DIFFには、ストレージノードコンタクトSCが配置される。ストレージノードコンタクトSCは、情報を記憶するためのキャパシタCAPの片側の電極とメモリセルトランジスタの拡散層を接続するためのコンタクトである。メモリセルキャパシタCAPは、メモリセルレイアウトを反映して、1:2の縦横比となる。
別のメモリセルレイアウトを図２８に示す。本図もメモリセルの実効的な縦横比が1:2でメモリセル面積が8F2のセルである。本レイアウトの特徴は、拡散層DIFFをワード線WL及び、ビット線BLに対して斜めになるように配置することで、前述の図２７の楕円であったビット線コンタクトSCを単純円にすることができると共に、メモリセルトランジスタのゲート幅を前述の図２７のFから約1.4倍程度大きく取れる。さらに、キャパシタの形状が円形とできるため、図２７に比べて微細化してもキャパシタの加工が容易である。そのほかの構成は前述の図２７と同様である。
次に、メモリアレーの断面図について説明する。図２７のA-A'の断面構造について、図２９（ａ）を用いて説明する。図２９（ａ）には、周辺回路領域としてセンスアンプブロックSABのNMOS/PMOSトランジスタも示している。本構成は、情報を記憶するキャパシタCAPが、ビット線よりも上層に配置される例である。また、図２７、２８のレイアウトは、キャパシタがビット線配線層よりも下に配置される構成も適用可能である。メモリセルアレーMCAは、P型半導体領域PWELに配置される。このP型半導体領域PWELは、図のように、下層に配置されるN型半導体領域DWELの上に配置される。P型半導体領域PWEL、N型半導体領域DWELはP型基板p-Subに通常のCMOSプロセスにおける不純物拡散などの技術を用いて配置される。本実施例のほかに、P型半導体領域PWELをP型基板p-Sub.の上に直接配置する構成でもかまわない。P型半導体領域PWELは、メモリセルアレーMCAに隣接して配置されるセンスアンプブロックSABあるいは、サブワードドライバブロックSWDBにおいて、所望の基板電位VBBが供給される。図では、センスアンプブロックにおいてP型半導体領域PWELに対してP型拡散領域PDIFFを配置して基板電位VBBを供給している。基板電位VBBには、メモリセルトランジスタのしきい値電圧が所望の電圧に設定されるように、メモリセルトランジスタがNMOSトランジスタの場合には、負電源が用いられる。センスアンプブロックSABのP型半導体領域とメモリセルアレーMCAのP型半導体領域は電気的に接続してもよいし、電気的に分離されていても良い。共通に接続することで、分離領域の面積が不要となるため、面積を低減できる利点がある。
一方、メモリセルアレーMCAのP型半導体領域とセンスアンプブロックSABのP型半導体領域の電位を分離すると、センスアンプブロックSABのNMOSトランジスタの基板電位をメモリセルアレーMCAと別に設定でき、センスアンプトランジスタのしきい値電圧の上昇を防止でき、高速動作を実現できる利点がある。図には示していないが、メモリセルトランジスタのゲートGMは、N型不純物を添加したポリシリコンと、それをタングステン(W)などで裏打ちした構成となっている。タングステン(W)で裏打ちすることで低抵抗化を実現している。また、センスアンプブロックSABや、サブワードドライバブロックのNMOSトランジスタのゲートGNも同様の構成である。一方、センスアンプブロックSABや、サブワードドライバブロックのPMOSトランジスタのゲートGPは、前述のメモリセルトランジスタのゲートGMや、NMOSトランジスタのゲートGNと同様の構成でもよいし、P型不純物を添加したポリシリコンとそれを低抵抗化するためタングステン(W)裏打ちした構成でもかまわない。PMOSトランジスタのゲートGPを、N型不純物を添加したポリシリコンで構成するとプロセス工程が簡略化できる利点がある。
一方、P型不純物を添加したポリシリコンで構成すると、PMOSトランジスタのチャネル構成が表面チャネル構成となるため、トランジスタの電流駆動力の向上、短チャネル特性の改善が図れる利点がある。
さらに、このとき、メモリセルトランジスタのゲートGMをPMOSトランジスタと同様の構成とすると、ゲートGMと基板の仕事関数差が大きくなり、N型不純物を添加したポリシリコンで構成した場合に基板に必要な不純物を添加せずに大きなしきい値電圧に設定することができる利点がある。メモリセルトランジスタのソースあるいは、ドレインに配置されるビット線コンタクトBC及びストレージノードコンタクトSCは、ゲートGMに対して自己整合的に形成されるのが望ましい。これにより、ゲートGMとコンタクト中心間の距離を縮めることができ、メモリセル面積、チップ面積を縮小することができる。
また、ビット線コンタクトBCとストレージノードコンタクトSCは拡散層領域に対しても自己整合的にコンタクトを形成しているため、メモリセル面積を縮小することができる。また、ビット線コタンクトBCとストレージノードコンタクトSCは同じプロセスで同時に形成しても良い。それにより、プロセス工程が簡素化でき、さらに、すべての拡散層領域にビット線コンタクトあるいは、ストレージノードコンタクトのいずれかがあるため、ビット線コンタクト、ストレージノードコンタクトを形成する際に拡散層のパターンを用いることができる利点がある。ビット線コンタクトBC上には、第２ビット線コンタクトBC2が配置される。第２ビット線コンタクトBC2上には、ビット線BLが配線される。ビット線は、タングステン(W)など低抵抗の金属で構成するほうが高速動作の観点で望ましい。さらに、メモリアレーMCA上でビット線BLに用いた配線層は、センスアンプブロックSABにおいてもビット線BLとして利用される。センスアンプブロックSABにおいて、拡散層とビット線BLの接続には、通常のCMOSプロセスで形成されるコンタクトCNTが用いられる。ストレージノードコンタクトSC上には、第２ストレージノードコンタクトSC2が配置される。第2ストレージノードコンタクトは、２本のビット線の間に配置されるため、ビット線に対して自己整合型で形成されるのが望ましい。あるいは、ビット線の配線幅を最小加工寸法Fよりも細く形成するのが望ましい。第２ストレージコンタクトSC2上には、情報を記憶するためのキャパシタが形成される。キャパシタは、立体化にすることで、表面積を大きくして容量を大きくすることができる。図では、凹型のキャパシタで構成されている図である。キャパシタは、五酸化タンタル(Ta2O5)や、窒化シリコン(SiN)、また、アルミナ(AlO)、酸化ハフニウム（HfO）などの高誘電率材料を絶縁層に用い、絶縁層を挟む電極が窒化チタン（TiN）やルテニウム（Ru）などの金属や、ポリシリコンPoly-Siなどが用いられる。ストレージノードコンタクトが接続される電極と反対側の電極は、メモリセルアレーMCA上で共通のプレートPLTで構成される。プレートPLTは、金属材料など低抵抗材料で構成されるのが望ましい。そうすることにより、メモリセルアレーを動作させたときに発生するプレート電源の変動によるビット線や、ワード線に対するノイズを低減できる。図２９（ｂ）、（ｃ）には、図２７におけるB-B'断面、C-C'断面の例を示している。B-B'断面では、ストレージノードコンタクトSC,SC2を通る断面を示している。図２９（ａ）にあるように、拡散層と素子分離領域STIは、それぞれ最小加工寸法Fのピッチで配置されている。ストレージノードコンタクトSCは、幅Fの拡散層上に配置される。一方、図２９（ｂ）にあるように、ビット線コンタクトBCは、ストレージノードコンタクトと異なり、4Fのピッチで配置されている。ビット線コンタクトBCは幅Fの拡散層上に配置されている。
本願発明が適用されるシンクロナスDRAM（SDRAM）のチップ構成について説明する。図３０（ａ）にはSDRAMの全体ブロックを示す。データレートがSDRAMの約２倍のダブルデータレート（DDR）SDRAMやデータレートがDDR-SDRAMの２倍のDDR2−SDRAMにも適用可能である。各回路ブロックは、制御信号が入力されるタイミング信号生成回路TCGで形成される内部制御信号のタイミングで動作する。タイミング生成回路TCGに入力される制御信号には、クロック信号CLKのタイミングで入力される、チップ選択信号/CS、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WEがある。これらの制御信号とアドレス信号との組合せはコマンドと呼ばれる。クロックイネーブル信号CKEは、クロック信号の有効無効を決定する。また、入出力マスク信号DQMは、入出力端子（DQ0, ...DQn）から入出力されるデータをマスクするためにデータ入出力バッファI/OBを制御するための信号である。電源発生回路VGは、ワード線昇圧レベル（VPP）、基板電位(VBB)、アレー電圧（VDL）、周辺回路電圧（VCL）などを回路に供給する。SDRAMでは、アドレス入力端子(A0, A1, ... An)からロウアドレスXA0, XA1, ... XAnやカラムアドレスYA0, YA1, ... YAnが時分割に入力されるアドレスマルチ方式が採られる。アドレス入力端子からロウアドレスバッファXABに入力されたロウアドレスXA0, XA1, ... XAnは、ロウアドレスデコーダXDECでデコードされ、一つのメモリアレー(MA)中の特定ワード線が選択される。それに応じて１ワード分のメモリセルが選択状態となる。引き続き、カラムアドレスがカラムアドレスバッファYABに入力されるとカラムアドレスデコーダYDECにより、読み出し又は書込みを行うメモリセルが更に選択される。尚、SDRAMは通常バンクアドレスで指定される複数のメモリアレー（又はメモリバンク）を持つ。例えば、16MbのSDRAMでは２バンク、64Mb以上の容量のSDRAMでは４バンクである。また、DDR SDRAMでは、４バンクであり、DDR2-SDRAMでは、512Mb以下の容量で4バンク、1Gb以上の容量では８バンクである。この図では一つのメモリアレーMA（BANK0）だけを代表的に示した。
図３０（ｂ）には本発明が適用されるDRAMの１つのメモリブロック（バンク）の論理的な配置について示している。DRAMの1つのバンクでは、行アドレスからワード線を選択するXDECと列アドレスからデータ線を選択するYDECで囲われた複数のメモリ領域からなり、そのメモリ領域はマトリクス状に配置された複数のサブメモリアレー(MCA)を含む。特に制限されないがこのメモリアレーは、階層ワード線方式を採りMAの一辺にはメインワードドライバブロックMWDBが配置される。メインワードドライバブロックMWDBに接続されるメインワード線は複数のサブメモリアレーSMAに渡ってまたがるように上層の金属配線層に設けられる。また、カラム方向の選択は、YデコーダY-DECから出力される複数のY選択線（YS線）が複数のサブメモリアレーSMAに渡ってまたがるように設けられる共通Ｙデコーダ方式が採られる。ここで、サブメモリアレーSMAとは複数のサブワードドライバブロックSWDBからなるサブワードドライバブロックSWDBと複数のセンスアンプ回路からなるセンスアンプブロック(SAB)とで囲われた最小メモリアレーブロックを示している。
メモリアレー動作について図４３を用いて説明する。図４３は、本発明を適用した半導体記憶装置の読出し動作波形図例である。アクティブコマンドACTがロウアドレスと一緒に入力されると、内部でアドレスのデコードが行われる。それにより、対応するアドレスのセンスアンプブロックにおいて、ビット線プリチャージ信号BLEQが非活性化状態に遷移する。ここでは、プリチャージ回路PCがNMOSで構成されているため、活性化状態の高電位レベル例えば、ワード線昇圧電源VWHあるいは、ビット線振幅電圧VDLからグランドレベルVSSに遷移する。これによって、対応するメモリセルアレーのビット線及び、センスアンプブロックのコモンソース線のプリチャージが停止する。次に、入力されたアドレスに対応したワード線が選択される。
このとき、ワード線WLは、ワード線待機時レベル、例えばグランドレベルVSSからワード線選択レベルVWHに遷移する。これに従って、メモリセルMCでは、2つのトランジスタのゲートが選択状態となり、ストレージノードSNとビット線が接続され、メモリセルのデータがビット線に読み出される。ここでは、メモリセルストレージノードSNにH'のデータが保存されている場合を示している。このときビット線はプリチャージレベルからストレージノードSNに蓄積されていた電荷分高い電圧になる。ワード線が活性化されて所定の期間経過後、NMOSセンスアンプ活性化信号SANが非選択状態のグランドレベルVSSから活性化状態の高電位VDLあるいは、ワード線電圧VWHなどに遷移して、NMOSクロスカップルが活性化される。これとほぼ同時か、あるいは、遅れてPMOSセンスアンプ活性化信号SAPが非選択状態の高電位状態VDLあるいは、ワード線電圧VWHから活性化状態のグランドレベルVSSに遷移して、PMOSクロスカップルが活性化される。
これによって、ビット線に発生していた微小信号電圧がビット線振幅電圧まで増幅される。このビット線振幅が十分な振幅になるのと同時か、あるいは前に、カラムコマンドを入力可能となる。個々では、外部からリードコマンドREADが入力された例を示している。リードコマンドREADと同時に読み出したいカラムアドレスが入力される。リードコマンドが入力されると、同時に入力されたアドレスに従って、YデコーダからY選択線YSが待機時状態のグランドレベルVSSから選択状態のビット線振幅電圧VDLなどに遷移して活性化状態となる。これによって、センスアンプに保持されていたデータがローカルIO線LIOt/bに読み出される。その後、図には示していないが、メインアンプ、及び、入出力部を介して外部にデータが出力される。次にプリチャージコマンドPREが入力されたときの動作について説明する。コマンド入力待ち状態のときに、プリチャージコマンドが入力されると、選択されているワード線が非選択状態のワード線待機時レベルに遷移する。これに従って、センスアンプ活性化信号SAN,SAPが非選択状態となる。センスアンプが非活性化状態となった後、ビット線プリチャージ信号BLEQが活性化状態となり、活性化されていたメモリセルアレーMCAのすべてのビット線とリファレンスビット線がすべてビット線プリチャージレベルに設定される。本図では、ビット線プリチャージレベルは、ビット線振幅電圧の1/2のVDL/2に設定される。これでプリチャージ動作が完了する。
次に図４４を用いて、書込み動作の説明をする。アクティブコマンドが入力されてから、センスアンプが活性化されて、カラムコマンドが入力される前までは、前述の読出し動作と同様である。書込み動作を行う場合には、カラムアクセス時にライトコマンドWRITと書込みアドレスが同時入力される。また、書込みデータは、コマンド、アドレスと同時または、1クロックサイクル時間後の立ち上がり、あるいは立下りクロックのエッジで入力される。書込みデータは、入出力ピンDQから入力され、入力バッファからグローバルIO線WGIOｔを介してライトアンプWDに送られ、ライトアンプWDからメインIO線MIOt/b、ローカルIO線LIOt/bに転送される。転送されたデータは、ライトコマンドと一緒に入力されたライトアドレスに従って選択されるY選択線YSによって、書込みセルの接続されているセンスアンプ回路に書きこまれる。センスアンプではローカルIO線LIOt/bから書き込まれたデータに従って、ビット線を駆動し、メモリセルのストレージノードにデータを書き込む。図１５では、読出しデータがL'のセルに対して、H'データを書き込んだ波形図を示している。プリチャージコマンドが入力されてからの内部動作は前述の読出し動作の際に説明したものと同様である。
本実施例における電圧関係について述べる。外部電源電圧は、2.6V以下が望ましい。ビット線振幅電圧VDLは1.5V以下にすることが望ましい。それにより、ビット線充放電電流が低減できるとともに、外部電圧VCCの低電圧化に対して、内部昇圧電源回路を不要にすることができる利点がある。ワード線昇圧電源VWHは、ビット線振幅電圧に対して、約1.7V高電圧にするのが望ましい。ワード線昇圧電源を低電圧化することは、メモリセルトランジスタの信頼性を向上させることができるとともに、昇圧電源回路ブロックの面積を低減することができる利点がある。ワード線非選択電圧は、グランドレベルVSS、あるいは、負電源-0.5V程度にすることが望ましい。負電源を用いることで、ワード線昇圧電源VWHを低減できるとともに、ワード線が非選択状態におけるメモリセルトランジスタのサブスレッショルドリーク電流を低減でき、リテンション時間を向上することが可能となり、待機時電力の低減が実現できる。
本発明の実施例１に示すチップ内メモリブロックの配置図である。 本発明の実施例１に示すメモリブロック２、３の構成を示した図である。 本発明の実施例１に示すセンスアンプブロックの主要回路図である。 本発明の実施例１の変形例に示すチップ内メモリブロックの配置図である。 本発明の実施例１の別の変形例に示すチップ内メモリブロックの配置図である。 図５に示すメモリブロック２、３の構成を示した図である。 本発明の実施例１のさらに別の変形例に示すチップ内メモリブロックの配置図である。 図７に示すメモリブロック２、３の構成を示した図である。 本発明の実施例１のさらに別の変形例に示すチップ内メモリブロックの配置図である。 本発明の実施例１のさらに別の変形例に示すチップ内メモリブロックの配置図である。 本発明の実施例１のさらに別の変形例に示すチップ内メモリブロックの配置図である。 本発明の実施例１のさらに別の変形例に示すチップ内メモリブロックの配置図である。 本発明の実施例１のさらに別の変形例に示すチップ内メモリブロックの配置図である。 図１３に示すメモリブロック４、５、６、７の構成を示した図である。 本発明の実施例１のさらに別の変形例に示すチップ内メモリブロックの配置図である。 本発明の実施例１のさらに別の変形例に示すチップ内メモリブロックの配置図である。 本発明の実施例１のさらに別の変形例に示すチップ内メモリブロックの配置図である。 本発明の実施例１のさらに別の変形例に示すチップ内メモリブロックの配置図である。 本発明の実施例１のさらに別の変形例に示すチップ内メモリブロックの配置図である。 本発明の実施例１のさらに別の変形例に示すチップ内メモリブロックの配置図である。 本発明の実施例２に示すチップ内メモリブロックの配置図である。 本発明の実施例２の変形例に示すチップ内メモリブロックの配置図である。 本発明の実施例２の別の変形例に示すチップ内メモリブロックの配置図である。 本発明の実施例２のさらに別の変形例に示すチップ内メモリブロックの配置図である。 本発明の実施例２のさらに別の変形例に示すチップ内メモリブロックの配置図である。 本発明の実施例２のさらに別の変形例に示すチップ内メモリブロックの配置図である。 本発明を適用するDRAMのメモリセルレイアウトの例である。 本発明を適用するDRAMのメモリセルレイアウトのその他の例である。 本発明を適用するDRAMのメモリセル部および周辺回路部の断面図である。 本発明のDRAMチップのブロック図である。 メインアンプブロックの主要回路構成例である。 メインアンプブロックのその他の主要回路構成例である。 データアンプの回路構成例である。 データアンプのその他の回路構成例である。 データアンプ制御信号デコーダ回路構成例である。 データアンプのその他の回路構成例である。 データアンプ制御信号デコーダ回路構成例である。 メモリブロックの分割方式の概略を示した図である。 メモリブロックの分割方式の概略を示した図である。 メモリブロックの分割方式の概略を示した図である。 メモリブロックの分割方式の概略を示した図である。 メモリブロックの分割方式の概略を示した図である。 アレーにおける読み出し動作タイミングを示した図である。 アレーにおける書込み動作タイミングを示した図である。 セル数とメモリアレー形状を示した図である。 チップとそのパッケージ構成を示した図である。 従来のチップ内メモリブロックの配置を示した例である。 従来のチップ内メモリブロックの配置を示した例である。
符号の説明
BANK0, BANK1, BANK2, BANK3, BANK4, BANK5, BANK6, BANK7, BANK8, BANK9, BANK10, BANK11, BANK12, BANK13, BANK14,BANK15…メモリセルブロック、MAB, MAB2, MAB4…メインアンプブロック、MCA, MCAa, MCAb, MCAc, MCAd, MCAe, MCAf…メモリセルアレー、SMA…サブメモリアレー、Chip…チップ、PKG…パッケージ、LEAD…リードフレーム、WIRE…ボンディングワイヤー、Pad…パッド、PERI …周辺回路領域、MIOa,MIOb, MIOc, MIOd, MIOe, MIOf, MIO0t/b, MIO1t/b,,,,, MIOnt/b, MIO0(0)t/b,,,,,, MIOn(0)t/b, MIO0(1)t/b,,,,, MIOn(1)t/b, MIO0(2)t/b,,,, MIOn(2)t/b, MIO0(3)t/b,,,,,, MIOn(3)t/b…メインIO線、YS, YSa, YSb, YSc, YSd, YSe, YSf…Y選択線、XDEC,XDECa, XDECb, XDECc, XDECd, XDECe, XDECf…Xデコーダ、YDEC, YDECa, YDECb, YDECc ,YDECd, YDECe, YDECd…Yデコーダ、CC…クロスカップル回路、PC…ビット線プリチャージ回路、SHR…シェアードゲート、IOG…IOゲート、BL, BL0t, BL0b, BL1t, BL1b …センスアンプ内ビット線、BLA0, BLA1, BLA2, BLA3, BLA4, BLA5, BLA6, BLA7 …アレー内ビット線、MC …メモリセル、SN …ストレージノード、LIO0t/b,LIO1t/b …ローカルIO線、SAP, SAN …センスアンプ起動信号、PCS, NCS …コモンソース線、BLEQ …ビット線イコライズ信号、SHRU, SHRD …シェアードゲート信号、VBLR …ビット線プリチャージレベル、WL0,WL1,WL2,WL3,WL4 …ワード線、SAB …センスアンプブロック、VSS… グランドレベル、 VDL …アレー電圧、LIOSEL …ローカルIOメインIO接続信号、F …最小加工寸法、SC …ストレージノードコンタクト、BC …ビット線コンタクト、DIFF …拡散層、GM …ゲート配線、CAP… メモリセルキャパシタ、PLT …プレート、BC2 …第2ビット線コンタクト、SC2… 第2ストレージノードコンタクト、STI …素子分離、DWEL… 基板NWELL領域、p-Sub …p型基板領域、NMOS …N型MOSトランジスタ、PMOS…P型MOSトランジスタ、NWEL …N型基板領域、PWEL… P型基板領域、I/OCTL …入出力データ制御部、I/O B… 入出力バッファ、XAB …Xアドレスバッファ、YAB …Yアドレスバッファ、A0…An アドレス、DQ0,,,,DQn …入出力ピン、VPP… ワード線電圧、VBB…基板電位、GND …グランドレベル、CLK… クロック、CKE,/CKE…クロックイネーブル信号、/CS …チップセレクト信号、/RAS,/CAS …コマンドピン、/WE …ライトイネーブル信号、DQM …データマスク、DQS …データストローブ信号、SWDB …サブワードドライバブロック、XA …クロスエリア、 MWDB …メインワードドライバブロック、DAMP,DAMP2,DAMP4… 読み出しデータアンプ、WDEDEC2,WDEDEC4 …書込みイネーブル信号デコーダ、MIOSELDEC2, MIOSELDEC4 …メインIO選択信号デコーダ、MIOEQDEC2, MIOEQDEC4 …メインIOイコライズ信号デコーダ、MAEQ…メインアンプイコライズ信号、MAE …メインアンプイネーブル信号、WDE …書込みアンプイネーブル信号、MIOEQ …メインIOイコライズ信号、BKS0 …メモリブロック0選択信号、 BKS1 …メモリブロック1選択信号、BK2 …メモリブロック2選択信号、BK3 …メモリブロック3選択信号、WDE0,WDE1, WDE2, WDE3 …メモリブロック0,1,2,3ライトアンプイネーブル信号、MIOSEL0, MIOSEL1, MIOSEL2, MIOSEL3 …メモリブロック0,1,2,3メインIO選択信号、MIOEQ0, MIOEQ1, MIOEQ2, MIOEQ3 …メモリブロック0,1,2,3メインIOイコライズ信号、RGIO<n:0> …リードグローバルIO線、WGIO<n:0> …ライトグローバルIO線、MIOS、MIOS2,MIOS4…メインIOセレクタ、WD… ライトアンプ、MIOPC…メインIOイコライズ回路、RMA …リードメインアンプ、St, Sb…リードメインアンプ内部ノード、RDt…リードメインアンプ出力ノード、WD …ライトアンプデータ入力。

Claims (20)

  1. 複数のワード線と、
    前記複数のワード線と交差する複数のビット線と、
    前記複数のワード線と前記複数のビット線との所望の交点に配置された複数のメモリセルと、
    複数の前記メモリセルを含み、互いに第１の記憶容量を有する矩形形状の第１および第２メモリアレーと、
    複数の前記メモリセルを含み、前記第１の記憶容量より記憶容量が少ない第２の記憶容量を互いに有する矩形形状の第３および第４メモリアレーと、
    前記第１および第３メモリアレーを有する第１メモリブロックと、
    前記第２および第４メモリアレーを有する第２メモリブロックと、
    前記第１および第２メモリブロックのそれぞれを選択するための第１および２バンクアドレスとを有し、
    前記第１メモリブロックは、前記第１メモリアレーの一辺に対して、前記第１メモリアレーの一辺より短い前記第３メモリアレーの一辺が対向するように配置されてＬ字形状をなし、
    前記第２メモリブロックは、前記第２メモリアレーの一辺に対して、前記第２メモリアレーの一辺より短い前記第４メモリアレーの一辺が対向するように配置されてＬ字形状をなし、
    前記第３および第４メモリアレーのそれぞれの長辺が互いに対向するように前記第１および第２メモリアレーの間に配置され、前記第１メモリブロックと前記第２メモリブロックが、互いに点対称になるように配置されることを特徴とする半導体記憶装置。
  2. 請求項１において、
    前記第１メモリアレーは、第１カラムデコーダを有し、
    前記第２メモリアレーは、第２カラムデコーダを有し、
    前記第３メモリアレーは、第３カラムデコーダを有し、
    前記第１カラムデコーダと前記第２カラムデコーダと前記第３カラムデコーダとは同一直線上に配置されることを特徴とする半導体記憶装置。
  3. 請求項２において、
    前記第１メモリアレーに対して複数のデータを送受信するための複数の第１入出力線と、
    前記第２メモリアレーに対して複数のデータを送受信するための複数の第２入出力線と、
    前記第３メモリアレーに対して複数のデータを送受信するための複数の第３入出力線と、
    前記第４メモリアレーに対して複数のデータを送受信するための複数の第４入出力線と、
    前記第１カラムデコーダに隣接して配置される複数の第１データアンプを有する第１データアンプブロックと、
    前記第２カラムデコーダに隣接して配置される複数の前記第1データアンプを有する第２データアンプブロックと、
    前記第３カラムデコーダに隣接して配置される複数の第２データアンプを有する第３データアンプブロックと、を有し、
    前記第１入出力線が前記第１データアンプブロックに接続され、
    前記第２入出力線が前記第２データアンプブロックに接続され、
    前記第３および前記第４入出力線が前記第３データアンプブロックに接続され、
    前記第１および前記第２バンクアドレスによって、前記第３および前記第４入出力線が選択されて前記第２データアンプに接続されることを特徴とする半導体記憶装置。
  4. 請求項２において、
    前記第１メモリアレーの記憶容量を二等分する位置で、前記第３メモリアレーの短辺と同じ方向に、第１ロウデコーダを有し、
    前記第２メモリアレーの記憶容量を二等分する位置で、前記第４メモリアレーの短辺と同じ方向に、第２ロウデコーダを有し、
    前記第３メモリアレーの記憶容量を二等分する位置で、前記第３メモリアレーの短辺と同じ方向に、第３ロウデコーダを有し、
    前記第４メモリアレーの記憶容量を二等分する位置で、前記第４メモリアレーの短辺と同じ方向に、第４ロウデコーダを有し、
    前記第３ロウデコーダと前記第４ロウデコーダとは同一直線上に配置されることを特徴とする半導体記憶装置。
  5. 請求項２において、
    前記第１メモリアレーは、第１ロウデコーダを有し、
    前記第２メモリアレーは、第２ロウデコーダを有し、
    前記第３メモリアレーは、第３ロウデコーダを有し、
    前記第４メモリアレーは、第４ロウデコーダを有し、
    前記第１ロウデコーダと前記第３ロウデコーダは隣接して配置され、
    前記第２ロウデコーダと前記第４ロウデコーダは隣接して配置されていることを特徴とする半導体記憶装置。
  6. 請求項１において、
    前記第１の記憶容量を有し矩形形状の第５および第６メモリアレーと、
    前記第２の記憶容量を有し矩形形状の第７および第８メモリアレーと、
    前記第５および第７メモリアレーを有する第３メモリブロックと、
    前記第６および第８メモリアレーを有する第４メモリブロックと、
    前記第３および第４メモリブロックのそれぞれを選択するための第３および４バンクアドレスとを有し、
    前記第７および第８メモリアレーは、それぞれの長辺が互いに対向するように前記第５および第６メモリアレーの間に配置され、
    前記第３メモリブロックは、前記第５メモリアレーの一辺に対して前記第７メモリアレーの短辺を対向させて配置することによりＬ字形状をなし、
    前記第４メモリブロックは、前記第６メモリアレーの一辺に対して、前記第８メモリアレーの短辺を対向させて配置することによりＬ字形状をなし、
    前記第３メモリブロックと前記第４メモリブロックは、互いに点対称になるように配置されていることを特徴とする半導体記憶装置。
  7. 請求項６において、
    前記第１および第２メモリブロックと前記第３および第４メモリブロックとは、周辺回路を含む回路群を介して互いに鏡像の位置に配置されることを特徴とする半導体記憶装置。
  8. 請求項７において、
    前記第１メモリアレーに対して複数のデータを送受信するための複数の第１入出力線と、
    前記第２メモリアレーに対して複数のデータを送受信するための複数の第２入出力線と、
    前記第３メモリアレーに対して複数のデータを送受信するための複数の第３入出力線と、
    前記第４メモリアレーに対して複数のデータを送受信するための複数の第４入出力線と、
    前記第５メモリアレーに対して複数のデータを送受信するための複数の第５入出力線と、
    前記第６メモリアレーに対して複数のデータを送受信するための複数の第６入出力線と、
    前記第７メモリアレーに対して複数のデータを送受信するための複数の第７入出力線と、
    前記第８メモリアレーに対して複数のデータを送受信するための複数の第８入出力線と、
    複数の第１データアンプを有する第１データアンプブロックと、
    複数の前記第１データアンプを有する第２データアンプブロックと、
    複数の第２データアンプを有する第３データアンプブロックとを有し、
    前記第１入出力線と前記第５入出力線が前記第１データアンプブロックに接続され、
    前記第２入出力線と前記第６入出力線が前記第２データアンプブロックに接続され、
    前記第３入出力線と前記第４入出力線と前記第７入出力線と前記第８入出力線が前記第３データアンプブロックに接続されることを特徴とする半導体記憶装置。
  9. 複数のワード線と、
    前記複数のワード線と交差する複数のビット線と、
    前記複数のワード線と前記複数のビット線との所望の交点に配置された複数のメモリセルと、
    複数の前記メモリセルを含み、互いに第１の記憶容量を有する第１および第２メモリアレーと、
    複数の前記メモリセルを含み、互いに第２の記憶容量を有する第３および第４メモリアレーと、
    複数の前記メモリセルを含み、互いに第３の記憶容量を有する第５および第６メモリアレーと、
    前記第１、第３および第５メモリアレーを有する第１メモリブロックと、
    前記第２、第４および第６メモリアレーを有する第２メモリブロックと、
    前記第１および第２メモリブロックのそれぞれを選択するための第１および２バンクアドレスとを有し、
    前記第１メモリアレーと前記第６メモリアレーの間に前記第３メモリアレーが配置され、
    前記第５メモリアレーと前記第２メモリアレーの間に前記第４メモリアレーが配置され、
    前記第１メモリアレーと前記第５メモリアレーは隣接して配置され、
    前記第２メモリアレーと前記第６メモリアレーは隣接して配置され、
    前記第３メモリアレーと前記第４メモリアレーは隣接して配置されることを特徴とする半導体記憶装置。
  10. 請求項９において、
    前記第１メモリアレーは、第１カラムデコーダを有し、
    前記第２メモリアレーは、第２カラムデコーダを有し、
    前記第３メモリアレーは、第３カラムデコーダを有し、
    前記第４メモリアレーは、第４カラムデコーダを有し、
    前記第１および前記第３カラムデコーダが第１仮想線の上に配置され、
    前記第２および前記第４カラムデコーダが前記第１仮想線と並行する第２仮想線上に配置されることを特徴とする半導体記憶装置。
  11. 請求項１０において、
    前記第１メモリアレーに対して複数のデータを送受信するための複数の第１入出力線と、
    前記第２メモリアレーに対して複数のデータを送受信するための複数の第２入出力線と、
    前記第３メモリアレーに対して複数のデータを送受信するための複数の第３入出力線と、
    前記第４メモリアレーに対して複数のデータを送受信するための複数の第４入出力線と、
    前記第５メモリアレーに対して複数のデータを送受信するための複数の第５入出力線と、
    前記第６メモリアレーに対して複数のデータを送受信するための複数の第６入出力線と、
    前記第１入出力線と前記第５入出力線が接続される複数の第１データアンプを有する第1データアンプブロックと、
    前記第２入出力線と前記第６入出力線が接続される複数の前記第１データアンプを有する第２データアンプブロックと、
    前記第３入出力線と前記第４入出力線が接続される複数の前記第１データアンプを有する第３データアンプブロックとを有することを特徴とする半導体記憶装置。
  12. 請求項１１において、
    前記第５メモリアレーは、第５カラムデコーダを有し、
    前記第６メモリアレーは、第６カラムデコーダを有し、
    前記第１データアンプブロックは、前記第１カラムデコーダと前記第５カラムデコーダとの間に配置され、
    前記第２データアンプブロックは、前記第２カラムデコーダと前記第６カラムデコーダとの間に配置され、
    前記第３データアンプブロックは、前記第３カラムデコーダと前記第４カラムデコーダとの間に配置されることを特徴とする半導体記憶装置。
  13. 請求項１１において、
    前記第１データアンプは、前記第５メモリアレーに対向する前記第１メモリアレーの一辺に隣接して配置され、
    前記第２データアンプは、前記第２メモリアレーに対向する前記第６メモリアレーの一辺に隣接して配置され、
    前記第３データアンプは、前記第４メモリアレーに対向する前記第３メモリアレーの一辺に隣接して配置されることを特徴とする半導体記憶装置。
  14. 請求項１１において、
    前記第１メモリアレーの記憶容量を二等分する位置で、前記第３メモリアレーの短辺と同じ方向に、第１ロウデコーダを有し、
    前記第２メモリアレーの記憶容量を二等分する位置で、前記第４メモリアレーの短辺と同じ方向に、第２ロウデコーダを有し、
    前記第３メモリアレーの記憶容量を二等分する位置で、前記第１メモリアレーの短辺と同じ方向に、第３ロウデコーダを有し、
    前記第４メモリアレーの記憶容量を二等分する位置で、前記第２メモリアレーの短辺と同じ方向に、第４ロウデコーダを有し、
    前記第５メモリアレーの記憶容量を二等分する位置で、前記第４メモリアレーの短辺と同じ方向に、第５ロウデコーダを有し、
    前記第６メモリアレーの記憶容量を二等分する位置で、前記第３メモリアレーの短辺と同じ方向に、第６ロウデコーダを有し、
    前記第１ロウデコーダと前記第５ロウデコーダは同一直線上に配置され、
    前記第２ロウデコーダと前記第６ロウデコーダは同一直線上に配置され、
    前記第３ロウデコーダと前記第４ロウデコーダは同一直線上に配置されることを特徴とする半導体記憶装置。
  15. 請求項１１において、
    前記第１メモリアレーは、第１ロウデコーダを有し、
    前記第２メモリアレーは、第２ロウデコーダを有し、
    前記第３メモリアレーは、第３ロウデコーダを有し、
    前記第４メモリアレーは、第４ロウデコーダを有し、
    前記第１ロウデコーダと前記第３ロウデコーダは隣接し、
    前記第２ロウデコーダと前記第４ロウデコーダは隣接していることを特徴とする半導体記憶装置。
  16. 複数のワード線と、
    前記複数のワード線と交差する複数のビット線と、
    前記複数のワード線と前記複数のビット線との所望の交点に配置された複数のメモリセルと、
    前記複数のメモリセルを含む、第１の方向に配置される第１、第２および第３メモリアレーと、
    前記第１、第２および第３メモリアレーからなる第１メモリブロックと、
    前記第１メモリアレーに対して複数のデータを送受信するための複数の第１入出力線と、
    前記第２メモリアレーに対して複数のデータを送受信するための複数の第２入出力線と、
    前記第３メモリアレーに対して複数のデータを送受信するための複数の第３入出力線と、
    前記第１メモリアレーに隣接して配置され、前記複数の第1入出力線が接続される複数の第１データアンプを具備してなる第1データアンプブロックと、
    前記第１データアンプブロックに対して前記第１の方向に、前記第２メモリアレーに隣接して配置され、前記複数の第２入出力線が接続された複数の前記第１データアンプを具備してなる第２データアンプブロックと、
    前記第１、第２データアンプブロックに対して前記第１の方向に、前記第３メモリアレーに隣接して配置され、前記複数の第３入出力線が接続される複数の前記第１データアンプを具備してなる第３データアンプブロックと、
    前記第１メモリブロックを選択するための第１バンクアドレス信号とを有し、
    前記第１バンクアドレス信号により、前記複数の第１、第２あるいは第３入出力線のいずれかが一括して選択され、前記第１バンクアドレス信号が入力されると、前記第１、第２および第３メモリアレーのいずれかの前記ワード線が活性化されることを特徴とする半導体記憶装置。
  17. 請求項１６において、
    前記複数のメモリセルを含む、第１の方向に配置される第４、第５、および第６メモリアレーと、
    前記第４、第５、第６メモリアレーからなる第２メモリブロックと、
    前記第１データアンプブロックに接続され、前記第４メモリアレーに対して複数のデータを送受信するための複数の第４入出力線と、
    前記第２データアンプブロックに接続され、前記第５メモリアレーに対して複数のデータを送受信するための複数の第５入出力線と、
    前記第３データアンプブロックに接続され、前記第６メモリアレーに対して複数のデータを送受信するための複数の第６入出力線と、
    前記第２メモリブロックを選択するための第２バンクアドレスと、
    前記第２バンクアドレスが入力されると、前記第１、第２、および第３メモリアレーのいずれかの前記ワード線が活性化されることを特徴とする半導体記憶装置。
  18. 請求項１７において、
    前記第１データアンプブロック内の第１データアンプに接続される入出力線が前記第１および、第２バンクアドレスにより選択され、
    前記第２データアンプブロック内の第１データアンプに接続される入出力線が前記第１および、第２バンクアドレスにより選択され、
    前記第３データアンプブロック内の第１データアンプに接続される入出力線が前記第１および、第２バンクアドレスにより選択されることを特徴とする半導体記憶装置。
  19. 請求項１７において、
    前記第１メモリアレーと前記第４メモリアレーの間に前記第１データアンプブロックが配置され、
    前記第２メモリアレーと前記第５メモリアレーの間に前記第２データアンプブロックが配置され、
    前記第３メモリアレーと前記第６メモリアレーの間に前記第３データアンプブロックが配置されることを特徴とする半導体記憶装置。
  20. 請求項１７において、
    前記第４メモリアレーと前記第１データアンプブロックの間に前記第１メモリアレーが配置され、
    前記第５メモリアレーと前記第２データアンプブロックの間に前記第２メモリアレーが配置され、
    前記第６メモリアレーと前記第３データアンプブロックの間に前記第３メモリアレーが配置されることを特徴とする半導体記憶装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010141334A (ja) * 2008-12-10 2010-06-24 Samsung Electronics Co Ltd 半導体素子及びそのセルブロック配置方法

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5283920B2 (ja) * 2007-02-15 2013-09-04 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP5198785B2 (ja) * 2007-03-30 2013-05-15 ルネサスエレクトロニクス株式会社 半導体装置
DE102007023024B4 (de) * 2007-05-16 2014-09-11 Qimonda Ag Halbleiter-Speicherbauelement mit Vorladungs-/Homogenisier-Schaltung sowie elektronisches System mit einem derartigen Halbleiterspeicherbauelement und Speicherbauelement-Modul mit einem derartigen Halbleiter-Speicherbauelement
US8874831B2 (en) 2007-06-01 2014-10-28 Netlist, Inc. Flash-DRAM hybrid memory module
US8120989B2 (en) * 2007-06-25 2012-02-21 Qualcomm Incorporated Concurrent multiple-dimension word-addressable memory architecture
JP2011170918A (ja) * 2010-02-18 2011-09-01 Elpida Memory Inc 半導体記憶装置
WO2012061633A2 (en) 2010-11-03 2012-05-10 Netlist, Inc. Method and apparatus for optimizing driver load in a memory package
KR20120121309A (ko) * 2011-04-26 2012-11-05 에스케이하이닉스 주식회사 반도체메모리장치
US9171846B2 (en) 2012-05-31 2015-10-27 Moon J. Kim Leakage and performance graded memory
WO2016055903A1 (en) * 2014-10-10 2016-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, circuit board, and electronic device
US10424671B2 (en) 2015-07-29 2019-09-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, circuit board, and electronic device
CN110164489B (zh) * 2019-05-28 2021-05-07 珠海创飞芯科技有限公司 优化Nor Flash存储阵列面积的相关方法及系统
US11222691B2 (en) * 2020-03-09 2022-01-11 Mediatek Inc. Double-pitch-layout techniques and apparatus thereof
US11538506B2 (en) * 2020-07-21 2022-12-27 Samsung Electronics Co., Ltd. Semiconductor device and semiconductor package including the semiconductor device
CN115810379B (zh) * 2021-09-13 2025-06-20 长鑫存储技术有限公司 存储电路及存储器
CN119694362B (zh) * 2021-09-30 2025-10-28 武汉新芯集成电路股份有限公司 存储器件及其制备方法
CN113903374B (zh) * 2021-09-30 2024-11-12 武汉新芯集成电路股份有限公司 存储器件及其制备方法
WO2024155421A1 (en) * 2023-01-19 2024-07-25 Micron Technology, Inc. Microelectronic devices and memory devices
US12482519B2 (en) * 2023-01-19 2025-11-25 Micron Technology, Inc. Microelectronic devices and memory devices

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1065124A (ja) * 1996-06-10 1998-03-06 Hitachi Ltd 半導体集積回路装置
JPH10112180A (ja) * 1996-10-04 1998-04-28 Hitachi Ltd 半導体記憶装置およびそれを用いたコンピュータシステム
JP2002176110A (ja) * 2000-10-18 2002-06-21 Samsung Electronics Co Ltd 改善された接地電圧供給ライン構造を有する半導体メモリ装置
JP2005533369A (ja) * 2002-04-10 2005-11-04 ハイニックス セミコンダクター インコーポレイテッド 非四角形メモリバンクを有するメモリチップアーキテクチャ、及びメモリバンク配置方法
JP2006012337A (ja) * 2004-06-28 2006-01-12 Nec Corp 積層型半導体メモリ装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11145420A (ja) 1997-11-07 1999-05-28 Mitsubishi Electric Corp 半導体記憶装置
US6980462B1 (en) * 2003-11-18 2005-12-27 Lsi Logic Corporation Memory cell architecture for reduced routing congestion
DE102004063926B4 (de) * 2004-03-24 2017-10-19 Infineon Technologies Ag Konfigurierbare Treiberzelle eines logischen Zellenfeldes
US7126837B1 (en) * 2004-03-26 2006-10-24 Netlogic Microsystems, Inc. Interlocking memory/logic cell layout and method of manufacture
US7135727B2 (en) * 2004-11-10 2006-11-14 Macronix International Co., Ltd. I-shaped and L-shaped contact structures and their fabrication methods

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1065124A (ja) * 1996-06-10 1998-03-06 Hitachi Ltd 半導体集積回路装置
JPH10112180A (ja) * 1996-10-04 1998-04-28 Hitachi Ltd 半導体記憶装置およびそれを用いたコンピュータシステム
JP2002176110A (ja) * 2000-10-18 2002-06-21 Samsung Electronics Co Ltd 改善された接地電圧供給ライン構造を有する半導体メモリ装置
JP2005533369A (ja) * 2002-04-10 2005-11-04 ハイニックス セミコンダクター インコーポレイテッド 非四角形メモリバンクを有するメモリチップアーキテクチャ、及びメモリバンク配置方法
JP2006012337A (ja) * 2004-06-28 2006-01-12 Nec Corp 積層型半導体メモリ装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010141334A (ja) * 2008-12-10 2010-06-24 Samsung Electronics Co Ltd 半導体素子及びそのセルブロック配置方法
US8004015B2 (en) 2008-12-10 2011-08-23 Samsung Electronics Co., Ltd. Semiconductor memory device having L-shaped cell blocks arranged in diagonal direction intersecting the horizontal and vertical directions
US8237200B2 (en) 2008-12-10 2012-08-07 Samsung Electronics Co., Ltd. Methods of arranging L-shaped cell blocks in semiconductor devices

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