JP2007200976A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】熱処理による基板とゲート絶縁膜形成膜との界面へのフッ素の導入工程の際に、フッ素の外方拡散が起こることを防止する。
【解決手段】半導体基板１００上における素子形成領域にゲート絶縁膜形成膜１０２、１０３を形成した後、ゲート絶縁膜形成膜１０２、１０３上にゲート電極形成膜１０４を形成する。その後、ゲート電極形成膜１０４上にフッ素を含有する絶縁膜１０５を形成する。その後、熱処理により、半導体基板１００とゲート絶縁膜形成膜１０２、１０３との界面に、フッ素を含有する絶縁膜１０５に含有されるフッ素を拡散させて導入する。
【選択図】図１

Description

本発明は、半導体装置の製造方法に関する。
近年、半導体装置（例えば、ＭＩＳＦＥＴ等）の素子の微細化が進行しており、半導体装置の高集積化、高速化、及び低消費電力化が図られている。半導体装置の素子の微細化に伴って、ゲート絶縁膜の薄膜化が進行しており、ゲート絶縁膜に印加される電界が増加している。そのため、半導体装置（特に、ｐ型ＭＩＳＦＥＴ）において、基板とゲート絶縁膜との界面に存在するダングリングボンドに起因して発生するＮＢＴＩ（Ｎegative Ｂias Ｔemperature Ｉnstability）の劣化を防止することが非常に重要である。ここで、ダングリングボンドとして、例えば、シリコンよりなる基板の最表面に位置するシリコン原子の終端部が未結合のまま残存することによって発生するダングリングボンド（Ｓｉ−）等が挙げられる。
そこで、例えば、従来の半導体装置の製造方法では、水素アニール処理により、基板とゲート絶縁膜との界面に存在するダングリングボンド（Ｓｉ−）と水素（Ｈ）とを反応させて、水素で終端させるＳｉ−Ｈ結合を形成することによって、ダングリングボンドを消費することにより、ダングリングボンドに起因して発生するＮＢＴＩの劣化を防止することが提案されている。
しかしながら、一般に、Ｓｉ−Ｈ結合の結合エネルギーは比較的低い。そのため、従来の半導体装置では、ＭＩＳトランジスタ（以下、「トランジスタ」と称す）の使用により、水素が経時的に脱離するので、基板とゲート絶縁膜との界面に、ダングリングボンドが再び形成されて、ダングリングボンドが経時的に増加する。これにより、トランジスタの閾値電圧が経時的に低下するので、ドレイン飽和電流の経時的な減少を招く、すなわち、ＮＢＴＩの劣化が発生する。このため、従来の半導体装置では、ダングリングボンドに起因して発生するＮＢＴＩの劣化を防止することができない。
そこで、例えば、従来技術に係る半導体装置の製造方法では、水素（Ｈ）ではなくフッ素（Ｆ）とダングリングボンド（Ｓｉ−）とを反応させて、フッ素で終端させるＳｉ−Ｆ結合を形成することが提案されている（例えば、特許文献１参照）。ここで、一般に、Ｓｉ−Ｆ結合の結合エネルギーは、Ｓｉ−Ｈ結合の結合エネルギーよりも大きいので、トランジスタの使用により、フッ素が経時的に脱離することはない。
特開平０２−１５９０６９号公報
しかしながら、従来技術に係る半導体装置の製造方法では、以下に示す問題がある。
従来技術に係る半導体装置の製造方法では、ゲート電極となるポリシリコン膜（すなわち、ゲート電極形成膜）へのフッ素の注入後に行うアニール処理の際に、ポリシリコン膜に注入されたフッ素のうちの１部が、ポリシリコン膜から外部に放出される外方拡散が起こるという問題がある。
そのため、アニール処理の際に、ポリシリコン膜に注入されたフッ素の全てを拡散源として用いることができず、外方拡散されずにポリシリコン膜中に残存するフッ素のみが拡散源となって、基板とゲート絶縁膜との界面に拡散される。このため、基板とゲート絶縁膜との界面にフッ素を確実に拡散させることができず、基板とゲート絶縁膜との界面に充分な量のフッ素を拡散させて導入することができない。すなわち、基板とゲート絶縁膜との界面に、ダングリングボンド（Ｓｉ−）量に相当するフッ素（Ｆ）量を拡散させて導入することができないので、ダングリングボンドが残存する。
このため、基板とゲート絶縁膜との界面に残存するダングリングボンド（言い換えれば、固定電荷）に起因して、ＮＢＴＩの劣化が発生するので、高い信頼性を有するトランジスタを備える半導体装置を提供することができない。
前記に鑑み、本発明の目的は、熱処理による基板とゲート絶縁膜との界面へのフッ素の導入工程の際に、フッ素の外方拡散が起こることを防止することにより、基板とゲート絶縁膜との界面に存在するダングリングボンドに起因して、ＮＢＴＩの劣化が発生することを防止することができる半導体装置の製造方法を提供することである。
前記の課題を解決するために、本発明に係る半導体装置の製造方法は、半導体基板上における素子形成領域にゲート絶縁膜形成膜を形成する工程（ａ）と、ゲート絶縁膜形成膜上にゲート電極形成膜を形成する工程（ｂ）と、ゲート電極形成膜上にフッ素を含有する絶縁膜を形成する工程（ｃ）と、熱処理により、半導体基板とゲート絶縁膜形成膜との界面に、フッ素を含有する絶縁膜に含有されるフッ素を拡散させて導入する工程（ｄ）とを備えることを特徴とする。
本発明に係る半導体装置の製造方法によると、ゲート電極形成膜の表面を被覆するフッ素を含有する絶縁膜（例えば、ＦＳＧ膜等）には、予めフッ素が充分に含有されており、しかも、フッ素を含有する絶縁膜表面から外方拡散されるフッ素量は、従来のフッ素を含有するポリシリコン膜表面から外方拡散されるフッ素量よりも少ない。このため、フッ素を含有する絶縁膜は、フッ素の拡散源として機能するだけでなく、更には、キャップ層としての機能を果たすことができるので、フッ素の外方拡散が起こることを抑制することができる。
このように、熱処理の際に、フッ素の外方拡散が起こることを抑制することによって、フッ素を含有する絶縁膜に含有されるフッ素を外方拡散させることなく、基板とゲート絶縁膜形成膜との界面に確実に拡散させて導入することができるので、基板とゲート絶縁膜形成膜との界面にダングリングボンドが残存することを防止することができる。
本発明に係る半導体装置の製造方法において、工程（ｂ）よりも後であって且つ工程（ｃ）よりも前に、ゲート電極形成膜にフッ素を注入する工程（ｘ）を更に含み、工程（ｄ）は、半導体基板とゲート絶縁膜形成膜との界面に、ゲート電極形成膜に注入されたフッ素を拡散させて導入する工程を更に含むことが好ましい。
このようにすると、フッ素が注入されたゲート電極形成膜の表面を被覆するフッ素を含有する絶縁膜（例えば、ＦＳＧ膜等）には、予めフッ素が充分に含有されているため、熱処理の際に、フッ素を含有する絶縁膜中に、ゲート電極形成膜に注入されたフッ素が侵入する経路がなく、フッ素を含有する絶縁膜はキャップ層としての機能を果たすことができるので、フッ素の外方拡散が起こることを確実に防止することができる。
ここで、キャップ層として、フッ素を含有する絶縁膜ではなく単なる絶縁膜（例えば、ＳｉＯ2 膜等）を用いた場合、ＳｉＯ2 膜等の絶縁膜には、フッ素が含有されていないため、熱処理の際に、絶縁膜中にフッ素が侵入し、更には、侵入したフッ素が絶縁膜を通過することによって外方拡散されるので、キャップ層としての機能を充分に果たすことができない。これに対し、キャップ層として、フッ素を含有する絶縁膜を用いた場合、フッ素を含有する絶縁膜には、予めフッ素が充分に含有されているため、熱処理の際に、フッ素を含有する絶縁膜中にフッ素が侵入する経路がなく、キャップ層としての機能を充分に果たすことができる。
そのため、熱処理の際に、フッ素を含有する絶縁膜に含有されるフッ素を外方拡散させることなく、基板とゲート絶縁膜形成膜との界面に確実に拡散させて導入するだけでなく、更には、ゲート電極形成膜に注入されたフッ素をも外方拡散させることなく、基板とゲート絶縁膜形成膜との界面に確実に拡散させて導入することができるので、基板とゲート絶縁膜形成膜との界面に導入されるフッ素濃度の高濃度化を図ることができる。
このため、基板とゲート絶縁膜形成膜との界面に、充分な量のフッ素（すなわち、ダングリングボンド量に相当する量のフッ素）を確実に拡散させて導入することができるので、基板とゲート絶縁膜形成膜との界面にダングリングボンドが残存することを確実に防止することができる。
本発明に係る半導体装置の製造方法において、工程（ｄ）よりも後に、フッ素を含有する絶縁膜を除去する工程（ｅ）と、ゲート絶縁膜形成膜及びゲート電極形成膜をパターニングすることにより、ゲート絶縁膜及びゲート電極を形成する工程（ｆ）と、工程（ｆ）よりも後に、半導体基板におけるゲート電極の側方下に位置する領域にエクステンション領域を形成する工程（ｇ）とを更に備えることが好ましい。
このようにすると、前述したように、基板とゲート絶縁膜形成膜との界面にダングリングボンドが残存することを防止することができるので、トランジスタの形成工程の際に、基板とゲート絶縁膜との界面にダングリングボンドが残存することのないトランジスタを得ることができる。
したがって、基板とゲート絶縁膜との界面に存在するダングリングボンドに起因して、ＮＢＴＩの劣化が発生することを防止することができるので、高い信頼性を有するトランジスタを備える半導体装置を提供することができる。
本発明に係る半導体装置の製造方法において、工程（ｇ）よりも後に、ゲート電極の側面上にサイドウォールを形成する工程（ｈ）と、工程（ｈ）よりも後に、半導体基板におけるサイドウォールの側方下に位置する領域に、ソース・ドレイン領域を形成する工程（ｉ）とを更に備えることが好ましい。
本発明に係る半導体装置の製造方法において、工程（ａ）は、素子形成領域における第１の領域に、ゲート絶縁膜形成膜を構成する第１のゲート絶縁膜形成膜を形成すると共に、素子形成領域における第１の領域とは異なる第２の領域に、ゲート絶縁膜形成膜を構成する第２のゲート絶縁膜形成膜を形成する工程を含み、工程（ｂ）は、第１のゲート絶縁膜形成膜上に、ゲート電極形成膜を構成する第１のゲート電極形成膜を形成すると共に、第２のゲート絶縁膜形成膜上に、ゲート電極形成膜を構成する第２のゲート電極形成膜を形成する工程を含むことが好ましい。
このようにすると、熱処理の際に、フッ素の外方拡散が起こることを抑制することができるため、フッ素を含有する絶縁膜に含有されるフッ素を外方拡散させることなく、基板と第１のゲート絶縁膜形成膜との界面に確実に拡散させて導入すると共に、基板と第２のゲート絶縁膜形成膜との界面に確実に拡散させて導入することができるので、基板と第１のゲート絶縁膜形成膜との界面、及び基板と第２のゲート絶縁膜形成膜との界面にダングリングボンドが残存することを防止することができる。
本発明に係る半導体装置の製造方法において、工程（ｂ）よりも後であって且つ工程（ｃ）よりも前に、第１のゲート電極形成膜及び第２のゲート電極形成膜のうちの少なくとも一方にフッ素を注入する工程（ｘ）を更に含み、工程（ｄ）は、半導体基板とゲート絶縁膜形成膜との界面に、ゲート電極形成膜に注入されたフッ素を拡散させて導入する工程を更に含むことが好ましい。
このようにすると、ゲート電極形成膜へのフッ素の注入工程の際に、例えば、第１のゲート電極形成膜（又は第２のゲート電極形成膜）に選択的にフッ素を注入することにより、熱処理の際に、ＮＢＴＩの劣化が特に発生すると予想されるトランジスタを構成する第１のゲート絶縁膜形成膜（又は第２のゲート絶縁膜形成膜）と半導体基板との界面のみに、フッ素を含有する絶縁膜に含有されるフッ素を拡散させて導入するだけでなく、第１のゲート電極形成膜（又は第２のゲート電極形成膜）に選択的に注入されたフッ素を拡散させて導入する一方、ＮＢＴＩの劣化が特に発生すると予想されるトランジスタ以外のトランジスタを構成する第２のゲート絶縁膜形成膜（又は第１のゲート絶縁膜形成膜）と半導体基板との界面に、フッ素を含有する絶縁膜に含有されるフッ素のみを拡散させて導入することができる。
このように、各トランジスタにおけるＮＢＴＩの劣化量に基づいて、ゲート電極形成膜にフッ素を選択的に注入することによって、熱処理の際に、ＮＢＴＩの劣化が特に発生すると予想されるトランジスタを構成する第１のゲート絶縁膜形成膜（又は第２のゲート絶縁膜形成膜）と半導体基板との界面のみに、第１のゲート電極形成膜（又は第２のゲート電極形成膜）に注入されたフッ素を選択的に拡散させて導入することができるので、ＮＢＴＩの劣化が発生することを効果的に防止することができる。
更には、ＮＢＴＩの劣化が特に発生すると予想されるトランジスタ以外のトランジスタを構成する第２のゲート絶縁膜形成膜（又は第１のゲート絶縁膜形成膜）と半導体基板との界面に、フッ素を含有する絶縁膜に含有されるフッ素のみを選択的に拡散させて導入することができるので、不必要な量のフッ素（すなわち、ダングリングボンド量以上のフッ素）が導入されることを効果的に防止することができる。
本発明に係る半導体装置の製造方法において、工程（ｄ）よりも後に、フッ素を含有する絶縁膜を除去する工程（ｅ）と、第１のゲート絶縁膜形成膜及び第１のゲート電極形成膜をパターニングすることにより、第１のゲート絶縁膜及び第１のゲート電極を形成すると共に、第２のゲート絶縁膜形成膜及び第２のゲート電極形成膜をパターニングすることにより、第２のゲート絶縁膜及び第２のゲート電極を形成する工程（ｆ）と、工程（ｆ）よりも後に、半導体基板における第１のゲート電極の側方下に位置する領域にエクステンション領域を形成すると共に、半導体基板における第２のゲート電極の側方下に位置する領域にＬＤＤ領域を形成する工程（ｇ）とを更に備えることが好ましい。
このようにすると、基板と第１のゲート絶縁膜との界面にダングリングボンドが残存することのない第１のトランジスタ、及び基板と第２のゲート絶縁膜との界面にダングリングボンドが残存することのない第２のトランジスタを得ることができるため、第１のトランジスタにおいて、基板と第１のゲート絶縁膜との界面に存在するダングリングボンドに起因して、ＮＢＴＩの劣化が発生することを防止すると共に、第２のトランジスタにおいて、基板と第２のゲート絶縁膜との界面に存在するダングリングボンドに起因して、ＮＢＴＩの劣化が発生することを防止することができるので、各々が高い信頼性を有するトランジスタを備える半導体装置を提供することができる。
本発明に係る半導体装置の製造方法において、工程（ｇ）よりも後に、第１のゲート電極の側面上に第１のサイドウォールを形成すると共に、第２のゲート電極の側面上に第２のサイドウォールを形成する工程（ｈ）と、工程（ｈ）よりも後に、半導体基板における第１のサイドウォールの側方下に位置する領域に、第１のソース・ドレイン領域を形成すると共に、半導体基板における第２のサイドウォールの側方下に位置する領域に、第２のソース・ドレイン領域を形成する工程（ｉ）とを更に備えることが好ましい。
本発明に係る半導体装置の製造方法によると、フッ素を含有する絶縁膜（例えば、ＦＳＧ膜等）には、予めフッ素が充分に含有されており、しかも、従来のフッ素を含有するポリシリコン膜表面からのフッ素の外方拡散に比べて、フッ素を含有する絶縁膜表面からのフッ素の外方拡散の方が少ない。これにより、フッ素を含有する絶縁膜がキャップ層としての機能を果たすことができるので、フッ素の外方拡散を抑制することができる。
このため、熱処理の際に、フッ素を含有する絶縁膜に含有されるフッ素（及びゲート電極形成膜に注入されたフッ素）を外方拡散させることなく、基板とゲート絶縁膜形成膜との界面に確実に拡散させて導入することができるので、基板とゲート絶縁膜形成膜との界面にダングリングボンドが残存することを防止することができる。
したがって、基板とゲート絶縁膜との界面にダングリングボンドが残存することのないトランジスタを実現することができるため、基板とゲート絶縁膜との界面に存在するダングリングボンドに起因して、ＮＢＴＩの劣化が発生することを防止することができるので、高い信頼性を有するトランジスタを備える半導体装置を提供することができる。
以下に、本発明の各実施形態について図面を参照しながら説明する。
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置の製造方法について、ｐ型ＭＩＳＦＥＴの製造方法を具体例に挙げて、図１(a) 〜(d) 、図２(a) 〜(c) 、及び図３(a) 〜(c) を参照しながら説明する。図１(a) 〜(d) 、図２(a) 〜(c) 、及び図３(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法について示す要部工程断面図であり、具体的には、内部回路用トランジスタ及び周辺回路用トランジスタを備える半導体装置の製造方法について示す要部工程断面図である。尚、図中において、左側に内部回路用ＭＩＳ形成領域を示し、右側に周辺回路用ＭＩＳ形成領域を示している。
図１(a) に示すように、反応性イオンエッチングにより、シリコンよりなる半導体基板１００に溝を形成し、続いて、溝内に、例えば、Ｐ−ＴＥＯＳ膜を埋め込むことにより、シャロートレンチ分離（ＳＴＩ）構造を有する素子分離領域１０１を形成する。
続いて、熱酸化法により、半導体基板１００の表面に、膜厚が５ｎｍ〜８ｎｍのゲート絶縁膜形成膜を形成した後、フォトリソグラフィー及びエッチングにより、半導体基板１００の表面における内部回路用ＭＩＳ形成領域に形成されたゲート絶縁膜形成膜を選択的に除去することにより、半導体基板１００の表面における周辺回路用ＭＩＳ形成領域に、膜厚が５ｎｍ〜８ｎｍの周辺回路用ゲート絶縁膜形成膜１０２を形成する。続いて、熱酸化法により、半導体基板１００の表面における内部回路用ＭＩＳ形成領域に、膜厚が２ｎｍの内部回路用ゲート絶縁膜形成膜１０３を形成する。
続いて、化学気相成長法（ＣＶＤ法）により、半導体基板１００上に、多結晶シリコン膜１０４を堆積する。
次に、図１(b) に示すように、ＣＶＤ法により、多結晶シリコン膜１０４上に、フッ素を含有する絶縁膜として、例えば、ＦＳＧ（Ｆluorinated Ｓilicate Ｇlass）膜１０５を堆積する。ここで、ＦＳＧ膜１０５等のフッ素を含有する絶縁膜とは、充分な量のフッ素が予め含有されてなる絶縁膜を示す。
次に、図１(c) に示すように、熱処理により、半導体基板１００とゲート絶縁膜形成膜１０２、１０３との界面に、ＦＳＧ膜１０５に含有されるフッ素を拡散させて導入する。これにより、半導体基板１００と内部回路用ゲート絶縁膜形成膜１０３との界面に、内部回路用フッ素導入領域１０６を形成すると共に、半導体基板１００と周辺回路用ゲート絶縁膜形成膜１０２との界面に、周辺回路用フッ素導入領域１０７を形成する。ここで、熱処理の条件は、ＦＳＧ膜１０５に含有されるフッ素が、半導体基板１００とゲート絶縁膜形成膜１０２、１０３との界面にまで拡散されて到達するような条件に調整される。尚、多結晶シリコン膜１０４は、熱処理後にはＦＳＧ膜１０５からのフッ素が導入されてフッ素を含有する膜となる。
次に、図１(d) に示すように、ウェットエッチングにより、ＦＳＧ膜１０５のみを選択的に除去する。
次に、図２(a) に示すように、フォトリソグラフィーにより、多結晶シリコン膜１０４上に、所望のゲートパターン形状を有するマスク（図示せず）を形成した後、異方性ドライエッチングにより、多結晶シリコン膜１０４及びゲート絶縁膜形成膜１０２、１０３におけるマスクの開口部に露出する部分を選択的に除去する。これにより、内部回路用ＭＩＳ形成領域の半導体基板１００上に、内部回路用ゲート絶縁膜１０３Ａを介して、内部回路用ゲート電極１０８を形成すると共に、周辺回路用ＭＩＳ形成領域の半導体基板１００上に、周辺回路用ゲート絶縁膜１０２Ａを介して、周辺回路用ゲート電極１０９を形成する。ここで、周辺回路用ゲート絶縁膜１０２Ａは内部回路用ゲート絶縁膜１０３Ａに比べて膜厚が厚く、又は周辺回路用ゲート電極１０９は内部回路用ゲート電極１０８に比べてゲート長が長く形成される。
次に、図２(b) に示すように、フォトリソグラフィーにより、半導体基板１００上に、内部回路用ＭＩＳ形成領域を覆い、周辺回路用ＭＩＳ形成領域に開口を有するレジスト膜１１０を形成する。続いて、周辺回路用ゲート電極１０９及びレジスト膜１１０をマスクにして、周辺回路用ＭＩＳ形成領域の半導体基板１００における周辺回路用ゲート電極１０９の両側方下に位置する領域に、例えば、ＢＦ2 等のｐ型不純物をイオン注入することにより、ｐ型ＬＤＤ（Ｌightly Ｄoped Ｄrain）領域１１１を形成した後、レジスト膜１１０を除去する。
次に、図２(c) に示すように、ＣＶＤ法により、半導体基板１００上の全面に、シリコン酸化膜を堆積した後、異方性エッチングを用いてシリコン酸化膜のエッチングを行うことにより、ゲート電極１０８、１０９の側面上に、シリコン酸化膜よりなるオフセットサイドウォール１１２を形成する。
続いて、フォトリソグラフィーにより、半導体基板１００上に、周辺回路用ＭＩＳ形成領域を覆い、内部回路用ＭＩＳ形成領域に開口を有するレジスト膜１１３を形成する。続いて、内部回路用ゲート電極１０８、オフセットサイドウォール１１２及びレジスト膜１１３をマスクにして、内部回路用ＭＩＳ形成領域の半導体基板１００における内部回路用ゲート電極１０８の両側方下に位置する領域に、例えば、ボロン（Ｂ）等のｐ型不純物をイオン注入することにより、ｐ型エクステンション領域１１４を形成し、続いて、例えば、リン（Ｐ）等のｎ型不純物を注入することにより、ｎ型ポケット領域１１５を形成した後、レジスト膜１１３を除去する。
次に、図３(a) に示すように、ＣＶＤ法により、半導体基板１００上の全面に、シリコン窒化膜を堆積した後、異方性エッチングを用いてシリコン窒化膜のエッチングを行うことにより、オフセットサイドウォール１１２の側面上に、サイドウォール１１６を形成する。続いて、ゲート電極１０８、１０９及びサイドウォール１１６をマスクに用いて、半導体基板１００にボロン等のｐ型不純物をイオン注入することにより、内部回路用ＭＩＳ形成領域の半導体基板１００におけるサイドウォール１１６の側方下に位置する領域に、ｐ型エクステンション領域１１４の接合部よりも深い接合部を有するｐ型ソース・ドレイン領域１１７ａを形成すると共に、周辺回路用ＭＩＳ形成領域の半導体基板１００におけるサイドウォール１１６の側方下に位置する領域に、ｐ型ＬＤＤ領域１１１の接合部よりも深い接合部を有するｐ型ソース・ドレイン領域１１７ｂを形成する。
次に、図３(b) に示すように、スパッタ法により、半導体基板１００上の全面に、サイドウォール１１６、オフセットサイドウォール１１２、及びゲート電極１０８、１０９を覆うように、Ｃｏ膜又はＮｉ膜よりなる金属膜１１８を堆積する。
次に、図３(c) に示すように、アニール処理により、ゲート電極１０８、１０９及びｐ型ソース・ドレイン領域１１７ａ、１１７ｂに含まれるＳｉと、金属膜１１８に含まれるＣｏ又はＮｉとを反応させた後、エッチングにより、素子分離領域１０１、サイドウォール１１６、及びオフセットサイドウォール１１２等の上に残存する未反応の金属膜１１８を選択的に除去する。これにより、ゲート電極１０８、１０９及びｐ型ソース・ドレイン領域１１７ａ、１１７ｂの表面をシリサイド化させてなるシリサイド膜１１９を形成する。
次に、通常のＭＩＳＦＥＴの製造方法と同様に、例えば、ＣＶＤ法により、半導体基板１００上の全面に、シリコン窒化膜及びシリコン酸化膜よりなる層間絶縁膜（図示せず）を形成した後、ＣＭＰ法により、表面の平坦化を行う。続いて、層間絶縁膜に、ｐ型ソース・ドレイン領域１１７ａ、１１７ｂ及びゲート電極１０８、１０９の表面上に形成されているシリサイド膜１１９に到達するコンタクトホール（図示せず）を形成する。その後、各コンタクトホールの底部及び側壁に、ＴｉＮ膜及びＴｉ膜よりなるバリアメタル膜（図示せず）を形成し、続いて、各コンタクトホール内にタングステン（Ｗ）膜を埋め込む。これにより、コンタクトホール内に、バリアメタル膜を介してＷ膜が埋め込まれてなるコンタクトプラグ（図示せず）を形成する。その後、層間絶縁膜上に、コンタクトプラグと接続する金属配線（図示せず）を形成する。
以上のようにして、半導体基板１００と内部回路用ゲート絶縁膜１０３Ａとの界面に形成された内部回路用フッ素導入領域１０６を有する内部回路用トランジスタ、及び半導体基板１００と周辺回路用ゲート絶縁膜１０２Ａとの界面に形成された周辺回路用フッ素導入領域１０７を有する周辺回路用トランジスタを備える半導体装置を製造することができる。
本実施形態に係る半導体装置の製造方法によると、多結晶シリコン膜１０４の表面を被覆するＦＳＧ膜１０５には、予めフッ素が充分に含有されており、しかも、従来のフッ素を含有するポリシリコン膜表面からのフッ素の外方拡散に比べて、ＦＳＧ膜１０５表面からのフッ素の外方拡散の方が少ない。このため、ＦＳＧ膜１０５が、フッ素の拡散源としての機能を果たすだけでなく、更には、キャップ層としての機能を果たすことができるので、フッ素の外方拡散を抑制することができる。
これにより、熱処理の際に、ＦＳＧ膜１０５に含有されるフッ素を外方拡散させることなく、半導体基板１００とゲート絶縁膜形成膜１０２、１０３との界面に拡散させて導入することができる。これにより、図１(c) に示すように、半導体基板１００とゲート絶縁膜形成膜１０２、１０３との界面に、フッ素導入領域１０６、１０７を形成することができるので、半導体基板１００とゲート絶縁膜形成膜１０２、１０３との界面にダングリングボンドが残存することを防止することができる。
したがって、内部回路用トランジスタにおいて、半導体基板１００と内部回路用ゲート絶縁膜１０３Ａとの界面に存在するダングリングボンドに起因して、ＮＢＴＩの劣化が発生することを防止すると共に、周辺回路用トランジスタにおいて、半導体基板１００と周辺回路用ゲート絶縁膜１０２Ａとの界面に存在するダングリングボンドに起因して、ＮＢＴＩの劣化が発生することを防止することができるので、各々が高い信頼性を有するトランジスタを備える半導体装置を提供することができる。
このように、第１の実施形態では、ＦＳＧ膜１０５は、キャップ層として機能するだけでなく、フッ素の拡散源としても機能する。
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置の製造方法について、ｐ型ＭＩＳＦＥＴの製造方法を具体例に挙げて、図４(a) 〜(d) 、図５(a) 〜(c) 、及び図６(a) 〜(c) を参照しながら説明する。図４(a) 〜(d) 、図５(a) 〜(c) 、及び図６(a) 〜(c) は、本発明の第２の実施形態に係る半導体装置の製造方法について示す要部工程断面図であり、具体的には、内部回路用トランジスタ及び周辺回路用トランジスタを備える半導体装置の製造方法について示す要部工程断面図である。尚、図中において、左側に内部回路用ＭＩＳ形成領域を示し、右側に周辺回路用ＭＩＳ形成領域を示している。図４(a) 〜(d) 、図５(a) 〜(c) 、及び図６(a) 〜(c) において、前述した本発明の第１の実施形態に係る半導体装置と同一の構成要素については、同一の符号を付す。したがって、本実施形態では、前述した第１の実施形態と同様の説明は繰り返し行わない。
図４(a) に示すように、シリコンよりなる半導体基板１００に、例えば、溝内にＰ−ＴＥＯＳ膜が埋め込まれてなる素子分離領域１０１を形成する。続いて、熱酸化法により、半導体基板１００の表面における周辺回路用ＭＩＳ形成領域に、膜厚が５ｎｍ〜８ｎｍの周辺回路用ゲート絶縁膜形成膜１０２を形成した後、半導体基板１００の表面における内部回路用ＭＩＳ形成領域に、膜厚が２ｎｍの内部回路用ゲート絶縁膜形成膜１０３を形成する。続いて、ＣＶＤ法により、半導体基板１００上に、多結晶シリコン膜１０４を堆積する。
次に、図４(b) に示すように、イオン注入により、多結晶シリコン膜１０４の全面にフッ素を注入することにより、フッ素含有多結晶シリコン膜２０４を形成する。ここで、フッ素含有多結晶シリコン膜２０４とは、第１の実施形態における多結晶シリコン膜１０４が熱処理前にフッ素を含有していないのに対し、熱処理前に多結晶シリコン膜中にフッ素を含有しているという意味合いを有するものである。
その後、ＣＶＤ法により、フッ素含有多結晶シリコン膜２０４上に、フッ素を含有する絶縁膜として、例えば、ＦＳＧ膜１０５を堆積する。
次に、図４(c) に示すように、熱処理により、半導体基板１００とゲート絶縁膜形成膜１０２、１０３との界面に、ＦＳＧ膜１０５に含有されるフッ素、及びフッ素含有多結晶シリコン膜２０４に含まれるフッ素を拡散させて導入する。これにより、半導体基板１００と内部回路用ゲート絶縁膜形成膜１０３との界面に、内部回路用フッ素導入領域２０６を形成すると共に、半導体基板１００と周辺回路用ゲート絶縁膜形成膜１０２との界面に、周辺回路用フッ素導入領域２０７を形成する。ここで、熱処理の条件は、ＦＳＧ膜１０５に含有されるフッ素、及びフッ素含有多結晶シリコン膜２０４に含まれるフッ素が、半導体基板１００とゲート絶縁膜形成膜１０２、１０３との界面にまで拡散されて到達するような条件に調整されている。尚、フッ素含有多結晶シリコン膜２０４は、熱処理後には、イオン注入によって導入されたフッ素、及び熱処理によってＦＳＧ膜１０５から導入されたフッ素を含有する膜となる。
次に、図４(d) に示すように、ウェットエッチングにより、ＦＳＧ膜１０５のみを選択的に除去する。
次に、図５(a) に示すように、フォトリソグラフィー及び異方性ドライエッチングにより、内部回路用ＭＩＳ形成領域の半導体基板１００上に、内部回路用ゲート絶縁膜１０３Ａを介して、内部回路用ゲート電極１０８を形成すると共に、周辺回路用ＭＩＳ形成領域の半導体基板１００上に、周辺回路用ゲート絶縁膜１０２Ａを介して、周辺回路用ゲート電極１０９を形成する。ここで、周辺回路用ゲート絶縁膜１０２Ａは内部回路用ゲート絶縁膜１０３Ａに比べて膜厚が厚く、又は周辺回路用ゲート電極１０９は内部回路用ゲート電極１０８に比べてゲート長が長く形成される。
次に、図５(b) に示すように、フォトリソグラフィーにより、半導体基板１００上に、内部回路用ＭＩＳ形成領域を覆い、周辺回路用ＭＩＳ形成領域に開口を有するレジスト膜１１０を形成する。続いて、周辺回路用ゲート電極１０９及びレジスト膜１１０をマスクにして、周辺回路用ＭＩＳ形成領域の半導体基板１００における周辺回路用ゲート電極１０９の両側方下に位置する領域に、例えば、ＢＦ2 等のｐ型不純物をイオン注入することにより、ｐ型ＬＤＤ領域１１１を形成した後、レジスト膜１１０を除去する。
次に、図５(c) に示すように、ＣＶＤ法により、半導体基板１００上の全面に、シリコン酸化膜を堆積した後、異方性エッチングを用いてシリコン酸化膜のエッチングを行うことにより、ゲート電極１０８、１０９の側面上に、シリコン酸化膜よりなるオフセットサイドウォール１１２を形成する。
続いて、フォトリソグラフィーにより、半導体基板１００上に、周辺回路用ＭＩＳ形成領域を覆い、内部回路用ＭＩＳ形成領域に開口を有するレジスト膜１１３を形成する。続いて、内部回路用ゲート電極１０８、オフセットサイドウォール１１２及びレジスト膜１１３をマスクにして、内部回路用ＭＩＳ形成領域の半導体基板１００における内部回路用ゲート電極１０８の両側方下に位置する領域に、例えば、ボロン（Ｂ）等のｐ型不純物をイオン注入することにより、ｐ型エクステンション領域１１４を形成し、続いて、例えば、リン（Ｐ）等のｎ型不純物を注入することにより、ｎ型ポケット領域１１５を形成した後、レジスト膜１１３を除去する。
次に、図６(a) に示すように、ＣＶＤ法により、半導体基板１００上の全面に、シリコン窒化膜を堆積した後、シリコン窒化膜のエッチバックにより、オフセットサイドウォール１１２の側面上に、サイドウォール１１６を形成する。続いて、半導体基板１００におけるサイドウォール１１６の側方下に位置する領域に、例えば、Ｂ等のｐ型不純物をイオン注入することにより、ｐ型ソース・ドレイン領域１１７ａ、１１７ｂを形成する。
次に、図６(b) に示すように、スパッタ法により、半導体基板１００上の全面に、サイドウォール１１６、オフセットサイドウォール１１２、及びゲート電極１０８、１０９を覆うように、Ｃｏ膜又はＮｉ膜よりなる金属膜１１８を堆積する。
次に、図６(c) に示すように、アニール処理により、ゲート電極１０８、１０９及びｐ型ソース・ドレイン領域１１７ａ、１１７ｂに含まれるＳｉと、金属膜１１８に含まれるＣｏ又はＮｉとを反応させた後、エッチングにより、半導体基板１００上に残存する未反応の金属膜１１８を選択的に除去する。これにより、ゲート電極１０８、１０９及びｐ型ソース・ドレイン領域１１７ａ、１１７ｂの表面をシリサイド化させてなるシリサイド膜１１９を形成する。
次に、通常のＭＩＳＦＥＴの製造方法と同様に、例えば、ＣＶＤ法により、半導体基板１００上の全面に、シリコン窒化膜及びシリコン酸化膜よりなる層間絶縁膜（図示せず）を形成した後、ＣＭＰ法により、表面の平坦化を行う。続いて、層間絶縁膜に、ｐ型ソース・ドレイン領域１１７ａ、１１７ｂ及びゲート電極１０８、１０９の表面上に形成されているシリサイド膜１１９に到達するコンタクトホール（図示せず）を形成する。その後、各コンタクトホールの底部及び側壁に、ＴｉＮ膜及びＴｉ膜よりなるバリアメタル膜（図示せず）を形成し、続いて、各コンタクトホール内にタングステン（Ｗ）膜を埋め込む。これにより、コンタクトホール内に、バリアメタル膜を介してＷ膜が埋め込まれてなるコンタクトプラグ（図示せず）を形成する。その後、層間絶縁膜上に、コンタクトプラグと接続する金属配線（図示せず）を形成する。
以上のようにして、半導体基板１００と内部回路用ゲート絶縁膜１０３Ａとの界面に形成された内部回路用フッ素導入領域２０６を有する内部回路用トランジスタ、及び半導体基板１００と周辺回路用ゲート絶縁膜１０２Ａとの界面に形成された周辺回路用フッ素導入領域２０７を有する周辺回路用トランジスタを備える半導体装置を製造することができる。
本実施形態に係る半導体装置の製造方法によると、フッ素含有多結晶シリコン膜２０４の表面を被覆するＦＳＧ膜１０５には、予めフッ素が充分に含有されているため、熱処理の際に、ＦＳＧ膜１０５中にフッ素含有多結晶シリコン膜２０４からのフッ素が侵入する経路がなく、ＦＳＧ膜１０５はキャップ層としての機能を果たすことができるので、フッ素の外方拡散が起こることを確実に防止することができる。
これにより、熱処理の際に、ＦＳＧ膜１０５に含有されるフッ素を外方拡散させることなく、半導体基板１００とゲート絶縁膜形成膜１０２、１０３との界面に拡散させて導入するだけでなく、更には、フッ素含有多結晶シリコン膜２０４に注入されたフッ素をも外方拡散させることなく、半導体基板１００とゲート絶縁膜形成膜１０２、１０３との界面に拡散させて導入することができるので、前述した第１の実施形態と比較して、フッ素導入領域２０６、２０７に導入されるフッ素濃度の高濃度化を図ることができる。
このため、半導体基板１００とゲート絶縁膜形成膜１０２、１０３との界面に、充分な量のフッ素（すなわち、ダングリングボンド量に相当する量のフッ素）を確実に拡散させて導入することができるので、半導体基板１００とゲート絶縁膜形成膜１０２、１０３との界面にダングリングボンドが残存することを確実に防止することができる。
したがって、内部回路用トランジスタにおいて、半導体基板１００と内部回路用ゲート絶縁膜１０３Ａとの界面に存在するダングリングボンドに起因して、ＮＢＴＩの劣化が発生することを防止すると共に、周辺回路用トランジスタにおいて、半導体基板１００と周辺回路用ゲート絶縁膜１０２Ａとの界面に存在するダングリングボンドに起因して、ＮＢＴＩの劣化が発生することを防止することができるので、各々が高い信頼性を有するトランジスタを備える半導体装置を提供することができる。
このように、本実施形態では、ＦＳＧ膜１０５は、前述した第１の実施形態と同様に、フッ素の拡散源としての機能も果たすが、主に、キャップ層としての機能を果たしており、具体的には、熱処理の際に、フッ素含有多結晶シリコン膜２０４に含まれるフッ素が外方拡散されることを確実に防止する機能を果たす。これに対し、前述した第１の実施形態では、ＦＳＧ膜１０５は、キャップ層としての機能及びフッ素の拡散源としての機能の双方を果たす。
（第３の実施形態）
以下に、本発明の第３の実施形態に係る半導体装置の製造方法について、ｐ型ＭＩＳＦＥＴの製造方法を具体例に挙げて、図７(a) 〜(d) 、図８(a) 〜(c) 、及び図９(a) 〜(c) を参照しながら説明する。図７(a) 〜(d) 、図８(a) 〜(c) 、及び図９(a) 〜(c) は、本発明の第３の実施形態に係る半導体装置の製造方法について示す要部工程断面図であり、具体的には、内部回路用トランジスタ及び周辺回路用トランジスタを備える半導体装置の製造方法について示す要部工程断面図である。尚、図中において、左側に内部回路用ＭＩＳ形成領域を示し、右側に周辺回路用ＭＩＳ形成領域を示している。図７(a) 〜(d) 、図８(a) 〜(c) 、及び図９(a) 〜(c) において、前述した本発明の第１の実施形態に係る半導体装置と同一の構成要素については、同一の符号を付す。したがって、本実施形態では、前述した第１の実施形態と同様の説明は繰り返し行わない。
図７(a) に示すように、シリコンよりなる半導体基板１００に、例えば、溝内にＰ−ＴＥＯＳ膜が埋め込まれてなる素子分離領域１０１を形成する。続いて、熱酸化法により、半導体基板１００の表面における周辺回路用ＭＩＳ形成領域に、膜厚が５ｎｍ〜８ｎｍの周辺回路用ゲート絶縁膜形成膜１０２を形成した後、半導体基板１００の表面における内部回路用ＭＩＳ形成領域に、膜厚が２ｎｍの内部回路用ゲート絶縁膜形成膜１０３を形成する。続いて、ＣＶＤ法により、半導体基板１００上に、多結晶シリコン膜１０４を堆積する。その後、多結晶シリコン膜１０４上に、内部回路用ＭＩＳ形成領域を覆い、周辺回路用ＭＩＳ形成領域に開口を有するレジスト膜３０４Ｒを形成する。その後、多結晶シリコン膜１０４におけるレジスト膜３０４Ｒの開口部に露出する部分（すなわち、多結晶シリコン膜１０４における周辺回路用ＭＩＳ形成領域）に、フッ素を選択的にイオン注入することにより、フッ素含有多結晶シリコン膜３０４を選択的に形成する。
次に、図７(b) に示すように、レジスト膜３０４Ｒを除去した後、ＣＶＤ法により、多結晶シリコン膜１０４及びフッ素含有多結晶シリコン膜３０４上に、フッ素を含有する絶縁膜として、例えば、ＦＳＧ膜１０５を堆積する。
次に、図７(c) に示すように、熱処理により、半導体基板１００とゲート絶縁膜形成膜１０２、１０３との界面に、ＦＳＧ膜１０５に含まれるフッ素を拡散させて導入すると共に、半導体基板１００と周辺回路用ゲート絶縁膜形成膜１０２との界面のみに、フッ素含有多結晶シリコン膜３０４に注入されたフッ素を選択的に拡散させて導入する。これにより、半導体基板１００と内部回路用ゲート絶縁膜形成膜１０３との界面に、内部回路用フッ素導入領域３０６を形成すると共に、半導体基板１００と周辺回路用ゲート絶縁膜形成膜１０２との界面に、周辺回路用フッ素導入領域３０７を形成する。
次に、図７(d) に示すように、ウェットエッチングにより、ＦＳＧ膜１０５のみを選択的に除去する。
次に、図８(a) に示すように、フォトリソグラフィー及び異方性ドライエッチングにより、内部回路用ＭＩＳ形成領域の半導体基板１００上に、内部回路用ゲート絶縁膜１０３Ａを介して、内部回路用ゲート電極１０８を形成すると共に、周辺回路用ＭＩＳ形成領域の半導体基板１００上に、周辺回路用ゲート絶縁膜１０２Ａを介して、周辺回路用ゲート電極１０９を形成する。ここで、周辺回路用ゲート絶縁膜１０２Ａは内部回路用ゲート絶縁膜１０３Ａに比べて膜厚が厚く、又は周辺回路用ゲート電極１０９は内部回路用ゲート電極１０８に比べてゲート長が長く形成される。
次に、図８(b) に示すように、フォトリソグラフィーにより、半導体基板１００上に、内部回路用ＭＩＳ形成領域を覆い、周辺回路用ＭＩＳ形成領域に開口を有するレジスト膜１１０を形成する。続いて、周辺回路用ゲート電極１０９及びレジスト膜１１０をマスクにして、周辺回路用ＭＩＳ形成領域の半導体基板１００における周辺回路用ゲート電極１０９の両側方下に位置する領域に、例えば、ＢＦ2 等のｐ型不純物をイオン注入することにより、ｐ型ＬＤＤ領域１１１を形成した後、レジスト膜１１０を除去する。
次に、図８(c) に示すように、ＣＶＤ法により、半導体基板１００上の全面に、シリコン酸化膜を堆積した後、異方性エッチングを用いてシリコン酸化膜のエッチングを行うことにより、ゲート電極１０８、１０９の側面上に、シリコン酸化膜よりなるオフセットサイドウォール１１２を形成する。
続いて、フォトリソグラフィーにより、半導体基板１００上に、周辺回路用ＭＩＳ形成領域を覆い、内部回路用ＭＩＳ形成領域に開口を有するレジスト膜１１３を形成する。続いて、内部回路用ゲート電極１０８、オフセットサイドウォール１１２及びレジスト膜１１３をマスクにして、内部回路用ＭＩＳ形成領域の半導体基板１００における内部回路用ゲート電極１０８の両側方下に位置する領域に、例えば、ボロン（Ｂ）等のｐ型不純物をイオン注入することにより、ｐ型エクステンション領域１１４を形成し、続いて、例えば、リン（Ｐ）等のｎ型不純物を注入することにより、ｎ型ポケット領域１１５を形成した後、レジスト膜１１３を除去する。
次に、図９(a) に示すように、ＣＶＤ法により、半導体基板１００上の全面に、シリコン窒化膜を堆積した後、シリコン窒化膜のエッチバックにより、オフセットサイドウォール１１２の側面上に、サイドウォール１１６を形成する。続いて、半導体基板１００におけるサイドウォール１１６の側方下に位置する領域に、例えば、Ｂ等のｐ型不純物をイオン注入することにより、ｐ型ソース・ドレイン領域１１７ａ、１１７ｂを形成する。
次に、図９(b) に示すように、スパッタ法により、半導体基板１００上の全面に、サイドウォール１１６、オフセットサイドウォール１１２、及びゲート電極１０８、１０９を覆うように、Ｃｏ膜又はＮｉ膜よりなる金属膜１１８を堆積する。
次に、図９(c) に示すように、アニール処理により、ゲート電極１０８、１０９及びｐ型ソース・ドレイン領域１１７ａ、１１７ｂに含まれるＳｉと、金属膜１１８に含まれるＣｏ又はＮｉとを反応させた後、エッチングにより、半導体基板１００上に残存する未反応の金属膜１１８を選択的に除去する。これにより、ゲート電極１０８、１０９及びｐ型ソース・ドレイン領域１１７ａ、１１７ｂの表面をシリサイド化させてなるシリサイド膜１１９を形成する。
次に、通常のＭＩＳＦＥＴの製造方法と同様に、例えば、ＣＶＤ法により、半導体基板１００上の全面に、シリコン窒化膜及びシリコン酸化膜よりなる層間絶縁膜（図示せず）を形成した後、ＣＭＰ法により、表面の平坦化を行う。続いて、層間絶縁膜に、ｐ型ソース・ドレイン領域１１７ａ、１１７ｂ及びゲート電極１０８、１０９の表面上に形成されているシリサイド膜１１９に到達するコンタクトホール（図示せず）を形成する。その後、各コンタクトホールの底部及び側壁に、ＴｉＮ膜及びＴｉ膜よりなるバリアメタル膜（図示せず）を形成し、続いて、各コンタクトホール内にタングステン（Ｗ）膜を埋め込む。これにより、コンタクトホール内に、バリアメタル膜を介してＷ膜が埋め込まれてなるコンタクトプラグ（図示せず）を形成する。その後、層間絶縁膜上に、コンタクトプラグと接続する金属配線（図示せず）を形成する。
以上のようにして、半導体基板１００と内部回路用ゲート絶縁膜１０３Ａとの界面に形成された内部回路用フッ素導入領域３０６を有する内部回路用トランジスタ、及び半導体基板１００と周辺回路用ゲート絶縁膜１０２Ａとの界面に形成された周辺回路用フッ素導入領域３０７を有する周辺回路用トランジスタを備える半導体装置を製造することができる。
本実施形態に係る半導体装置の製造方法によると、図７(c) に示すように、多結晶シリコン膜１０４及びフッ素含有多結晶シリコン膜３０４の表面を被覆するＦＳＧ膜１０５には、予めフッ素が充分に含有されているため、熱処理の際に、ＦＳＧ膜１０５中にフッ素含有多結晶シリコン膜３０４からのフッ素が侵入する経路がなく、ＦＳＧ膜１０５はキャップ層としての機能を果たすことができるので、フッ素の外方拡散が起こることを確実に防止することができる。
これにより、熱処理の際に、ＦＳＧ膜１０５に含有されるフッ素を外方拡散させることなく、半導体基板１００とゲート絶縁膜形成膜１０２、１０３との界面に拡散させて導入すると共に、フッ素含有多結晶シリコン膜３０４に注入されたフッ素を外方拡散させることなく、半導体基板１００と周辺回路用ゲート絶縁膜形成膜１０２との界面のみに選択的に拡散させて導入することができるので、半導体基板１００と内部回路用ゲート絶縁膜形成膜１０３との界面に、内部回路用フッ素導入領域３０６を得ると共に、半導体基板１００と周辺回路用ゲート絶縁膜形成膜１０２との界面に、内部回路用フッ素導入領域３０６に導入されるフッ素濃度よりも高いフッ素濃度を有する周辺回路用フッ素導入領域３０７を得ることができる。
本実施形態に係る半導体装置の製造方法では、図７(a) に示すように、多結晶シリコン膜１０４上における内部回路用ＭＩＳ形成領域を覆うレジスト膜３０４Ｒを用いて、多結晶シリコン膜１０４における周辺回路用ＭＩＳ形成領域に、フッ素を選択的に注入することにより、フッ素含有多結晶シリコン膜３０４を選択的に形成する。
これにより、熱処理の際に、ＮＢＴＩ劣化量が大きいと予想される周辺回路用トランジスタを構成する周辺回路用ゲート絶縁膜形成膜１０２と半導体基板１００との界面のみに、ＦＳＧ膜１０５に含有されるフッ素を拡散させて導入するだけでなく、フッ素含有多結晶シリコン膜３０４に注入されたフッ素を拡散させて導入する一方、ＮＢＴＩ劣化量が小さいと予想される内部回路用トランジスタを構成する内部回路用ゲート絶縁膜形成膜１０３と半導体基板１００との界面に、ＦＳＧ膜１０５に含有されるフッ素のみを拡散させて導入することができる。
このように、各トランジスタにおけるＮＢＴＩの劣化量に基づいて、多結晶シリコン膜１０４にフッ素を選択的に注入することによって、熱処理の際に、ＮＢＴＩの劣化が特に発生すると予想される周辺回路用トランジスタを構成する周辺回路用ゲート絶縁膜形成膜１０２と半導体基板１００との界面のみに、フッ素含有多結晶シリコン膜３０４に注入されたフッ素を選択的に拡散させて導入することができるので、周辺回路用トランジスタにおいて、ＮＢＴＩの劣化が発生することを効果的に防止することができる。
更には、内部回路用トランジスタを構成する半導体基板１００と内部回路用ゲート絶縁膜形成膜１０３との界面に、ＦＳＧ膜１０５に含有されるフッ素のみを選択的に拡散させて導入することができるので、不必要な量のフッ素（すなわち、ダングリングボンド量以上のフッ素）が導入されることを効果的に防止すると共に、内部回路用トランジスタにおいて、ＮＢＴＩの劣化が発生することを防止することができる。
尚、本発明の各実施形態では、半導体装置の製造方法としてｐ型ＭＩＳＦＥＴの製造方法を具体例に挙げて説明したが、本発明はこれに限定されることはなく、ｎ型ＭＩＳＦＥＴの製造方法においても本発明の各実施形態と同様に製造することができる。
また、本発明の各実施形態では、内部回路用トランジスタ及び周辺回路用トランジスタの双方を有する半導体装置について説明したが、本発明はこれに限定されることはなく、例えば、内部回路用トランジスタのみを有する半導体装置、又は周辺回路用トランジスタのみを有する半導体装置においても、本発明と同様の効果を得ることができる。
また、第３の実施形態では、多結晶シリコン膜１０４における周辺回路用ＭＩＳ形成領域に、フッ素を選択的に注入する場合を具体例に挙げて説明したが、本発明はこれに限定されることはなく、多結晶シリコン膜におけるＮＢＴＩ劣化量が大きいと予想されるＭＩＳ形成領域に、フッ素を選択的に注入することにより、前述した第３の実施形態と同様の効果を得ることができる。
例えば、ゲート絶縁膜の更なる薄膜化が進行すると、ゲート絶縁膜の誘電率の確保を目的に、ゲート絶縁膜に導入される窒素量が増加する。ここで、ゲート絶縁膜に導入された窒素は固定電荷となるので、ゲート絶縁膜に導入される窒素量の増加に伴って、半導体基板とゲート絶縁膜との界面に存在する固定電荷量が増加しＮＢＴＩの劣化に影響する。この場合、内部回路用トランジスタにおけるＮＢＴＩの劣化が問題となることが考えられ、周辺回路用トランジスタにおけるＮＢＴＩの劣化量よりも大きくなるおそれがあるので、多結晶シリコン膜における内部回路用ＭＩＳ形成領域に、フッ素を選択的に注入することにより、前述した第３の実施形態と同様の効果を得ることができる。
本発明は、熱処理による基板とゲート絶縁膜形成膜との界面へのフッ素の導入工程の際に、フッ素の外方拡散が起こることを確実に防止することができるため、基板とゲート絶縁膜との界面に存在するダングリングボンドに起因して、ＮＢＴＩの劣化が発生することを防止することができるので、半導体装置の製造方法に有用である。
(a) 〜(d) は、本発明の第１の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。 (a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。 (a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。 (a) 〜(d) は、本発明の第２の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。 (a) 〜(c) は、本発明の第２の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。 (a) 〜(c) は、本発明の第２の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。 (a) 〜(d) は、本発明の第３の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。 (a) 〜(c) は、本発明の第３の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。 (a) 〜(c) は、本発明の第３の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。
符号の説明
１００ 半導体基板
１０１ 素子分離領域
１０２ 周辺回路用ゲート絶縁膜形成膜
１０２Ａ 周辺回路用ゲート絶縁膜
１０３ 内部回路用ゲート絶縁膜形成膜
１０３Ａ 内部回路用ゲート絶縁膜
１０４ 多結晶シリコン膜
２０４、３０４ フッ素含有多結晶シリコン膜
３０４Ｒ レジスト膜
１０５ ＦＳＧ膜
１０６、２０６、３０６ 内部回路用フッ素導入領域
１０７、２０７、３０７ 周辺回路用フッ素導入領域
１０８ 内部回路用ゲート電極
１０９ 周辺回路用ゲート電極
１１０ レジスト膜
１１１ ｐ型ＬＤＤ領域
１１２ オフセットサイドウォール
１１３ レジスト膜
１１４ ｐ型エクステンション領域
１１５ ｎ型ポケット領域
１１６ サイドウォール
１１７ａ、１１７ｂ ｐ型ソース・ドレイン領域
１１８ 金属膜
１１９ シリサイド膜

Claims (8)

  1. 半導体基板上における素子形成領域にゲート絶縁膜形成膜を形成する工程（ａ）と、
    前記ゲート絶縁膜形成膜上にゲート電極形成膜を形成する工程（ｂ）と、
    前記ゲート電極形成膜上にフッ素を含有する絶縁膜を形成する工程（ｃ）と、
    熱処理により、前記半導体基板と前記ゲート絶縁膜形成膜との界面に、前記フッ素を含有する絶縁膜に含有されるフッ素を拡散させて導入する工程（ｄ）とを備えることを特徴とする半導体装置の製造方法。
  2. 前記工程（ｂ）よりも後であって且つ前記工程（ｃ）よりも前に、前記ゲート電極形成膜にフッ素を注入する工程（ｘ）を更に含み、
    前記工程（ｄ）は、前記半導体基板と前記ゲート絶縁膜形成膜との界面に、前記ゲート電極形成膜に注入されたフッ素を拡散させて導入する工程を更に含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記工程（ｄ）よりも後に、前記フッ素を含有する絶縁膜を除去する工程（ｅ）と、
    前記ゲート絶縁膜形成膜及び前記ゲート電極形成膜をパターニングすることにより、ゲート絶縁膜及びゲート電極を形成する工程（ｆ）と、
    前記工程（ｆ）よりも後に、前記半導体基板における前記ゲート電極の側方下に位置する領域にエクステンション領域を形成する工程（ｇ）とを更に備えることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. 前記工程（ｇ）よりも後に、前記ゲート電極の側面上にサイドウォールを形成する工程（ｈ）と、
    前記工程（ｈ）よりも後に、前記半導体基板における前記サイドウォールの側方下に位置する領域に、ソース・ドレイン領域を形成する工程（ｉ）とを更に備えることを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 前記工程（ａ）は、前記素子形成領域における第１の領域に、前記ゲート絶縁膜形成膜を構成する第１のゲート絶縁膜形成膜を形成すると共に、前記素子形成領域における前記第１の領域とは異なる第２の領域に、前記ゲート絶縁膜形成膜を構成する第２のゲート絶縁膜形成膜を形成する工程を含み、
    前記工程（ｂ）は、前記第１のゲート絶縁膜形成膜上に、前記ゲート電極形成膜を構成する第１のゲート電極形成膜を形成すると共に、前記第２のゲート絶縁膜形成膜上に、前記ゲート電極形成膜を構成する第２のゲート電極形成膜を形成する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  6. 前記工程（ｂ）よりも後であって且つ前記工程（ｃ）よりも前に、前記第１のゲート電極形成膜及び前記第２のゲート電極形成膜のうちの少なくとも一方にフッ素を注入する工程（ｘ）を更に含み、
    前記工程（ｄ）は、前記半導体基板と前記ゲート絶縁膜形成膜との界面に、前記ゲート電極形成膜に注入されたフッ素を拡散させて導入する工程を更に含むことを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記工程（ｄ）よりも後に、前記フッ素を含有する絶縁膜を除去する工程（ｅ）と、
    前記第１のゲート絶縁膜形成膜及び前記第１のゲート電極形成膜をパターニングすることにより、第１のゲート絶縁膜及び第１のゲート電極を形成すると共に、前記第２のゲート絶縁膜形成膜及び前記第２のゲート電極形成膜をパターニングすることにより、第２のゲート絶縁膜及び第２のゲート電極を形成する工程（ｆ）と、
    前記工程（ｆ）よりも後に、前記半導体基板における前記第１のゲート電極の側方下に位置する領域にエクステンション領域を形成すると共に、前記半導体基板における前記第２のゲート電極の側方下に位置する領域にＬＤＤ領域を形成する工程（ｇ）とを更に備えることを特徴とする請求項５又は６に記載の半導体装置の製造方法。
  8. 前記工程（ｇ）よりも後に、前記第１のゲート電極の側面上に第１のサイドウォールを形成すると共に、前記第２のゲート電極の側面上に第２のサイドウォールを形成する工程（ｈ）と、
    前記工程（ｈ）よりも後に、前記半導体基板における前記第１のサイドウォールの側方下に位置する領域に、第１のソース・ドレイン領域を形成すると共に、前記半導体基板における前記第２のサイドウォールの側方下に位置する領域に、第２のソース・ドレイン領域を形成する工程（ｉ）とを更に備えることを特徴とする請求項７に記載の半導体装置の製造方法。
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