JP2007201488A - 受動自己組立てインダクタを有する物品 - Google Patents

Abstract

【課題】モノリシック集積可能なＭＥＭＳ型インダクタを実現する。
【解決手段】インダクタ１０２は、受動自己組立て手段を含む少なくとも２個の導電性サポート１１０，１１４によって、１巻回以上が基板１００の上方に懸垂された導電性ループ１０４からなる。一実施例では、受動自己組立て手段は、導電性サポート１１０，１１４上に設けられた高レベルの固有応力を有する層を含む。応力層は、導電性サポート１１０，１１４の構造層（例えばポリシリコン）の上に堆積される。インダクタ１０２のサポートなどの構造が、ある犠牲層を除去することによって製造プロセス中に「解放」されると、応力層が収縮して残留歪みを小さくする。その結果、導電性ループが付属するサポートの自由端に上向きの力がかかる。結果として、サポートおよびループが、基板１００から離れて持ち上がる。
【選択図】図１

Description

本発明は、集積回路におけるモノリシック集積に適したマイクロマシンインダクタと、それを含む回路に関する。

インダクタのような受動ＲＦコンポーネントは、マイクロ波およびワイヤレス通信回路における多くの重要なアプリケーションで用いられている。低損失インダクタの応用例には、寄生キャパシタンスを相殺するためのリアクティブインピーダンス整合や、フィルタおよび発振器における周波数決定素子としての使用がある。

コストを削減し信頼性を改善するためには、このようなマイクロ波およびワイヤレス通信回路をできる限りモノリシック集積で実装することが好ましい。現在のところ、通信において広く認識されている目標は、「シングルチップ」無線機の製造である。現在、無線機の多くのコンポーネント／回路をそのような単一の集積回路（ＩＣ）に直ちにモノリシック集積することが可能であるが、低損失で線形の受動ＲＦコンポーネントのモノリシック集積にはまだ問題がある。

低損失インダクタを従来のシリコン基板上にモノリシック集積する際の問題点は明らかになっている。第１に、トランジスタを形成するのに適した導電性シリコン基板上に製造されたインダクタは、インダクタのスカラーポテンシャルと基板との相互作用による高い電気的損失を受ける。第２の問題点は、基板との誘導性結合に関するものである。これは、インダクタによって生成されるベクトルポテンシャルにより基板に電流が誘導されるものである。このような誘導電流はインダクタの性能を劣化させる。第３に、シリコンの誘電体としての性質により寄生キャパシタンスが増大し、それにより、このようなインダクタの最大動作周波数が低下する。第４に、インダクタの構造自体における損失を小さくするには、比較的厚い金属層が必要となる。

モノリシック集積に伴う上記の問題点の結果として、インダクタは一般に「オフチップ」（チップ外）に製造され、マルチチップモジュール（ＭＣＭ：multi-chip module）の一部として組み立てられるか、あるいは、ディスクリートコンポーネントとしてボードレベルで実装される。このようなアプローチはいずれも、モノリシック実装デバイスよりも多くの組立てステップとコストを伴う。さらに、ＭＣＭあるいはボードレベルの寄生インダクタンスおよび寄生キャパシタンスと、このような寄生効果の対応する再現性の欠如により、別の機能（すなわち、回路）をオフチップに移動しなければならないことがある。例えば、可変周波数発振器（ＶＦＯ：variable-frequency oscillator）は一般に、このような理由により、ディスクリートでオフチップのインダクタおよびキャパシタを使用する。

最近、微小電気機械システム（ＭＥＭＳ：micro-electromechanical system）技術が、低損失受動ＲＦコンポーネントをモノリシック集積する際に固有の問題点を解決するために使用されている。ＭＥＭＳを使用すると、インダクタ、特に低損失インダクタの機能は、ミクロンサイズの電気機械的構造のさまざまな実装によって実現することができる。ＭＥＭＳ型のインダクタは、基板とインダクタの間の有効距離を増大させることによって、上記のモノリシック集積の問題点を解決する。これまでに提案されているＭＥＭＳ型の集積可能な低損失インダクタの一部は、上記の「標準的な」集積の問題点を解決しているが、残念ながら、以下で述べるように、別の問題点を提示している。

第１のＭＥＭＳ型インダクタでは、ミクロンサイズのインダクタループの下のシリコン基板は、ウェットエッチングのような電気化学プロセスで化学修飾（あるいは選択的除去）される（一般に「バルクマイクロマシニング」(bulk micromachining)という）。インダクタコイルと基板の間が接近することに関する問題点はこれにより低減するが、必要な別のプロセシングステップ、特に、シリコンウェハに必要な「バックサイド」プロセシングが、ウェハの取扱いを複雑にし、製造コストを増大させて不利である（文献：
・Von Arx et al., "On-Chip Coils with Integrated Cores for Remote Inductive Powering of Integrated Microsystems", Digest of Tech. Papers, 1997 Int'l. Conf. Solid-State Sensors and Actuators (Transducers '97), Chicago, III., June 16-19, 1997, pp.999-1002
・Ziaie, et al., "A Generic MicroMachined Silicon Platform for Low-Power, Low Loss Miniature Transceivers", Digest of Tech. Papers, 1997 Int'l. Conf. Solid-State Sensors and Actuators (Transducers '97), Chicago, III., June 16-19, 1997, pp.257-260
を参照）。

第２のアプローチでは、強磁性薄膜をループの下にコアとして堆積する。このようなアプローチは、追加の薄膜プロセシングを伴い、これはＣＭＯＳと両立しなくなることがある。さらに、このような実装は、ｒｆ周波数で動作するデバイスには適用できない。

第３のアプローチでは、ＭＥＭＳ型インダクタを、シリコン基板の上の、ヒンジ付きのポリシリコンプレート上に懸垂する。２個または４個の、ヒンジ付きの微小機械加工されたポリシリコンプレートが、螺旋状素子（すなわち、インダクタコイル）を支持するフレームの周りに対称的に配置される。各プレートの第１のエッジは、支持フレームにヒンジ止めされる。これらのプレートのうちの少なくとも２個（「被動プレート」(driven plate)）のそれぞれの、離れた第２のエッジは、基板表面に配置された「スクラッチ」(scratch)ドライブのようなアクチュエータにヒンジ付けされる。被動プレートは、支持フレームの反対側に位置する。アクチュエータに電圧が加えられると、被動プレートは互いのほうに向けて動き、各被動プレートの第２エッジを互いのほうに押しやる。被動プレートは第１エッジでフレームの反対側にヒンジ止めされているため、被動プレートの第１エッジは、第２エッジが互いのほうへ向けて動くとともに持ち上がる。プレートの第１エッジが持ち上がると、フレームと、フレームに付属する螺旋状素子も同様に持ち上がる（Fan et al., "Universal MEMS Platforms for Passive RF Components: Suspended Inductors and Variable Capacitors", IEEE Proc. Eleventh Annual Int'l. Conf. MEMS, Jan. 25-29, 1998, Heidelberg, Germany, pp.29-33、を参照）。

上記の懸垂インダクタには、モノリシック集積に関していくつかの欠点がある。第１に、インダクタは、製造後に組み立てなければならず（「動作時組立て」という。）、これは、ＭＣＭの場合と同じ欠点の多くにつながる。換言すれば、インダクタを形成するさまざまなプレートおよび構造を製造した後、アクチュエータに電圧を加えてインダクタを懸垂して、動作中のインダクタに対して別個のステップを実行しなければならない。第２に、最終デバイスのインダクタンスは、インダクタコイルと基板の間のギャップに依存し、このギャップ、インダクタンス、あるいは回路性能のいずれかをこの動作時組立てステップ中にモニタしなければならない。ＭＥＭＳ型インダクタがシリコンチップにモノリシック集積される商業的プロセスでは、このような別個のアクチュエーションおよびモニタリングのステップは、非実際的であり、一般に許容できない。さらに、従来の懸垂インダクタでは、インダクタコイルとの電気的接続が、不完全なメタライゼーションを有するヒンジ止めジョイントを通じてなされ、不利である。

従って、従来技術の欠点を回避して、例えばワイヤレス通信回路などの回路に直ちにモノリシック集積可能なＭＥＭＳ型インダクタが所望される。

本発明の実施例によれば、低損失の微小機械加工された受動自己組立てインダクタが実現される。一部の実施例では、インダクタは、ＭＥＭＳ技術を用いて製造され、また、シリコンＩＣ製造、特にＣＭＯＳ製造と両立する材料を利用して、インダクタがＣＭＯＳチップ上にモノリシック集積されるようにすることが可能である。

第１実施例では、インダクタは、受動自己組立て手段を含む少なくとも２個の導電性サポートによって、１巻回以上が基板の上方に懸垂された導電性ループ（螺旋）からなる。一実施例では、受動自己組立て手段は、導電性サポート上に設けられた高レベルの固有応力を有する層を含む。

応力層は、導電性サポートの構造層（例えばポリシリコン）の上に堆積される。インダクタのサポートなどの構造が、ある犠牲層を除去することによって製造プロセス中に「解放」されると、応力層が収縮して残留歪みを小さくする。その結果、導電性ループが付属するサポートの自由端に上向きの力がかかる。結果として、サポートおよびループが、基板から離れて持ち上がる。

本発明によるインダクタの第２実施例では、プレーナ（平面状）螺旋部材が「タコス」のように中心線に沿って「折り畳まれる」。螺旋部材は、実質的に折り畳み線に沿ってのみ基板と接触する。螺旋部材自体が、受動自己組立て手段を有する。一実施例では、この手段は、上記の応力層を有する。螺旋が製造中に解放されると、応力層が収縮し、インダクタの拘束されていない周囲が持ち上がり、よく知られた「タコス」型の形状になる。

第３実施例では、受動自己組立て手段を有するヒンジ付き構造が、インダクタループを、基板に対してほぼ直角の方向に維持する。このような直角の向きづけにより、最初の２つの実施例よりもインダクタ性能が改善される。

図１に、本発明の実施例による第１のインダクタ１０２を示す。実施例のインダクタ１０２は、導電性ループ１０４、受動自己組立て手段を含む導電性サポート１１０および１１４、ならびに３個の電気接点１１８、１２０および１２２を、図示のような関係で有する。ループ１０４の第１端１０６は導電性サポート１１０に結合し、ループ１０４の第２端１０８は導電性サポート１１４に結合する。導電性サポート１１０および１１４は、ループ１０４への電気的接続を提供するとともに、ループ１０４を基板１００から物理的に分離するようにも作用する。

測定のために、導電性サポートの第１端１１２は、グランド接点１１８に電気的に接続される。導電性サポート１１４の第１端１１６は、信号接点１２２に電気的に接続される。第２のグランド接点１２０は、接点１１８に電気的に接続される。グランド接点１１８および１２０は、信号接点１２２と並んで配置され、よく知られたグランド−信号−グランド配置を構成する。このような配置は、比較的高周波の信号（例えば、約１０ＧＨｚ以上）を信号接点１２２に導くために用いられる。

上記のインダクタを製造する技術は、例えば米国ノースカロライナ州のMEMS Microelectronics Center（ＭＣＮＣ）のようなさまざまな供給元から市販されている。ＭＣＮＣによって提供されている技術の１つは、３ポリシリコン層表面微小機械加工プロセスである。最初に堆積されるポリシリコン層（「ＰＯＬＹ０」という。）は、解放不可能であり、一般に、アドレス電極をパターン形成すること、および、シリコンウェハのような基板上の局所的書き込みのために用いられる。その上の２つのポリシリコン層（「ＰＯＬＹ１」および「ＰＯＬＹ２」という。）は解放可能であり、従って、機械的構造を形成するために使用可能である。ＰＯＬＹ１もしくはＰＯＬＹ２またはその両方の層は、製造中にポリシリコン層間に堆積される犠牲酸化物層をエッチング除去することによって解放される。

ポリシリコン層ＰＯＬＹ０、ＰＯＬＹ１およびＰＯＬＹ２の公称厚さはそれぞれ０．５、２、および１．５μｍである。ポリシリコン層および酸化物層は個別にパターン形成され、各層からの不要材料は、次の層が追加される前に反応性イオンエッチングによって除去される。オプションとして、金属層（公称厚さは０．６〜１．３μｍ）をＰＯＬＹ２層上に堆積することも可能である。ＭＣＮＣの３層プロセスは、他のＭＥＭＳ製造プロセスとともに、当業者には周知である。

上記のＭＣＮＣ３層プロセスに基づくインダクタ１０２の例示的な製造方法について、以下で図２および図３のＡ〜Ｈを参照して説明する。説明を明確にするため、１個だけのサポートの製造を示す。ＭＣＮＣプロセスを用いる際に堆積されるいくつかの材料は、本構造を形成する際には利用されない。このような不要な層が製造中に本構造に堆積される限りにおいて、これらは後のリソグラフィステップで完全に除去される。このような非利用層は、説明では明確化のため省略する。以下の説明および対応する図面では、さまざまなポリシリコン層に対するＭＣＮＣの名称を用いる。

図２のＡに示すように、ポリシリコンの第１の層ＰＯＬＹ０を、窒化シリコンのような絶縁層ＩＮの上に堆積する。次に、適当なマスクを用いて層ＰＯＬＹ０にパターン形成する。図２のＢに示すように、パターン形成された層ＰＯＬＹ０_pは、導電性サポートの「アンカー」として作用する。

次に、図２のＣに示すように、酸化物層ＯＸを、層ＩＮと層ＰＯＬＹ０_pの上に堆積する。次に、図２のＤに示すように、酸化物層ＯＸをパターン形成する。

図２のＥで、ポリシリコン層ＰＯＬＹ２を、パターン形成された層ＯＸ_pとＰＯＬＹ０_pの上に堆積する。

ループ（すなわち、図１のループ１０４）およびサポート（すなわち、図１のサポート１１０および１１４）は、層ＰＯＬＹ２から形成される。すなわち、適当に構成されたマスクを用いて、層ＰＯＬＹ２がこのような構造へとパターン形成される。パターン形成された層ＰＯＬＹ２_pを図２のＦに示す。

層ＰＯＬＹ２をパターン形成した後、金属層Ｍを層ＰＯＬＹ２_pの上に堆積して、パターン形成する。この金属は、ループの上にも、サポートの上にも堆積され、導電性表面を形成する。図３のＧに、パターン形成された層ＰＯＬＹ２_pの上のパターン形成された層Ｍを示す。最後に、ＨＦなどで酸化物層ＯＸをエッチングし、図３のＨに示すように、パターン形成された層ＰＯＬＹ２_pを解放する。

ある実施例では、単一の層ではなく２つの金属層を、インダクタ１０２上全体に堆積して、単一層に比べて電気抵抗を低減する。さらに他の実施例では、３個以上の金属層を用いて、さらに電気抵抗を低減する。このような目的のために、例えばアルミニウム、銅、銀あるいは金などの、さまざまな金属を用いることが可能である。当業者に周知のように、金は一般に、ＣＭＯＳプロセスとともには使用されない。従って、本発明のインダクタがＣＭＯＳチップに組み込まれるような、本明細書の以下で説明する実施例では、上記の金属のうち金以外の金属が用いられる。

再び図３のＨにおいて、パターン形成された層ＰＯＬＹ２_pは、解放されると、非固定端（インダクタループがあるほう）は基板上に堆積された層ＩＮから離れるように上方に動いて屈曲する。このような上方屈曲は、上記の受動自己組立て手段を含むことの結果である。

一実施例では、受動自己組立て手段は、高レベルの固有応力を有するように堆積された材料の層（「応力層」）からなる。応力層は、屈曲する構造の構造層（例えば、ポリシリコン）の上に堆積される。例えば、上記の方法では、応力層は、以下で詳細に説明するように、パターン形成された層ＰＯＬＹ２_pの上に堆積される。

実施例の方法では、金属をＰＯＬＹ２の上に堆積し、導電性表面を形成した。その金属は一般に金である（非ＣＭＯＳアプリケーションの場合）。しかし、金は、ポリシリコンにうまく接着しない。従って、金を堆積する前に、ＰＯＬＹ２層の上に薄い接着層を堆積することが多い。一実施例では、接着層として作用する材料は、受動自己組立て手段となって、好都合である。このような実施例では、クロムが接着層／受動自己組立て手段として使用される。堆積されたクロム層は、高い固有応力を有する。パターン形成された層ＰＯＬＹ２_pを解放するように犠牲酸化物層がエッチング除去されると、クロム層は歪みを最小にするように収縮する。この収縮により、上向きの力がパターン形成された層ＰＯＬＹ２_pの非固定端に加わり、非固定端を「上」方向に屈曲させる。こうして、インダクタ１０２において、サポート１１０および１１４の屈曲により、ループ１０４は、基板１００から離れて動作位置に移動する（米国特許出願第０８／９９７，１７５号を参照）。クロムの代わりに、高い固有応力を生じることが可能な他の材料も使用可能である。

代替実施例（図示せず）では、パターン形成された層ＰＯＬＹ２_pが圧縮応力とともに製造され、上の層（例えば金属）は低い応力で堆積される。解放されると、ＰＯＬＹ２_p層は伸長し、同様の上方屈曲を引き起こす。

上記の実施例の製造方法では、ＭＣＮＣプロセスのＰＯＬＹ１層は使用されず、ＰＯＬＹ２層が使用されている。これにはいくつかの理由がある。第１に、ＰＯＬＹ２層（１．５μｍ）はＰＯＬＹ１層（２μｍ）よりも薄いため、ＰＯＬＹ２のほうが「屈曲」しやすく、サポート１１０および１１４ならびにループ１０４を基板から離れて上方に持ち上げるのに好ましい。第２に、サポートおよびループに必要な導電性を与えるには、それらの構造を含む構造（例えば、ポリシリコン）層の上に金属を堆積するのが有効である。ＭＣＮＣプロセスでは、金属をＰＯＬＹ１層の上に堆積することはできないが、ＰＯＬＹ２層の上に堆積することは可能である。

上記の方法はＭＣＮＣの３ポリシリコン層ＭＥＭＳ製造技術を利用しているが、理解されるように、インダクタ１０２は、他の表面微小機械加工プロセスを用いて製造することも可能である。

図４に、本発明の実施例による第２のインダクタ２０２を示す。実施例のインダクタ２０２は、受動自己組立て手段を有する導電性螺旋部材（スパイラル）２０４と、４個の電気接点（パッド）２１８、２２０、２２２および２２４とを、図示のような関係で有する。スパイラル２０４の第１端２０６は信号接点２２２に電気的に接続され、スパイラル２０４の第２端２０８は帰路接点２２４に電気的に接続される。この実施例では、導電性基板が、グランド２１８および２２０への帰路として使用される。第１および第２のグランド接点２１８および２２０は、互いに電気的に接続され、信号接点２２２と並んで配置され、グランド−信号−グランド配置を構成する。パッド２１８〜２２４は、基板２００上に堆積された、下の電気的絶縁層（図示せず）上に堆積され、パッド２２２および２２４がインダクタ２０２を固定するようにする。

スパイラル２０４の直径Ａ−Ａと整列する部分は、下の基板２００上に置かれるが、固定はされない。スパイラル２０４は、直径Ａ−Ａに沿って「折り畳まれ」、スパイラルを２つの部分に分ける。その各部分は、基板２００から離れて上方に曲がる。インダクタ２０２は、構造の差からの必要に応じて、上記の表面微小機械加工方法を適用して製造することが可能である。

一実施例では、受動自己組立て手段は、前の実施例で説明したような応力層を有する。インダクタ２０２の場合、応力層は、スパイラル２０４の構造層（例えばポリシリコン）の上に堆積される。インダクタ２０２の「折り畳み」を促進するため、軸Ａ−Ａに沿って層ＯＸ（すなわち、ＭＣＮＣの３層プロセスのＯＸＩＤＥ１層）にくぼみがパターン形成される。このようなくぼみは、インダクタスパイラルを形成するＰＯＬＹ２層で反復されて、スパイラルを弱め、スパイラルが屈曲する際に軸Ａ−Ａに沿って折り畳められるのを容易にする。インダクタ２０２は、パッド２２２および２２４で軸Ａ−Ａに沿って下の層（すなわち、基板の上に堆積された絶縁層）に固定されるため、スパイラル２０４は、軸Ａ−Ａの両側で上方に屈曲し、よく知られた「タコス」形を形成する。

インダクタ１０２／２０２と、それぞれの基板との間には、その基板に対するループ／スパイラル素子の近さと相対的方向により、ある程度の相互作用（例えば、電気的損失、誘導性結合、寄生キャパシタンス）がある。このような相互作用は、本発明の実施例によるインダクタ３０２において、ほぼ無視しうるレベルまで低減される。図５に、インダクタ３０２を示す。

インダクタ３０２のスパイラル３０４は、基板３００と直角の関係で配置される。導電性サポート３１０および３１４は、スパイラル３０４を直立の、基板面外方向に支持する。導電性サポート３１０および３１４は、それぞれ導電性ヒンジ付きプレート３３２ａおよび３３２ｂに取り付けられる。ヒンジ付きプレートは、ヒンジ３３８によって基板３００に回転可能な状態で取り付けられる。このようなヒンジ付きプレートの形成については当業者に周知である。（例えば、Pister et al., "Microfabricated Hinges", v.33, Sensors and Actuators A, pp.249-256, 1992、を参照。また、米国特許出願第０８／８５６，５６９号（出願日：１９９７年５月１５日）、および、第０８／０５６，５６５号（出願日：１９９７年５月１５日）も参照。）

ヒンジ付きプレート３３２ａ／３３２ｂは、導電性受動作動素子３４０ａおよび３４０ｂの第１端に結合したｖ字形係合部材３４２を収容するｖ字形ノッチ３３４を有する。本実施例では、受動自己組立て手段は、上記のｖ字形ノッチ３３４、ｖ字形係合部材３４２ならびに受動作動素子３４０ａおよび３４０ｂからなる。接点３５０、３５２および３５４は、周知のグランド−信号−グランド構成で配置され、受動作動素子、ヒンジ付きプレートおよび導電性サポートを通じてスパイラル３０４への電気的接続を提供する。スパイラル３０４の内側端に結合するセグメント３０５は、サポート３１４、ヒンジ付きプレート３３２ｂおよび受動作動素子３４０ｂを通じてグランド接点３５０および３５４への帰路を提供する。

形成時には、スパイラル３０４、導電性サポート３１０／３１４、ヒンジ付きプレート３３２ａ／３３２ｂおよび受動作動素子３４０ａ／３４０ｂは、基板３００の表面上に（あるいは基板上に堆積された絶縁層上に）平らになっている。この組立て前状態では、作動素子３４０ａのｖ字形係合部材３４２の一部は、ヒンジ付きプレート３３２ａのｖ字形ノッチ３３４の下にある（図６のＢを参照）。同様に、作動素子３４０ｂのｖ字形係合部材３４２の一部は、ヒンジ付きプレート３３２ｂのｖ字形ノッチ３３４の下にある。

受動作動素子３４０ａおよび３４０ｂは、前述のように実装可能な応力層からなる。インダクタ３０２のさまざまな構造要素が最終製造ステップ中に解放されると、構造層が歪みを最小にするように収縮し、受動作動素子３４０ａ／３４０ｂは基板３００から離れて持ち上がる。基板３００と受動作動素子の間の最大変位は、ｖ字形係合部材３４２が配置される第１端で起こり、最小（変位なし）は、受動作動素子３４０ａ／３４０ｂが基板（あるいはその上の層）に固定される第２端で起こる。

図６のＢおよびＣに、図５の例示的なインダクタの受動組立てプロセスを示す。図６のＢおよびＣは、説明を明確にするため、単一のヒンジ付きプレートおよび受動作動素子のみを示す。

図６のＢは、基板３００上にあるヒンジ付きプレート３３２ａおよび受動作動素子３４０ａを示す。周囲の酸化物層（図示せず）が解放されると、受動作動素子３４０ａは持ち上がり始め、ヒンジ付きプレート３３２ａのｖ字形ノッチ３３４のエッジ４３６ａ／４３６ｂはｖ字形係合部材３４２のエッジ４４４ａ／４４４ｂの上をスライドする。このようなスライド係合が起こるにつれて、ヒンジ付きプレート３３２ａはヒンジ３３８の周りで基板３００から離れて回転して持ち上がる。連続する上向きの力により、ｖ字形係合部材３４２の頂点３４３およびｖ字形ノッチ３３４の頂点３３５は、図６のＣに示す最終位置に集まる。この最終位置で、ヒンジ付きプレート３３２ａは、ヒンジ３３８の周りで面外に約９０度回転して、基板３００とほぼ直角になる。ストップ３４４は、ヒンジ付きプレート３３２ａが「ひっくり返って」基板３００に向かって受動作動素子３４０ａの上に倒れないようにする（米国特許出願第０８／９９７，１７５号を参照）。

周知のように、実施例のインダクタ１０２、２０２および３０２のようなインダクタの性能は、幾何学的考察によって、および、もちろん、インダクタのループ／スパイラルと基板の近さによって規定される。幾何学的考察に関して、実施例のインダクタ１０２では、ループ１０４は単一の巻回（より正確には、巻回の一部）からなる。他の実施例では、ループは追加の巻回を含んでインダクタンスを増やすことも可能である。例えば、実施例のインダクタ２０２では、スパイラル２０４は３巻回からなる。理解されるように、３つの実施例のインダクタ１０２、２０２および３０２は、ループ（すなわち、１個の巻回の一部または全部）として製造することも、スパイラル（１巻回より多く）として製造することも可能である。

他の属性が等しければ、スパイラル（すなわち、複数の巻回）のインダクタのほうが、ループ（すなわち、単一の巻回）のインダクタよりもインダクタンスが大きい。スパイラルインダクタは、その複数の巻回の下に帰路を必要とするのが欠点である。このような帰路は、図４の実施例では導電性基板によって提供され、図５の実施例ではセグメント３０５によって提供される。上記の欠点は、本発明のインダクタの第４および第５の実施例では回避される（それぞれ平面図を図７のＡおよびＢに示す）。

図７のＡは、インダクタ４０２の平面図である。インダクタ４０２は、曲折ライン４０４、受動自己組立て手段を含む導電性サポート４１０および４１４、ならびに３個の電気接点４１８、４２０および４２２を、図示のような関係で有する。曲折ライン４０４の第１端４０６は導電性サポート４１０に結合し、曲折ライン４０４の第２端４０８は導電性サポート４１４に結合する。導電性サポート４１０および４１４は、曲折ライン４０４への電気的接続を提供するとともに、曲折ライン４０４を基板４００から物理的に分離するようにも作用する。導電性サポート４１０は、グランド接点４１８に固定され、電気的に接続される。グランド接点４１８は、グランド接点４２０に電気的に接続され、グランド−信号−グランド配置を構成する。導電性サポート４１４は、信号接点４２２に固定され、電気的に接続される。

図７のＢは、インダクタ５０２を示す。インダクタ５０２は、二重ループ５０４ａおよび５０４ｂ、受動自己組立て手段を含む導電性サポート５１０ａ、５１０ｂおよび５１４、ならびに３個の電気接点５１８、５２０および５２２を、図示のような関係で有する。ループ５０４ａの第１端５０６ａは導電性サポート５１０ａに結合し、ループ５０４ｂの第１端５０６ｂは導電性サポート５１０ｂに結合する。ループ５０４ａの第２端５０８ａおよびループ５０４ｂの第２端５０８ｂは、導電性サポート５１４に結合する。導電性サポート５１０ａは、グランド接点５１８に固定され、電気的に接続される。導電性サポート５１０ｂは、グランド接点５２０に固定され、電気的に接続される。また、導電性サポート５１４は、信号接点５２２に固定され、電気的に接続される。

曲折ライン４０４の折れ曲がりは、図１の例示的なインダクタ１０２のような折れ曲がっていないループを有するインダクタに比べて、インダクタ４０２のインダクタンスを増大させる。ループ５０４ａと５０４ｂの相互作用する場は、図１の例示的なインダクタ１０２の孤立ループに比べて、インダクタ５０２のインダクタンスを増大させる。こうして、実施例のインダクタ４０２および５０２は、「スパイラル」インダクタのような高いインダクタンスを有しながら、帰路を必要としないという利点がある。

発明の詳細な説明および特許請求の範囲において、「ループ」という用語は、上記で定義あるいは記載した用語としてのループ（１巻回の一部または全部）、スパイラル（複数の巻回）、曲折ラインおよび二重ループとして構成されたインダクタ素子を包含する。

他の関連する幾何学的考察には、例えば、巻回間の間隔、ループの直径、「ワイヤ」のサイズなどがある。本発明のインダクタのさまざまな実施例の性能は、市販の電磁シミュレーションソフトウェア（例えば、米国ペンシルベニア州PittsburgのAnsoft Corporationから入手可能なSERENADE^TM、あるいは、米国カリフォルニア州Palo AltoのHewlett Packard Companyから入手可能なMOMENTUM^TM）を用いてシミュレートすることが可能である。

こうして、従来技術のインダクタとは異なり、本発明のインダクタは、商業的スケールのプロセシングを用いていくつかの重要な回路にモノリシック集積することが可能であり、それにより、このような回路のシングルチップ版を提供するための商業的に実現可能な方法を提供する。応用例には、例えばリアクティブインピーダンス整合回路、タンク回路、およびフィルタなどの多くの非常に基本的な回路が含まれる。また、本発明のインダクタは、可変周波数発振器（ＶＦＯ）のような複雑なデバイスや、そのような回路を利用するトランシーバに組み込むことも可能である。本明細書の残りの部分では、本発明によるモノリシック集積インダクタを利用した、いくつかの改良されたデバイスについて説明する。

このような改良されたデバイスについて説明する前に、本発明のインダクタのようなＭＥＭＳ構造をＣＭＯＳプロセシングとともにモノリシック集積するための市販の方法について説明する。このような方法は一般に、個々のＭＥＭＳアプリケーションの需要を満たすように直ちに適応させることが可能である。

このようなプロセスの１つは、米国マサチューセッツ州NorwoodのAnalog Devices, Inc.から入手可能な「BiMOSIIe^(R)」プロセスである。BiMOSIIe^(R)プロセスは、ＭＥＭＳ構造を形成するのに適した表面微小機械加工プロセスを、アナログアプリケーションに用いられるデバイスを形成するのに適したＣＭＯＳプロセスと集積する。BiMOSIIe^(R)プロセスは、公称では、単一の構造ポリシリコン層と、関連する犠牲層（構造ポリシリコン層を解放するための）を利用する。このプロセスおよび他のプロセスにおいて、追加のポリシリコン層を使用して、必要に応じてさらに多くの機能を提供することも可能である。BiMOSIIe^(R)プロセスに関する情報は、http://imems.mcnc.orgにあるAnalog Devices/MCNCのサーバページに提供されている（また、米国特許第５，３２６，７２６号および第５，６２０，９３１号も参照）。

さらに、ＣＭＯＳチップにＭＥＭＳ構造をモノリシック集積する方法は、University of California at Berkeley、および、米国ニューメキシコ州AlbuquerqueのSandia National Labsによっても提供されている。

図８のＡに、基板上のトランジスタＴ１の一般的な実装を含む回路６００ａの一部を示す。第１のキャパシタＣ１および第２のキャパシタＣ２は、基板上にトランジスタＴ１を実装するのに必要な回路により生成される寄生キャパシタンスを表す。ＲＦ信号Ｓ_RFの一部は、信号損失ＳＬ₁およびＳＬ₂によって表されるように、このような寄生キャパシタンスへと失われる。当業者には周知のように、このような信号損失は、インピーダンス整合素子を回路６００ａに組み込むことによって大幅に低減することが可能である。

図８のＢに、図８のＡの回路の本発明による変形例を示す。ここで、本発明のＭＥＭＳ実装されたインダクタは、リアクティブインピーダンス整合を提供するために追加される。インピーダンス整合回路６００ｂは、受動自己組立てインダクタＬ１およびＬ２を含み、これらは、本発明により製造され構成される。寄生キャパシタンスＣ１およびＣ２は、インダクタＬ１およびＬ２の誘導性リアクタンスによってほぼ相殺される。その結果、パワー転送および回路ノイズ性能における改善が実現される。

本発明のもう１つの実施例では、本発明のインダクタは、改善されたＬＣ回路（「タンク」回路ということもある。）を形成するために使用される。ＬＣ回路は、直列または並列に接続されたインダクタおよびキャパシタからなる。直列回路であるか並列回路であるかにかかわらず、インダクタのインピーダンスＺ_L（あるいはリアクタンスＸ_L）がキャパシタのインピーダンスＺ_C（あるいはリアクタンスＸ_C）と等しいときに、回路は共振するというのが、ＬＣ回路の性質である。誘導性インピーダンスは次のように表される。
［１］ Ｚ_L＝ｊＸ_L＝２πｊｆＬ
ただし、
Ｚ_Lはインピーダンス（単位：オーム）、
ｊは虚数単位＝（−１）^0.5、
Ｘ_Lは誘導性リアクタンス（単位：オーム）、
ｆは周波数（単位：ヘルツ）、
Ｌはインダクタンス（単位：ヘンリー）、
である。容量性インピーダンスは次のように表される。
［２］ Ｚ_C＝ｊＸ_C＝１／（２πｊｆＣ）
ただし、
Ｚ_Cはインピーダンス（単位：オーム）、
ｊは虚数単位＝（−１）^0.5、
Ｘ_Cは容量性リアクタンス（単位：オーム）、
ｆは周波数（単位：ヘルツ）、
Ｃはキャパシタンス（単位：ファラド）、
である。

共振の可能性により、ＬＣ回路は非常に有用であり重要である。直列および並列の共振ＬＣ回路は、例えば、無線周波および電源のフィルタとして、ラジオおよびテレビジョン受信機の中間周波数変換器において、送信機のドライブおよびパワー段において、また、送信機、受信機および周波数測定機器の発振器段において、使用される。

図９のＡに、従来の直列ＬＣ回路７５０Ｓを示し、図９のＢに、従来の並列ＬＣ回路７５０Ｐを示す。回路７５０Ｓは、信号源Ｇ３、キャパシタＣ３、インダクタＬ３および抵抗Ｒ３を有し、図示のように直列に接続される。回路７５０Ｐは、同じ素子を有する（すなわち、信号源Ｇ４、キャパシタＣ４、インダクタＬ４および抵抗Ｒ４）が、並列配置で接続される。抵抗Ｒ３およびＲ４は、実際の回路素子ではなく、回路コンポーネント（特にインダクタ）の固有の抵抗を考慮するために含められている。

図９のＡおよびＢのＬＣ回路は、固定ＬＣ回路としても、可変ＬＣ回路としても実装可能である。固定ＬＣ回路では、インダクタのインダクタンスあるいはキャパシタのキャパシタンスを変えることはできない。従って、このような固定回路は固定の共振周波数を有する。調整可能な共振周波数を有する可変ＬＣ回路は、固定インダクタと可変キャパシタを用いて実装することができる。

本発明の実施例によるモノリシック集積可能でＣＭＯＳと両立する（ＣＭＯＳコンパチブルな）固定ＬＣ回路は、例示的なインダクタ１０２、２０２または３０２のようなＭＥＭＳ型の固定インダクタと、酸化物キャパシタあるいは微小機械加工キャパシタのようなキャパシタとを有し、これらはいずれも当業者に周知である。本発明の実施例によるモノリシック集積可能でＣＭＯＳコンパチブルな可変ＬＣ回路は、ＭＥＭＳ型の固定インダクタと、可変キャパシタあるいはバラクタ（例えば、当業者に周知のダイオードバラクタ）、または、本願と発明者の一部が共通する米国特許出願（発明の名称："Article Comprising A Multi-Port Variable Capacitor"、発明者：Barberほか）に記載されているようなＭＥＭＳ型の可変キャパシタとを有する。

周知のように、ＬＣ回路は、さまざまなフィルタアプリケーションに組み合わせることが可能である。図１０のＡに、本発明の実施例による例示的なノッチフィルタＮＦを示す。ノッチフィルタＮＦは、信号線Ｓ１をグランドＧにシャントするシャント共振器（ＬＣ回路）ＬＣ１を有する。シャント共振器ＬＣ１は、本発明による受動自己組立てインダクタＬ５と、キャパシタＣ５とを有する。ノッチフィルタＮＦは、共振器ＬＣ１の共振周波数における信号伝送を抑圧し、その他のほぼすべての周波数を通過させる。図１０のＢに、本発明の実施例による受動フィルタＰＦを示す。受動フィルタＰＦは、直列共振器（ＬＣ回路）ＬＣ２を有する。直列共振器ＬＣ２は、本発明による受動自己組立てインダクタＬ６と、キャパシタＣ６とを有する。受動フィルタＰＦは、共振器ＬＣ２の共振周波数において信号を通過させ、その他のほぼすべての周波数を抑圧する。

図１０のＣに、本発明の実施例によるバンドパスフィルタＢＰＦを示す。バンドパスフィルタＢＰＦは、２個の直列共振器ＬＣ３およびＬＣ４ならびにシャント共振器ＬＣ５を、図示のような関係で有する。共振器ＬＣ３、ＬＣ４およびＬＣ５は、それぞれの受動自己組立てインダクタＬ７、Ｌ８およびＬ９と、それぞれのキャパシタＣ７、Ｃ８およびＣ９を有する。インダクタＬ７、Ｌ８およびＬ９、ならびにキャパシタＣ７、Ｃ８およびＣ９の値は、フィルタＢＰＦが所望のバンドあるいはレンジ内の周波数を有する信号を通過させ、そのバンドの外側の周波数を有する信号を「阻止」するように適切に選択される。

必要に応じて、共振器ＬＣ１〜ＬＣ５で用いられるキャパシタは、固定にすることも可変にすることも可能である。可変キャパシタを使用する場合、共振器（従ってフィルタ）の周波数特性は、加えられる制御電圧によって変化させることができる。このような調整可能フィルタは、高周波増幅器の等化器での使用に特に有効である。このような等化器は、所望の関数に増幅器のスペクトルを合わせるようなフィードバック構成で使用可能である。認識されるように、本発明のインダクタを含むその他のさまざまな構成が、フィルタリング機能を提供するために使用可能である。

前述のように、ＬＣ回路は、例えばＶＦＯなどのさらに複雑なデバイスの重要な素子である。本発明のもう１つの実施例では、前述のＣＭＯＳコンパチブルでモノリシック集積可能なＬＣ回路を用いて、モノリシック集積可能なＶＦＯを形成することができる。以下では、特定のＶＦＯレイアウトを図示するのではなく、本発明とともに使用するのに適した汎用レイアウトについて説明する。ここで説明する指針と、発振器設計の広く理解されている原理を適用して、当業者であれば、特定のアプリケーションに適するようにさまざまな方法で本発明によるＶＦＯを構成することが可能である。

本発明のＶＦＯは、無線周波発振器である。発振器とは、ＤＣパワーをＲＦパワーに変換するデバイスあるいは回路である。本発明の固体発振器は、ダイオードやトランジスタのような非線形能動デバイスを含む。このデバイスは、不安定な「負性抵抗」領域にあるようにバイアスされる。「負性抵抗」という用語は、共振構造がｒｆ発振を持続するように共振構造にエネルギーを結合する過程を記述するために用いられ、正味のＲＦパワーを生成するための要件である。

発振器の発振周波数は、負荷および終端回路によって、ならびに、周波数選択ネットワークによって、決定される。周波数選択ネットワークは、しばしば共振構造として実装され、本発明では、本発明のＭＥＭＳ型インダクタを有する。キャパシタンスは、ＭＥＭＳ型インダクタを有するＬＣ回路のみのキャパシタから、あるいは、発振器に含まれる他の構造（例えば、増幅デバイス内のキャパシタ）から、得られる。さらに、その構造のために、本発明のＭＥＭＳ型インダクタのほとんどの実施例は、付随するキャパシタンスを有し、これは、発振器内の他の容量性構造とともに、共振構造の適切な動作を提供する。可変キャパシタを発振器に組み込むことによって、可変周波数発振器（ＶＦＯ）が得られる。

一実施例では、本発明による改良されたＶＦＯは、１ポート負性抵抗発振器の周知の構成において本発明のインダクタを利用する。１ポート負性抵抗発振器を概念的に図１１に示す。このような発振器は、負荷Ｌおよび負性抵抗入力デバイスＩＮを有するものとして概念化することができる。一般に、負性抵抗デバイスは、負性抵抗を生じるようにバイアスされた、ガンダイオードあるいはＩＭＰＡＴＴダイオードである。本発明によれば、負荷は、本発明の受動自己組立てインダクタを含むＬＣ回路のような、共振構造を含む。

負荷Ｌおよび入力デバイスＩＮは、図１２に示すように、周波数依存インピーダンスＺ_LおよびＺ_INによってモデル化することができる。ただし、
［３］ Ｚ_L＝Ｒ_L＋ｊＸ_L
［４］ Ｚ_IN＝Ｒ_IN＋ｊＸ_IN
であり、
Ｚ_Lは負荷のインピーダンス、
Ｒ_Lは負荷の抵抗、
ｊは虚数単位＝（−１）^0.5、
Ｚ_Lは負荷のリアクタンス、
であり、Ｚ_IN、Ｒ_IN、ｊおよびＸ_INは、入力デバイスＩＮの対応する量である。

周知のように、発振が起こるには、以下の式が満たされなければならない。
［５］ Ｒ_L＋Ｒ_IN＝０
［６］ Ｘ_L＋Ｘ_IN＝０

受動負荷の場合、Ｒ_L＞０であるため、式［５］はＲ_IN＜０を意味する。負性抵抗Ｒ_INは、発振器のエネルギー源である。式［６］は、以下のように、発振周波数を決定する。負荷Ｌが可変キャパシタンスを含むとき、
［７］ Ｘ_L＝Ｘ_L ⁽⁴⁾＋Ｘ_C
ただし、
Ｘ_Cは容量性リアクタンス、
Ｘ_L ⁽⁴⁾は誘導性リアクタンス、
である。
［８］ Ｘ_C＝−１／（ωＣ）
［９］ Ｘ_L＝ωＬ
ただし、
ωは周波数、
Ｃはキャパシタンス、
Ｌはインダクタンス、
である。すると、発振周波数ω_oは次式によって与えられる。
［１０］ ω_o＝１／［Ｃ（Ｘ_L ⁽⁴⁾＋Ｘ_IN）］
キャパシタンスＣによって決定される関数−Ｘ_Cの大きさが変化すると、発振器の周波数ω_oも変化する。

当業者には周知のように、発振器設計は、上記以外のファクタ（例えば、安定動作および最大パワー出力の動作点の選択、周波数引き込み、大信号効果ならびにノイズ特性など）の考察も必要とする。このようなファクタは当業者には広く理解されており、ここでは説明しない。

もう１つの広く使用されている発振器構造は、増幅デバイスを用いて負性抵抗の機能を実装する。図１３に、従来の増幅器ベースのＶＦＯを示す。このような発振器は、周波数依存（共振）構造ＲＳおよび増幅デバイスＡを有する。パワー出力ポートは、増幅デバイスＡのいずれの側にあることも可能である。増幅デバイスＡは一般にトランジスタとして実装される。

本発明による改良された増幅器ベースのＶＦＯでは、共振構造は、本発明の受動自己組立てインダクタを有するＬＣ回路を含む。このようなＶＦＯでは、増幅器は、入力において、共振構造内のｒｆ信号をモニタするように動作するとともに、出力において、共振構造における発振を持続するのに最適なように共振構造に増幅された信号を注入するように、実装される。当業者であれば、上記の機能を提供するのに適した増幅デバイスを設計することができる。

増幅デバイスＡの一般に用いられるトランジスタ実装に関して、発振器におけるトランジスタの構成は、大部分、トランジスタの特性に依存する。特に、ＦＥＴの場合、共通ソースまたは共通ゲート構成が一般に用いられる。バイポーラトランジスタの場合、共通エミッタおよび共通ベース構成が代表的である。

トランジスタベースの負性抵抗１ポート発振器の２つの周知の構成（いずれも、本発明とともに使用するのに適している）として、図１４の非常に基本的な実施例に示すコルピッツ発振器と、図１５の非常に基本的な実施例に示すクラップ発振器がある。いずれの発振器も、共通ベース構成で増幅素子としてバイポーラトランジスタを利用するものとして示されている。

図１４の実施例において、コルピッツ発振器は、２個の可変キャパシタＶＣ１およびＶＣ２、トランジスタＴ２ならびにインダクタＬ１０を有し、図示のように電気的に接続される。両方のキャパシタが可変キャパシタとして図示されているが、他のコルピッツ発振器の実施例では、ＶＣ２は固定キャパシタで置き換えられる。図１５の実施例において、クラップ発振器は、２個の固定キャパシタＣ１０およびＣ１１、可変キャパシタＶＣ３、インダクタＬ１１ならびにトランジスタＴ３を有し、図示のように電気的に接続される。基本的なコルピッツ発振器およびクラップ発振器の改善されたバージョンは、本発明による受動自己組立てインダクタを含む。

コルピッツ構成およびクラップ構成の基本的な実施例は一般にトランジスタの小信号Ｓパラメータを使用するが、最適化された発振器設計のためには、大信号応答を含む完全なシミュレーションが必要であることを理解すべきである。

上記のＣＭＯＳコンパチブルでモノリシック集積可能なインダクタ、ＬＣ回路、およびＶＦＯを用いて、トランシーバのシングルチップ実装を提供することができる。図１６は、従来のトランシーバ８００の概略ブロック図である。トランシーバ８００は、受信器８０２および送信器８０４を有する。例示的な受信器８０２は、アンテナ８０６、ＲＦバンドパスフィルタ８０８、増幅器８１２、第１ダウンコンバータ８１６、第１中間周波数バンドパスフィルタ８２２、第１中間周波数増幅器８２６、第２ダウンコンバータ８２８、第２中間周波数バンドパスフィルタ８３４、第２中間周波数増幅器８３６および復調器８３８からなり、図示のような関係で構成される。受信器８０２は次のように動作する。

信号８０４は、第１周波数バンド内の相異なる周波数を有する複数の変調ＲＦキャリア（搬送波）信号を含み、アンテナ８０６によって受信される。信号８０４を受信することに加えて、アンテナ８０６は、第１周波数バンド外の非常に広範囲の周波数をカバーする複数の不要信号を受信する。信号８０４および不要信号はＲＦバンドパスフィルタ８０８に送られる。ＲＦバンドパスフィルタ８０８は、ほぼ第１周波数バンド内の周波数を有する信号のみを含む出力信号８１０を出力する。信号８１０は、低ノイズ増幅器８１２で増幅され、低ノイズ増幅器８１２は、増幅信号８１４を生成する。信号８１４は、第１ダウンコンバータ８１６に供給される。

第１ダウンコンバータ８１６は、局部発振器８１８、およびミキサ８２０からなる。第１ダウンコンバータ８１６は、所望の変調ＲＦキャリア信号（周波数ｆ_c）がフィルタ８２２のパスバンド内に入るように、増幅信号８１４を「ダウンコンバート」するように動作する。具体的には、局部発振器８１８は周波数ｆ_oを発生し、これが周波数ｆ_cのＲＦキャリア信号に乗じられることにより、周波数±（ｆ_o−ｆ_c）＝ｆ_i-f（第１中間周波数という。）を有する信号が発生する。

ダウンコンバート後、信号は第１中間周波数バンドパスフィルタ８２２に送られる。フィルタ８２２では一般に、そのパスバンド外で極端に減衰がなされる。フィルタリングされた信号は、次に、第１中間周波数増幅器８２６に送られる。例示的な受信器８０２は、周知のダブルスーパーヘテロダイン構成で実装されているため、第２ダウンコンバータ８２８を含み、第２ダウンコンバータ８２８は、増幅器８２６からの増幅信号を受け取る。第２ダウンコンバータ８２８は、第１ダウンコンバータ８１６によって生成された信号よりもやや低い周波数を有する第２中間周波数信号を生成する。第２ダウンコンバータ８２８からの、ダウンコンバートされた信号は、第２中間周波数バンドパスフィルタ８３４に送られ、その後、第２中間周波数増幅器８３６に送られる。第１ダウンコンバータ８１６と同様に、第２ダウンコンバータ８２８は、局部発振器８３０およびミキサ８３２を有する。第２中間周波数増幅器８３６からの信号は、復調器８３８に送られ、情報が回復される。他の受信器アーキテクチャでは、第２のダウンコンバートは省略されることもある。

例示的な送信器８４０は、変調器８４４、局部発振器８４６、アップコンバータ８５２、バンドパスフィルタ８５８、アップコンバータ８６０、バンドパスフィルタ８６６、増幅器８６８およびアンテナ８７０を、図示のような関係で有する。メッセージ８４２は、局部発振器８４６によって発生されたキャリア信号８４８上に、変調器８４４によって変調される。変調された出力信号８５０は、アップコンバータ８５２により、前記信号８５０の最高出力周波数の少なくとも２倍である中間周波数（ＩＦ）にシフトされる。アップコンバータ８５２は、局部発振器８５４およびミキサ８５６からなる。

ミキサ８５６を出たＩＦ信号は、バンドパスフィルタ８５８でフィルタリングされた後、アップコンバータ８６０によって、所望の出力信号にアップコンバートされる。アップコンバータ８６０は、局部発振器８６２およびミキサ８６４を有する。ミキサ８６４を出たアップコンバートされた信号は、フィルタ８６６でフィルタリングされた後、増幅器８６８で、所望のパワーレベルに増幅される。増幅された信号は、その後、送信のためにアンテナ８７０に送られる。

従来のトランシーバにおいて、さまざまなフィルタは、ピエゾ電気セラミック、水晶あるいは表面弾性波を利用して、それらのフィルタリング機能を提供する。現在のところ、セラミック系および水晶系フィルタは、ウェハにモノリシック集積することができない。さらに、発振器は一般に、シリコンエレクトロニクスとモノリシック集積することができない従来のインダクタを利用する。従って、図１７の従来のトランシーバは、単一のチップ（シングルチップ）として実装することができない。むしろ、このようなトランシーバは、いくつかのディスクリートなコンポーネントを用いて実現されている。図１８は、トランシーバ８００の受信器８０２の例示的な回路ボードレベル実装９００を示す。

図１８に示すように、ＲＦバンドパスフィルタ８０８、第１中間周波数バンドパスフィルタ８２２、および第２中間周波数バンドパスフィルタ８３４は、回路ボード９０２上の３個の異なるチップ上に実装される。具体的には、フィルタ８０８は、セラミック系デバイスであり、チップ９０４上にあり、フィルタ８２２は、表面弾性波系デバイスであり、チップ９１０上にあり、フィルタ８３４は、水晶系デバイスであり、チップ９１２上にある。局部発振器８１８および８３０はチップ９０８上に実装されるが、ＣＭＯＳとして実装されるトランジスタ系エレクトロニクスはチップ９０６上にある。

このように、図１８の例示的なボードレベル実装９００では、受信器を実現するために５個のチップが必要である。トランシーバの完全実装にはその数は２倍になる。このような従来の実装は、製造ステップが多数になり比較的かさばることに加えて、このようなレイアウトでは、信号路が比較的長くなるという欠点がある。

本発明によれば、トランシーバは、さまざまなフィルタおよび発振器をトランジスタエレクトロニクスとモノリシック集積することによって、単一のＣＭＯＳチップ上に実装される。本発明による改良されたトランシーバとともに使用するのに適したＭＥＭＳ型フィルタあるいはその他の薄膜共振器は、米国特許出願第０９／００９５９９号（出願日：１９９８年１月２０日）の記載により設計し製造することが可能である。さらに、他のＭＥＭＳ型フィルタ、および、そのようなフィルタの製造方法も、当業者に周知である。このようなフィルタは、本発明のトランシーバを製造するために使用可能である。このような発振器をモノリシックに組み込むことは、このような発振器に上記の本発明のＭＥＭＳ型ＬＣ回路を組み込むことによって実現される。なお、アンテナはオフチップに位置する。

以上述べたごとく、本発明によれば、モノリシック集積可能なＭＥＭＳ型インダクタが実現される。

本発明の実施例による第１のＭＥＭＳ実装インダクタの図である。 図１のインダクタの製造のステップの説明図である。 図１のインダクタの製造のステップの説明図である。 本発明の実施例による第２のＭＥＭＳ実装インダクタの図である。 本発明の実施例による第３のＭＥＭＳ実装インダクタの図である。 図５のインダクタで用いられるような、ヒンジ付きプレートの受動組立ての図である。 Ａは、本発明の実施例による第４のＭＥＭＳ実装インダクタの図である。Ｂは、本発明の実施例による第５のＭＥＭＳ実装インダクタの図である。 Ａは、基板上のトランジスタの一般的実装の図である。Ｂは、Ａの回路の変形例の図である。 Ａは、従来の直列ＬＣ回路の図である。Ｂは、従来の並列ＬＣ回路の図である。 Ａは、本発明のインダクタを組み込んだ例示的なノッチフィルタの図である。Ｂは、本発明のインダクタを組み込んだ例示的なパスフィルタの図である。Ｃは、本発明のインダクタを組み込んだ例示的なバンドパスフィルタの図である。 従来の１ポート負性抵抗発振器の単純化された概念図である。 負荷Ｌおよび入力デバイスＩＮを周波数依存インピーダンスＺ_LおよびＺ_INによってモデル化したモデルの図である。 従来の増幅器ベースの発振器の図である。 単純なコルピッツ発振器の構成の図である。 単純なクラップ発振器の構成の図である。 従来のトランシーバの単純化したブロック図である。 このようなトランシーバのボードレベル実装の図である。

符号の説明

１００ 基板
１０２ インダクタ
１０４ 導電性ループ
１０６ 第１端
１０８ 第２端
１１０ 導電性サポート
１１２ 第１端
１１４ 導電性サポート
１１６ 第１端
１１８ グランド接点
１２０ グランド接点
１２２ 信号接点
２００ 基板
２０２ インダクタ
２０４ スパイラル
２０６ 第１端
２０８ 第２端
２１８ グランド
２２０ グランド
２２２ 信号接点
２２４ 帰路接点
３００ 基板
３０２ インダクタ
３０４ スパイラル
３０５ セグメント
３１０ 導電性サポート
３１４ 導電性サポート
３３２ 導電性ヒンジ付きプレート
３３４ ｖ字形ノッチ
３３５ 頂点
３３８ ヒンジ
３４０ 導電性受動作動素子
３４２ ｖ字形係合部材
３４３ 頂点
３４４ ストップ
３５０ グランド接点
３５２ 接点
３５４ グランド接点
４００ 基板
４０２ インダクタ
４０４ 曲折ライン
４０６ 第１端
４０８ 第２端
４１０ 導電性サポート
４１４ 導電性サポート
４１８ グランド接点
４２０ グランド接点
４２２ 信号接点
４３６ エッジ
４４４ エッジ
５０２ インダクタ
５０４ 二重ループ
５０６ 第１端
５０８ 第２端
５１０ 導電性サポート
５１４ 導電性サポート
５１８ グランド接点
５２０ グランド接点
５２２ 信号接点
６００ａ 回路
６００ｂ インピーダンス整合回路
７５０Ｓ 直列ＬＣ回路
７５０Ｐ 並列ＬＣ回路
８００ トランシーバ
８０２ 受信器
８０４ 信号
８０６ アンテナ
８０８ ＲＦバンドパスフィルタ
８１０ 信号
８１２ 低ノイズ増幅器
８１４ 増幅信号
８１６ 第１ダウンコンバータ
８１８ 局部発振器
８２０ ミキサ
８２２ 第１中間周波数バンドパスフィルタ
８２６ 第１中間周波数増幅器
８２８ 第２ダウンコンバータ
８３４ 第２中間周波数バンドパスフィルタ
８３６ 第２中間周波数増幅器
８３８ 復調器
８４０ 送信器
８４２ メッセージ
８４４ 変調器
８４６ 局部発振器
８４８ キャリア信号
８５０ 信号
８５２ アップコンバータ
８５４ 局部発振器
８５６ ミキサ
８５８ バンドパスフィルタ
８６０ アップコンバータ
８６２ 局部発振器
８６４ ミキサ
８６６ バンドパスフィルタ
８６８ 増幅器
８７０ アンテナ
９００ 回路ボードレベル実装
９０２ 回路ボード
９０４ チップ
９０６ チップ
９０８ チップ
９１０ チップ
９１２ チップ

Claims (23)

1. インダクタを有する物品において、前記インダクタは、
   基板と、
   ループの少なくとも一部が前記基板から離間した単一の導電性ループと、
   前記ループの一部を持ち上げて、前記基板から離れるよう屈曲させて動作可能に位置付けるようにした移動可能受動自己組立手段とを有することを特徴とするインダクタを有する物品。
2. 前記受動自己組立て手段は、応力層を有することを特徴とする請求項１に記載の物品。
3. 前記物品は、２個の導電性サポートをさらに有し、
   各導電性サポートは、前記応力層を有し、
   前記導電性ループの第１端は、一方の導電性サポートの第１端に結合し、
   前記導電性ループの第２端は、他方の導電性サポートの第１端に結合し、
   各導電性サポートの第１端は、基板から離間していることを特徴とする請求項２に記載の物品。
4. 前記導電性ループおよび前記２個の導電性サポートは、金属で被覆されたポリシリコンからなることを特徴とする請求項３に記載の物品。
5. 前記導電性ループは、複数の巻回を有することを特徴とする請求項３に記載の物品。
6. 前記導電性ループは、前記応力層を有し、
   前記導電性ループの中線は、前記基板上にあり、
   ループで前記中線上にない部分は、前記基板から離間していることを特徴とする請求項２に記載の物品。
7. 前記導電性ループは、複数の巻回を有することを特徴とする請求項６に記載の物品。
8. 前記物品は、
   前記導電性ループを前記基板に対して面外方向に支持する導電性サポートと、
   回転可能なように前記基板に支持されたヒンジ付きプレートとをさらに有し、
   前記導電性サポートは、前記ヒンジ付きプレートに結合し、
   前記受動自己組立て手段は、
   前記ヒンジ付きプレート内のノッチと、
   前記応力層を含む受動作動素子の第１端に結合した係合部材とを有し、
   前記ノッチは前記係合部材を収容し、
   前記受動作動素子および前記係合部材は、面外方向に前記ヒンジ付きプレートを持ち上げて支持するように動作可能であることを特徴とする請求項２に記載の物品。
9. 前記導電性ループは、複数の巻回を有することを特徴とする請求項８に記載の物品。
10. 前記受動自己組立てインダクタに電気的に接続されたキャパシタを有する第１ＬＣ回路を含むことを特徴とする請求項１に記載の物品。
11. 前記ＬＣ回路はＣＭＯＳコンパチブルであることを特徴とする請求項１０に記載の物品。
12. 前記キャパシタは可変キャパシタであることを特徴とする請求項１０に記載の物品。
13. 前記物品は、前記第１ＬＣ回路を含むフィルタであり、
    前記第１ＬＣ回路は、信号線およびグランド線に電気的に接続されることを特徴とする請求項１０に記載の物品。
14. 前記物品は、前記第１ＬＣ回路を含むフィルタであり、
    前記第１ＬＣ回路は、信号線に直列に電気的に接続されることを特徴とする請求項１０に記載の物品。
15. 前記物品は、前記受動自己組立てインダクタを含む共振構造に電気的に接続された負性抵抗デバイスを有する第１発振器を含むことを特徴とする請求項１に記載の物品。
16. 前記物品は、第１可変周波数発振器であり、
    前記共振構造は、前記受動自己組立てインダクタに電気的に接続された可変キャパシタをさらに有することを特徴とする請求項１５に記載の物品。
17. 前記負性抵抗デバイスはトランジスタであることを特徴とする請求項１６に記載の物品。
18. 前記物品は、受信器および送信器を有するトランシーバであり、
    前記受信器は、
    第１周波数バンド内の相異なる周波数を有する複数の変調ＲＦキャリア信号と、前記第１周波数バンド外の非常に広範囲の周波数をカバーする複数の不要信号とからなる第１信号を第１アンテナから受け取り、ほぼ前記第１周波数バンド内の周波数を有する信号のみからなる第２信号を出力するＲＦバンドパスフィルタと、
    前記第２信号を増幅する第１低ノイズ増幅器と、
    前記第１可変周波数発振器および第１ミキサを有し、増幅された第２信号をダウンコンバートされた信号にダウンコンバートする第１ダウンコンバータと、
    前記第１ダウンコンバータからダウンコンバートされた信号を受け取り、変調ＲＦキャリア信号のうちの１つを含む信号を出力する第１中間周波数バンドパスフィルタと、
    １つの変調ＲＦキャリア信号を受け取って増幅する第１中間周波数増幅器と、
    増幅された変調ＲＦキャリア信号を受け取って復調する復調器とを有することを特徴とする請求項１６に記載の物品。
19. 前記送信器は、
    キャリア信号を発生する第２可変周波数発振器と、
    前記キャリア信号上にメッセージを変調する変調器と、
    第３可変周波数発振器および第２ミキサを有し、変調されたキャリア信号を中間周波数変調キャリア信号にアップコンバートするアップコンバータと、
    前記中間周波数変調キャリア信号をフィルタリングするバンドパスフィルタと、
    第４可変周波数発振器および第３ミキサを有し、フィルタリングされた中間周波数変調キャリア信号を所望の出力周波数にアップコンバートするアップコンバータと、
    アップコンバートされた変調キャリア信号をフィルタリングするフィルタと、
    アップコンバートされフィルタリングされた変調キャリア信号を所望のパワーレベルに増幅する増幅器とを有し、
    前記第２、第３および第４可変周波数発振器はそれぞれ第２、第３および第４受動自己組立てインダクタを有する第２、第３および第４ＣＭＯＳコンパチブルＬＣ回路を有することを特徴とする請求項１８に記載の物品。
20. 前記フィルタは薄膜共振器であることを特徴とする請求項１９に記載の物品。
21. 前記トランシーバは単一のＣＭＯＳチップに実装されることを特徴とする請求項２０に記載の物品。
22. インダクタを含む周波数選択ネットワークと、
    負荷に電気的に接続されたトランジスタと、
    前記トランジスタに電気的に接続された終端ネットワークとを有する可変周波数発振器において、
    前記インダクタは、
    基板と、
    ループの少なくとも一部が前記基板から離間した導電性ループと、
    前記ループの一部を前記基板から離れて動作可能に位置付ける、移動可能受動自己組立手段とを有することを特徴とする可変周波数発振器。
23. 犠牲材料を堆積するステップと、
    前記犠牲材料上に構造層を堆積するステップと、
    前記構造層を、ループの少なくとも一部を含む構成にパターン形成するステップと、
    形成された構造層の一部の上に応力材料を堆積するステップと、
    前記犠牲材料を除去するステップとからなる、インダクタの製造方法において、
    前記犠牲材料が除去されると、前記応力材料が歪みを解放するように収縮することにより、前記形成された構造層の一部が屈曲して、基板から離れるほうにループを移動させることを特徴とする、インダクタの製造方法。

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