JP2007206972A - 基準電圧発生回路 - Google Patents

Abstract

【課題】電圧電源で動作可能であり、出力インピーダンスの低く、さらには安定した基準電圧を供給可能な基準電圧発生回路を提供することを目的としている。
【解決手段】本発明の基準電圧発生回路３０は、ディプレッション型のトランジスタＭ３のゲートとソースが接続され、このトランジスタＭ３とエンハンスメント型のトランジスタＭ４のソースが接地された状態で、トランジスタＭ４のゲート電圧を出力電圧である基準電圧ＶｒｅｆＨとした。
【選択図】図３

Description

本発明は、基準電圧発生回路に関し、さらに詳細には低電圧動作が可能でかつ温度特性が優れた基準電圧発生回路に係る。

ＭＯＳトランジスタを用いて温度特性の良好な基準電圧を発生する回路の従来技術文献として、特開２００１−２８４４６４号公報（特許文献１）がある。ここでは、ゲート電極の仕事関数差を利用してスレッショルド電圧の異なるＭＯＳトランジスタを製造し、そのスレッショルド電圧の差を取り出して基準電圧とする発明が開示されている。

具体的には、基板やチャネルドープの濃度をペアＭＯＳトランジスタ間で等しくし、同一電導型で不純物濃度の異なる半導体ゲートを持つペアＭＯＳトランジスタによる、正の温度係数を持つＶＰＴＡＴ電圧源と、異種導電型の半導体ゲートを持つペアＭＯＳトランジスタによる、負の温度係数を持つＶＰＮ電圧源とを組み合わせることにより、所望の基準電圧Ｖｒｅｆ＝ＶＰＮ＋ＶＰＴＡＴを生成するようにしたものである。

図１は、前記公報の図１８において開示された基準電圧発生回路である。図１のトランジスタＭ３１、Ｍ３２、Ｍ３３およびＭ３４はＮＭＯＳトランジスタであり、各トランジスタの基板やチャネルドープの不純物濃度が等しく、ｎ型基板のｐウエル内に形成され、各トランジスタ間の基板電位がソース電位と等しくしてある。さらに、各トランジスタのチャネル幅とチャネル長も等しくなっている。

トランジスタＭ３１は、高濃度ｎ型ゲートのディプレッション型トランジスタであって、ゲートとソースが接続されて定電流源となっている。トランジスタ１２は、低濃度ｎ型ゲートを持ち、トランジスタＭ３４と抵抗Ｒ３１で構成されるソース接地回路１５によりゲート電位が与えられている。トランジスタＭ３３は、ｐ型ゲートを持つエンハンスメント型トランジスタであって、ゲートとドレインが接続されてれ、ソースが接地されている。

ペアＭＯＳトランジスタであるトランジスタＭ３１とトランジスタＭ３３には、同一の電流が流れるため、トランジスタＭ３３のゲート−ソース間電圧Ｖ２は負の温度係数を持つ電圧源ＶＰＮである。

また、ぺアＭＯＳトランジスタであるトランジスタＭ３１とトランジスタＭ３２にも同様に、同一の電流が流れるため、トランジスタＭ３２のゲート−ソース間電圧Ｖｇｓは、正の温度係数を持つ電圧源ＶＰＴＡＴとなる。

出力電圧Ｖ３は、トランジスタＭ３３のゲート−ソース間電圧Ｖ２とトランジスタＭ３２のゲート−ソース間電圧Ｖｇｓの和であるから、Ｖ３＝ＶＰＮ＋ＶＰＴＡＴとなる。尚このとき各トランジスタの温度特性は、高濃度ｎ型ゲート、低濃度ｎ型ゲートおよびｐ型ゲートの不純物濃度を変えることで任意に設定可能である。

図２は、前記公報の図２２において開示されている別の基準電圧発生回路である。図２のトランジスタＭ２１、Ｍ２２、Ｍ２３およびＭ２４は、ＮＭＯＳトランジスタであって、基板やチャネルドープの不純物濃度が等しく、ｎ型基板のｐウエル内に形成され、各トランジスタ間の基板電位がソース電位と等しくしてある。さらに、トランジスタＭ２１とトランジスタＭ２２においてチャネル幅とチャネル長の比が等しく、トランジスタＭ２３とトランジスタＭ２４においてチャネル幅とチャネル長の比が等しくなっている。

トランジスタＭ２１は、高濃度ｎ型ゲートのディプレッション型トランジスタであり、ゲートとソースが接続されて定電流源となっている。トランジスタＭ２２は、高濃度ｐ型ゲートを持ち、ＮＭＯＳトランジスタであるトランジスタＭ２５と抵抗Ｒ２１、抵抗Ｒ２２により構成されるソース接地回路２５によりゲート電位が与えられている。

トランジスタＭ２３は、高濃度ｎ型ゲートのディプレッション型トランジスタであり、トランジスタＭ２４は、低濃度ｎ型ゲートのディプレッション型トランジスタである。トランジスタＭ２４のゲートとソースは接続されて定電流源となっている。

ペアＭＯＳトランジスタであるトランジスタＭ２１とトランジスタＭ２２には同一の電流が流れるため、トランジスタＭ２２のゲート−ソース間電圧Ｖ１は、負の温度特性を持つ電圧源ＶＰＮとなる。

また、ペアＭＯＳトランジスタであるトランジスタＭ２３とトランジスタＭ２４にも同一の電流が流れるため、トランジスタＭ２３のゲート−ソース間電圧Ｖｇｓは、正の温度係数を持つ電圧源ＶＰＴＡＴとなる。

出力電圧Ｖ３は、トランジスタＭ２２のゲート−ソース間電圧Ｖ１を抵抗Ｒ２１と抵抗Ｒ２２で分圧した電圧と、トランジスタＭ２３のゲート−ソース間電圧Ｖｇｓの和であるから、出力電圧Ｖ３＝ＶＰＮ×Ｒ２２／（Ｒ２１＋Ｒ２２）＋ＶＰＴＡＴとなる。尚このとき、各トランジスタの温度特性は、高濃度ｎ型ゲート、低濃度ｎ型ゲートおよび高濃度ｐ型ゲートの不純物濃度を変えることで任意に設定可能である。
特開２００１−２８４４６４号公報

しかしながら、図１に示される従来例では、電源電圧として、出力電圧Ｖ３に対し、トランジスタＭ１４のゲート−ソース間電圧と、トランジスタＭ１１のソース−ドレイン間電圧を加えた電圧が必要となり、電源電圧を高くしなければならないと言う問題点がある。

また、図２に示される従来例では、出力電圧Ｖ３自体が低電圧であるため、電源電圧も低電圧とすることができる。しかしながら、電源電圧には、出力電圧Ｖ３にトランジスタＭ２３のゲート−ソース間電圧とトランジスタＭ２５のソース−ドレイン間電圧、さらに抵抗Ｒ２１における電圧降下分を加えた電圧が必要となる。

また、図２に示される例では、出力電圧Ｖ３の出力インピーダンスが高いため、出力電圧Ｖ３を抵抗で分圧して任意の電圧を取得することができない。

本発明は、このような点を鑑みて、これらを解決すべくなされたものであり、低電圧電源で動作可能であり、出力インピーダンスの低く、さらには安定した基準電圧を供給可能基準電圧発生回路を提供することを目的としている。

上記目的を達成するために、本発明の基準電圧発生回路は次の如き構成を採用した。

本発明の基準電圧発生回路は、同一特性の２つのＭＯＳトランジスタにより構成されるカレントミラー回路と、前記２つのＭＯＳトランジスタのうち、一方のトランジスタの出力側に接続された、第１のトランジスタであるディプレッション型トランジスタと、前記２つのＭＯＳトランジスタのうち他方のトランジスタの出力側に接続された、第２のトランジスタであるエンハンスメント型トランジスタにより構成されるペアＭＯＳトランジスタと、前記第１のトランジスタまたは前記第２のトランジスタの出力側に接続された第３のトランジスタと、該第３のトランジスタの出力側に接続された該第３のトランジスタの負荷と、により構成され、前記第３のトランジスタと前記負荷の接続点から出力される電圧が、前記第２のトランジスタのゲートに印加され、前記第１のトランジスタのドレイン電流と、前記第２のトランジスタのドレイン電流が同一となるときの、前記第１のトランジスタのゲート電圧と、前記第２のトランジスタのゲート電圧との差を出力電圧する基準電圧発生回路において、前記第１のトランジスタのゲートとソースが接続され、前記第１のトランジスタと前記第２のトランジスタのソースが接地され、前記第２のトランジスタのゲート電圧を出力電圧とする構成とすることができる。

これにより、本発明の基準電圧発生回路は、入力電圧と出力電圧の差が小さくなり、低電源電圧で動作可能となる。さらに、出力インピーダンスが低くなる。

また、本発明の基準電圧発生回路は、上記目的を達成するために、さらに、前記第１のトランジスタと前記第２のトランジスタにおいて、それぞれのチャネルは同一の導電型で形成され、それぞれのゲートは異なる導電型不純物で形成され、前記それぞれのゲートのゲートサイズが異なる構成とすることができる。

これにより、本発明の基準電圧発生回路では、各トランジスタの製造プロセスの変動による出力電圧のばらつきが小さくなる。

また、本発明の基準電圧発生回路は、上記目的を達成するために、さらに、前記第１のトランジスタのチャネル幅Ｗｄとチャネル長Ｌｄの比ＳｄをＳｄ＝Ｗｄ／Ｌｄとし、前記第２のトランジスタのチャネル幅Ｗｅとチャネル長Ｌｅの比ＳｅをＳｅ＝Ｗｅ／Ｌｅとし、前記Ｓｅと前記Ｓｄの比をＳｅ／Ｓｄとしたとき、前記Ｓｅ／Ｓｄが、０．３から０．６７である構成とすることができる。

これにより、各トランジスタの温度特性が小さくなり、安定した出力電圧を出力する。

さらに、本発明の基準電圧発生回路は、上記目的を達成するために、さらに、前記カレントミラー回路を構成する前記ＭＯＳトランジスタは、低スレッショルド電圧のトランジスタである構成とすることができる。

これにより、本発明の基準電圧発生回路は、低電源電圧で動作可能となる。

さらに、本発明の基準電圧発生回路は、上記目的を達成するために、さらに、前記カレントミラー回路は、２組の、スレッショルド電圧の異なる２つのＭＯＳトランジスタを直列接続した回路により構成され、２組の前記回路において、前記スレッショルド電圧の高い方のＭＯＳトランジスタは電源電圧側に配置された構成とすることができる。

これにより、カレントミラー回路の精度が向上し、ミラー電流精度が向上する。

また、本発明の基準電圧発生回路は、上記目的を達成するために、さらに、前記第１のトランジスタのドレイン電圧と、前記第２のトランジスタのドレイン電圧を略同電位とする回路を備えた構成とすることができる。

これにより、前記ディプレッション型トランジスタである第１のトランジスタＭ１と、前記エンハンスメント型トランジスタである第２のトランジスタＭ２におけるチャネル長変調効果の影響を低減する。

また、本発明の基準電圧発生回路は、上記目的を達成するために、さらに、前記第１のトランジスタのドレイン電圧と、前記第２のトランジスタのドレイン電圧を略同電位とする回路は、前記第１のトランジスタのドレインと前記カレントミラー回路を構成する一方のＭＯＳトランジスタの出力側との間に配設された第４のトランジスタと、前記第２のトランジスタのドレインと前記カレントミラー回路を構成する他方のＭＯＳトランジスタの出力側との間に配設された第５のトランジスタで構成され、前記第４のトランジスタと前記第５のトランジスタのゲートが共通接続され、共通接続された前記ゲートには、前記第３のトランジスタと前記負荷との接続点の電圧、または該電圧に比例した電圧が印加される構成とすることができる。

これにより、前記ディプレッション型トランジスタである第１のトランジスタＭ１と、前記エンハンスメント型トランジスタである第２のトランジスタＭ２におけるチャネル長変調効果の影響を低減する。

また、本発明の基準電圧発生回路は、上記目的を達成するために、さらに、前記第４のトランジスタと前記第５のトランジスタは、低スレッショルド電圧のトランジスタである構成とすることができる。

また、本発明の基準電圧発生回路は、上記目的を達成するために、さらに、前記第４のトランジスタと前記第５のトランジスタは、ディプレッション型トランジスタである構成とすることができる。

また、本発明の基準電圧発生回路は、上記目的を達成するために、さらに、前記第４のトランジスタと前記第５のトランジスタは、導電型不純物ゲートを有するトランジスタである構成とすることができる。

これにより、本発明の基準電圧発生回路は、低電源電圧で動作可能となる。

また、本発明の基準電圧発生回路は、上記目的を達成するために、さらに、前記第３のトランジスタは、前記カレントミラー回路を構成するＭＯＳトランジスタと同一の特性であり、前記第３のトランジスタの負荷に流れる負荷電流が前記第１のトランジスタのドレイン電流と等しい構成とすることができる。

これにより、カレントミラー回路の精度が向上し、ミラー電流精度が向上する。

また、本発明の基準電圧発生回路は、上記目的を達成するために、さらに、記第３のトランジスタの負荷を定電流源した構成とすることができる。

これにより、前記第３のトランジスタの負荷電流を、前記第１のトランジスタと同一にする。

また、本発明の基準電圧発生回路は、上記目的を達成するために、さらに、前記第３のトランジスタのゲートは、負荷を定電流源とした第６のトランジスタを介して、前記ペアＭＯＳトランジスタの一方の出力側に接続される構成とすることができる。

これにより、前記カレントミラー回路を構成するトランジスタのドレイン電圧が等しくなり、ミラー電流精度が向上する。

また、本発明の基準電圧発生回路は、上記目的を達成するために、さらに、前記第６のトランジスタのゲートは、負荷を抵抗とする前記第３のトランジスタを介して前記ペアＭＯＳトランジスタの一方の出力側に接続される構成とすることができる。

これにより、前記第３のトランジスタの負荷電流を、前記第１のトランジスタのドレイン電流と同一とする。

本発明の基準電圧発生回路は、上記目的を達成するために、さらに、該基準電圧発生回路は、前記第３のトランジスタと前記負荷との接続点の電圧と比例した電圧を出力電圧とする構成とすることができる。

これにより、本発明の基準電圧発生回路は、低電圧の基準電圧を取得することが可能となる。

本発明の基準電圧発生回路は、上記目的を達成するために、さらに、該基準電圧発生回路は、前記第３のトランジスタまたは前記第６のトランジスタと接続され、カレントミラー回路を構成する第７のトランジスタを備え、前記第７のトランジスタのドレイン電流を出力する構成とすることができる。

これにより、本発明の基準電圧発生回路は、基準電圧を出力するとともに、定電流を出力することが可能となる。

本発明の基準電圧発生回路によれば、低電源電圧で動作可能であり、さらには出力インピーダンスを低くし、安定した基準電圧を供給することができる。

本発明の基準電圧発生回路は、ディプレッション型トランジスタのゲートとソースが接続され、前記ディプレッション型トランジスタとエンハンスメント型トランジスタのソースが接地された状態で、前記エンハンスメント型トランジスタのゲート電圧を出力電圧とするものである。以下に図面を参照して本発明の実施例について詳細に説明する。

図３は、本発明の基準電圧発生回路の実施例１を示す回路図である。図１に示す基準電圧発生回路３０は、トランジスタＭ１、Ｍ２、Ｍ５およびＭ６と、ゲート電極の仕事関数差を用いて製造したペアＭＯＳトランジスタであるトランジスタＭ３、Ｍ４と、抵抗Ｒ１、Ｒ２で構成されている。ここで、トランジスタＭ１、Ｍ２、Ｍ５およびＭ６は同一特性を有するＰＭＯＳトランジスタである。トランジスタＭ３は、ｎ型ゲートを有するディプレッション型のＮＭＯＳトランジスタであり、トランジスタＭ４はｐ型ゲートを有するエンハンスメント型のＮＭＯＳトランジスタである。

トランジスタＭ１とトランジスタＭ２は、それぞれのソースとゲートが共通接続されており、共通接続されたソースには電源電圧Ｖｉｎが印加されている。そして、共通接続されたゲートがトランジスタＭ２のドレインに接続され、カレントミラー回路を構成している。

トランジスタＭ１のドレインには、トランジスタＭ３のドレインが接続されている。そして、トランジスタＭ２のドレインには、トランジスタＭ４のドレインが接続されている。トランジスタＭ３のゲートとソースは接続されて接地されており、定電流源を構成している。トランジスタＭ４のソースは接地され、トランジスタＭ４のゲートは、トランジスタＭ５のドレインと抵抗Ｒ１の接続点に接続されている。

トランジスタＭ５のドレインは抵抗Ｒ１の一端に接続され、直列接続された抵抗Ｒ１と抵抗Ｒ２を介して接地されている。そして、トランジスタＭ５のソースには、電源電圧Ｖｉｎが印加され、ゲートはトランジスタＭ１のドレインに接続されている。ここで、トランジスタＭ５、抵抗Ｒ１および抵抗Ｒ２は、抵抗Ｒ１と抵抗Ｒ２をトランジスタＭ５の負荷とするソース接地回路３５を構成している。

トランジスタＭ６のソースには電源電圧Ｖｉｎが印加され、トランジスタＭ６のゲートは、トランジスタＭ５のゲートと共通接続されている。そして、トランジスタＭ６のドレインは、電流出力端子ＰＢＩＡＳに接続されている。

次に、図３に示す基準電圧発生回路３０の動作を説明する。

トランジスタＭ１のドレイン電流Ｉ１は、トランジスタＭ４のドレイン電流Ｉ４と等しくなる。ここで、トランジスタＭ１、トランジスタＭ２は同一特性であり、それぞれのドレイン電流Ｉ１、Ｉ２は等しい。また、Ｉ１＝Ｉ３、Ｉ２＝Ｉ４であるから、トランジスタＭ４のドレイン電流Ｉ４は、トランジスタＭ３のドレイン電流Ｉ３と等しくなる。

また、ソース接地回路３５を構成するトランジスタＭ５のゲートにはトランジスタＭ３のドレインが接続されている。そして、ソース接地回路３５の出力はトランジスタＭ４のゲートに接続され、トランジスタＭ４のドレイン電流Ｉ４がトランジスタＭ３のドレイン電流Ｉ３と等しくなるようトランジスタＭ４のゲート電圧を供給する負帰還ループを形成している。この結果、トランジスタＭ４のゲート電圧は、定電流源を構成するトランジスタＭ３のドレイン電流Ｉ３で決定される電圧に設定される。そして、このトランジスタＭ４のゲート電圧が、基準電圧発生回路３０の出力電圧である基準電圧ＶｒｅｆＨとなる。

このとき、電源電圧Ｖｉｎは、基準電圧ＶｒｅｆＨとトランジスタＭ５のソース−ドレイン間電圧の和、またはトランジスタＭ２のゲート−ソース間電圧およびトランジスタＭ４のドレイン−ソース間電圧の和のどちらか大きいほうの電圧となる。

ここで、後者の電圧に関しては、トランジスタＭ１とトランジスタＭ２に低スレッショルド電圧のトランジスタを採用すれば、この後者の電圧を容易に低く抑えることができる。よって、本実施例での電源電圧Ｖｉｎは、基準電圧ＶｒｅｆＨとトランジスタＭ５のソース−ドレイン間電圧の和となる。尚、ここで述べる低スレッショルド電圧とは、０．２から０．５Ｖ程度を示す。

このとき、トランジスタＭ５のソース−ドレイン間電圧は、０．３Ｖ以下にすることが可能である。よって、基準電圧発生回路３０において、電源電圧Ｖｉｎを低電圧とすることができる。また、電源電圧Ｖｉｎ（入力電圧）と基準電圧ＶｒｅｆＨ（出力電圧）が極めて近い値となり、入力電圧と出力電圧との差が小さくなるので、電源効率を向上させることが可能となる。

さらに、基準電圧ＶｒｅｆＨは、ソース接地回路３５の出力電圧として出力されるので、出力インピーダンスが低くなる。よって、基準電圧ＶｒｅｆＨを抵抗Ｒ１と抵抗Ｒ２で分圧し、基準電圧ＶｒｅｆＨに比例し、かつ基準電圧ＶｒｅｆＨよりも低い電圧を基準電圧ＶｒｅｆＬとして供給することも可能である。

なお、トランジスタＭ５は、カレントミラー回路を構成しているトランジスタＭ１およびトランジスタＭ２と同一特性のトランジスタであり、トランジスタＭ５のドレイン電流Ｉ５が、ドレイン電流Ｉ１と等しくなるように抵抗Ｒ１と抵抗Ｒ２の抵抗値が設定されている。このため、トランジスタＭ５のゲート電圧は、トランジスタＭ１およびトランジスタＭ２のゲート電圧と等しくなる。

ここで、トランジスタＭ１のドレインとトランジスタＭ５のゲートは接続されており、トランジスタＭ１のドレイン電圧と、トランジスタＭ５のゲート電圧は同電位である。また、トランジスタＭ２のドレインは、共通接続されたトランジスタＭ１とトランジスタＭ２のゲートに接続されており、トランジスタＭ２のドレイン電圧は、トランジスタＭ１およびトランジスタＭ２のゲート電圧と同電位である。すなわち、トランジスタＭ２のドレイン電圧は、トランジスタＭ５のゲート電圧と同電位である。

よって、トランジスタＭ１のドレイン電圧とトランジスタＭ２のドレイン電圧は同電位である。これにより、トランジスタＭ１およびトランジスタＭ２において、ドレイン電圧の差により生じるドレイン電流の誤差をなくすことができる。すなわち、チャネル長変調効果によるミラー電流の誤差をなくし、カレントミラー回路の精度を向上させることができる。

また、カレンミラー回路の精度が向上すれば、トランジスタＭ３のドレイン電流の変動が小さくなり、このドレイン電流Ｉ３により決定されるトランジスタＭ４のゲート電圧（基準電圧ＶｒｅｆＨ）が安定する。よって、基準電圧発生回路３０は、安定した基準電圧ＶｒｅｆＨを生成することができる。

また、トランジスタＭ５とトランジスタＭ６のゲートとソースは共通接続されており、共通接続されたソースには電源電圧Ｖｉｎが印加されている。共通接続されたゲートは、トランジスタＭ１のドレインに接続されている。

トランジスタＭ５のドレイン電流Ｉ５は、ドレイン電流Ｉ１と等しくなるよう設定されているので、トランジスタＭ５のドレイン電圧は、トランジスタＭ１のドレイン電圧と同電位である。よって、トランジスタＭ５とトランジスタＭ６はカレントミラー回路を構成し、トランジスタＭ６のドレイン電流Ｉ６は、トランジスタＭ５のドレイン電流Ｉ５と等しい定電流となる。

ここで、トランジスタＭ６のドレインを電流出力端子ＰＢＩＡＳに接続することにより、出力電流として、定電流であるトランジスタＭ６のドレイン電流Ｉ６を得る。尚このとき、抵抗Ｒ１と抵抗Ｒ２の温度特性は小さいほうが好ましく、この温度特性が小さいほど、温度変化に影響しない安定した定電流を得ることができる。

尚、本実施例においては、ゲート電極の仕事関数差を用いて製造したペアＭＯＳトランジスタを用いた例を示したが、それに限定されるものではなく、例えばトランジスタＭ３がディプレッション型トランジスタであり、トランジスタＭ４がエンハンスメント型トランジスタであれば同様の機能を実現することができる。

次に、基準電圧発生回路３０の温度特性について説明する。

図４は、ディプレッション型トランジスタとエンハンスメント型トランジスタのドレイン電流Ｉｄとゲート−ソース間電圧Ｖｇｓとの関係を示した図である。

ディプレッション型トランジスタのゲートとソースを接続した場合のドレイン電流は、図４に示すＩｄ１である。このドレイン電流Ｉｄ１をエンハンスメント型トランジスタに提供した場合のエンハンスメント型トランジスタのゲート電圧は、図４に示すＶｒｅｆＨである。

ここで、図３に示す基準電圧発生回路３０におけるトランジスタＭ３がディプレッション型トランジスタ、トランジスタＭ４がエンハンスメント型トランジスタである。よって、図４に示す関係を、基準電圧発生回路３０に当てはめれば、図３の示す基準電圧発生回路３０の基準電圧ＶｒｅｆＨは、トランジスタＭ３とトランジスタＭ４におけるドレイン電流が一致した時のゲート電圧の差となる。

通常のディプレッション型トランジスタの構造は、ＮＭＯＳトランジスタの場合、チャネル領域に不純物をドープし、あらかじめｎチャネルを形成しておき、ゲート−ソース間電圧Ｖｇｓが０Ｖでもドレイン電流が流れるようになっている。これに対し、通常のエンハンスメント型のＮＭＯＳトランジスタの場合では、ゲート−ソース間電圧Ｖｇｓがスレッショルド電圧となったとき、チャネル領域にｎチャネルが形成されてドレイン電流が流れ出すようになっている。

このように、ディプレッション型トランジスタとエンハンスメント型トランジスタにおいて、チャネル領域の製造プロセスが異なると、製造プロセスの変動によりそれぞれのゲート電圧が独立して変動してしまう。その結果、ディプレッション型トランジスタのゲート電圧とエンハンスメント型トランジスタのゲート電圧の差が大きく変動する。

そこで、基板やチャネル領域の製造プロセスは、ディプレッション型トランジスタとエンハンスメント型トランジスタ共に同一とし、ゲートにドープする不純物の電導型と濃度を変えることで、ディプレッション型トランジスタとエンハンスメント型トランジスタを製造すると、製造プロセスが変動しても、ディプレッション型トランジスタのゲート電圧とエンハンスメント型トランジスタのゲート電圧の差はほとんど変動しないことが知られている。

ただし、図３の基準電圧発生回路３０におけるディプレッション型であるトランジスタＭ３とエンハンスメント型であるトランジスタＭ４では、チャネル幅とチャネル長が同一となっている。この場合には、トランジスタＭ３のゲート電圧とトランジスタＭ４のゲート電圧の差は温度特性を持つようになる。

図５は、各ゲートサイズ比における温度特性の実験データを示す図である。ここで、ゲートサイズ比とは、ディプレッション型トランジスタのチャネル幅Ｗｄとチャネル長Ｌｄの比ＳｄをＷｄ／Ｌｄとし、エンハンスメント型トランジスタのチャネル幅Ｗｅとチャネル長Ｌｅの比ＳｅをＷｅ／Ｌｅとしたときの、ＳｄとＳｅの比Ｓｅ／Ｓｄを示すものである。図５では、センター温度２５度において、ゲートサイズ比が１．０、０．６７、０．５、０．４５の各々の場合における温度特性を示している。

図５に示す実験データより、ゲートサイズ比が１．０のときの温度係数は−５４５ｐｐｍ、ゲートサイズ比が０.６７のときの温度係数は−１９１ｐｐｍ、ゲートサイズ比が０．５のときの温度係数は＋６０ｐｐｍ、ゲートサイズ比が０．４５のときの温度係数は+１５４ｐｐｍであることがわかった。

図６は、各ゲートサイズ比と温度係数の関係を示した図である。図６において、実線は実験データであり、一点鎖線はゲートサイズ比が１．０の時の温度係数と、ゲートサイズ比が０．４５の時の温度係数を直線で結んだものである。

図５および図６から、ゲートサイズ比が０．５から０．６７の間に温度係数の最小点があり、さらに類推すると、０．５４から０．５８で温度係数が最小となり、そのときの温度係数は約４０ｐｐｍになることがわかった。

そこで、基準電圧発生回路３０において、トランジスタＭ３のチャネル幅Ｗｄ３とチャネル長Ｌｄ３の比Ｓｄ３をＷｄ３／Ｌｄ３とし、トランジスタＭ４のチャネル幅Ｗｅ４とチャネル長Ｌｅ４の比Ｓｅ４をＷｅ４／Ｌｅ４としたときの、Ｓｄ３とＳｅ４の比Ｓｅ３／Ｓｄ４を０．５から０．６７、さらに望ましくは０．５４から０．５８の間に設定することで、出力基準電圧ＶｒｅｆＨの温度特性をもっとも良くすることができる。

図７は、本発明の実施例２の基準電圧発生回路４０を示す回路図である。実施例２の基準電圧発生回路４０において、実施例１の基準電圧発生回路３０と異なる点は、カレントミラー回路にトランジスタＭ７とトランジスタＭ８が追加された点と、トランジスタＭ３およびトランジスタＭ４のドレインとカレントミラー回路との間に、トランジスタＭ９およびトランジスタＭ１０が追加された点である。ここで、トランジスタＭ７とトランジスタＭ８は、同一特性を持つＰＭＯＳトランジスタであり、トランジスタＭ９とトランジスタＭ１０はＮＭＯＳトランジスタである。

実施例２においてトランジスタＭ１とトランジスタＭ２は、低スレッショルド電圧のトランジスタであり、トランジスタＭ７とトランジスタＭ８のスレッショルド電圧は、トランジスタＭ１とトランジスタＭ２のスレッショルド電圧よりも高いものとする。

以下に、実施例２の基準電圧発生回路４０における実施例１の基準電圧発生回路３０との相違点についてのみ説明する。

トランジスタＭ７とトランジスタＭ８のソースは共通接続され、そのソースには電源電圧Ｖｉｎが印加されている。トランジスタＭ７とトランジスタＭ１は直列接続されており、トランジスタＭ７のドレインはトランジスタＭ１のソースに接続されている。また、トランジスタＭ８とトランジスタＭ２は直列接続されており、トランジスタＭ８のドレインはトランジスタＭ２のソースに接続されている。そして、トランジスタＭ１、トランジスタＭ２、トランジスタＭ７およびトランジスタＭ８のゲートは共通接続され、そのゲートはトランジスタＭ２のドレインに接続されている。

本実施例のカレントミラー回路では、トランジスタＭ７とトランジスタＭ８が同一特性のトランジスタであるから、トランジスタＭ７のドレイン電圧とトランジスタＭ８のドレイン電圧は同電位となる。このため、電源電圧Ｖｉｎに変動があった場合でも、トランジスタＭ７とトランジスタＭ８においてその変動を吸収することができる。よって、トランジスタＭ１とトランジスタＭ２のドレイン電圧は、電源電圧Ｖｉｎの変動に影響されずに同電位となる。

このため、本実施例のカレントミラー回路は、チャネル長変調効果によるミラー電流の誤差をなくし、極めて精度の良いカレントミラー回路とすることができる。また、カレンミラー回路の精度が向上すれば、トランジスタＭ３のドレイン電流の変動が小さくなり、このドレイン電流Ｉ３により決定されるトランジスタＭ４のゲート電圧（基準電圧ＶｒｅｆＨ）が安定する。よって、基準電圧発生回路４０は、安定した基準電圧ＶｒｅｆＨを生成することができる。尚このとき、トランジスタＭ７とトランジスタＭ８を低スレッショルド電圧のトランジスタとすれば、電源電圧Ｖｉｎはほとんど増加しないか、あるいはわずかな増加とすることができる。

トランジスタＭ９は、トランジスタＭ１のドレインとトランジスタＭ３のドレインの間に接続されている。トランジスタＭ１０は、トランジスタＭ２のドレインとトランジスタＭ４のドレインの間に接続されている。トランジスタＭ９とトランジスタＭ１０のゲートは、トランジスタＭ４のゲートと共通接続されており、トランジスタＭ９およびトランジスタＭ１０のゲート電圧はソース接地回路３５の出力により供給されている。

本実施例の基準電圧発生回路４０によれば、トランジスタＭ３のドレイン電圧は、基準電圧ＶｒｅｆＨからトランジスタＭ９のゲート−ソース間電圧を引いた電圧であり、トランジスタＭ４のドレイン電圧は基準電圧ＶｒｅｆＨからトランジスタＭ１０のゲート−ソース間電圧を引いた電圧となる。その結果、電源電圧Ｖｉｎに変動があった場合でも、トランジスタＭ３およびトランジスタＭ４のドレイン電圧はほぼ変動しない。このため、トランジスタＭ３とトランジスタＭ４におけるチャネル長変調効果による影響を改善することができる。

すなわち、トランジスタＭ３ではドレイン電流の変動がなくなり、トランジスタＭ３のドレイン電流により決定されるトランジスタＭ４のゲート電圧（基準電圧ＶｒｅｆＨ）の変動がなくなる。このため、電源電圧Ｖｉｎの変動に対してさらに安定した基準電圧ＶｒｅｆＨを生成することが可能となる。

また、トランジスタＭ９とトランジスタＭ１０を低スレッショルド電圧のトランジスタとすることで、トランジスタＭ３とトランジスタＭ４のドレイン電圧をより高くすることができる。

さらに、トランジスタＭ９とトランジスタＭ１０にディプレッション型トランジスタを用いると、さらにトランジスタＭ３とトランジスタＭ４のドレイン電圧を高くすることができる。尚この場合、電源電圧Ｖｉｎの増加を抑えるため、トランジスタＭ９とトランジスタＭ１０のゲートを基準電圧ＶｒｅｆＨよりも低い電位としても良い。例えば図７に示すように、基準電圧ＶｒｅｆＨを抵抗Ｒ１と抵抗Ｒ２で分圧した電圧ＶｒｅｆＬをトランジスタＭ９およびトランジスタＭ１０のゲートへ印加しても良い。

また、トランジスタＭ９とトランジスタＭ１０は、導電型不純物ゲートを有するトランジスタとしても良い。本実施例では、トランジスタＭ９とトランジスタＭ１０のゲートを高濃度ｎ型とすれば、トランジスタＭ９とトランジスタＭ１０はディプレッション型トランジスタとなる。

図８は、本発明の実施例３の基準電圧発生回路５０を示す回路図である。実施例３の基準電圧発生回路５０において、実施例１の基準電圧発生回路３０と異なる点は、トランジスタＭ５の負荷を、直列接続された抵抗Ｒ１と抵抗Ｒ２の代わりに、トランジスタＭ１２とした点である。トランジスタＭ１２はｎ型ゲートを有するディプレッション型のＮＭＯＳトランジスタである。

トランジスタＭ１２は、トランジスタＭ３と同一の特性であることが望ましく、トランジスタＭ１２のドレインはトランジスタＭ５のドレインに接続され、トランジスタＭ１２のソースは接地されている。トランジスタＭ１２は、そのゲートがドレインと接続されて、定電流源を構成しており、ここで発生するトランジスタＭ１２のドレイン電流は、トランジスタＭ３のドレイン電流と等しくなる。

また、トランジスタＭ５は、カレントミラー回路を構成するトランジスタＭ１およびトランジスタＭ２と同一特性であるから、トランジスタＭ５のドレイン電流とトランジスタＭ１およびトランジスタＭ２のドレイン電流と等しくなる。その結果、実施例１で説明したように、トランジスタＭ１およびトランジスタＭ２のドレイン電圧が同電位となり、チャネル長変調効果を抑制し、ミラー電流精度を向上させることができる。よって、より安定した基準電圧ＶｒｅｆＨを生成することができる。

図９は、本発明の実施例４の基準電圧発生回路６０を示す回路図である。実施例４の基準電圧発生回路６０において、実施例１の基準電圧発生回路３０と異なる点は、カレントミラー回路とソース接地回路３５の間に、トランジスタＭ１３とトランジスタＭ１４で構成された反転増幅回路６５が追加されている点である。

トランジスタＭ１３は、カレントミラー回路を構成するトランジスタＭ１およびトランジスタＭ２と同一特性のＰＭＯＳトランジスタであって、トランジスタＭ１４を負荷としている。トランジスタＭ１４は、トランジスタＭ３と同一特性のｎ型ゲートを有するディプレッション型トランジスタであって、そのゲートとソースが接続されて接地され、定電流源を構成している。

本実施例におけるカレントミラー回路の出力であるトランジスタＭ２のドレインは、反転増幅回路６５の入力であるトランジスタＭ１３のゲートが接続されている。さらに、反転増幅回路６５の出力であるトランジスタＭ１３のドレインは、ソース接地回路３５の入力であるトランジスタＭ５のゲートに接続されている。ここで、トランジスタＭ１、Ｍ２、Ｍ５およびＭ１３は同一特性であり、それぞれのドレイン電圧は同電位である。

ソース接地回路３５の出力であるトランジスタＭ５のドレインは、トランジスタＭ４のゲートに接続されている。そしてトランジスタＭ４では、ソース接地回路３５の出力により、そのドレイン電流Ｉ４がトランジスタＭ３のドレイン電流Ｉ３と等しくなるようゲート電圧が供給される。

このように、カレントミラー回路の出力は、カレントミラー回路を構成するトランジスタと同一特性のトランジスタを有する２段の増幅回路を介して、トランジスタＭ４のゲートへ供給されている。よって、電源電圧Ｖｉｎに変動があった場合でも、この変動はこれらの増幅回路に吸収されることになり、トランジスタＭ１とトランジスタＭ２のドレイン電圧は、電源電圧Ｖｉｎの変動に影響されずに同電位となる。

その結果、実施例３で説明したように、カレントミラー回路におけるチャネル長変調効果を抑制し、ミラー電流精度を向上させることができる。よって、より安定した基準電圧ＶｒｅｆＨを生成することができる。

なお、本実施例においては、反転増幅回路６５とソース接地回路３５のうち、反転増幅回路６５を初段の増幅回路としたが、ソース接地回路３５を初段の増幅回路とすることもできる（図示せず）。

その場合、カレントミラー回路の出力であるトランジスタＭ２のドレインは、ソース接地回路３５の入力であるトランジスタＭ５のゲートに接続され、ソース接地回路３５の出力であるトランジスタＭ５のドレインが、反転増幅回路６５の入力であるトランジスタＭ１３のゲートに接続される。

反転増幅回路６５の出力であるトランジスタＭ１３のドレインは、トランジスタＭ４のゲートに接続される。そしてトランジスタＭ４では、反転増幅回路６５の出力により、そのドレイン電流Ｉ４がトランジスタＭ３のドレイン電流Ｉ３と等しくなるようゲート電圧が供給される。

図１０は、本発明の実施例５の基準電圧発生回路７０を示す回路図である。実施例５の基準電圧発生回路７０は、実施例４の基準電圧発生回路６０に、実施例２で説明した高精度のカレントミラー回路を組み合わせたものである。

このため、実施例５の基準電圧発生回路７０においても、実施例２および実施例４で説明した効果と同様の効果を得ることができる。すなわち、基準電圧発生回路７０では、カレントミラー回路におけるチャネル長変調効果を抑制してミラー電流精度を向上させ、安定した基準電圧ＶｒｅｆＨを生成することができる。

以上に説明したように、本発明によれば、低電源電圧で動作可能な基準電圧発生回路を提供することができる。また、本発明によれば入力電圧（電源電圧）と出力電圧（基準電圧）の電圧差が極めて小さく、電源効率の良い基準電圧発生回路を提供することができる。また、本発明によれば、出力インピーダンスの小さい基準電圧発生回路を提供することができる。

さらに、本発明によれば、チャネル長変調効果を抑制し、ミラー電流精度を向上させることにより安定した基準電圧ＶｒｅｆＨを生成することが可能な基準電圧発生回路を提供することができる。

以上、各実施例に基づき本発明の説明を行ってきたが、上記実施例にあげた形状、その他の要素との組み合わせなど、ここで示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することが可能であり、その応用形態に応じて適切に定めることができる。

本発明は、低電圧動作可能で、かつ安定した基準電圧を供給可能な基準電圧発生回路であって、定電圧を発生する回路に応用することができる。

特開２００１−２８４４６４号公報の図１８において開示された基準電圧発生回路である。 特開２００１−２８４４６４号公報の図２２において開示された基準電圧発生回路である。 本発明の基準電圧発生回路の実施例１を示す回路図である。 ディプレッション型トランジスタとエンハンスメント型トランジスタのドレイン電流Ｉｄとゲート−ソース間電圧Ｖｇｓとの関係を示した図である。 各ゲートサイズ比における温度特性を示した図である。 各ゲートサイズ比と温度係数の関係を示した図である。 本発明の実施例２の基準電圧発生回路４０を示す回路図である。 本発明の実施例３の基準電圧発生回路５０を示す回路図である。 本発明の実施例４の基準電圧発生回路６０を示す回路図である。 本発明の実施例５の基準電圧発生回路７０を示す回路図である。

符号の説明

１５、２５、３５ ソース接地回路
３０、４０、５０、６０、７０ 基準電圧発生回路
６５ 反転増幅回路
Ｍ１〜Ｍ１４、Ｍ２１〜Ｍ２５、Ｍ３１〜Ｍ３４ トランジスタ
Ｒ１、Ｒ２、Ｒ２１、Ｒ２２、Ｒ３１ 抵抗

Claims (16)

1. 同一特性の２つのＭＯＳトランジスタにより構成されるカレントミラー回路と、
   前記２つのＭＯＳトランジスタのうち、一方のトランジスタの出力側に接続された、第１のトランジスタであるディプレッション型トランジスタと、前記２つのＭＯＳトランジスタのうち他方のトランジスタの出力側に接続された、第２のトランジスタであるエンハンスメント型トランジスタにより構成されるペアＭＯＳトランジスタと、
   前記第１のトランジスタまたは前記第２のトランジスタの出力側に接続された第３のトランジスタと、
   該第３のトランジスタの出力側に接続された該第３のトランジスタの負荷と、により構成され、
   前記第３のトランジスタと前記負荷の接続点から出力される電圧が、前記第２のトランジスタのゲートに印加され、
   前記第１のトランジスタのドレイン電流と、前記第２のトランジスタのドレイン電流が同一となるときの、前記第１のトランジスタのゲート電圧と、前記第２のトランジスタのゲート電圧との差を出力電圧する基準電圧発生回路において、
   前記第１のトランジスタのゲートとソースが接続され、
   前記第１のトランジスタと前記第２のトランジスタのソースが接地され、前記第２のトランジスタのゲート電圧を出力電圧とすることを特徴とする基準電圧発生回路。
2. 前記第１のトランジスタと前記第２のトランジスタにおいて、それぞれのチャネルは同一の導電型で形成され、それぞれのゲートは異なる導電型不純物で形成され、前記それぞれのゲートのゲートサイズが異なることを特徴とする請求項１に記載の基準電源発生回路。
3. 前記第１のトランジスタのチャネル幅Ｗｄとチャネル長Ｌｄの比ＳｄをＳｄ＝Ｗｄ／Ｌｄとし、前記第２のトランジスタのチャネル幅Ｗｅとチャネル長Ｌｅの比ＳｅをＳｅ＝Ｗｅ／Ｌｅとし、前記Ｓｅと前記Ｓｄの比をＳｅ／Ｓｄとしたとき、
   前記Ｓｅ／Ｓｄが、０．３から０．６７であることを特徴とする請求項１または２記載の基準電圧発生回路。
4. 前記カレントミラー回路を構成する前記２つのＭＯＳトランジスタは、低スレッショルド電圧のトランジスタであること特徴とする請求項１ないし３のいずれか一項に記載の基準電圧発生回路。
5. 前記第３のトランジスタは、前記カレントミラー回路を構成するＭＯＳトランジスタと同一の特性であり、前記第３のトランジスタの負荷に流れる負荷電流が前記第１のトランジスタのドレイン電流と等しいことを特徴とする請求項１ないし４のいずれか一項に記載の基準電圧発生回路。
6. 前記第１のトランジスタのドレイン電圧と、前記第２のトランジスタのドレイン電圧を略同電位とする回路を備えたことを特徴とする請求項１ないし５のいずれか一項に記載の基準電圧発生回路。
7. 前記第１のトランジスタのドレイン電圧と、前記第２のトランジスタのドレイン電圧を略同電位とする回路は、前記第１のトランジスタのドレインと前記カレントミラー回路の一方の出力側との間に配設された第４のトランジスタと、
   前記第２のトランジスタのドレインと前記カレントミラー回路の他方の出力側との間に配設された第５のトランジスタで構成され、
   前記第４のトランジスタと前記第５のトランジスタのゲートが共通接続され、
   共通接続された前記ゲートには、前記第３のトランジスタと前記負荷との接続点の電圧、または該電圧に比例した電圧が印加されることを特徴とする請求項６に記載の基準電圧発生回路。
8. 前記第４のトランジスタと前記第５のトランジスタは、低スレッショルド電圧のトランジスタであることを特徴とする請求項７に記載の基準電圧発生回路。
9. 前記第４のトランジスタと前記第５のトランジスタは、ディプレッション型トランジスタであることを特徴とする請求項７に記載の基準電圧発生回路。
10. 前記第４のトランジスタと前記第５のトランジスタは、導電型不純物ゲートを有するトランジスタである請求項７に記載の基準電圧発生回路。
11. 前記カレントミラー回路は、同一特性の２つのＭＯＳトランジスタにより構成される代わりに、２組の、スレッショルド電圧の異なる２つのＭＯＳトランジスタを直列接続した回路により構成され、
    ２組の前記回路において、前記スレッショルド電圧の高い方のＭＯＳトランジスタは電源電圧側に配置されたことを特徴とする請求項１ないし１０のいずれか一項に記載の基準電圧発生回路。
12. 記第３のトランジスタの負荷を定電流源したことを特徴とする請求項１ないし１１のいずれか一項に記載の基準電圧発生回路。
13. 前記第３のトランジスタのゲートは、負荷を定電流源とした第６のトランジスタを介して、前記ペアＭＯＳトランジスタの一方の出力側に接続されることを特徴とする請求項１ないし１２のいずれか一項に記載の基準電圧発生回路。
14. 前記第６のトランジスタのゲートは、負荷を抵抗とする前記第３のトランジスタを介して前記ペアＭＯＳトランジスタの一方の出力側に接続されること特徴とする請求項１ないし１３のいずれか一項に記載の基準電圧発生回路。
15. 該基準電圧発生回路は、前記第３のトランジスタと前記負荷との接続点の電圧と比例した電圧、または前記第６のトランジスタと前記負荷との接続点の電圧と比例した電圧を出力電圧とする請求項１ないし１４のいずれか一項に記載の基準電圧発生回路。
16. 該基準電圧発生回路は、前記第３のトランジスタまたは前記第６のトランジスタと接続され、カレントミラー回路を構成する第７のトランジスタを備え、
    前記第７のトランジスタのドレイン電流を出力することを特徴とする請求項１ないし１５のいずれか一項に記載の基準電圧発生回路。

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