JP2007208074A - 半導体装置の製造方法 - Google Patents

Abstract

【目的】極薄ウェハの反り量を小さく抑制し、厚さのばらつきを低減できて、エッチング後のウェハ面に形成されるエッチピットの深さを極めて小さくできる半導体装置の製造方法を提供すること。
【解決手段】ウェハ１の外周に外枠２６を形成し、チップ化領域２７をドライエッチングとスピンウェットエッチングで所定の厚さまで減らす。スピンウェットエッチングは厚みを検知しながら行い所定の厚さでエッチングを停止させる。ウェットエッチング液は混酸で行う。
【選択図】 図６

Description

この発明は、半導体装置の製造方法に関し、特に薄型で裏面に不純物拡散層を有するパワー半導体装置の製造方法に関する。

ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）やＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）などのパワー半導体装置は、そのオン特性などを改善するために適切な厚さに半導体基板を薄く加工することが行われている。例えば、６００Ｖ耐圧のＩＧＢＴの場合、従来は７００μｍ程度の厚さの高価なエピタキシャルウェハ（ＦＺウェハ上やＣＺウェハ上にエピタキシャル成長層を形成したウェハのことでＥｐｉウェハと呼ばれている）を用いて各種拡散層（ｐ型ベース層やｎ型エミッタ層など）を形成し、表面電極（エミッタ電極やゲートパッドなど）を形成した後、ウェハの裏面を研削して２００〜３００μｍ程度のウェハ厚さにしていたが、コスト面・特性面をさらに改善するために、ＦＺウェハを用いた極薄ウェハが主流となりつつある。６００Ｖ耐圧では、空乏層の広がりを考慮したほぼ限界の厚さとするには、ＦＺ（フローティングゾーン）ウェハを用いたＩＧＢＴの場合、６０〜７０μｍ程度まで半導体基板を薄型化する必要がある。

一般に、ウェハの薄型加工には、バックグラインド、ポリッシュ（ドライ及びウェット）およびエッチング（ドライ及びウェット）などの加工技術が適用される。しかし、パワー半導体装置において、６０μｍ程度の薄型デバイスを実現するために、裏面バックグラインドなどの薄型化工程の後に、裏面からのイオン注入および裏面熱処理等が必要になるため、薄型化に伴うウェハの反りや割れが発生する。

図２２は、ＦＺウェハを用いたＦＳ（フィールドストップ）−ＩＧＢＴと呼ばれる半導体装置の要部断面図である。この図は１/２セルについて示した。

このＦＳ−ＩＧＢＴは、薄いＦＺ−Ｎ基板（ｎ⁻層）であるｎ型半導体基板１の表面側に配置されるｐ型ベース層２と、このｐ型ベース層２の表面に接して配置されるｎ型エミッタ層３と、ｎ⁻層（ｎ型半導体基板１）とｎ型エミッタ層３に挟まれたｐ型ベース層２上およびｎ⁻層上とｎ型エミッタ層３の一部上にゲート酸化膜４を介して配置されるゲート電極５と、これらの上を被覆する層間絶縁膜６と、ｎ型エミッタ層３とｐ型ベース層２に接して層間絶縁膜６上に配置されるエミッタ電極８と、ｎ型半導体基板１の裏面側に配置されるｎ型バッファ層９と、このｎ型バッファ層９に接して配置される薄いｐ型コレクタ層１０と、このｐ型コレクタ層１０に接して配置されるコレクタ電極１１とで構成される。

図２３は、図２２の半導体装置の製造方法を示す工程図であり、同図（ａ）〜同図（ｆ）は工程順に示した要部製造工程断面図である。（１）から（３）の工程を図２２を用いて説明する。
（１）ＦＺ−Ｎ基板（ｎ型半導体基板１）の表面側にゲート酸化膜４（ここでは、ＳｉＯ_２）とゲート電極５となる多結晶シリコン（ここでは、Ｐｏｌｙ）を堆積、加工して、絶縁ゲート構造３１を形成する。
（２）ｎ型半導体基板１の表面層にｐ型ベース層２（ｐ^＋）を形成した後、このｐ型ベース層２の表面層にｎ型エミッタ層３を形成する。
（３）表面に層間絶縁膜６（ここでは、ＢＰＳＧ：ボロン・リンガラス）を堆積し、コンタクトホール７を形成する。ｎ型エミッタ層３とｐ型ベース層２にコンタクトホール７を介して接するようにアルミ・シリコン膜からなる表面電極（エミッタ電極８）を層間絶縁膜６上に形成する。アルミ・シリコン膜は、安定した接合性・低抵抗配線を実現するために、その後、４００〜５００℃程度の低温で熱処理される。このように形成された表面電極側３０のみを示す（同図（ａ））。

［ここまで、表面電極側のプロセスが完了］
（裏面製造プロセスは、表面電極側３０が完成されたものとして示す。）
（４）裏面２１側より、所望の厚さまでｎ型半導体基板１（ウェハともいう）をバックグラインドやエッチング等を用いて薄ウエハ化する（同図（ｂ））。
（５）次に、ｎ型バッファ層９および高濃度ｐ型コレクタ層１０（ｐ^＋層）を形成するために、裏面２２ａよりイオン注入を行う。本例では、ｎ型バッファ層９にはリン、ｐ型コレクタ層１０にはボロンをイオン注入する。
（６）電気炉、或いはレーザーにより熱処理（アニール）を行い、ｎ型バッファ層９および高濃度ｐ型コレクタ層１０（ｐ^＋層）を形成する（同図（ｃ））。
（７）表面電極側３０に図示しないポリイミド保護膜を形成し、その後、ｐ型コレクタ層１０（ｐ^＋層）面に、アルミニウム層、チタン層、ニッケル層および金層などの金属膜の組合せで裏面電極（コレクタ電極１１）を形成する（同図（ｄ））。
（８）ｎ型半導体基板１を粘着シートに接着してチップ状にダイシングラインに沿って切断する（同図（ｆ））。
（９）最後に、粘着シートからチップを剥離し、表面電極側の表面には、アルミニウムワイヤをエミッタ電極やゲートパッドに超音波ワイヤーボンディング装置により固着し、もう一方の裏面電極側は、はんだ層でｐ型コレクタ層を支持部材に固着する(図２２)。

また、特許文献１において、半導体基板をエッチングして薄くする場合、半導体基板の一方の面とは反対側から研削加工し、所定の厚さにした後、半導体基板の外周部を残して所定の深さまでエッチングして薄くし、半導体基板の外周部を凹部の底面部より厚く残すことで強度を持たせ、半導体基板の割れや曲がりを防止することができる。従って、半導体装置、例えば、電力用半導体装置などの基板部を薄くすることができて、オン抵抗を大幅に低減できることが記載されている。
特許第３６２０５２８号公報

図２３の（４）の工程後、熱処理やフォト工程があるため、支持基板なしでｎ型半導体基板１（以下、ウェハともいう）を薄いまま搬送・加工・処理する必要がある。しかし、ｎ型半導体基板１が、図２４に示すように、ウェハ径がφ６インチでウェハ厚さが６０μｍの場合、表面の膜の構成次第では反り量が９ｍｍを超えてしまうようなことも起こり得る。この場合、以下の問題が発生する。
（１）ウェハの反り量が大きく、後工程の装置で搬送などが不可能となる。
（２）ウェハの外周は割れの起点となる部位であり、強度不足により割れ不良が増える。特にウェハの厚さを２００μｍ未満とすると反り量が顕著に現れる（図２４）。

このような大きな反り量に対応できるように後工程の各装置を改造すると、コストアップやタクトアップ（処理能力の低下）を招く。

また、特許文献１ではエッチングはアルカリエッチング法を用いており、エッチングしながら厚さの検知は１箇所で行っている。アルカリエッチングでは研削で生じた加工ひずみにより半導体基板の裏面に形成されるエッチピットの深さは１０μｍ程度と深くなってしまい、裏面のｐ型コレクタ層を数μｍ程度の厚さで形成するＦＳ−ＩＧＢＴの場合などでは、良好なｐ型コレクタ層を形成することが困難となる。また、厚さの検知を１箇所にした場合、検知個所から離れた場所のウェハの厚さと検知個所のウェハの厚さでばらつきが生じ、ウェハ全域の厚さのばらつきを小さく抑制することが困難となる。

この発明の目的は、前記の課題を解決して、極薄ウェハの反り量を小さく抑制し、厚さのばらつきを低減できて、エッチング後のウェハ面に形成されるエッチピットの深さを極めて小さくできる半導体装置の製造方法を提供することにある。

前記の目的を達成するために、一方の表面に絶縁ゲート構造が形成された半導体装置の製造方法において、前記半導体基板の一方の面とは反対側の面から研削加工して、前記半導体基板を所定の厚さにする研削加工工程と、
前記研削加工工程を実行した後、前記反対側の面に対し前記半導体基板の外周部を残して所定の厚さまでドライエッチングして薄くする第１エッチング工程と
前記第１エッチング工程を実行した後に、前記外周部も含めて前記半導体基板の反対側全域をスピンウェットエッチングで厚みを測定しながら薄くする第２エッチング工程と
前記第２エッチング工程を実行した後に、前記第２エッチングが施された前記半導体基板の反対側の面に、前記半導体基板の濃度よりも高い濃度の高濃度層を形成する高濃度層形成工程とを備えた製造方法とする。

また、前記第２エッチング工程で用いられるエッチング液が混酸であるとよい。

また、前記混酸がフッ酸と硝酸と燐酸および硫酸の混合液であるとよい。

また、前記第２エッチング工程で薄くなった前記半導体基板の厚さを1００μｍ以下とするとよい。

また、前記外周部が残った個所（外枠）の幅を１ｍｍ〜１０ｍｍとするとよい。

また、前記外周部が残った個所（外枠）の厚さを１５０μｍ〜５００μｍとするとよい。

この発明によれば、ウェハ外周に厚い外枠を残すことで、ウェハ反り量を抑え、ウェハ強度の向上を図る。

また、厚さの検知を複数箇所で行うことで、所定の厚さに仕上げ、ロット内（ウェハ間）の厚さバラつきを低減し、面内の厚さ均一性を高めることができる。

ウェハ面内の厚さ均一性を高めることで良品率が向上し、またウェハ外周の厚枠によりウェハ強度を高めることで、割れによる不良率を小さくすることができる。

また、アルカリエッチングを混酸でエッチングすることで、エッチピットの深さを浅くできて、薄い裏面の高濃度の拡散層を良好に形成することができる。

発明の実施するための最良の形態を以下の実施例で説明する。

図１〜図９および図２２は、この発明の第１実施例の半導体装置の製造方法を示す工程図であり、工程順に示した要部製造工程断面図である。ここでは、６００ＶクラスのＦＳ−ＩＧＢＴでｎ型半導体基板の厚さが６０μｍの場合を例に挙げて説明する。尚、図２３と同一部位には同一符号を付した。また、図１〜図８は、図２３とは上下が逆である。

下記の（１）〜（３）の工程は図２２を用いて説明する。
（１）ＦＺ−Ｎ基板（ｎ型半導体基板１）の表面側にゲート酸化膜４（ここでは、ＳｉＯ_２）とゲート電極５となる多結晶シリコン（ここでは、Ｐｏｌｙ）を堆積、加工して、絶縁ゲート構造３１を形成する。
（２）ｎ型半導体基板１の表面層にｐ型ベース層２（ｐ^＋）を形成した後、このｐ型ベース層２の表面層にｎ型エミッタ層３を形成する。
（３）表面に層間絶縁膜６（ここでは、ＢＰＳＧ：ボロン・リンガラス）を堆積し、コンタクトホール７を形成する。ｎ型エミッタ層３とｐ型ベース層２にコンタクトホールを介して接するようにアルミ・シリコン膜からなる表面電極（エミッタ電極８）を層間絶縁膜６上に形成する。アルミ・シリコン膜は、安定した接合性・低抵抗配線を実現するために、その後、４００〜５００℃程度の低温で熱処理される。

［ここまで、表面電極側３０のプロセスが完了］
下記の（４）から（９）の裏面製造プロセスは、（１）から（３）の表面電極側３０のプロセスが終了した後に行う。裏面製造プロセスを図１〜図９を用いて説明する。尚、図１〜図９において上記（１）〜（３）のプロセスで形成した絶縁ゲート構造３１を含む部分を表面電極側３０と略記する。
（４）次に、裏面２１側（図１では上側の面）より、所望の厚さまでｎ型半導体基板１（ウェハ：ウェハにもｎ型半導体基板と同一の符号の１を付す）の裏面２１をバックグラインドを用いて２４０μｍまで裏面研削加工して薄ウェハ化する。薄ウェハ化後は裏面２２となる。このとき、狙いの厚さは外枠２６の厚さＴとほぼ等しくする（図２）。

続いて、研削した裏面２２の外周に最終の外枠２６の幅Ｗになるように、幅Ｌのレジスト２３を、例えば、スクリーン印刷で２０μｍ厚さに塗布する。尚、最終のウェハ厚みＱが６０μｍ〜１００μｍの範囲で、この幅Ｗを１ｍｍ未満とすると外枠２６の強度が弱まり、ウェハ１の反りが大きくなり、１０ｍｍを超えても外周の枠の強度は変化せず、チップとして利用できる有効面積が減少するというデメリットの方が大きくなるため、レジスト２３の幅Ｌは外枠２６の幅Ｗ（枠幅）が１ｍｍ〜１０ｍｍの範囲になるように決めるとよい。従って、レジスト２３の幅Ｌは外枠２６の所望の幅Ｗにサイドエッチ量を加えた大きさにする（図３）。

続いて、最終厚さＱよりも４０μｍ厚いところ（１００μｍ）まで、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅ Ｃｏｕｐｌｉｎｇ Ｐｌａｓｍａ）などのドライエッチングにてウェハの薄加工を実施する（図４）。

続いて、レジスト２３を除去する（図５）。

続いて、図２０に示すスピンエッチング装置を用い、回転するウェハの厚さを矢印で示した箇所で検知しながら（ｉｎ−ｓｉｔｕ：インプロセスでセンシングすること）スピンウェットエッチングして、さらに裏面２４を裏面２５まで４０μｍ追加加工して高精度に厚さＱを６０μｍに揃える。このときのエッチング液はフッ酸と硝酸と燐酸と硫酸を混合した混酸を用いる。また検知は赤外線レーザを用いたセンサで行う。回転するウェハ１を矢印で示した１箇所に設置したセンサでその円周上の厚さを検知し、その円周上の厚さデータを平均化処理して、そのデータをフィードバックして所定の設定した厚さまでエッチングする。また、ウェハ１が大きくなった場合やさらに高精度化を狙う場合には、センサの設置個所を増やすとよい。その場合は、センサはウェハ１の中心から半径方向の距離が異なる箇所に設置するとよい。このときの外枠厚さをＴとする（図６）。
（５）次に、ｎ型バッファ層９および高濃度のｐ型コレクタ層１０（ｐ^＋層）を形成するために、裏面２５よりイオン注入を行う。本例では、ｎ型バッファ層９はリン、ｐ型コレクタ層１０はボロンをイオン注入する。続いて、電気炉、或いはレーザーにより熱処理（アニール）を行いｎ型バッファ層９の深さを１０μｍ程度、ｐ型コレクタ層１０の深さを２μｍ程度で形成する（図７）。
（６）次に、表面電極側３０に図示しないポリイミド保護膜を形成し、その後、ｐ型コレクタ層面（裏面２５）に、アルミニウム層、チタン層、ニッケル層および金層などの金属膜の組合せで裏面電極（コレクタ電極１１）を形成する（図８）。
（７）次に、ウェハ１を粘着シート１２に接着して支持台３２に載せ、外枠２６を切り落としたあと、ダイシングライン１３に沿って切断してチップ１４にする。このチップ１４にする別の方法として、外枠１４の凸部を研削して除去した後、ダイシングライン１３に沿って切断してチップ１４にしてもよい（図９）。
（８）最後に、表面電極側３０の表面には、図示しないアルミニウムワイヤをエミッタ電極やゲートパッドに超音波ワイヤーボンディング装置により固着し、もう一方のコレクタ電極側は、図示しないはんだ層でｐ型コレクタ電極１１を支持部材に固着する（図２２）。

図１０は、裏面加工終了後のウェハの模式図であり、同図（ａ）は平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。Ｗは外枠の幅であり、Ｔは外枠の厚さであり、Ｑは最終のウェハ厚さである。尚、図中の２７はチップ化領域である。

図１１〜図１６は、外枠を付けた場合のウェハ反り量を示す図である。外枠の幅Ｗ（枠幅）と最終のウェハ厚さＱ（仕上厚）をパラメータとした。横軸が外枠２６の厚さＴ（外枠厚さ）で、縦軸はウェハ１の反り量で計算値である。図１１はウェハ径が６インチ、ウェハ厚さＱが６０μｍの場合、図１２はウェハ径が６インチで、ウェハ厚さＱが８０μｍの場合、図１３はウェハ径が６インチ、ウェハ厚さＱが１００μｍの場合、図１４はウェハ径が８インチで、ウェハ厚さＱが８０μｍの場合、図１５はウェハ径が８インチで、ウェハ厚さＱが８０μｍの場合、図１６はウェハ径が８インチ、ウェハ厚さＱが１００μｍの場合である。 尚、図１１〜図１６の最左端の点は外枠なしの場合であり、６インチおよび８インチでＱが６０μｍの場合、ウェハ反り量は９ｍｍおよび１６ｍｍを超える。６インチで８０μｍの場合でも５ｍｍおよび９ｍｍを超える反り量となる。

計算は反り量が最も大きくなるモデルで行った。第１のモデルとして、エミッタ電極８なし、つまり層間絶縁膜６を形成したところで、裏面の研削、エッチングで薄膜化する（５）の工程に移り、その（５）の工程が終了した段階の構造（第１のモデル）である。また、第２のモデルとしてエミッタ電極８が有りでコレクタ電極１１を形成した後、つまり、（６）の工程が終了した段階の構造（第２のモデル）の場合で、第１のモデルと同じ反り量を示す。これは、エミッタ電極８を付けると層間絶縁膜６での反り量が相殺され小さくなるが、コレクタ電極１１を形成することでまた反り量が増加するためである。

つまり、エミッタ電極８とコレクタ電極１１で相殺され層間絶縁膜６での反りが現れるためであり、その結果、第１のモデルの反り量と第２のモデルの反り量がほぼ同じになると考えられる。また、この計算値を検証するために、第１のモデルの試作品を形成して反り量を実測したデータも示した。図示しないが第２のモデルの実測値もほぼ同じ反り量を示した。

ウェハの反り量は２ｍｍ以下に抑制する必要があることから、反り量が２ｍｍとなる外枠の厚さ（外枠厚さ）と外枠の幅（枠幅）の関係を図１１〜図１６を用いて算出したものを図１７および図１８にそれぞれ示す。図１７は６インチ、図１８は８インチのデータである。どちらの図も横軸が外枠の厚さ（外枠厚さ）（μｍ）で縦軸が外枠の幅（外枠幅）（ｍｍ）である。このそれぞれの折れ線（ライン）から右側の領域が反り量が２ｍｍ以下となる範囲である。ただし、外枠の厚さの上限は５００μｍである。

これらのデータをまとめると、ウェハ径が６インチ〜８インチで、最終のウェハ厚さＱが６０μｍ〜１００μｍの場合、外枠の幅を１ｍｍ〜１０ｍｍの範囲で、外枠の厚さを１５０μｍ〜５００μｍの範囲にすると、反り量を２ｍｍ以下とすることができる。

外枠の幅を１ｍｍ未満および外枠の厚さを１５０μｍ未満とすると、反り量が２ｍｍを超えてしまう。また、外枠の幅を１０ｍｍ超とするとチップの取れ数が減少し過ぎるためよくない。また外枠の厚さを５００μｍ超としても反り量の減少量が小さく、一方、ウェハ厚さを減らすのに時間がかかり過ぎて製造コストが増大する。

前記のように反り量を２ｍｍ以下することで、所謂『倍ピッチカセット』と呼ばれる１３枚収納タイプのカセットに収納することができる。

また、各種製造装置に関しても反り量が２ｍｍを超えるような場合には、一般的なロボットハンドでの搬送は困難であるが、反り量が２ｍｍ以下であるならば、多少の改造によってハンドリング可能となる。従って製造装置の改造費を削減できる。

図１９は、エッチング後のウェハの面内厚さ分布を示す図である。Ａはドライエッチング後の形状、Ｂはスピンウェットエッチングを追加した後の形状である。ウェハ厚さＱの平均値を７８μｍとした場合、ウェハ厚さＱのバラツキ幅（ｐｅａｋ ｔｏ ｐｅａｋ）は８μｍ（７５μｍ〜８３μｍ）になり±５％となる。パワー半導体の場合、耐圧やスイッチングロスなどの特性は最終のウェハ厚さＱに支配されるので、非常に厳密に制御されなければならない。ウェハ間の厚さばらつきも、面内の厚さ均一性もどちらも非常に重要となる。しかし、１段だけのドライエッチングでは、この両方を満足することはできない。このような製品を研削加工とドライエッチングだけで行い、そのドライエッチングで１００μｍを超えるような多量エッチングを実施した場合、
（１）バックグラインドにおいて面内及びウェハ間の厚さのバラツキ幅で１０μｍ程度となる。
（２）ドライエッチングの面内均一性は前記したように±５％程度なので、１００μｍ×（±０．０５）＝±５μｍ程度でありのバラツキ幅は１０μｍにもなる。

これらの合計の厚さバラツキを修正し、ウェハ厚さＱのバラツキを±２μｍ程度の均一な厚さに仕上げるためには、（４）の工程（図６）で示したように、図２０のような枚葉式のスピンウェットエッチング装置を用いて、しかもウェハ厚さをセンサ４３で常時計測しながら、設定した所定の厚さでエッチングをストップさせる機能をもつ装置で処理する必要がある。スピンウェットエッチングの結果も図１９のＢとして併記した。ここで面内均一性は±２μｍを満足し、平均値も狙いの６０μｍに対して誤差は１μｍ以下となっている。バックグラインドとドライエッチングの双方の厚さ精度不良をキャンセルさせることが可能となる。尚、図２０において、４１は薬液供給ノズル、４２はエッチング液、４３は固定したセンサ、４４は赤外線レーザである。

もしも、ドライエッチングを実施せず、ウェットエッチングのみで１００μｍ以上のエッチングを実施した場合、これは別の不具合が発生する。外枠２６を形成するときのマスクであるレジスト２２の近傍に図２１のＣ部に示すような深いエッチング溝４６（オーバーハング現象）が形成され、最悪の場合はこれがウェハ１の最終残し厚さよりも深くなることがある。つまりウェハに穴があいてしまう。これでは後工程を流すことはできない。

従って、深くエッチングをして外枠２６を形成する機能をドライエッチングに特化させ、最後にスピンウェットエッチングで加工することが、最も効率よく高精度な薄ウェハを実現する手段である。

また外周のレジストを印刷用レジスト特有のシリコン粒子が含まれているレジストとした場合、図５のレジスト除去工程後に、ウェハ外周に残渣としてシリコン粒子が残る。しかし、スピンウェットエッチングの際にこのシリコン粒子も溶けてしまい、別途スポンジなどでこのシリコン粒子を除去する工程は不要となる。

また、前記したように、エッチングはドライとウェットの２回に分けて実施し、１回目の深いエッチングはＩＣＰなどのドライエッチングを適用し、２回目のエッチングとしては枚葉式のスピンウェットエッチングを適用し、このエッチング中に厚さ測定を常時実施することで、最終厚さ精度の向上と、面内厚さ精度の向上も図ることが可能となる。

また、最終エッチングを混酸を用いているため、エッチピットの深さは１μｍ以下に抑制することができる。

この発明の第１実施例の半導体装置の要部製造工程断面図 図１に続く、この発明の第１実施例の半導体装置の要部製造工程断面図 図２に続く、この発明の第１実施例の半導体装置の要部製造工程断面図 図３に続く、この発明の第１実施例の半導体装置の要部製造工程断面図 図４に続く、この発明の第１実施例の半導体装置の要部製造工程断面図 図５に続く、この発明の第１実施例の半導体装置の要部製造工程断面図 図６に続く、この発明の第１実施例の半導体装置の要部製造工程断面図 図７に続く、この発明の第１実施例の半導体装置の要部製造工程断面図 図８に続く、この発明の第１実施例の半導体装置の要部製造工程断面図 裏面加工終了後のウェハの模式図であり、（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図 外枠を付けた場合のウェハ反り量を示す図 外枠を付けた場合のウェハ反り量を示す図 外枠を付けた場合のウェハ反り量を示す図 外枠を付けた場合のウェハ反り量を示す図 外枠を付けた場合のウェハ反り量を示す図 外枠を付けた場合のウェハ反り量を示す図 反り量が２ｍｍとなる外枠幅と外枠厚さの関係図 反り量が２ｍｍとなる外枠幅と外枠厚さの関係図 エッチング後のウェハの形状 スピンウェットエッチング装置の構成図 ウェットエッチングで形成される深いエッチング溝を示す図 ＦＺウェハを用いたＦＳ（フィールドストップ）−ＩＧＢＴと呼ばれる半導体装置の要部断面図 図２２の半導体装置の製造方法を示す工程図であり、（ａ）〜（ｆ）は工程順に示した要部製造工程断面図 ６インチウェハの反り量とウェハ厚さの関係を示す図

符号の説明

１ ｎ型半導体基板（ウェハ、ｎ⁻層）
２ ｐ型ベース層
３ ｎ型エミッタ層
４ ゲート酸化膜
５ ゲート電極
６ 層間絶縁膜
７ コンタクトホール
８ エミッタ電極
９ ｎ型バッファ層
１０ ｐ型コレクタ層
１１ コレクタ電極
２１、２２、２４、２５ 裏面
２３ レジスト
２６ 外枠
２７ チップ化領域
３０ 表面電極側
３１ 絶縁ゲート構造
３２ 支持台
Ｔ 外枠の厚さ
Ｗ 外枠の幅
Ｑ 最終のウェハ厚さ（チップ化領域内）

Claims (6)

1. 一方の表面に絶縁ゲート構造が形成された半導体装置の製造方法において、前記半導体基板の一方の面とは反対側の面から研削加工して、前記半導体基板を所定の厚さにする研削加工工程と、
   前記研削加工工程を実行した後、前記反対側の面に対し前記半導体基板の外周部を残して所定の厚さまでドライエッチングして薄くする第１エッチング工程と
   前記第１エッチング工程を実行した後に、前記外周部も含めて前記半導体基板の反対側全域をスピンウェットエッチングで厚みを測定しながら薄くする第２エッチング工程と
   前記第２エッチング工程を実行した後に、前記第２エッチングが施された前記半導体基板の反対側の面に、前記半導体基板の濃度よりも高い濃度の高濃度層を形成する高濃度層形成工程とを備えたことを特徴とする半導体装置の製造方法。
2. 前記第２エッチング工程で用いられるエッチング液が混酸であることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記混酸がフッ酸と硝酸と燐酸および硫酸の混合液であることを特徴とする請求項２に記載の半導体装置の製造方法。
4. 前記第２エッチング工程で薄くなった前記半導体基板の厚さを1００μｍ以下とすることを特徴とする請求項1〜３のいずれか一項に記載の半導体装置の製造方法。
5. 前記外周部が残った個所（外枠）の幅を１ｍｍ〜１０ｍｍとすることを特徴とする請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
6. 前記外周部が残った個所（外枠）の厚さを１５０μｍ〜５００μｍとすることを特徴とする請求項１〜５に記載の半導体装置の製造方法。

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