JP2007251925A - クロック生成回路 - Google Patents

Abstract

【課題】クロック源となる発振器の経年変化によって生じた周波数変動を定期的な保守時に周波数測定を行うことなく検出する。
【解決手段】制御電圧によって制御されるＯＣＶＣＸＯ１０２の出力に応じたクロック信号を生成する現用系クロック生成回路１００と、ＯＣＶＣＸＯ１０２の出力を用いて生成されたリファレンス信号ＲＥＦｎを用いて現用系クロック生成回路１００と同期するように決定される制御電圧によって制御されるＯＣＶＣＸＯの出力に応じたクロック信号を生成する予備系クロック生成回路２００とからなり、制御電圧の値を監視することにより、ＯＣＶＣＸＯ１０２における周波数変動を検出する。
【選択図】図１

Description

本発明は、２つの系からなる冗長構成を有するクロック生成回路に関し、特に、クロック源となる発振器の経年変化による周波数変動の検出に関する。

従来より、現用系と予備系との２つの系にて互いに同期したクロックを生成するクロック生成回路が考えられている（例えば、特許文献１参照。）。このようなクロック生成回路においては、現用系と予備系のそれぞれにクロック源を有しており、このクロック源や他方の系にて生成されるクロックを用いてクロックが生成されている。

このようなクロック生成回路のクロック源としては、高安定の発振器が使用されている。この発振器は経年変化によって周波数変動が生じるため、ＧＰＳや電波時計等というように外部からのリファレンス信号を入力して常時補正することが一般的に行われている。
特開平３−２７２２３４号公報

しかしながら、上述したように外部からリファレンス信号を入力できないシステムにおいては、発振器の経年変化によって生じた周波数変動を自動的に補正することができないため、発振器にて経年変化による周波数変動が生じているかどうかを、定期的な保守時の周波数調整の機会に周波数測定を行うことにより検出することになり、そのための手間がかかってしまうとともに、定期的な保守時にしか発振器にて周波数変動が生じているかどうかを検出することができず、それまでの間、正確なクロックが生成されなくなってしまうという問題点がある。

本発明は、上述したような従来の技術が有する問題点に鑑みてなされたものであって、クロック源となる発振器の経年変化によって生じた周波数変動を定期的な保守時に周波数測定を行うことなく検出することができるクロック生成回路を提供することを目的とする。

上記目的を達成するために本発明は、
制御電圧によって制御される第１の発振器を具備し、該第１の発振器の出力に応じたクロック信号を生成する第１の系と、制御電圧によって制御される第２の発振器を具備し、該第２の発振器の出力に応じたクロック信号を生成する第２の系とからなり、前記第２の系が前記第１の系に同期してクロック信号を生成するクロック生成回路において、
前記第２の系は、前記第１の発振器の出力を用いて生成されたリファレンス信号と、前記第２の発振器の出力との位相差に応じて前記第２の系が前記第１の系に同期するように前記第２の発振器を制御する制御電圧の値を監視することにより、前記第１の発振器における周波数変動を検出することを特徴とする。

上記のように構成された本発明においては、第１の系において、第１の発振器の出力に応じたクロック信号が生成されるとともに第１の発振器の出力を用いてリファレンス信号が生成されて出力されると、第２の系において、このリファレンス信号と第２の発振器の出力との位相差に応じて、第２の系が第１の系に同期するように第２の発振器を制御する制御電圧が決定する。そして、この制御電圧が第２の発振器に与えられることにより、第１の系に同期したクロック信号が第２の系から出力される。第２の系においては、決定した制御電圧の値が監視されており、この制御電圧の値を用いて第１の発振器における周波数変動が検出されることになる。

以上説明したように本発明においては、第１の系に同期してクロック信号を生成する第２の系において、第１の系にて第１の発振器の出力を用いて生成されたリファレンス信号と第２の発振器の出力との位相差に応じて第２の系が第１の系に同期するように第２の発振器を制御する制御電圧の値を監視することにより、第１の発振器の経年変化による周波数変動を検出する構成としたため、クロック源となる発振器の経年変化によって生じた周波数変動を定期的な保守時に周波数測定を行うことなく検出することができる。

以下に、本発明の実施の形態について図面を参照して説明する。

（第１の実施の形態）
図１は、本発明のクロック生成回路の第１の実施の形態を示す図である。また、図２は、図１に示した予備系クロック生成回路２００の詳細な構成を示す図である。

本形態は図１に示すように、第１の発振器である高安定の電圧制御型の恒温層付水晶発振器（以下、ＯＣＶＣＸＯと称する）１０２をクロック源としてクロック信号を生成、出力する第１の系である現用系クロック生成回路１００と、現用系クロック生成回路１００にて生成されるリファレンス信号ＲＥＦｎによって現用系クロック生成回路１００と同期したクロック信号を生成、出力する第２の系である予備系クロック生成回路２００とからなる冗長構成である。

現用系クロック生成回路１００は、第１の電圧制御手段である電圧制御回路１０１と、ＯＣＶＣＸＯ１０２と、リファレンス信号生成回路１０３と、第１のクロック生成手段であるクロック生成部１０４とから構成されている。

予備系クロック生成回路２００は、現用系クロック生成回路１００にて生成されたリファレンス信号ＲＥＦｎに基づいて現用系クロック生成回路１００と周波数同期する同期回路２０１と、現用系クロック生成回路１００にて生成されたリファレンス信号ＲＥＦｎに基づいて、ＯＣＶＣＸＯ１０２の周波数変動を検出する周波数ズレ検出回路２０３と、第２のクロック生成手段であるクロック生成部２０２とから構成されている。

また、図２に示すように、同期回路２０１は、位相検出回路２０４と、第２の電圧制御手段である電圧制御回路２０５と、第２の発振器であるＯＣＶＣＸＯ２０６と、１／Ｎ分周器２０７とから構成されており、周波数ズレ検出回路２０３は、制御手段であるＣＰＵ２０８と、記憶手段であるメモリ２０９とから構成されている。

電圧制御回路１０１は、ＯＣＶＣＸＯ１０２に制御電圧となる電圧制御値Ｖｃを与えるものであり、ＯＣＶＣＸＯ１０２は、電圧制御回路１０１から与えられる電圧制御値Ｖｃによって周波数制御されたクロックを発振、出力する。電圧制御回路１０１からＯＣＶＣＸＯ１０２に与えられる電圧制御値Ｖｃは、通常は、初期調整値Ｖ０に一定とされている。

クロック生成部１０４は、ＯＣＶＣＸＯ１０２から出力されたクロックを分周して現用系クロック生成回路１００におけるクロック信号を生成し、出力する。

リファレンス信号生成回路１０３は、ＯＣＶＣＸＯ１０２から出力されたクロックが入力され、予備系クロック生成回路２００への同期信号であるリファレンス信号ＲＥＦｎを生成し、出力する。

位相検出回路２０４は、現用クロック生成回路１００にて生成されたリファレンス信号ＲＥＦｎと、ＯＣＶＣＸＯ２０６から出力され、１／Ｎ分周器２０７にてＮ分周されたクロックとの位相差を検出する。

ＣＰＵ２０８は、位相検出回路２０４にて検出された位相差に応じて、ＯＣＶＣＸＯ２０６に与える制御電圧を決定するとともに、この制御電圧が予め決められた電圧範囲外である場合にその旨を報知する。

電圧制御回路２０５は、ＣＰＵ２０８にて決定した制御電圧をＯＣＶＣＸＯ２０６に与えるものであり、ＯＣＶＣＸＯ２０６は、電圧制御回路２０５から与えられる制御電圧によって周波数制御されたクロックを発振、出力する。

メモリ２０９には、ＣＰＵ２０８で使用する制御電圧情報が記憶されている。

クロック生成部２０２は、ＯＣＶＣＸＯ２０６から出力されたクロックを分周し、現用系クロック生成回路１００から出力されるクロック信号と同じ位相かつ、同じ周波数のクロック信号を生成し、出力する。

以下に、上記のように構成されたクロック生成回路の動作について説明する。

現用系クロック生成回路１００は、電圧制御回路１０１の電圧制御値Ｖｃが一定であるため、ＯＣＶＣＸＯ１０２の経年変化により出力クロックの周波数が変動することになるが、予備系クロック生成回路２００はその周波数変動に同期して同期回路２０１の電圧制御回路２０５により予備系クロック生成回路２００内のＯＣＶＣＸＯ２０６の制御電圧値が変動する。そこで、予備系クロック生成回路２００の同期回路２０１を構成するＯＣＶＣＸＯ２０５に与える電圧制御値を監視し、この電圧制御値が、予め決められた電圧範囲、例えば、システムに必要な周波数安定度の電圧範囲を設定し、この電圧範囲外である場合は、現用系クロック生成回路１００内のＯＣＶＣＸＯ１０２の周波数が経年変化等によってシステム許容周波数範囲外となったことを検出し、システムに報知する。

以下に、その詳細な動作について説明する。

現用系クロック生成回路１００のＯＣＶＣＸＯ１０２は、電圧制御回路１０１から与えられる電圧制御値Ｖｃにより出力周波数が変化する構成であり、通常はシステムに必要な周波数に調整された値である電圧制御値Ｖｃ＝Ｖ０（初期調整値）にて一定とする。

図３は、一般的な電圧制御型の発振器における電圧制御値Ｖｃに対する出力周波数ｆの特性を示す図である。

例えば図３に示すように、一般的に電圧制御型の発振器では、与えられる電圧制御値Ｖｃに応じて出力周波数ｆが変動する。本形態においては、この電圧制御値Ｖｃを、システムに必要な最適な周波数になるように設定した初期設定値Ｖ０に固定設定とした場合を例に挙げて説明とする。

電圧制御回路１０１から電圧制御値ＶｃがＯＣＶＣＸＯ１０２に与えられると、ＯＣＶＣＸＯ１０２において、電圧制御値Ｖｃに周波数制御されたクロックが生成、出力される。

そして、クロック生成部１０４においてこのクロックが分周されたクロック信号が生成、出力されるとともに、リファレンス生成回路１０４においてこのクロックを用いてリファレンス信号ＲＥＦｎが生成、出力される。

ここで、制御電圧値Ｖｃが一定であるため、現用系クロック生成回路１００の出力クロックは、ＯＣＶＣＸＯ１０２の出力特性に依存する。

図４は、一般的な水晶発振器の経年変化による周波数変動を示す図である。

図４に示すように、一般的な水晶発振器においては、初期設定値Ｖ０を設定したときの時間をｔ０、そのときの周波数をｆ０とした場合、経年変化によって出力周波数に変動が生じる。そのため、図１に示したＯＣＶＣＸＯ１０２においても、経年変化によって出力周波数に変動が生じる。

リファレンス生成回路１０４から出力されたリファレンス信号ＲＥＦｎは、予備系クロック生成回路２００の同期回路２０１に入力される。

同期回路２０１においては、まず、位相検出回路２０４において、ＯＣＶＣＸＯ２０６の出力クロックが１／Ｎ分周器２０７にてＮ分周されたクロックと、入力されたリファレンス信号ＲＥＦｎとの位相差が検出される。

次に、この位相差がＣＰＵ２０８に与えられ、ＣＰＵ２０８において、この位相差とメモリ２０９に記憶された初期設定値Ｖ０のデータとから、ＯＣＶＣＸＯ２０６に与える制御電圧の値が決定される。つまり、ＣＰＵ２０８においては、与えられた位相差を周波数出力するためにＯＣＶＣＸＯ２０６に与える電圧の変化量が計算され、この変化量だけ初期設定値Ｖ０から電圧を変化させた制御電圧の値が計算されることになる。

ＣＰＵ２０８にて計算された制御電圧の値は、電圧制御回路２０５に与えられ、電圧制御回路２０５において、その値がＯＣＶＣＸＯ２０６の制御電圧レベルに変換され、ＯＣＶＣＸＯ２０６に与えられることになる。

この一連の動作を定期的に実施することで、現用系クロック生成回路１００から出力されたクロック信号と予備系クロック生成回路２００から出力されたクロック信号とは同期状態を保つことができる。この構成は、周知の技術であるＰＬＬ回路技術の構成であるが、本形態においては、予備系クロック生成回路２００にて上述した同期制御を行う際に、ＯＣＶＣＸＯ２０６に与えるべき制御電圧となる電圧制御値を監視し、この電圧制御値が、予め決められた電圧範囲、例えば、システムに必要な周波数安定度の電圧範囲を設定し、この電圧範囲外である場合は、現用系クロック生成回路１００内のＯＣＶＣＸＯ１０２の周波数が経年変化等によってシステム許容周波数範囲外となったことを検出し、システムに報知する動作を行う。例えば、アラーム等の警報を出力する構成とし、このアラームをシステム上で検出した場合に、現用から予備に切り替える等の制御を行う。

図５は、図１に示した現用系クロック生成回路１００のＯＣＶＣＸＯ１０２が図４に示したような特性で周波数変動した場合に予備系クロック生成回路２００のＯＣＶＣＸＯ２０６に与える電圧制御値を示す図である。なお、図中ＶＨとＶＬは、それぞれシステムにて必要な周波数範囲を実現するためにＯＣＶＣＸＯ２０６に与えるべき電圧制御値の上限値及び下限値を示す。また、図６は、図１に示した予備系クロック生成回路２００における電圧制御フローを説明するためのフローチャートである。

予備系クロック生成回路２００のＣＰＵ２０８において、位相差検出回路２０４にて検出された位相差とメモリ２０９に記憶された初期設定値Ｖ０のデータとから、ＯＣＶＣＸＯ２０６に与える制御電圧となる電圧制御値Ｖｃが計算されると（ステップＳ１）、ＣＰＵ２０８においては、計算された電圧制御値Ｖｃと、メモリ２０９に記憶された電圧制御値の上限値ＶＨ及び下限値ＶＬとが比較される（ステップＳ２）。すなわち、ＣＰＵ２０８においては、計算された電圧制御値Ｖｃがメモリ２０９に記憶された電圧制御値の上限値ＶＨ及び下限値ＶＬと比較することにより、電圧制御値Ｖｃが上限値ＶＨ及び下限値ＶＬによって規定される電圧範囲外であるかどうかが判断されることになる。

そして、図中実線で示すようにＶＬ＜Ｖｃ＜ＶＨの場合、すなわち、電圧制御値Ｖｃが上限値ＶＨ及び下限値ＶＬによって規定される電圧範囲内である場合は、その制御電圧値Ｖｃが制御電圧として設定され、電圧制御回路２０５に与えられる（ステップＳ３）。

また、図中破線で示す特性におけるｔ＝ｔｘ以降の状態のようにＶＬ＞Ｖｃの場合や、ＶＨ＜Ｖｃの場合、すなわち、電圧制御値Ｖｃが上限値ＶＨ及び下限値ＶＬによって規定される電圧範囲外である場合は、ＣＰＵ２０８において、その制御電圧値Ｖｃが制御電圧として設定されずにメモリ２０９に記憶される（ステップＳ４）。その後、ＯＣＶＣＸＯ１０２の不具合解析を目的とし、メモリ２０９に記憶されたデータを確認することによって、ＯＣＶＣＸＯ１０２の経年変化による周波数変動の特性を確認することができる。

以上の動作により、ＶＨ＜ＶｃまたはＶＬ＞Ｖｃとなったこと、すなわちシステムが許容する周波数範囲を超えたことを検出し、この結果から現用系クロック生成回路１００内のＯＣＶＣＸＯ１０２が経年変化等の要因で周波数変動を発生したことを判断できる。

なお、上述した実施の形態において、ＶＨとＶＬの監視範囲をシステムの規格の半分程度に制限し、その範囲を超えた場合は、現用系と予備系の切り替えを行う監視方法とすることも考えられる。

このように、現用系の周波数変動の影響でシステムの許容する周波数範囲外になる前に、予備系に切り替えが行われることで、システムへの影響を未然に防止することができるようになる。

（第２の実施の形態）
図７は、本発明のクロック生成回路の第２の実施の形態を示す図である。

本形態は図７に示すように、図１に示したものに対して、現用系クロック生成回路１００内に、ＯＣＶＣＸＯ１０２にて周波数変動が発生した場合にその周波数の再調整を自動的に行うために定期補正機能部１０５が設けられている点のみが異なるものである。

本形態における周波数ズレ検出回路２０３は、内部のＣＰＵ２０８（図２参照）において、ＯＣＶＣＸＯ２０６に与える電圧制御値Ｖｃが予め決められた電圧範囲外である場合、この電圧範囲を規定する閾値を用いてＯＣＶＣＸＯ１０２における周波数の変動量を算出し、算出した周波数の変動量を定期補正機能部１０５に通知する。

定期補正機能部１０５は、ＣＰＵ２０８から通知された周波数の変動量に基づいてＯＣＶＣＸＯ１０２に与える制御電圧の補正値を算出する。

また、本形態における電圧制御回路１０１は、定期補正機能部１０５にて算出された補正値によって補正された制御電圧をＯＣＶＣＸＯ１０２に与える。

以下に、図７に示したクロック生成回路における現用系クロック生成回路１００の周波数変動の補正方法について説明する。

図８は、図７に示したクロック生成回路における現用系クロック生成回路１００の周波数変動の補正方法を説明するためのフローチャートである。

予備系クロック生成回路２００の周波数ズレ検出回路２０３のＣＰＵ２０８において、位相差検出回路２０４にて検出された位相差とメモリ２０９に記憶された初期設定値Ｖ０のデータとから、ＯＣＶＣＸＯ２０６に与える制御電圧となる電圧制御値Ｖｃが計算され、計算された電圧制御値Ｖｃが、メモリ２０９に記憶された電圧制御値の上限値ＶＨ及び下限値ＶＬに対して、例えば、図５中破線で示す特性におけるｔ＝ｔｘ以降の状態のようにＶＬ＞Ｖｃの場合や、ＶＨ＜Ｖｃの場合、すなわち、電圧制御値Ｖｃが上限値ＶＨ及び下限値ＶＬによって規定される電圧範囲外である場合、閾値超えが検出され（ステップＳ１１）、その旨が現用系クロック生成回路１００の定期補正機能部１０５に通知される。

また、周波数ズレ検出回路２０３のＣＰＵ２０８において、図５に示したＶＬの値とＶｍの値とから、ＯＣＶＣＸＯ１０２の出力周波数の変動量Δｆが算出され（ステップＳ１２）、算出された周波数の変動量Δｆが現用系クロック生成回路１００の定期補正機能部１０５に通知される。

現用系クロック生成回路１００の定期補正機能部１０５においては、ＣＰＵ２０８から通知された周波数の変動量Δｆに基づいてＯＣＶＣＸＯ１０２に与える制御電圧の補正値Δｖが算出され（ステップＳ１３）、この補正値Δｖが電圧制御回路１０１に与えられる。

そして、電圧制御回路１０１において、定期補正機能部１０５にて算出された補正値Δｖを用いて、ＯＣＶＣＸＯ１０２に与える制御電圧値が“Ｖ０”から“Ｖ０＋Δｖ”に補正され、補正された制御電圧値Ｖ０＋ΔｖがＯＣＶＣＸＯ１０２に与えられ、ＯＣＶＣＸＯ１０２において、制御電圧値Ｖ０＋Δｖに応じた周波数を有するクロックが生成、出力される（ステップＳ１４）。

上述した一連の動作により、現用系クロック生成回路１００のＯＣＶＣＸＯ１０２の出力周波数をΔｆ分補正することができる。

本発明のクロック生成回路の第１の実施の形態を示す図である。 図１に示した予備系クロック生成回路の詳細な構成を示す図である。 一般的な電圧制御型の発振器における電圧制御値Ｖｃに対する出力周波数ｆの特性を示す図である。 一般的な水晶発振器の経年変化による周波数変動を示す図である。 図１に示した現用系クロック生成回路のＯＣＶＣＸＯが図４に示したような特性で周波数変動した場合に予備系クロック生成回路のＯＣＶＣＸＯに与える電圧制御値を示す図である。 図１に示した予備系クロック生成回路における電圧制御フローを説明するためのフローチャートである。 本発明のクロック生成回路の第２の実施の形態を示す図である。 図７に示したクロック生成回路における現用系クロック生成回路の周波数変動の補正方法を説明するためのフローチャートである。

符号の説明

１００ 現用系クロック生成回路
１０１，２０５ 電圧制御回路
１０２，２０６ ＯＣＶＣＸＯ
１０３ リファレンス信号生成回路
１０４，２０２ クロック生成部
１０５ 定期補正機能部
２００ 予備系クロック生成回路
２０１ 同期回路
２０３ 周波数ズレ検出回路
２０４ 位相検出回路
２０７ １／Ｎ分周器
２０８ ＣＰＵ
２０９ メモリ

Claims (7)

1. 制御電圧によって制御される第１の発振器を具備し、該第１の発振器の出力に応じたクロック信号を生成する第１の系と、制御電圧によって制御される第２の発振器を具備し、該第２の発振器の出力に応じたクロック信号を生成する第２の系とからなり、前記第２の系が前記第１の系に同期してクロック信号を生成するクロック生成回路において、
   前記第２の系は、前記第１の発振器の出力を用いて生成されたリファレンス信号と、前記第２の発振器の出力との位相差に応じて前記第２の系が前記第１の系に同期するように前記第２の発振器を制御する制御電圧の値を監視することにより、前記第１の発振器における周波数変動を検出することを特徴とするクロック生成回路。
2. 請求項１に記載のクロック生成回路において、
   前記第１の系は、
   前記第１の発振器に制御電圧を与える第１の電圧制御手段と、
   前記第１の発振器の出力を用いて前記リファレンス信号を生成するリファレンス信号生成手段と、
   前記第１の発振器の出力に応じたクロック信号を生成する第１のクロック生成手段とを有し、
   前記第２の系は、
   前記リファレンス信号生成手段にて生成されたリファレンス信号と、前記第２の発振器の出力との位相差を検出する位相検出手段と、
   前記位相検出手段にて検出された位相差に応じて前記第２の発振器に与える制御電圧を決定するとともに、該制御電圧が予め決められた電圧範囲外である場合にその旨を報知する制御手段と、
   前記制御手段にて決定した制御電圧を前記第２の発振器に与える第２の電圧制御手段と、
   前記第２の発振器の出力に応じたクロック信号を生成する第２のクロック生成手段とを有することを特徴とするクロック生成回路。
3. 請求項２に記載のクロック生成回路において、
   前記第２の系は、
   前記電圧範囲を記憶した記憶手段を有し、
   前記制御手段は、前記制御電圧を前記記憶手段に記憶された電圧範囲と比較することにより、前記制御電圧が前記電圧範囲外であるかどうかを判断することを特徴とするクロック生成回路。
4. 請求項３に記載のクロック生成回路において、
   前記制御手段は、前記制御電圧が前記電圧範囲外である場合、当該制御電圧を前記記憶手段に記憶させることを特徴とするクロック生成回路。
5. 請求項２乃至４のいずれか１項に記載のクロック生成回路において、
   前記第２の系は、前記制御電圧が前記電圧範囲外である場合、当該制御電圧を前記第２の発振器に与えないことを特徴とするクロック生成回路。
6. 請求項２乃至５のいずれか１項に記載のクロック生成回路において、
   前記制御手段は、前記第２の発振器に与える制御電圧が予め決められた電圧範囲外である場合、前記電圧範囲を規定する閾値を用いて周波数の変動量を算出し、算出した周波数の変動量を前記第１の系に通知し、
   前記第１の系は、前記制御手段から通知された周波数の変動量に基づいて前記第１の発振器に与える制御電圧の補正値を算出する定期補正機能手段を有し、
   前記第１の電圧制御手段は、前記定期補正機能手段にて算出された補正値によって補正された制御電圧を前記第１の発振器に与えることを特徴とするクロック生成回路。
7. 請求項１乃至６のいずれか１項に記載のクロック生成回路において、
   前記第１及び第２の発振器は、恒温層付水晶発振器であることを特徴とするクロック生成回路。

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