JP2007281154A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】微細な素子分離領域の形成に際して、半導体基板の表面のダメージを防止しつつ、ボイドの発生を抑制できる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板１１の表面に素子分離溝１６を形成する工程と、素子分離溝１６の表面に熱酸化膜１７を形成する工程と、半導体基板１１上に熱酸化膜１７を介して酸窒化シリコン膜１８を堆積する工程と、酸窒化シリコン膜１８を酸化雰囲気中で熱処理する工程と、熱酸化膜１７及び熱処理後の酸窒化シリコン膜１８の上部をエッチングする工程とを有する。
【選択図】図４

Description

本発明は、半導体装置の製造方法に関し、更に詳しくは、半導体基板上に絶縁膜を形成する技術であって、素子分離構造の形成に特に好適に適用できる技術に関する。
浅溝素子分離構造（ＳＴＩ構造。以下、単に素子分離構造と呼ぶ）は、半導体素子を相互に分離するために半導体基板の表面に形成され、半導体基板の表面部分に形成された溝及びその内部に形成された絶縁層で構成される。図１２（ａ）〜（ｃ）は、素子分離構造を形成する各製造段階を順次に示す断面図である。
先ず、図１２（ａ）に示すように、シリコンから成る半導体基板４１上に、半導体素子が形成される素子形成領域４０Ａを覆うマスク４４を形成する。マスク４４は、酸化シリコン層４２及び窒化シリコン層４３の積層膜として形成する。ドライエッチングによって、マスク４４から露出する半導体基板４１の表面部分に素子分離溝（トレンチ）４５を形成する。素子分離溝４５の内部を含めて全面に熱酸化法によって酸化シリコン膜（熱酸化膜）４６を形成する。
次いで、素子分離溝４５の内部を含め全面に、高密度プラズマ（ＨＤＰ：High Density Plasma）ＣＶＤ法を用いて酸化シリコン膜４７を堆積する（図１２（ｂ））。引き続き、ＣＭＰ法、ウェットエッチング法などを用いて、表面の平坦化を行い、半導体基板４１が露出するまで、酸化シリコン膜４７、熱酸化膜４６、及び、マスク４４を除去する。これによって、図１２（ｃ）に示すように、素子分離領域４０Ｂに、素子分離溝４５及びその内部に埋め込まれた絶縁膜４６，４７で構成される素子分離構造を形成する。
図１２（ｂ）に示した素子分離溝４５内への酸化シリコン膜４７の堆積に際しては、膜中にシームやボイドなどの空洞が発生すると、後の工程で、空洞内に導電性材料が入り込むことによって、半導体素子の動作不良が生じるおそれがある。ＨＤＰ−ＣＶＤ法を用いることによって、高密度な膜を堆積でき、膜中に空洞が発生することを防止できる。
特開平１１−２３３６１４号公報
近年、半導体装置の高集積化に伴い、素子分離領域のパターンが微細化されると共に、そのアスペクト比が増大している。例えば、次世代の半導体装置では、溝幅が８０ｎｍ以下で、深さが２５０ｎｍ以上といった、アスペクト比が３．１以上の素子分離構造が要請されている。しかし、このように素子分離構造の溝幅が８０ｎｍ以下でアスペクト比が３．１以上になると、前述のボイドは、ＨＤＰ−ＣＶＤ法を採用しても発生することがある。
ＨＤＰ−ＣＶＤ法は、膜の成長と指向的なスパッタとを同時進行的に行う成膜方法である。酸化シリコン膜の膜中のボイドは、図１２（ｂ）に示したように、マスク４４側面の傾きと素子分離溝４５側面の傾きとが異なるため、それらの境界部分４８で充分なスパッタが行われないために発生する。ここで、上記境界部分４８で、スパッタが充分に行われるように、そのエネルギーを高くすることが考えられるが、この場合、半導体基板４１の表面にダメージを与えるため、半導体素子のＰＮ接合部で接合リークが生じるおそれがある。
半導体装置製造の歩留りを向上させるためには、ボイドを抑制することによって、ボイド内に導電性材料が入り込むことを防止することが必須である。本発明は、上記に鑑み、微細な素子分離構造の形成に際して、半導体基板の表面にダメージを与えることなく、ボイドの発生を抑制できる半導体装置の製造方法を提供することを目的とする。
上記目的を達成するために、本発明に係る半導体装置の製造方法は、半導体基板上に酸窒化シリコン膜を堆積する工程と、
前記酸窒化シリコン膜を酸化雰囲気中で熱処理する工程と、
前記熱処理後の酸窒化シリコン膜をエッチングする工程とを有することを特徴とする。
本発明によれば、良好な埋設性を有する酸窒化シリコン膜を堆積することによって、半導体基板上の構造を隙間無く埋め込むことが出来る。従って、微細な素子分離構造の形成に際して、半導体基板の表面へのダメージを防止しつつ、ボイドの発生を抑制できる。また、酸窒化シリコン膜を酸化雰囲気中で熱処理することによって、窒素濃度を低下させて、酸化シリコン膜に近い膜質に変化させることが出来る。従って、エッチレートを適度に向上させ、熱処理後のエッチング工程に際して、加工に適した膜質に変化させることが出来る。
本発明の好適な態様では、前記堆積工程は、ＬＰ−ＣＶＤ法で行う。耐酸化性等に優れた良好な膜質を有する酸窒化シリコン膜を、高い成長レートで堆積できる。
本発明の好適な態様では、前記熱処理工程に際して、酸窒化シリコン膜中の組成比を測定し、該酸窒化シリコン膜のエッチレートを制御する。或いは、前記熱処理工程に際して、酸窒化シリコン膜の屈折率測定を行い、該酸窒化シリコン膜のエッチレートを制御する。
本発明の好適な態様では、前記堆積工程に先立って、半導体基板の表面に溝を形成する工程と、該溝の表面に熱酸化膜を形成する工程とを更に有する。熱処理によって酸窒化シリコン膜と熱酸化膜との間のエッチレート差を低下できるので、エッチング工程に際して、酸窒化シリコン膜と熱酸化膜との境界に段差が生じることを抑制できる。
上記態様では、より好ましくは、前記エッチング工程では、前記熱酸化膜と前記熱処理後の酸窒化シリコン膜とが同等なエッチレートを有することによって、上記段差を効果的に抑制できる。前記溝の、溝幅が８０ｎｍ以下であり、アスペクト比が３．１以上である場合には、ＨＤＰ−ＣＶＤ法を採用してもボイドが生じる。従って、この場合には、酸窒化シリコン膜を堆積することによって、ボイドを効果的に抑制できる。
本発明の好適な態様では、前記エッチング工程が、前記酸窒化シリコン膜中にスルーホールを形成する工程である。熱処理によって酸窒化シリコン膜のエッチレートを大きくできるので、スルーホール形成に要する時間の増加を抑制できる。
上記態様では、前記スルーホールの内部をウエット洗浄する工程を更に備える。熱処理に際して、酸窒化シリコン膜のエッチレートが過度に大きくならないように制御することによって、ウエット洗浄に際して、酸窒化シリコン膜中にボイドが発生することを抑制できる。
本発明の好適な態様では、前記堆積工程の原料ガスがＮＨ３を含む。酸窒化シリコン膜の堆積に際して、成長レートを大きくできる。
本発明では、堆積工程とエッチング工程との間に、酸化シリコン膜などの酸窒化シリコン膜よりも大きな成長レートを有する膜を堆積する工程を有することも好ましい態様である。酸窒化シリコン膜の成長レートは比較的小さいため、良好な埋設性を必要とする下層部分を酸窒化シリコン膜で堆積し、上層部分を大きな成長レートを有する膜で堆積することによって、製造効率を高めることが出来る。埋設性を要する下層部分は、例えば素子分離溝の内部やゲート電極構造の近傍である。この場合、熱処理工程は、上記酸窒化シリコン膜よりも大きな成長レートを有する膜の堆積工程の前、又は、後の何れで行っても構わない。
以下に、図面を参照し、本発明の実施形態を詳細に説明する。図１（ａ）〜（ｃ）、図２（ｄ）〜（ｆ）、図３（ｇ）〜（ｉ）、及び、図４（ｊ）〜（ｌ）は、本発明の第１実施形態に係る半導体装置の製造方法について、各製造段階を順次に示す断面図である。先ず、シリコンから成る半導体基板１１の表面に、熱酸化によって酸化シリコン膜（熱酸化膜）１２を形成する。次いで、酸化シリコン膜１２上に窒化シリコン膜１３を成膜する（図１（ａ））。引き続き、窒化シリコン膜１３上に、素子形成領域１０Ａのパターンを有するレジストマスク１４を形成する（図１（ｂ））。
次いで、レジストマスク１４をマスクとするドライエッチングによって、窒化シリコン膜１３及び酸化シリコン膜１２をパターニングし、ハードマスク１５を形成する。次いで、ハードマスク１５上に残ったレジストマスク１４を除去する（図１（ｃ））。引き続き、ハードマスク１５をマスクとするドライエッチングによって、半導体基板１１の表面部分を除去し、素子分離領域１０Ｂに素子分離溝１６を形成する（図２（ｄ））。引き続き、熱酸化によって、素子分離溝１６の内部を含み全面に酸化シリコン膜（熱酸化膜）１７を形成する（図２（ｅ））。熱酸化膜１７を形成することによって、半導体基板１１表面と素子分離溝１６の底部との段差を低減できる。
次いで、ＬＰ（Low Pressure）−ＣＶＤ法を用い、酸窒化シリコン膜（ＳｉＯＮ膜）１８を５０ｎｍ〜３００ｎｍの厚みで堆積し、素子分離溝１６の内部を埋め込む（図２（ｆ））。ＬＰ−ＣＶＤ法を用いることによって、耐酸化性等に優れた良好な膜質の酸窒化シリコン膜を、高い成長レートで堆積できる。酸窒化シリコン膜１８の堆積に際して、シーム１９が形成される。酸窒化シリコン１８の堆積に際して、素子分離溝１６の内部に熱酸化膜１７が形成されているので、素子分離溝１６の角部がダメージを受けることを抑制し、半導体素子の特性低下を抑制できる。
引き続き、酸窒化シリコン膜１８中の窒素濃度を低下させることを目的として、酸化性雰囲気中での熱処理を行う。酸窒化シリコン膜１８中の窒素濃度が低下し膜質が酸化シリコン膜に近づくことによって、そのエッチレートが大きくなり、酸化シリコン膜のエッチレートに近くなる。熱処理によって、酸窒化シリコン膜１８の表面近傍を除き、シーム１９が消滅する（図３（ｇ））。
引き続き、図３（ｈ）に示すように、ＨＤＰ−ＣＶＤ法を用いて、酸化シリコン膜（ＨＤＰ膜）２０を堆積する。酸窒化シリコン膜１８は、良好な埋設性を有するものの、ＨＤＰ膜２０に比して成長レートが小さい。従って、良好な埋設性が要求される素子分離溝１６の内部を酸窒化シリコン膜１８で埋め込んだ後には、ＨＤＰ膜２０を堆積することによって、製造効率を高めることが出来る。なお、酸窒化シリコン膜１８中の窒素濃度を低下させる熱処理は、ＨＤＰ膜２０の堆積後に行ってもよい。次いで、ＣＭＰ（Chemical Mechanical Polishing）法による平坦化を行い、酸窒化シリコン膜１８を露出させる（図３（ｉ））。
次いで、フッ酸（フッ化水素酸）を用いたウェットエッチングを行い、酸化シリコン系の膜、即ち、熱酸化膜１７、酸窒化シリコン膜１８、及び、ＨＤＰ膜２０のそれぞれの上部を除去する（図４（ｊ））。引き続き、熱リン酸を用いたウェットエッチングを行い、窒化シリコン膜１３を除去する（図４（ｋ））。
更に、フッ酸を用いたウェットエッチングを行い、酸化シリコン系の膜（１２，１７，１８，２０）の上部を除去し、半導体基板１１を露出させる。これによって、素子分離領域１０Ｂに、素子分離溝１６及び素子分離溝１６の内部に熱酸化膜１７を介して埋め込まれた酸窒化シリコン膜１８で構成される素子分離構造を完成する（図４（ｌ））。図４（ｊ）、又は、図４（ｌ）に示したウェットエッチングでは、酸窒化シリコン膜１８と熱酸化膜１２，１７との間のエッチレート差が抑えられているので、それらの境界の段差が抑制される。
図４（ｊ）及び図４（ｌ）のウェットエッチングでは、例えばフッ化水素（ＨＦ）及びフッ化アンモニウム（ＮＨ４Ｆ）を３０：１の比率で混合したエッチング液を用いる。なお、図４（ｊ）〜（ｌ）のウェットエッチングの順序は相互に入れ替えてもよく、例えばこれらの一連の工程に代えて、窒化シリコン膜１３を除去するウェットエッチングを行った後に、酸化シリコン系の膜１２，１７，１８，２０を除去するウェットエッチングを行ってもよい。
図５は、図２（ｆ）に示した酸窒化シリコン膜１８の堆積工程の手順を示すフローチャートである。先ず、ウエハ（半導体基板）１１をＬＰ−ＣＶＤ装置のチャンバ内に入炉する（ステップＳ１１）。入炉に際して、ウエハ１１の酸化を防ぐために、チャンバ内の酸素濃度を予め１０ｐｐｍ以下に設定しておく。ＬＰ−ＣＶＤ装置は、公知のものを用いることが出来る。次いで、チャンバ内の真空引きを行う（ステップＳ１２）。
引き続き、Ｎ２Ｏ、ＮＨ３、及び、ＤＣＳを、この順にチャンバ内に導入し、酸窒化シリコン膜１８の堆積を行う（ステップＳ１３）。酸窒化シリコン膜１８の堆積に際して、基板温度を６５０〜７５０℃に、圧力を０．３〜１．０ｐａに、成長レートを０．１〜０．５ｎｍ／ｍｉｎに設定する。また、Ｎ２Ｏの流量を１００〜８００ｓｃｃｍに、ＮＨ３の流量を５〜１０ｓｃｃｍに、ＤＣＳの流量を５０〜１００ｓｃｃｍにそれぞれ設定する。
ステップＳ１３では、Ｎ２Ｏ、ＮＨ３、及び、ＤＣＳの順にチャンバ内に供給することによって、成長レートを充分に高め、堆積される酸窒化シリコン膜１８の下部に、電荷をトラップし易いＳｉＮリッチ層が形成されることを防止できる。酸窒化シリコン膜１８の堆積が終了したら、ＤＣＳ、ＮＨ３、Ｎ２Ｏの順に原料ガスの供給を止める。
引き続き、チャンバ内にＮ２等の不活性ガスを供給し、チャンバ内の残留ガスを充分にパージした（ステップＳ１４）後、チャンバ内の圧力を大気圧まで上昇させる。更に、ウエハ１１をチャンバ内から取り出し（ステップＳ１５）、堆積工程を終了する。
上記の堆積工程によって、堆積直後の屈折率が１．５０〜１．６４の範囲で、酸素原子及び窒素原子の総和に対する酸素原子の比が６０〜９０％で、窒素原子の比が１０〜４０％の酸窒化シリコン膜１８が堆積される。なお、これら各原子の比の値は、ＸＰＳ装置（Ｘ線光電子分光装置）を用いた測定に基づく。
図６は、図３（ｇ）に示した酸窒化シリコン膜１８の熱処理工程の手順を示すフローチャートである。先ず、ウエハ１１を熱処理用のチャンバ内に入炉する（ステップＳ２１）。入炉に際して、基板温度を例えば３００℃に設定する。次いで、チャンバ内の真空引きを行う（ステップＳ２２）。
引き続き、体積比で３０％以上のＨ２Ｏ２を含む酸化性雰囲気中で、基板温度を７００〜８５０℃に設定し、時間が１０分以上の熱処理を行う（ステップＳ２３）。本実施形態では、例えば基板温度が７５０℃で時間が６０分とする。これによって、酸窒化シリコン膜１８中の窒素濃度は、熱処理前の半分以下に低下する。なお、酸化性雰囲気は、必ずしもＨ２Ｏ２を含む必要はなく、水蒸気を含む雰囲気であってもよい。
引き続き、炉内の水分除去を目的として、Ｎ２雰囲気中で、基板温度を７００〜１１００℃に設定し、時間が５分以上の熱処理を行う（ステップＳ２４）。本実施形態では、例えば基板温度が９５０℃で時間が３０分とする。更に、チャンバ内の圧力を大気圧まで上昇させた後、ウエハ１１をチャンバ内から取り出し（ステップＳ２５）、熱処理工程を終了する。
上記の熱処理工程によって、フッ化水素及びフッ化アンモニウムをエッチング液とし、それらの混合比率を３０：１とするエッチングに対して、酸窒化シリコン膜１８のエッチレートを１６〜１８．５ｎｍ／分に設定できる。同様のエッチング条件で、熱酸化膜１２，１７のエッチレートは例えば１８ｎｍ／分である。
酸窒化シリコン膜１８の熱処理工程では、酸窒化シリコン膜１８の屈折率を測定することによって、その膜質を制御することが出来る。表１は、実際に酸窒化シリコン膜１８の熱処理を行い、熱処理の前後で測定した酸窒化シリコン膜１８の膜厚及び屈折率の値を示している。
Figure 2007281154
同表中、ばらつきは、平均膜厚に対する、最大膜厚と最小膜厚との差分の１／２の割合を示している。表１によれば、熱処理によって、酸窒化シリコン膜１８の平均屈折率が、熱処理前の１．５３２から熱処理後に１．４７７に低下し、酸化シリコンに近い膜質に変化したことが判る。なお、窒化シリコン（ＳｉＮ）の屈折率は、２．０〜２．１で、酸窒化シリコン（ＳｉＯＮ）の屈折率は、１．４８〜１．９９で、酸化シリコン（ＳｉＯ２）の屈折率は、１．４６〜１．４７である。酸窒化シリコン膜１８の膜質を制御することによって、そのエッチレートを制御することが出来る。
酸窒化シリコン膜１８の膜質は、屈折率に代えて、ＸＰＳ装置を用いた組成比分析によっても制御できる。図７は、ＸＰＳ装置を用いて測定された熱処理の前後での酸窒化シリコン膜１８の組成比を示している。同図中、ＣＴＲ及びＥＤＧは、酸窒化シリコン膜１８の中央部及び縁部で測定された値をそれぞれ示している。炭素原子、窒素原子、及び、酸素原子の組成は、１ｓ軌道からの光電子の観察によって、シリコン原子の組成は、２ｐ軌道からの光電子の観察によって測定されている。
同図によれば、膜中の窒素原子の組成比は熱処理によって、酸窒化シリコン膜１８の中央部では、熱処理前の２４．３％から熱処理後に１１．３％に低下し、酸窒化シリコン膜１８の縁部では、熱処理前の２２．５％から熱処理後に９．４％に低下している。このように、熱処理によって、膜中の窒素濃度が半分以下に低下し、酸化シリコンに近い膜質に変化したことが判る。
本実施形態に係る半導体装置の製造方法によれば、素子分離溝１６の内部に、良好な埋設性を有する酸窒化シリコン膜１８を堆積するので、ボイドの発生を抑制できる。酸窒化シリコン膜１８の堆積に際して、スパッタのエネルギーを高くする必要がないので、半導体基板１１の表面のダメージを防止できる。
また、酸窒化シリコン膜１８の堆積後に熱処理を行うことによって、酸窒化シリコン膜１８中の窒素濃度を半分以下に低下させ、その膜質を酸化シリコン膜に近い膜質に変化させることが出来る。本実施形態では特に、熱処理後の酸窒化シリコン膜１８のエッチレートが、熱酸化膜１２，１７のエッチレートと同等になる程度に、酸窒化シリコン膜１８の膜質を変化させている。これによって、図４（ｊ）、又は、図４（ｌ）に示したウェットエッチングに際して、酸窒化シリコン膜１８と熱酸化膜１２，１７との境界に段差が生じることを抑制できる。
ところで、従来、酸窒化シリコン膜１８の堆積に際して、基板温度が７００〜８５０℃といった比較的高温で行うと、０．１ｎｍ／ｍｉｎ未満という遅い成長レートしか得られない問題があった。これに対して、本実施形態では、原料ガスに、従来は用いられていなかったＮＨ３を加えることによって、成長レートを０．１〜０．５ｎｍ／ｍｉｎに高め、スループットの低下を抑制している。
図８（ａ）〜（ｃ）、図９（ｄ）〜（ｆ）、図１０（ｇ）〜（ｉ）、及び、図１１（ｊ）、（ｋ）は、本発明の第２実施形態に係る半導体装置の製造方法について、各製造段階を順次に示す断面図である。本実施形態では、ゲート電極構造を覆って堆積する層間絶縁膜に酸窒化シリコン膜を用いる。
先ず、半導体基板２１上に、ＩＳＳＧ（In Situ Steam Generation）法（ＴＭ）を用いて、ゲート酸化膜２２を形成する。次いで、ＰＶＤ（Physical Vapor Deposition）法を用いて、ゲート酸化膜２２上にタングステン膜２３ａ、及び、窒化シリコン膜（ＳｉＮ膜）２４ａを順次に成膜する（図８（ａ））。更に、公知のフォトリソグラフィ技術を用いて、窒化シリコン膜２４ａ上に、ゲート電極のパターンを有するレジストマスク２５を形成する（図８（ｂ））。
次いで、ＣＦ４をエッチングガスとし、レジストマスク２５をマスクとするドライエッチングにより、窒化シリコン膜２４ａをパターニングし、ハードマスク２４を形成する。次いで、ハードマスク２４上に残ったレジストマスク２５を除去する（図８（ｃ））。引き続き、ＳＦ６をエッチングガスとし、ハードマスク２４をマスクとするドライエッチングにより、タングステン膜２３ａ及びゲート酸化膜２２をパターニングする（図９（ｄ））。パターニングされたタングステン膜２３ａは、ゲート電極の配線パターン２３を構成する。
全面に窒化シリコン膜を成膜した後、エッチバックを行い、ゲート酸化膜２２、配線パターン２３、及び、ハードマスク２４の側面を覆うサイドウォール２６を形成する（図９（ｅ））。これによって、ゲート酸化膜２２、配線パターン２３、ハードマスク２４、及び、サイドウォール２６から成るゲート電極構造２７を形成する。
層間絶縁膜として酸窒化シリコン膜２８を全面に堆積し、ゲート電極構造２７を埋め込んだ（図９（ｆ））後、酸窒化シリコン膜２８中の窒素濃度の低下を目的とする熱処理を行う。酸窒化シリコン膜２８の堆積、及び、熱処理に際しては、第１実施形態と同様の条件で行う。
次いで、公知のフォトリソグラフィ技術を用いて、酸窒化シリコン膜２８上にレジストマスク２９を形成する（図１０（ｇ））。引き続き、Ｃ５Ｆ８をエッチングガスとし、レジストマスク２９をマスクとするドライエッチングにより、酸窒化シリコン膜２８をパターニングし、半導体基板２１及びサイドウォール２６を露出するコンタクトホール３０を開孔する。次いで、酸窒化シリコン膜２８上に残ったレジストマスク２９を除去する（図１０（ｈ））。更に、コンタクトホール３０内の表面のウェット洗浄処理を行う。ウェット洗浄処理では、例えばフッ化水素及びフッ化アンモニウムを３０：１の比率で混合したエッチング液を用いる。
次いで、ＬＰ−ＣＶＤ法を用いて、コンタクトホール３０内の底部、側壁、及び、酸窒化シリコン膜２８上に、窒化シリコン膜３１ａを成膜する（図１０（ｉ））。窒化シリコン膜３１ａの成膜に際しては、基板温度を約７００℃に設定する。引き続き、エッチバックによって、コンタクトホール３０内の底部、及び、酸窒化シリコン膜２８上に成膜された窒化シリコン膜３１ａを除去する。コンタクトホール３０内の側壁に残った窒化シリコン膜３１ａは、側壁保護膜３１を構成する。（図１１（ｊ））。
ＬＰ−ＣＶＤ法を用い、コンタクトホール３０の内部を含み全面にポリシリコン膜を堆積した後、酸窒化シリコン膜２８上に堆積されたポリシリコン膜を除去することによって、コンタクトプラグ３２を形成する（図１１（ｋ））
ところで、従来、層間絶縁膜には一般に、ＳＡ（Subatmospheric Pressure）−ＣＶＤ法を用いて堆積されたＢＰＳＧ膜や、ＳＯＧ法を用いて塗布された酸化シリコン膜が用いられてきた。しかし、これらの層間絶縁膜は、コンタクトホール３０内の表面のウェット洗浄処理に際して、エッチング液として用いられるアンモニア過水やフッ酸に対して、高いエッチレートを有し、ボイドが形成され易い問題があった。ボイドがコンタクトホール３０同士を接続すると、コンタクトプラグ３２間のショートが発生する。
上記に対して、本実施形態の半導体装置の製造方法によれば、層間絶縁膜としてＢＰＳＧや酸化シリコンよりも小さなエッチレートを有する酸窒化シリコン２８を堆積した後、熱処理によってそのエッチレートを適度に上昇させている。従って、そのエッチレートを、コンタクトホール３０形成に際して時間がかかり過ぎず、且つ、ウェット洗浄処理に際してボイドが発生しない程度に調節できる。また、酸窒化シリコン２８が良好な埋設性を有するため、ゲート電極構造２７間を隙間無く埋め込むことができ、堆積時のボイドの発生も抑制できる。従って、層間絶縁膜としてＢＰＳＧや酸化シリコンを用いた従来の半導体装置の製造方法に比して、コンタクトホール３０形成に要する時間の増加を適度に抑えつつ、ボイドを介したショートを抑制できる。
なお、本発明に係る半導体装置の製造方法は、第１の実施形態に示した素子分離構造の形成や、第２の実施形態に示した層間絶縁膜の形成に限定されず、様々な用途に適用できる。
以上、本発明をその好適な実施形態に基づいて説明したが、本発明に係る半導体装置の製造方法は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施した半導体装置の製造方法も、本発明の範囲に含まれる。
図１（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の製造方法について、各製造段階を順次に示す断面図である。 図２（ｄ）〜（ｆ）は、図１に後続する各製造段階を順次に示す断面図である。 図３（ｇ）〜（ｉ）は、図２に後続する各製造段階を順次に示す断面図である。 図４（ｊ）〜（ｌ）は、図３に後続する各製造段階を順次に示す断面図である。 酸窒化シリコン膜の堆積工程における手順を示すフローチャートである。 酸窒化シリコン膜の熱処理工程における手順を示すフローチャートである。 熱処理の前後での酸窒化シリコン膜の組成比を示すグラフである。 図８（ａ）〜（ｃ）は、本発明の第２実施形態に係る半導体装置の製造方法について、各製造段階を順次に示す断面図である。 図９（ｄ）〜（ｆ）は、図８に後続する各製造段階を順次に示す断面図である。 図１０（ｇ）〜（ｉ）は、図９に後続する各製造段階を順次に示す断面図である。 図１１（ｊ）、（ｋ）は、図１０に後続する各製造段階を順次に示す断面図である。 図１２（ａ）〜（ｃ）は、素子分離構造を形成する従来の製造工程を順次に示す断面図である。
符号の説明
１１：半導体基板（ウエハ）
１２：酸化シリコン膜（熱酸化膜）
１３：窒化シリコン膜
１４：レジストマスク
１５：ハードマスク
１６：素子分離溝
１７：熱酸化膜
１８：酸窒化シリコン膜
１９：シーム
２０：ＨＤＰ膜
２１：半導体基板
２２：ゲート酸化膜
２３：配線パターン
２３ａ：タングステン膜
２４：ハードマスク
２４ａ：窒化シリコン膜
２５：レジストマスク
２６：サイドウォール
２７：ゲート電極構造
２８：酸窒化シリコン膜
２９：レジストマスク
３０：コンタクトホール
３１：側壁保護膜
３１ａ：窒化シリコン膜
３２：コンタクトプラグ

Claims (10)

  1. 半導体基板上に酸窒化シリコン膜を堆積する工程と、
    前記酸窒化シリコン膜を酸化雰囲気中で熱処理する工程と、
    前記熱処理後の酸窒化シリコン膜をエッチングする工程とを有することを特徴とする半導体装置の製造方法。
  2. 前記堆積工程は、ＬＰ−ＣＶＤ法で行う、請求項１に記載の半導体装置の製造方法。
  3. 前記熱処理工程に際して、酸窒化シリコン膜中の組成比を測定し、該酸窒化シリコン膜のエッチレートを制御する、請求項１又は２に記載の半導体装置の製造方法。
  4. 前記熱処理工程に際して、酸窒化シリコン膜の屈折率測定を行い、該酸窒化シリコン膜のエッチレートを制御する、請求項１又は２に記載の半導体装置の製造方法。
  5. 前記堆積工程に先立って、半導体基板の表面に溝を形成する工程と、該溝の表面に熱酸化膜を形成する工程とを更に有する、請求項１〜４の何れか一に記載の半導体装置の製造方法。
  6. 前記エッチング工程では、前記熱酸化膜と前記熱処理後の酸窒化シリコン膜とが同等なエッチレートを有する、請求項５に記載の半導体装置の製造方法。
  7. 前記溝は、溝幅が８０ｎｍ以下であり、アスペクト比が３．１以上である、請求項５又は６に記載の半導体装置の製造方法。
  8. 前記エッチング工程が、前記酸窒化シリコン膜中にスルーホールを形成する工程である、請求項１〜４の何れか一に記載の半導体装置の製造方法。
  9. 前記スルーホールの内部をウエット洗浄する工程を更に備える、請求項８に記載の半導体装置の製造方法。
  10. 前記堆積工程の原料ガスがＮＨ３を含む、請求項１〜９の何れか一に記載の半導体装置の製造方法。
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