JP2007281155A - 薄膜トランジスタ、及びその製造方法、並びにアクティブマトリクス型表示装置 - Google Patents

薄膜トランジスタ、及びその製造方法、並びにアクティブマトリクス型表示装置 Download PDF

Info

Publication number
JP2007281155A
JP2007281155A JP2006104886A JP2006104886A JP2007281155A JP 2007281155 A JP2007281155 A JP 2007281155A JP 2006104886 A JP2006104886 A JP 2006104886A JP 2006104886 A JP2006104886 A JP 2006104886A JP 2007281155 A JP2007281155 A JP 2007281155A
Authority
JP
Japan
Prior art keywords
insulating film
conductive barrier
barrier layer
opening
display device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006104886A
Other languages
English (en)
Other versions
JP5090658B2 (ja
Inventor
Kazushi Nagata
一志 永田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2006104886A priority Critical patent/JP5090658B2/ja
Priority to TW096111768A priority patent/TW200805670A/zh
Priority to US11/697,073 priority patent/US7550771B2/en
Publication of JP2007281155A publication Critical patent/JP2007281155A/ja
Application granted granted Critical
Publication of JP5090658B2 publication Critical patent/JP5090658B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6758—Thin-film transistors [TFT] characterised by the insulating substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/481—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices

Landscapes

  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Thin Film Transistor (AREA)

Abstract

【課題】安定した特性を有する薄膜トランジスタ、及びその製造方法、並びに薄膜トランジスタを用いたアクティブマトリクス型表示装置を提供する。
【解決手段】本発明の一態様にかかる薄膜トランジスタは、金属基板１と、金属基板１上に設けられ、金属基板１物質の拡散を防ぐ第１の導電性バリア層２と、第１の導電性バリア層２上に設けられた保護絶縁膜３と、保護絶縁膜３上に設けられ、ソース領域４ｃ、ドレイン領域４ａ、及びチャネル領域４ｂを含む半導体層４と、半導体層４の上に設けられたゲート絶縁膜５と、ゲート絶縁膜５を介して半導体層４の上に設けられたゲート電極６とを備え、保護絶縁膜３に設けられた第１の開口部３ａを介して第１の導電性バリア層２と半導体層４とが電気的に接続されているものである。
【選択図】図１

Description

本発明は、薄膜トランジスタ、及びその製造方法、並びにアクティブマトリクス表示装置に関し、特に、金属基板上に設けられた薄膜トランジスタ、及びその製造方法、並びにその薄膜トランジスタを備えるアクティブマトリクス表示装置に関する。
近年、高度な映像・情報化社会の本格的な進展やマルチメディアシステムの急速な普及に伴い、液晶表示装置（Liquid Crystal Display）や有機ＥＬ（Electro Luminescence）表示装置などの重要性はますます増大している。これらの表示装置は、低消費電力・薄型・軽量などの利点を有することから、従来から広く採用されてきたＣＲＴ（Cathode ray tube）に代わって、携帯端末機器などの表示装置として幅広く用いられている。
液晶表示装置や有機ＥＬ表示装置などの画素の駆動方式としては、基板上にアレイ状に配列されたＴＦＴ（Thin Film Transistor）を用いたアクティブマトリクス方式が広く採用されている。液晶表示装置等のアクティブマトリクス型表示装置に用いられるＴＦＴは、一般に、ガラス基板上に形成されたシリコン層にソース領域、ドレイン領域及びチャネル領域を設けた構成を有している。このＴＦＴアレイ基板を利用した表示装置は、形状のフレキシビリティがなく曲面には対応できない。
そこで、表示装置の形状のフレキシビリティを向上させるため、プラスチック基板や金属基板などの上にＴＦＴを形成したものが提案されている。しかしながら、プラスチック基板を用いた場合、耐熱性が低いという問題がある。このため、プラスチック基板上に形成するシリコン層の加工が難しく、製造工程が複雑となる。したがって、形状のフレキシビリティのある表示装置を比較的シンプルな製造方法で得るために、金属基板を用いたものが注目されている（非特許文献１、２参照）。特に、有機ＥＬ表示素子は固体型の発光素子を用いているため、フレキシブルな金属基板の使用に好適である。
これらの文献に示すように、金属基板上に形成されるＴＦＴは、ガラス基板上に設けた従来のＴＦＴと略同一の構成を有している。また、金属基板上に絶縁保護膜を形成し、その上にＴＦＴを形成している。この絶縁保護膜としては、無機絶縁膜や有機絶縁膜が用いられている。
Y. R. Luo et al.,"The Electrical Characteristics of Low Temperature Polycrystalline Silicon Thin Film Transistor Fabricated on Stainless Foil", Proceedings of AM-LCD'05, (2005), p.231 N. Young et al.,"LTPS on Passivated Stainless Steel Substrate for AMOLEDs and Other Applications", Proceedings of AM-LCD'05, (2005), p.239
従来の金属基板上に形成した複数のＴＦＴは、それぞれのＴＦＴを構成するシリコン層の電位が一定にされていない。そのため、金属基板上にＴＦＴを形成すると、ＴＦＴの電気特性が安定しない。例えば、電子の衝突により正孔電子対が発生し、シリコン層に電荷が蓄積されていってしまう。これにより、バッグゲートの影響を受けて、スレッショルド電圧が変動してしまう。このような不安定な特性のＴＦＴを用いた場合、表示特性が劣化してしまう。このような、ＴＦＴ特性の劣化は、特に低温ポリシリコンＴＦＴで顕著に表れる。さらに、有機ＥＬ表示装置は、電流駆動方式であるため、ＴＦＴに要求される特性がより厳しいものとなっている。
金属基板を共通電位配線として利用することにより、ＴＦＴの共通電位を金属基板電位に固定することができる。しかし、金属基板とＴＦＴのシリコン層とを直接接続すると、金属基板とシリコン層との界面において、合金化や相互拡散が大きくなる。このため、チャネル領域が金属基板物質で汚染され、ＴＦＴの特性が劣化し、アクティブマトリクス型表示装置としての信頼性が低下してしまう。
また、アクティブマトリクス型表示装置では、金属基板上に形成された絶縁膜の上にＴＦＴを含む回路を形成する。このため、ＴＦＴの共通電位を取るための配線が必要となる。画素数の増加に伴う負荷増に対して、この共通電位配線の低抵抗化が重要となる。例えば、有機ＥＬ表示装置などのような自発光のアクティブマトリクス型発光表示装置は、これらの回路上に画像信号を伝送する画素電極と発光層を挟んで対向する対向電極などから構成される。この対向電極の電位固定及び電流供給にも配線が必要であり、この配線の低抵抗化が重要である。このアクティブマトリクス型発光表示装置の対向電極を金属基板に接触させて電位固定することができるが、対向電極に使用する透明電極は金属基板との電気的接続が難しい。また、金属基板と、共通電位を供給する配線との界面においても合金化や相互拡散の問題がある。そのため、表示装置の品質が低下してしまう。
本発明は、上記のような事情を背景としてなされたものであり、本発明の目的は、安定な特性を有する薄膜トランジスタ及びその製造方法、並びにアクティブマトリクス型表示装置を提供することである。
本発明の第１の態様にかかる薄膜トランジスタは、金属基板と、前記金属基板上に設けられ、前記金属基板物質の拡散を防ぐ第１の導電性バリア層と、前記第１の導電性バリア層上に設けられた保護絶縁膜と、前記保護絶縁膜上に設けられ、ソース領域、ドレイン領域、及びチャネル領域を含む半導体層と、前記半導体層の上に設けられたゲート絶縁膜と、前記ゲート絶縁膜を介して前記半導体層の上に設けられたゲート電極とを備え、前記保護絶縁膜に設けられた開口部を介して前記第１の導電性バリア層と前記半導体層とが電気的に接続されているものである。
本発明によれば、安定した特性を有する薄膜トランジスタ、及びその製造方法、並びに薄膜トランジスタを有するアクティブマトリクス型表示装置を提供することである。
以下に、本発明を適用可能な実施の形態の説明をする。以下の説明は、本発明の実施形態についてのものであり、本発明は以下の実施形態に限定されるものではない。
実施の形態１．
本発明の実施の形態１にかかる薄膜トランジスタを用いたアクティブマトリクス型表示装置について図１を参照して説明する。図１は、本実施の形態にかかるアクティブマトリクス型表示装置の構成を示す断面図である。ここでは、アクティブマトリクス型表示装置の一例として、コプラナ型のＴＦＴを有する有機ＥＬ表示装置について説明する。ここでは、有機ＥＬ表示装置に用いられる駆動用ＴＦＴ、及びその周辺の構成について説明する。もちろん、本実施の形態にかかるＴＦＴは、有機ＥＬ表示装置の駆動用ＴＦＴに対する使用に限られるものではない。
本実施の形態にかかる有機ＥＬ表示装置は、金属基板１、第１の導電性バリア層２、保護絶縁膜３、半導体層４、ゲート絶縁膜５、ゲート電極６、第１のキャパシタ電極７、キャパシタ絶縁膜８、第２のキャパシタ電極９、第１の層間絶縁膜１０、コンタクトホール１１、配線１２、第２の層間絶縁膜１３、コンタクトホール１４、画素電極１５、開口絶縁膜１６、発光層１７、対向電極１８、コンタクトホール１９を有している。配線１２は、配線１２ａ、配線１２ｂ、配線１２ｃ、配線１２ｄ、配線１２ｅからなる。図１に示すように、有機ＥＬ表示装置の一画素中には、ＴＦＴとキャパシタとが形成されている。図１中、上側が視認側（表側）であり、下側が反視認側（裏側）である。
金属基板１としては、いくつかの選択肢がある。金属基板１の優位性の一つとして、形状のフレキシビリティがある。このフレキシビリティや、加工安定性、低コストなどの面を重視して選択する場合は、Ａｌ系やその合金系の金属基板を選択することができる。さらに、製造プロセス中の熱処理による歪などの劣化安定性を考慮した場合には、金属基板１上に形成される半導体層４の線膨張係数（〜５×１０−６／℃）に近い線膨張係数の金属基板が好ましい。ただし、半導体層４が常温で引張応力を受ける状態よりも圧縮応力を受ける状態のほうが好ましい。これらの点を考慮すると、コバールや、インバーなどの低膨張合金、低膨張ステンレスなどを選択することができる。また、有機ＥＬ表示装置自体を軽量化する場合には、金属基板１の重量が軽いものが好ましい。この場合には、Ａｌ合金や、Ｔｉ合金などを選択することができる。さらには、ステンレス基板などを用いてもよい。
金属基板１の表面は、電界砥粒研磨等で平坦及び平滑処理されていることが望ましい。金属基板１の平坦性は、通常５０μｍ以下とすることが望ましい。金属基板１の平滑性は、表面ラフネスで、ＲＭＳ（Root Mean Square）値で、２０ｎｍ以下であることが望ましい。
金属基板１上には、第１の導電性バリア層２が設けられている。第１の導電性バリア層２は、金属基板１の物質が拡散して上部に形成される半導体層４が汚染されないように、金属基板１の物質の拡散を抑制する。これにより、半導体層４のチャネル領域が汚染されることがなく、ＴＦＴ特性の劣化を防止することができる。
第１の導電性バリア層２の材料としては、次の文献に詳細に記述されている。
・武山他、「ＵＬＳＩにおける置換型複合窒化物合金バリヤを用いた一体型極微細Ｃｕ配線に関する研究」、ＮＥＤＯ平成１４年度研究助成事業（２事業合同）成果報告会予稿集、情報通信技術、Ｂ−２、（プロジェクトＩＤ：００Ａ２２０２１ａ）
この文献を考慮して、第１の導電性バリア層２の材料として、高融点金属又は導電性の高融点金属窒化物であるＴｉ、Ｔａ、Ｗ、Ｍｏ、ＴｉＮ、ＴａＮ、ＷＮ、ＭｏＮ、ＺｒＮ、ＶＮ、ＨｆＮ、ＮｂＮ、ＴｉＺｒＮ、ＺｒＶＮなどを選択することができる。
しかしながら、第１の導電性バリア層２は、第１の導電性バリア層２と金属基板１との合金化による金属物質の拡散と同時に、半導体層４との合金化による半導体層４への金属物質の拡散を抑制することが必要である。したがって、金属基板１との合金化による拡散速度が低く、半導体層４との合金化拡散を考慮すると、次の文献に示すように、ＴｉＮ、ＴａＮ、ＺｒＮ、ＶＮを選択することが好ましい。
・M. Taketama et al., "Solid-Phase Reaction of Diffusion Barriers of Ti and TiN to Copper Layers on SiO2", Jpn. J. Appl. Phys., Vol. 35 (1996), p.4027-4033
・K. Huseyin et al., "TiN and TaN diffusion Brriers in copper interconnect technology: Towards a consistent testing methodology", Jounal of Electronic Materials,Apr 2001
したがって、第１の導電性バリア層２としては、ＴｉＮ、ＴａＮ、ＺｒＮ、ＶＮの単層膜や、ＴｉＮ、ＴａＮ、ＺｒＮ、ＶＮを上層として積層される複合膜を用いることが好ましい。
第１の導電性バリア層２上には、保護絶縁膜３が設けられている。この保護絶縁膜３は、下地の第１の導電性バリア層２や金属基板１の金属物質の上部への拡散を抑制する。保護絶縁膜３としては、上部に設けられる半導体層４、特に後述するチャネル領域４ｂの界面で、電子や正孔のトラップ準位を作らない材質が必要である。シリコン窒化膜は、金属拡散の抑制には効果が高いが、トラップ準位を作りやすい。シリコン酸化膜は、トラップ準位を作りにくいが、金属拡散の抑制には効果が低い。したがって、保護絶縁膜３として、シリコン窒化膜やシリコン酸化窒化膜を下層とし、シリコン酸化膜を上層とした複合膜を用いることが好ましい。
また、保護絶縁膜３上に形成されるゲート電極６や、ソース領域４ｃ、ドレイン領域４ａと金属基板１との間に発生する寄生容量が、ＴＦＴの特性及びＴＦＴを含む回路を劣化させてしまうことがある。このため、この寄生容量を低減させる必要がある。したがって、保護絶縁膜３の膜厚は、シリコン酸化膜の誘電率換算で１μｍ以上とすることが好ましい。
保護絶縁膜３上には、ＴＦＴとキャパシタとが形成される。ここで、まずＴＦＴ部の構造について説明する。保護絶縁膜３の一部には第１の開口部３ａが設けられている。第１の開口部３ａ上には、ＴＦＴを構成する半導体層４が設けられている。半導体層４としては、アモルファスシリコン膜、マイクロクリスタルシリコン膜又は多結晶シリコン膜などを用いることができる。もちろん、半導体層４はシリコン以外の材料であってもよい。半導体層４は、第１の開口部３ａ内を埋め込むように設けられている。したがって、半導体層４は、第１の開口部３ａを介して第１の導電性バリア層２と電気的に接続されている。半導体層４には、ドレイン領域４ａ、チャネル領域４ｂ、ソース領域４ｃが設けられている。チャネル領域４ｂの一部が、保護絶縁膜３に形成された第１の開口部３ａを介して第１の導電性バリア層２と電気的に接続されている。ここで、第１の開口部３ａは、ＴＦＴのドレイン領域４ａとソース領域４ｃとの間で電流がリークしない程度の大きさで形成される。
半導体層４の上には、ゲート絶縁膜５が設けられている。ゲート絶縁膜５は、半導体層４との界面で、電子や正孔のトラップ準位をつくらないことが重要である。このため、半導体層４の熱酸化膜が好ましい。熱処理温度を下げる必要がある場合には、ＣＶＤ法により形成したシリコン酸化膜を用いることができる。よりトラップ準位を形成しにくいＣＶＤ膜は、例えば、ＴＥＯＳ系の材料により形成したり、成膜後に湿式の熱処理をすることにより得ることができる。
ゲート絶縁膜５上には、ゲート電極６が設けられている。ゲート電極６は、金属又は不純物ドーピングした多結晶シリコンを用いることができる。半導体層４に含まれるソース領域４ｃ、ドレイン領域４ａ、チャネル領域４ｂは、ゲート電極６を整合させることにより、ＴＦＴの寄生容量を減らすことができる。ＴＦＴは、半導体層４、ゲート絶縁膜５、ゲート電極６を備えている。
次に、キャパシタ部の構造について説明する。保護絶縁膜３の開口部３ａ以外の領域上に第１のキャパシタ電極７が設けられている。第１のキャパシタ電極７としては、上述した半導体層４と同一の材料を用い、同時に形成することができる。例えば、半導体層４がポリシリコン膜から形成される場合、第１のキャパシタ電極７もそのポリシリコン膜により形成される。第１のキャパシタ電極７には、後述する第２のキャパシタ電極９から電圧を印加してチャネル導電層を形成するか、又はドーピングにより導電性を持たせることもできる。
また、第１のキャパシタ電極７上には、キャパシタ絶縁膜８が設けられている。キャパシタ絶縁膜８は、ゲート絶縁膜５と同一の材料で同時に形成されている。そして、キャパシタ絶縁膜８上には、第２のキャパシタ電極９が設けられている。第２のキャパシタ電極９は、ゲート電極６と同一の材料で同時に形成されている。キャパシタは、第１のキャパシタ電極７、キャパシタ絶縁膜８、第２のキャパシタ電極９を備えている。なお、キャパシタ絶縁膜８の膜質及び膜厚をゲート絶縁膜５と異ならせて、キャパシタ容量を制御することも可能である。
このＴＦＴ及びキャパシタを覆うように、第１の層間絶縁膜１０が設けられている。第１の層間絶縁膜１０は、その上に形成される配線１２との間の電気的絶縁性、この配線１２とゲート電極６との間の寄生容量の低減、第１の層間絶縁膜１０の下の膜中の水素や水などの水素成分の拡散を抑えることなどが重要である。したがって、第１の層間絶縁膜１０としては、例えば、シリコン酸化膜、シリコン窒化膜、あるいはシリコン酸化膜とシリコン窒化膜の積層膜などを用いることが好ましい。また、第１の層間絶縁膜１０の膜厚は、シリコン酸化膜の場合は３００ｎｍ以上、シリコン窒化膜の場合は６００ｎｍ以上とすることが好ましい。
第１の層間絶縁膜１０にはコンタクトホール１１が設けられている。このコンタクトホール１１上には、配線１２が設けられている。上述したように、配線１２は、配線１２ａ、配線１２ｂ、配線１２ｃ、配線１２ｄ、配線１２ｅからなる。配線１２ａは、第２のキャパシタ電極９と接続されている。また、配線１２ｂ、配線１２ｃはそれぞれ、半導体層４のソース領域４ｃ、ドレイン領域４ａと接続されている。配線１２ｃは、後述する画素電極１５と接続されている。従って、配線１２ｃは、半導体層４のドレイン領域４ａと画素電極１５とを接続している。
また、配線１２ｄ、配線１２ｅは、第１の層間絶縁膜１０のコンタクトホール１１及び保護絶縁膜３に設けられたコンタクトホール２３を介して、第１の導電性バリア層２と電気的に接続されている。配線１２ｄは、後述する対向電極１８と接続されている。従って、配線１２ｄは、第１の導電性バリア層２と対向電極１８とを接続している。
すなわち、ドレイン領域４ａと接続される配線１２ｃと、ソース領域４ｃと接続される配線１２ｂと、第２のキャパシタ電極９と接続される配線１２ａと、第１の導電性バリア層２と接続される配線１２ｅと、第１の導電性バリア層２及び後述する対向電極１８と接続される配線１２ｄが設けられている。
例えば、ソース領域４ｃと接続される配線１２ｂには、外部の駆動回路から画像信号が供給される。一方、ドレイン領域４ａと接続される配線１２ｃは、後述する画素電極１５に駆動電流を供給する。対向電極１８と接続された配線１２ｄは、画素電極１５からの駆動電流を金属基板１に流す。また、第２のキャパシタ電極９と接続される配線１２ａは、例えば、スイッチング用ＴＦＴ（図示せず）等と接続される。
ここで、第１の導電性バリア層２は、金属基板１の略全面に形成されている。従って、金属基板１を共通電位とすることで、安定して共通電位を供給することができる。すなわち、金属基板１の略全面に形成された第１の導電性バリア層２を共通電位とする。この第１の導電性バリア層２を利用することによって、複雑な配線を形成することなく、各画素の配線１２ｄに共通電位を供給することができる。従って、簡便な構成で、対向電極１８に共通電位を供給することができる。また、対向電極１８だけでなく、他のトランジスタ（図示せず）や他のキャパシタ（図示せず）などに第１の導電性バリア層２を介して共通電位を供給してもよい。従って、画素内に設けられたスイッチングＴＦＴ等の回路素子に対して、簡便に共通電位を供給することができる。
そして、配線１２上には、第２の層間絶縁膜１３が設けられている。第２の層間絶縁膜１３の上には画素電極１５と対向電極１８とが、発光層１７を挟んで対向して設けられている。画素電極１５と対向電極１８との間に駆動電流を供給し、発光層１７に電流を流すことによって、発光層１７が発光する。このように発光した光は、対向電極１８を通過して視認側から出射される。
画素電極１５と対向電極１８とは、発光層１７の膜厚劣化部が存在するとその部分から電気的リークが発生してしまう。発光層１７の膜厚は、１００ｎｍ程度であり、画素電極１５表面の凹凸で膜劣化が生じやすい。このため、第２の層間絶縁膜１３の表面を平滑とし、その表面粗さは１００μｍ２領域のＲＭＳ値が５０ｎｍ以下であることが好ましい。第２の層間絶縁膜１３の表面を平滑にする方法の１つとして、スピンオンガラス（ＳＯＧ）膜をスピンコートする方法がある。このＳＯＧ膜としては、シロキサン系の材料を用いることができる。
また、第２の層間絶縁膜１３をＣＶＤ絶縁膜を用いて形成し、これを化学的機械研磨（ＣＭＰ）処理により平滑にする方法を用いることも可能である。この場合は、第２の層間絶縁膜１３の平滑性のみならず平坦性でも優れる。また、上述したＳＯＧ膜上にさらにＣＶＤ絶縁膜を形成し、このＣＶＤ絶縁膜をＣＭＰ処理してもよい。これにより、より平坦でかつ平滑な表面を有する第２の層間絶縁膜１３を形成することができる。
ただし、第２の層間絶縁膜１３の膜質として、成膜後の水分放出が発生すると発光層１７が汚染され劣化してしまう。したがって、第２の層間絶縁膜１３は平滑な表面で水分放出の少ない膜である必要がある。これらの理由から、第２の層間絶縁膜１３は、シリコン酸化膜、シリコン窒化膜若しくはこれらの積層膜が好ましい。なお、シリコン窒化膜を上層にすることにより、下層の水分放出をより抑えることができる。
第２の層間絶縁膜１３の上には、画素電極１５が設けられている。画素電極１５は、第２の層間絶縁膜１３に設けられたコンタクトホール１４を介して配線１２ｃに接続されている。これにより、画素電極１５はドレイン領域４ａと電気的に接続されている。この画素電極１５としては、ＡｇやＡｌなど、反射率が高い金属を用いることが好ましい。これにより、画素電極１５の上部に形成される発光層１７から反視認側（画素電極１５側）に出射される光を視認側に反射して、発光効率を向上させることができる。また、画素電極１５としては、発光層１７にキャリアを注入する注入効率がよいことが必要であるため、キャリア種（正孔又は電子）に応じて注入効率のよい膜を積層する。
また、上述した第２の層間絶縁膜１３と同様の理由により、画素電極１５の表面が平滑であることが重要である。画素電極１５の表面粗さは１００μｍ２領域のＲＭＳ値が５０ｎｍ以下であることが好ましい。
画素電極１５上には、開口絶縁膜１６が形成されている。開口絶縁膜１６としては、ポリイミド系樹脂などを用いることができる。開口絶縁膜１６には、画素電極１５の一部を露出するよう矩形状の開口部が設けられている。そして、複数の開口部は、マトリクス状に配置されている。すなわち、開口絶縁膜１６は格子状にパターニングされる。この開口部において、後述するように画素電極１５と対向電極１８の間に発光層１７が設けられる。素子基板１０１上に順次積層された画素電極１５、発光層１７、対向電極１８が有機ＥＬ素子となる。この１つの有機ＥＬ素子が１つの画素となる。すなわち、それぞれの開口部が１つの画素となる。したがって、マトリクス状に設けられた開口部に対応して表示領域が形成される。
開口絶縁膜１６の開口部において、画素電極１５の上には発光層１７が設けられている。発光層１７は、用いる有機発光層の材料により構造が異なる。例えば、低分子型の有機ＥＬ系では、正孔輸送層、有機発光層、電子輸送層、電子注入層などの積層膜を蒸着する。また、高分子型の有機ＥＬ系では、有機発光層をインクジェット法により形成する。
そして、この発光層１７の上には対向電極１８が設けられている。対向電極１８としては、ＩＴＯ（Indium Tin Oxide）などの透明性導電材料を用いる。これにより発光層１７から出射される光は対向電極１８を透過して、視認側に出射される。対向電極１８は、第２の層間絶縁膜１３に設けられたコンタクトホール１９を介して、配線１２ｄと電気的に接続されている。上述したように、配線１２ｄは第１の層間絶縁膜１０のコンタクトホール１１及び保護絶縁膜３に設けられたコンタクトホール２３を介して第１の導電性バリア層２と接続されている。したがって、配線１２ｄを介して、対向電極１８と第１の導電性バリア層２とを接続することができるため、対向電極１８を金属基板１の電位に固定することができる。これにより、対向電極１８を共通電位にすることができる。
従来は、透明性導電材料からなる対向電極１８と金属基板１との電気的接続が難しい。そのため、対向電極１８の電位を固定するためには、金属基板１と対向電極１８との間にＡｌなどの導電層が別途必要であり、製造工程が複雑となっていた。しかしながら、本実施の形態によればコンタクトホール１９、１１を介して金属基板１上に設けられた第１の導電性バリア層２と対向電極１８とを接続している。従って、対向電極１８の電位を金属基板１の電位に容易に固定することができる。このため、配線１２の構成を簡略化することができ、製造工程を簡略化することが可能である。
このように、第１の導電性バリア層２により金属基板１から不純物が半導体層４に拡散するのを抑制することができる。このため、安定した特性を有するＴＦＴを備えた有機ＥＬ表示装置を提供することができる。また、基板１と保護絶縁膜３との間に第１の導電性バリア層２を形成することにより、ＴＦＴの半導体層４の電位が第１の導電性バリア層２を介して金属基板１に固定される。すなわち、第１の開口部３ａの少なくとも一部に埋設された半導体層４を介して、共通電位を供給することができる。従って、ＴＦＴの半導体層４の電位を安定させることができ、ＴＦＴ特性を向上することができる。
また、コンタクトホール１１を介して第１の導電層バリア層２と配線１２ｅとが接続されている。従って、金属基板１上に形成したＴＦＴを含む回路の共通電位が容易に金属基板１から得られる。さらには、金属基板１の裏面からの電流供給も可能である。例えば、配線１２ｄを介して第１の導電性バリア層２と対向電極１８を接続することができる。これにより、有機ＥＬ表示装置の対向電極１８の電位を金属基板１の電位に容易に固定することができる。このため、電位の安定した対向電極１８を備える有機ＥＬ表示装置を提供することが可能である。また、上記のような構成とすることによって、金属基板１上のＴＦＴを含む回路を簡略化することができ、キャパシタなどの配線抵抗を低くすることができる。このように、金属基板１の略全面に設けられた第１の導電性バリア層２を利用して、共通電位を供給している。これにより、各画素に対して共通電位を容易に供給することができる。すなわち、画素内に第１の導電性バリア層２までのコンタクトホールを形成することで、容易に共通電位を供給することができる。また、第１の導電性バリア層２を利用しているため、製造工程の増加を防ぐことができる。
実施の形態２．
本発明の実施の形態２にかかるアクティブマトリクス型表示装置について図２を参照して説明する。図２は、本実施の形態にかかる有機ＥＬ表示装置の構成を示す断面図である。本実施の形態において、実施の形態１と異なる点は、保護絶縁膜３に形成された第１の開口部３ａが第１の導電性バリア層２により埋め込まれている点である。図２において、図１と同一の構成要素には同一の符号を付し、説明を省略する。
本実施の形態にかかる有機ＥＬ表示装置は、金属基板１、第１の導電性バリア層２、保護絶縁膜３、半導体層４、ゲート絶縁膜５、ゲート電極６、第１のキャパシタ電極７、キャパシタ絶縁膜８、第２のキャパシタ電極９、第１の層間絶縁膜１０、コンタクトホール１１、配線１２、第２の層間絶縁膜１３、コンタクトホール１４、画素電極１５、開口絶縁膜１６、発光層１７、対向電極１８、コンタクトホール１９を有している。実施の形態１では第１の開口部３ａにシリコン材料が埋め込まれていたが、本実施の形態では、第１の開口部３ａに導電性バリア層材料が埋め込まれている。なお、実施の形態１において説明したように、配線１２は、配線１２ａ、配線１２ｂ、配線１２ｃ、配線１２ｄ、配線１２ｅからなる。
図２に示すように、第１の導電性バリア層２は、保護絶縁膜３に設けられた第１の開口部３ａ内の一部又は全部を埋め込むように、保護絶縁膜３の下から延在して設けられている。したがって、ＴＦＴを構成する半導体層４は、第１の開口部３ａ内の第１の導電性バリア層２と電気的に接続される。このような場合も、上述したように、半導体層４の電位を金属基板１に固定することができる。また、金属基板１物質の拡散によるＴＦＴの特性劣化を抑制することができる。
例えば、保護絶縁膜３に第１の開口部３ａを形成した後に、保護絶縁膜３の上から保護絶縁膜３の厚みに対応する第１の導電性バリア層２をさらに形成する。そして、第１の開口部３ａ以外の第１の導電性バリア層２を除去することによって、上記の構成を得ることができる。
なお、本実施の形態においては、第１の導電性バリア層２により第１の開口部３ａ内を埋める構成としたが、これに限定されない。保護絶縁膜３の下の第１の導電性バリア層２とは異なる材料により、第１の開口部３ａを埋めるようにしてよい。この場合、第１の開口部３ａ中に配置する導電性バリア材料は、半導体層４への拡散が少ないこと、第１の導電性バリア層との電気的接続性が良いことなどを考慮して決定することができる。また、保護絶縁膜３の第１の開口部３ａを当該導電性バリア材料で埋めた後、ＣＭＰ処理などの平坦化処理を行いやすいことも重要である。これらを考慮して、ＴｉＮ、ＴａＮ、ＺｒＮ、ＶＮなどの単層膜や、ＴｉＮ、ＴａＮ、ＺｒＮ、ＶＮなどを上層として積層される複合膜を用いることが好ましい。
実施の形態３．
本発明の実施の形態３にかかるアクティブマトリクス型表示装置について図３を参照して説明する。図３は、本実施の形態にかかる有機ＥＬ表示装置の構成を示す断面図である。本実施の形態において、実施の形態１、２と異なる点は、保護絶縁膜３に形成された第１の開口部３ａの一部又は全部が第１の導電性バリア層２により埋め込まれ、さらに、保護絶縁膜３の上まで延在して設けられている点である。図３において、図１と同一の構成要素には同一の符号を付し、説明を省略する。
本実施の形態にかかる有機ＥＬ表示装置は、金属基板１、第１の導電性バリア層２、保護絶縁膜３、半導体層４、ゲート絶縁膜５、ゲート電極６、第１のキャパシタ電極７、キャパシタ絶縁膜８、第２のキャパシタ電極９、第１の層間絶縁膜１０、コンタクトホール１１、配線１２、第２の層間絶縁膜１３、コンタクトホール１４、画素電極１５、開口絶縁膜１６、発光層１７、対向電極１８、コンタクトホール１９、第２の導電性バリア層２０を有している。なお、実施の形態１において説明したように、配線１２は、配線１２ａ、配線１２ｂ、配線１２ｃ、配線１２ｄ、配線１２ｅからなる。
図３に示すように、保護絶縁膜３に形成された第１の開口部３ａの一部又は全部が第１の導電性バリア層２により埋め込まれ、さらに、保護絶縁膜３の上まで延在して設けられている。また、第１の導電性バリア層２は、半導体層４の下の一部又は全領域にわたって設けられている。このとき、第１の導電性バリア層２は、保護絶縁膜３の上面の全面を覆うと、ＴＦＴ間のショートになるため、第１の開口部３ａ及びその周囲の半導体層４の下に局在して配置されている。
また、キャパシタ部の第１のキャパシタ電極７の下には、第２の導電性バリア層２０が設けられている。このように、第２の導電性バリア層２０を配置することによって、キャパシタの導電性を向上することができる。この第２の導電性バリア層２０は、保護絶縁膜３の上の第１の導電性バリア層２と同じ工程で形成することができる。
例えば、保護絶縁膜３に第１の開口部３ａを形成した後に、保護絶縁膜３の上から第１の導電性バリア層２をさらに形成する。そして、半導体層４及び第１のキャパシタ電極７に対応する位置以外の第１の導電性バリア層２を除去することによって、上記の構成を得ることができる。
実施の形態４．
本発明の実施の形態４にかかるアクティブマトリクス型表示装置について図４を参照して説明する。図４は、本実施の形態にかかる有機ＥＬ表示装置の構成を示す断面図である。本実施の形態において、実施の形態１と異なる点は、キャパシタの構造である。図４において、図１と同一の構成要素には同一の符号を付し、説明を省略する。
本実施の形態にかかる有機ＥＬ表示装置は、金属基板１、第１の導電性バリア層２、保護絶縁膜３、半導体層４、ゲート絶縁膜５、ゲート電極６、キャパシタ絶縁膜８、第２のキャパシタ電極９、第１の層間絶縁膜１０、コンタクトホール１１、配線１２、第２の層間絶縁膜１３、コンタクトホール１４、画素電極１５、開口絶縁膜１６、発光層１７、対向電極１８、コンタクトホール１９を有している。なお、実施の形態１において説明したように、配線１２は、配線１２ａ、配線１２ｂ、配線１２ｃ、配線１２ｄ、配線１２ｅからなる。
図４に示すように、キャパシタ部において、保護絶縁膜３には第２の開口部３ｂが形成されている。第２の開口部３ｂはキャパシタ絶縁膜８により埋め込まれている。また、キャパシタ絶縁膜８上には、第２のキャパシタ電極９が設けられている。したがって、第２の開口部３ｂに対応する位置にキャパシタが形成される。本実施の形態においては、キャパシタは、第１の導電性バリア層２とキャパシタ絶縁膜８と第２のキャパシタ電極９とにより構成されている。すなわち、キャパシタの下側の電極が第１の導電性バリア層２と兼用されている。キャパシタ絶縁膜８の膜質及び膜厚をゲート絶縁膜５と異ならせて、キャパシタの容量を制御することも可能である。なお、本実施の形態におけるＴＦＴ部の構造は、実施の形態１において説明した構造と同一である。例えば、保護絶縁膜３に第１の開口部３ａ及び第２の開口部３ｂを形成した後に、半導体層４を形成することによって、上記の構成を得ることができる。
実施の形態５．
本発明の実施の形態５にかかるアクティブマトリクス型表示装置について図５を参照して説明する。図５は、本実施の形態にかかる有機ＥＬ表示装置の構成を示す断面図である。本実施の形態において、実施の形態２と異なる点は、キャパシタの構造である。図５において、図１と同一の構成要素には同一の符号を付し、説明を省略する。
本実施の形態にかかる有機ＥＬ表示装置は、金属基板１、第１の導電性バリア層２、保護絶縁膜３、半導体層４、ゲート絶縁膜５、ゲート電極６、キャパシタ絶縁膜８、第２のキャパシタ電極９、第１の層間絶縁膜１０、コンタクトホール１１、配線１２、第２の層間絶縁膜１３、コンタクトホール１４、画素電極１５、開口絶縁膜１６、発光層１７、対向電極１８、コンタクトホール１９を有している。なお、実施の形態１において説明したように、配線１２は、配線１２ａ、配線１２ｂ、配線１２ｃ、配線１２ｄ、配線１２ｅからなる。
図５に示すように、キャパシタ部において、保護絶縁膜３には第２の開口部３ｂが形成されている。第２の開口部３ｂの一部又は全部は、第１の導電性バリア層２により埋め込まれている。したがって、第１の導電性バリア層２は、保護絶縁膜３の下から第２の開口部３ｂの内部まで延在して設けられている。第２の開口部３ｂの上において、第１の導電性バリア層２上にはキャパシタ絶縁膜８が設けられている。また、キャパシタ絶縁膜８上には第２のキャパシタ電極９が設けられている。したがって、第２の開口部３ｂに対応する位置にキャパシタが形成される。本実施の形態においては、キャパシタは、保護絶縁膜３の下から第２の開口部３ｂの内部まで延在して設けられた第１の導電性バリア層２とキャパシタ絶縁膜８と第２のキャパシタ電極９とから構成される。すなわち、本実施の形態においても、上記の実施の形態４と同様にキャパシタの下側の電極が第１の導電性バリア層２と兼用されている。
なお、本実施の形態におけるＴＦＴ部の構造は、実施の形態２において説明した構造と同一である。すなわち、保護絶縁膜３の第１の開口部３ａ内にも、第１の導電性バリア層２が設けられている。例えば、第１の開口部３ａ及び第２の開口部３ｂを形成した後に、保護絶縁膜３の上から保護絶縁膜３の厚みに対応する第１の導電性バリア層２をさらに形成する。そして、第１の開口部３ａ及び第２の開口部３ｂ以外の第１の導電性バリア層２を除去することによって、上記の構成を得ることができる。
本実施の形態においては、第１の導電性バリア層２を第２の開口部３ｂ内に延在して形成したが、これに限定されない。例えば、第２の開口部３ｂ内を第１の導電性バリア層２とは異なる導電性バリア材料で形成しても良い。この場合、第１の導電性バリア層２との電気接続性が良いこと及び保護絶縁膜３の第２の開口部３ｂを導電性バリア材料で埋めた後に、例えばＣＭＰ処理などの平坦化処理を行いやすいことが重要である。また、保護絶縁膜３の第１の開口部３ａにおいても、第２の開口部３ｂ内に配置する導電性バリア材料と同一のものを配置しても良い。このとき、第２の半導体層４への拡散が少ないことが重要である。これらを考慮して、ＴｉＮ、ＴａＮ、ＺｒＮ、ＶＮの単層膜や、これらを上層として積層される複合膜を用いることが好ましい。
実施の形態６．
本発明の実施の形態６にかかるアクティブマトリクス型表示装置について図６を参照して説明する。図６は、本実施の形態にかかる有機ＥＬ表示装置の構成を示す断面図である。本実施の形態において、実施の形態３と異なる点は、キャパシタの構造である。図６において、図１と同一の構成要素には同一の符号を付し、説明を省略する。
本実施の形態にかかる有機ＥＬ表示装置は、金属基板１、第１の導電性バリア層２、保護絶縁膜３、半導体層４、ゲート絶縁膜５、ゲート電極６、キャパシタ絶縁膜８、第２のキャパシタ電極９、第１の層間絶縁膜１０、コンタクトホール１１、配線１２、第２の層間絶縁膜１３、コンタクトホール１４、画素電極１５、開口絶縁膜１６、発光層１７、対向電極１８、コンタクトホール１９、第２の導電性バリア層２０を有している。なお、実施の形態１において説明したように、配線１２は、配線１２ａ、配線１２ｂ、配線１２ｃ、配線１２ｄ、配線１２ｅからなる。
図６に示すように、キャパシタ部において、保護絶縁膜３には第２の開口部３ｂが形成されている。第２の開口部３ｂの一部又は全部は、第１の導電性バリア層２により埋め込まれている。したがって、第１の導電性バリア層２は、保護絶縁膜３の下から第２の開口部３ｂの内部まで延在して設けられている。さらに、第１の導電性バリア層２は、保護絶縁膜３の上まで延在して設けられている。このとき、第１の導電性バリア層２は、保護絶縁膜３の上面の全面を覆うとＴＦＴ間のショートになるため、第２の開口部３ｂ及びその周囲に局在して配置されている。
第２の開口部３ｂの上において、第１の導電性バリア層２上にはキャパシタ絶縁膜８が設けられている。また、キャパシタ絶縁膜８上には第２のキャパシタ電極９が設けられている。したがって、第２の開口部３ｂに対応する位置にキャパシタが形成される。本実施の形態においては、キャパシタは、保護絶縁膜３の下から第２の開口部３ｂの上部周辺まで延在して設けられた第１の導電性バリア層２とキャパシタ絶縁膜８と第２のキャパシタ電極９とから構成される。すなわち、本実施の形態においても上記の実施の形態４及び５と同様にキャパシタの下側の電極が第１の導電性バリア層２と兼用されている。
なお、本実施の形態におけるＴＦＴ部の構造は、実施の形態３において説明した構造と同一である。すなわち、保護絶縁膜３の第１の開口部３ａ内及び第１の開口部３ａ上部周辺にも、第１の導電性バリア層２が設けられている。例えば、保護絶縁膜３に第１の開口部３ａ及び第２の開口部３ｂを形成した後に、保護絶縁膜３の上から第１の導電性バリア層２をさらに形成する。そして、半導体層４及び第２のキャパシタ電極９以外の第１の導電性バリア層２を除去することによって、上記の構成を得ることができる。
本実施の形態においては、第１の導電性バリア層２を第２の開口部３ｂの上部周辺まで延在して形成したが、これに限定されない。例えば、第２の開口部３ｂ内を第１の導電性バリア層２とは異なる導電性バリア材料で形成しても良い。この場合、第１の導電性バリア層２との電気接続性が良いことが重要である。また、保護絶縁膜３の第１の開口部３ａにおいても、第２の開口部３ｂ内に配置する導電性バリア材料と同一のものを配置しても良い。このとき、第２の半導体層４への拡散が少ないことが重要である。これらを考慮して、ＴｉＮ、ＴａＮ、ＺｒＮ、ＶＮの単層膜や、これらを上層とする複合膜を用いることが好ましい。
他の実施の形態．
本発明の他の実施の形態にかかるアクティブマトリクス型表示装置について図７〜１２を参照して説明する。ＴＦＴ及びキャパシタの構造については、図７〜１２はそれぞれ図１〜６に示す構造と略一致しており、異なる点は対向電極１８が配線１２ｄを介さず、直接第１の導電性バリア層２と電気的に接続されている点である。従って、図７〜１２においては、実施の形態１において説明した配線１２ｄが設けられていない構成となる。
図７〜１２に示すように、第２の層間絶縁膜１３に設けられたコンタクトホール１９及び第１の層間絶縁膜１０に設けられたコンタクトホール１１及びその下層の絶縁膜に設けられたコンタクトホールは、対向電極１８から第１の導電性バリア層２まで連続して設けられている。したがって、対向電極１８はこれらのコンタクトホールを介して、導電性バリア層２と直接接続されている。
対向電極１８としては透明性導電膜を用いている。このため、導電性バリア層２は、この透明性導電膜との電気的接続性が重要である。したがって、対向電極１８と接続される導電性バリア層２の表面は、ＴｉＮ、ＴａＮ、ＺｒＮ、ＶＮ、Ｍｏなどの材料を用いることが好ましい。これにより、配線１２をさらに簡略化できるとともに、対向電極１８の電位を導電性バリア層２を介して、金属基板１に固定することができる。
以上説明したように、第１の導電性バリア層２により金属基板１から不純物が半導体層４に拡散するのを抑制することができる。このため、安定した特性を有するＴＦＴを備えたアクティブマトリクス型表示装置を提供することができる。また、基板１と保護絶縁膜３との間に第１の導電性バリア層２を利用することにより、ＴＦＴの半導体層の電位を安定することができる。さらに、金属基板１の略全面に設けられた第１の導電性バリア層２を利用することによりＴＦＴを含む回路の共通電位を金属基板１に固定することができる。このため、高品位の表示特性を有するアクティブマトリクス型表示装置を提供することが可能である。
なお、本実施の形態においては、アクティブマトリクス型表示装置の一例として、自発光の有機ＥＬ表示装置について説明したが、これに限定されるものではない。本発明は、例えば、反射型液晶表示装置についても適用可能である。反射型液晶表示装置の場合は、発光層１７はなく、画素電極１５が別の透明基板上にある対向電極との間に充填された液晶を駆動する。無機ＥＬ表示装置などの電流駆動方式のアクティブマトリクス型表示装置についても適用可能である。この場合においても、安定した特性を有するＴＦＴを金属基板上に形成することができ、ＴＦＴを構成するシリコン層の電位を簡単な構成で金属基板に固定することができる。
また、本実施の形態においては、コプラナ型のＴＦＴを有する場合について説明したが、正スタガ型のＴＦＴの場合においても、同様の効果を奏する。すなわち、半導体層４の下にソース電極とドレイン電極とが設けられている構成であってもよい。例えば、スタガ型のＴＦＴで、実施の形態１のように開口部３ａにシリコン材料を埋め込む構成を採用すると、図１３に示すようになる。ドレイン領域４ａと保護絶縁膜３の間に、ドレイン電極２１が配置され、ソース領域４ｃと保護絶縁膜３との間に、ソース電極２２が形成される。ここで、第１の開口部３ａに埋め込まれた第１の導電性バリア層２が、ソース電極２２、及びドレイン電極２１と接触しないように、第１の開口部３ａが形成される。また、実施の形態２のように第１の開口部３ａに第１の導電性バリア層２材料を埋め込む構成を採用すると、図１４に示すようになる。このように、正スタガ型のＴＦＴであっても、同様の効果が得られる。
なお、上記の薄膜トランジスタの製造方法について、図１５を用いて説明する。図１５は、本実施の形態にかかる薄膜トランジスタの製造工程を示す工程断面図である。なお、図１５では、トランジスタ部分のみの断面図を示している。また、ここでは、ＴＦＴの製造工程の１例として実施の形態１で示したＴＦＴの製造工程を主として説明する。
まず、金属基板１を用意する。金属基板１の材質としては、上記したものを用いることができる。金属基板１にＴＦＴを形成する際に重要な点は、基板表面の平滑性、及び平坦性である。表面の平坦性は、基板上に、所定形状の層を重ねる際に重要となる。金属基板１上にパターンを形成するため、通常、例えば、フォトリソグラフィ等の転写法が用いられる。従って、金属基板１上に所定の薄膜を成膜した後、様々な転写法を用いて所定形状にエッチング加工する際、転写法にあった平坦性を満足する必要がある。例えば、プロジェクション方式の転写法を用いる場合、焦点深度内の平坦性が必要となる。そのため、金属基板１の平坦性は、通常、５０μｍ以下とすることが望ましい。
平滑性は、金属基板１上に形成する層間の電気的特性を安定化する際に重要になる。表面粗さ（ラフネス）が大きいと、例えば、ゲート絶縁膜５の膜厚が局部的に劣化して、ゲート絶縁膜５の耐圧が低下する。従って、表面ラフネスは、ＲＭＳ（Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）値で、２０ｎｍ以下であることが望ましい。このような、表面ラフネスの良好な平面を得るには、化学的機械研磨（ＣＭＰ）法、や電界砥粒研磨法を用いることが望ましい。
金属基板１上に第１の導電性バリア層２を形成する。第１の導電性バリア層２には、金属基板物質が拡散して、上部の半導体層４を劣化しないよう、拡散を防止する材料を用いる。具体的には、第１の導電性バリア層２として、上記の材料を用いることができる。第１の導電性バリア層２としては、例えば、スパッタ法や、反応性スパッタ法を用いることができる。例えば、窒化膜を成膜する場合は、窒素ガスを供給する反応性スパッタ法を用いる。第１の導電性バリア層２は、例えば、金属基板１の略全面に形成される。
第１の導電性バリア層２に上に、保護絶縁膜３を形成する。これにより、図１５（ａ）に示す構成となる。保護絶縁膜３は第１の導電性バリア層２を覆うよう、金属基板１の略全面に形成する。保護絶縁膜３は、下地金属の上部拡散とを抑止するだけでなく、上部の半導体層４、特にチャネル領域４ｂの界面で電子や正孔のトラップ順位を作らない材料とする必要がある。保護絶縁膜３には、上記の材料を用いることができる。具体的には、第１の導電性バリア層２の上に膜厚５０ｎｍ以上の窒化シリコン膜を形成する。これにより金属基板１からの汚染を防止することができる。さらに、窒化シリコン膜の上に、３００ｎｍ以上の酸化シリコン膜を形成して、積層構造とする。これにより、金属基板１、及び第１の導電層による容量を低減することができ、容量カップリングを抑制することができる。
保護絶縁膜３の形成には、例えば、ＣＶＤ法が用いられる。金属基板１の表面ラフネスが大きいときは、所定の膜厚以上の酸化シリコン膜をＣＶＤで形成した後、ＣＭＰ法により平滑化することができる。また、シリコン窒化膜や、シリコン酸化膜の下に、シリコン酸化膜材料をスピンコートすることによって、表面ラフネスを向上することも可能である。
次に、保護絶縁膜３の一部に、第１の開口部３ａを形成する。第１の開口部３ａは、例えば、フォトリソグラフィ法により形成することができる。これにより、図３（ｂ）に示す構成となる。また、実施の形態５等では、この工程で第２の開口部３ｂが形成される。次に、保護絶縁膜３の上に、半導体層４を設けるためのシリコン材料を形成する。半導体層４は、例えば、アモルファスシリコン膜、マイクロクリスタルシリコン膜、又はポリシリコン膜により形成することができる。半導体層４の形成には、ＣＶＤ法を利用することができる。これにより、第１の開口部３ａの中に半導体層４が埋め込まれる。
ポリシリコン膜の場合、例えば、ＣＶＤ法により直接ポリシリコン膜を形成することができる。あるいは、アモルファスシリコン膜をＣＶＤで形成した後、熱処理により多結晶を固層成長させることができる。さらには、アモルファスシリコン膜をＣＶＤで形成した後、レーザによるアニーリングで多結晶化することができる。なお、プロセス温度を下げるためには、レーザによるアニーリングが最も好ましく、熱処理により固層成長がその次に好ましい。また、レーザアニーリングによって表面ラフネスが劣化してしまった場合、表面にＣＭＰ処理を行うことが好ましい。これにより、表面ラフネスの劣化を抑制することができ、ＴＦＴの特性を向上することができる。
そして、シリコン膜をフォトリソグラフィによりパターニングする。これにより、半導体４のパターンが形成される。半導体層４は第１の開口部３ａの上に形成される。従って、半導体層４と第１の導電性バリア層２とが接続される。なお、半導体層４は第１の開口部３ａを覆うよう、第１の開口部３ａよりも大きいサイズでパターニングされる。また、この工程で第１のキャパシタ電極７を形成してもよい。この場合、第１のキャパシタ電極７と半導体層４とが同一材料により形成される。次に、半導体層４の上に、半導体層４を覆うようゲート絶縁膜５を形成する。ゲート絶縁膜５は、上記の材料を用いることができる。これにより、図１５（ｃ）に示す構成となる。また、このゲート絶縁膜５と同じ工程でキャパシタ絶縁膜８が形成される。この場合、ゲート絶縁膜５とキャパシタ絶縁膜８とが同一材料により形成される。
ゲート絶縁膜５の上に、ゲート電極６を形成する。ゲート電極６は、例えば、金属膜やドーピングしたポリシリコン膜を用いることができる。そして、金属膜やポリシリコン膜６をフォトリソグラフィ法でパターニングする。また、この工程で第２のキャパシタ電極９を形成さすることができる。この場合、第２のキャパシタ電極９とゲート電極６とが同一材料により形成される。半導体層４に含まれるソース領域４ｃ、チャネル領域４ｂ、及びドレイン領域４ａをゲート電極６と整合させることにより、ＴＦＴの寄生容量を低減することができる。このため、ゲート電極６を形成した後、ゲート電極６をマスクにして、ソース領域４ｃ、及びドレイン領域４ａに不純物を注入、又はドーピングすることが望ましい。これにより、図１５（ｄ）に示す構成のＴＦＴが形成される。そして、この後、上述した第１の層間絶縁膜１０、コンタクトホール１１、配線１２ａ、配線１２ｂ、配線１２ｃ、配線１２ｄ、配線１２ｅからなる配線１２、第２の層間絶縁膜１３、コンタクトホール１４、画素電極１５、開口絶縁膜１６、発光層１７、及び対向電極１８が形成される。
コンタクトホール１１を開口して第１の導電性バリア層２を露出させる際には、第１の層間絶縁膜１０、ゲート絶縁膜５及び保護絶縁膜３を貫通するが、ドレイン領域４ａやソース領域４ｃを貫通しないような選択性を有するエッチングを行うのが好ましい。例えば、フロン系のガスを用いたドライエッチングが好適である。また、配線１２ａ、配線１２ｂ、配線１２ｃ、配線１２ｄ、配線１２ｅは、コンタクトホール１１及びコンタクトホール２３を形成した後に、金属膜を成膜してパターニングすることにより、同時に形成される。
なお、実施の形態２で示した薄膜トランジスタの場合、例えば、第１の開口部３ａに対応する箇所をレジストで保護した状態で、第１の導電性バリア層２の一部をエッチングする。これにより、第１の導電性バリア層２に第１の開口部３ａに対応する突出部が形成される。そして、第１の導電性バリア層２の上から保護絶縁膜３を成膜した後、第１の開口部３ａを形成する。これにより、第１の開口部３ａの中に第１の導電性バリア層２を埋め込むことができる。
あるいは、第１の開口部３ａを形成した後、導電性バリア材料を形成する。そして、フォトリソグラフィ法によって、第１の開口部３ａに対応する箇所以外の箇所の第１の導電性バリア層２を除去する。あるいは、フォトリソグラフィ法を用いず、導電性バリア材料体積後ＣＭＰ処理を行う。ＣＭＰ処理により、保護絶縁層３上に堆積した導電性バリア材料を研磨除去する。これらの処理より、第１の開口部３ａに第１の導電性バリア層２を埋設することができる。この場合、第１の開口部３ａの中と、保護絶縁膜３の下とで、異なる材料の導電性バリア膜を形成してもよい。また、実施の形態３にかかるＴＦＴでは、第１の開口部３ａを形成した後、第１の導電性バリア層２を形成する。そして、フォトリソグラフィ法で第１の導電性バリア層２をパターニングする。これにより、第１の導電性バリア層２と半導体層４を所定の領域で接触させることができる。この場合も、保護絶縁膜３の上下の導電性バリア層を異なる材料で形成してもよく、同一の材料で形成してもよい。第１の導電性バリア層２と半導体層４を接続するための第１の開口部３ａには、第１の導電性バリア層２の材料及び半導体層４の材料の少なくとも一方を埋設することができる。
実施の形態１にかかるアクティブマトリクス型有機ＥＬ表示装置の構成を示す断面図である。 実施の形態２にかかるアクティブマトリクス型有機ＥＬ表示装置の構成を示す断面図である。 実施の形態３にかかるアクティブマトリクス型有機ＥＬ表示装置の構成を示す断面図である。 実施の形態４にかかるアクティブマトリクス型有機ＥＬ表示装置の構成を示す断面図である。 実施の形態５にかかるアクティブマトリクス型有機ＥＬ表示装置の構成を示す断面図である。 実施の形態６にかかるアクティブマトリクス型有機ＥＬ表示装置の構成を示す断面図である。 他の実施の形態にかかるアクティブマトリクス型有機ＥＬ表示装置の構成を示す断面図である。 他の実施の形態にかかるアクティブマトリクス型有機ＥＬ表示装置の他の構成を示す断面図である。 他の実施の形態にかかるアクティブマトリスク型有機ＥＬ表示装置の他の構成を示す断面図である。 他の実施の形態にかかるアクティブマトリクス型有機ＥＬ表示装置の他の構成を示す断面図である。 他の実施の形態にかかるアクティブマトリクス型有機ＥＬ表示装置の他の構成を示す断面図である。 他の実施の形態にかかるアクティブマトリクス型有機ＥＬ表示装置の他の構成を示す断面図である。 他の実施の形態にかかる正スタガ型の薄膜トランジスタの構成を示す断面図である。 他の実施の形態にかかる正スタガ型の薄膜トランジスタの他の構成を示す断面図である。 本実施の形態１にかかる薄膜トランジスタの製造工程を示す工程断面図である。
符号の説明
１ 金属基板
２ 第１の導電性バリア層
３ 保護絶縁膜
３ａ 第１の開口部
３ｂ 第２の開口部
４ 半導体層
４ａ ドレイン領域
４ｂ チャネル領域
４ｃ ソース領域
５ ゲート絶縁膜
６ ゲート電極
７ 第１のキャパシタ電極
８ キャパシタ絶縁膜
９ 第２のキャパシタ電極
１０ 第１の層間絶縁膜
１１ コンタクトホール
１２ 配線
１３ 第２の層間絶縁膜
１４ コンタクトホール
１５ 画素電極
１６ 開口絶縁膜
１７ 発光層
１８ 対向電極
１９ コンタクトホール
２０ 第２の導電性バリア層
２１ ドレイン電極
２２ ソース電極
２３ コンタクトホール

Claims (20)

  1. 金属基板と、
    前記金属基板上に設けられ、前記金属基板物質の拡散を防ぐ第１の導電性バリア層と、
    前記第１の導電性バリア層上に設けられた保護絶縁膜と、
    前記保護絶縁膜上に設けられ、ソース領域、ドレイン領域、及びチャネル領域を含む半導体層と、
    前記半導体層の上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜を介して前記半導体層の上に設けられたゲート電極とを備え、
    前記保護絶縁膜に設けられた開口部を介して前記第１の導電性バリア層と前記半導体層とが電気的に接続されている薄膜トランジスタ。
  2. 前記保護絶縁膜に設けられた開口部の少なくとも一部に、前記第１の導電性バリア層が埋め込まれている請求項１に記載の薄膜トランジスタ。
  3. 前記開口部に埋め込まれた第１の導電性バリア層が、前記保護絶縁膜の上に延在して設けられている請求項２に記載の薄膜トランジスタ。
  4. 前記第１の導電性バリア層は、高融点金属又は導電性の高融点金属窒化物を含んでいる請求項１乃至３に記載の薄膜トランジスタ。
  5. 前記第１の導電性バリア層は、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、ＴｉＮ、ＴａＮ、Ｗ、ＭｏＮ、ＺｒＮ、ＶＮ、ＨｆＮ、ＮｂＮ、ＴｉＺｒＮ、ＺｒＶＮのうちの一つ以上を含む膜である請求項１乃至４のいずれかに記載の薄膜トランジスタ。
  6. 前記保護絶縁膜は、シリコン酸化膜、シリコン窒化膜及びシリコン窒化酸化膜の内の一つ以上を含む単層膜又は複合膜である請求項１乃至５のいずれか１項記載の薄膜トランジスタ。
  7. 請求項１乃至６のいずれか１項に記載の薄膜トランジスタと、
    前記金属基板上に設けられ、第１のキャパシタ電極と第２のキャパシタ電極とを有するキャパシタとを備えるアクティブマトリクス型表示装置。
  8. 前記第１のキャパシタ電極が前記半導体層と同一の材料で形成されている請求項７に記載のアクティブマトリクス型表示装置。
  9. 前記第１のキャパシタ電極と前記保護絶縁膜との間に、第２の導電性バリア層が設けられている請求項７又は８に記載のアクティブマトリクス型表示装置。
  10. 前記保護絶縁膜には第２の開口部が設けられ、
    前記第２の開口部に対応する位置に前記キャパシタが形成され、第１のキャパシタ電極が前記第１の導電性バリア層により形成されている請求項７に記載のアクティブマトリクス型表示装置。
  11. 前記第１の開口部及び前記第２の開口部それぞれの少なくとも一部には、前記第１の導電性バリア層が埋め込まれている請求項１０に記載のアクティブマトリクス型表示装置。
  12. 前記第１のキャパシタ電極と前記第２のキャパシタ電極との間に配置されたキャパシタ絶縁膜が、前記ゲート絶縁膜と同一の物質で形成されている請求項７乃至１１のいずれかに記載のアクティブマトリクス型表示装置。
  13. 前記ゲート電極と前記第２のキャパシタ電極とは同一の物質で構成されている請求項７乃至１２に記載のアクティブマトリクス型表示装置。
  14. 前記薄膜トランジスタ及び前記キャパシタを覆う第１の層間絶縁膜と、
    前記第１の層間絶縁膜に設けられたコンタクトホールを介して前記第１の導電性バリア層と電気的に接続されている配線と、
    前記第１の層間絶縁膜及び前記配線を覆う第２の層間絶縁膜と、
    前記第２の層間絶縁膜に設けられたコンタクトホールを介して前記ドレイン領域と電気的に接続された画素電極とをさらに備える請求項７乃至１３のいずれかに記載のアクティブマトリクス型表示装置。
  15. 前記第２の層間絶縁膜の表面粗さは１００μｍ２領域のＲＭＳ値で５０ｎｍ以下である請求項１４のいずれか１項に記載のアクティブマトリクス型表示装置。
  16. 前記画素電極の表面粗さは１００μｍ２領域のＲＭＳ値で５０ｎｍ以下である請求項１４又は１５に記載のアクティブマトリクス型表示装置。
  17. 前記画素電極に対して発光層を挟んで対向する対向電極を備え、
    前記対向電極は前記第２の層間絶縁膜に形成された開口部を介して前記配線若しくは前記第１の導電性バリア層と電気的に接続されている請求項１４乃至１６のいずれか１項に記載のアクティブマトリクス型表示装置。
  18. 金属基板上に前記金属基板物質の拡散を防ぐ第１の導電性バリア層を形成し、
    前記第１の導電性バリア層の上に、開口部を有する保護絶縁層を形成し、
    前記保護絶縁層の開口部を介して前記第１の導電性バリア層と接続される半導体層を形成し、
    前記半導体層の上に、ゲート絶縁膜を形成し、
    前記ゲート絶縁膜の上にゲート電極を形成する薄膜トランジスタの製造方法。
  19. 前記保護絶縁膜に設けられた開口部の一部に前記第１の導電性バリア層が埋め込まれている請求項１８に記載の薄膜トランジスタの製造方法。
  20. 前記保護絶縁膜に設けられた開口部の一部、前記半導体層の一部が埋め込まれている請求項１８に記載の薄膜トランジスタの製造方法。
JP2006104886A 2006-04-06 2006-04-06 薄膜トランジスタ、及びその製造方法、並びにアクティブマトリクス型表示装置 Expired - Fee Related JP5090658B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2006104886A JP5090658B2 (ja) 2006-04-06 2006-04-06 薄膜トランジスタ、及びその製造方法、並びにアクティブマトリクス型表示装置
TW096111768A TW200805670A (en) 2006-04-06 2007-04-03 Thin film transistor, its manufacturing method, and active matrix display device
US11/697,073 US7550771B2 (en) 2006-04-06 2007-04-05 Thin film transistor, manufacturing method thereof, and active matrix display apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006104886A JP5090658B2 (ja) 2006-04-06 2006-04-06 薄膜トランジスタ、及びその製造方法、並びにアクティブマトリクス型表示装置

Publications (2)

Publication Number Publication Date
JP2007281155A true JP2007281155A (ja) 2007-10-25
JP5090658B2 JP5090658B2 (ja) 2012-12-05

Family

ID=38574292

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006104886A Expired - Fee Related JP5090658B2 (ja) 2006-04-06 2006-04-06 薄膜トランジスタ、及びその製造方法、並びにアクティブマトリクス型表示装置

Country Status (3)

Country Link
US (1) US7550771B2 (ja)
JP (1) JP5090658B2 (ja)
TW (1) TW200805670A (ja)

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009212483A (ja) * 2008-02-29 2009-09-17 Samsung Mobile Display Co Ltd フレキシブル基板、その製造方法及びそれを用いた薄膜トランジスタ
KR101065412B1 (ko) * 2009-10-06 2011-09-16 삼성모바일디스플레이주식회사 유기 발광 표시 장치 및 그 제조 방법
KR101074803B1 (ko) * 2009-11-24 2011-10-19 삼성모바일디스플레이주식회사 유기 발광 표시 장치 및 그 제조 방법
JP2012181445A (ja) * 2011-03-02 2012-09-20 Seiko Epson Corp 電気装置
JP2012528488A (ja) * 2009-05-28 2012-11-12 コヴィオ インコーポレイテッド 拡散バリアで被覆された基板上の半導体デバイス及びその形成方法
JP2013165132A (ja) * 2012-02-09 2013-08-22 Semiconductor Energy Lab Co Ltd 半導体装置
JPWO2013080247A1 (ja) * 2011-11-29 2015-04-27 パナソニック株式会社 薄膜トランジスタおよび薄膜トランジスタの製造方法
KR20160038172A (ko) * 2014-09-29 2016-04-07 삼성디스플레이 주식회사 박막트랜지스터 기판, 이를 구비한 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법
KR20180068634A (ko) * 2016-12-14 2018-06-22 엘지디스플레이 주식회사 유기 발광 표시 장치
JP2019204967A (ja) * 2019-07-29 2019-11-28 堺ディスプレイプロダクト株式会社 有機ｅｌ表示装置及びその製造方法
JP2019216236A (ja) * 2019-05-15 2019-12-19 堺ディスプレイプロダクト株式会社 有機ｅｌ表示装置及び有機ｅｌ表示装置の製造方法
JP2020024930A (ja) * 2018-03-28 2020-02-13 堺ディスプレイプロダクト株式会社 有機ｅｌ表示装置及びその製造方法
KR20200062510A (ko) * 2018-11-27 2020-06-04 엘지디스플레이 주식회사 표시 장치
US10997906B2 (en) 2018-03-28 2021-05-04 Sakai Display Products Corporation Organic EL display apparatus with reduced surface roughness and electrode having silver and ITO and manufacturing method therefor
US11094763B2 (en) 2018-03-28 2021-08-17 Sakai Display Products Corporation Organic EL device with alternately lined source drain electrodes
US20210332476A1 (en) * 2020-04-24 2021-10-28 Asm Ip Holding B.V. Method of forming vanadium nitride–containing layer and structure comprising the same
KR20220115708A (ko) * 2021-02-09 2022-08-18 삼성디스플레이 주식회사 유기발광 디스플레이 장치

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7781306B2 (en) * 2007-06-20 2010-08-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor substrate and method for manufacturing the same
US8692251B2 (en) * 2007-11-02 2014-04-08 Sharp Kabushiki Kaisha Circuit board and display device
US9183973B2 (en) 2009-05-28 2015-11-10 Thin Film Electronics Asa Diffusion barrier coated substrates and methods of making the same
KR101193197B1 (ko) * 2010-07-07 2012-10-19 삼성디스플레이 주식회사 유기 발광 표시 장치 및 이의 제조 방법
TWI451179B (zh) * 2011-11-17 2014-09-01 友達光電股份有限公司 畫素結構及其製造方法
CN105336871A (zh) * 2014-08-12 2016-02-17 群创光电股份有限公司 显示面板
TWI575732B (zh) * 2016-05-25 2017-03-21 友達光電股份有限公司 畫素結構及其顯示面板
KR20180004488A (ko) * 2016-07-04 2018-01-12 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
US11114517B2 (en) 2018-03-28 2021-09-07 Sakai Display Products Corporation Organic EL display apparatus and method of manufacturing organic EL display apparatus
US11011593B2 (en) * 2018-03-28 2021-05-18 Sakai Display Products Corporation Organic EL display device and manufacturing method for organic EL display device
WO2020086532A1 (en) 2018-10-22 2020-04-30 Thin Film Electronics Asa Barrier stacks for printed and/or thin film electronics methods of manufacturing the same, and method of controlling a threshold voltage of a thin film transistor
JP2020173309A (ja) * 2019-04-09 2020-10-22 シャープ株式会社 液晶パネル
KR102899769B1 (ko) * 2019-12-31 2025-12-12 엘지디스플레이 주식회사 표시 패널 및 이를 이용한 표시 장치
CN111446264B (zh) * 2020-04-15 2023-03-24 Tcl华星光电技术有限公司 阵列基板及其制造方法
KR102942090B1 (ko) * 2020-07-16 2026-03-20 삼성디스플레이 주식회사 표시 장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003152086A (ja) * 2001-11-15 2003-05-23 Semiconductor Energy Lab Co Ltd 半導体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3831028B2 (ja) 1996-12-03 2006-10-11 シチズン時計株式会社 液晶表示装置
US6300241B1 (en) * 1998-08-19 2001-10-09 National Semiconductor Corporation Silicon interconnect passivation and metallization process optimized to maximize reflectance
US6568978B2 (en) * 2000-03-31 2003-05-27 Sharp Kabushiki Kaisha Electrode substrate, method for producing the same, and display device including the same
US6956324B2 (en) * 2000-08-04 2005-10-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method therefor
JP2002093586A (ja) 2000-09-19 2002-03-29 Semiconductor Energy Lab Co Ltd 発光装置およびその作製方法
JP4583568B2 (ja) 2000-09-19 2010-11-17 株式会社半導体エネルギー研究所 発光装置の作製方法
JP4566475B2 (ja) 2000-08-04 2010-10-20 株式会社半導体エネルギー研究所 発光装置の作製方法
US6455370B1 (en) * 2000-08-16 2002-09-24 Micron Technology, Inc. Method of patterning noble metals for semiconductor devices by electropolishing
US6906344B2 (en) * 2001-05-24 2005-06-14 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor with plural channels and corresponding plural overlapping electrodes
US6743643B2 (en) * 2001-11-29 2004-06-01 Symetrix Corporation Stacked memory cell having diffusion barriers
KR100604762B1 (ko) * 2004-04-23 2006-07-26 일진디스플레이(주) 액정 디스플레이 패널 및 그 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003152086A (ja) * 2001-11-15 2003-05-23 Semiconductor Energy Lab Co Ltd 半導体装置

Cited By (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009212483A (ja) * 2008-02-29 2009-09-17 Samsung Mobile Display Co Ltd フレキシブル基板、その製造方法及びそれを用いた薄膜トランジスタ
JP2012528488A (ja) * 2009-05-28 2012-11-12 コヴィオ インコーポレイテッド 拡散バリアで被覆された基板上の半導体デバイス及びその形成方法
US8698251B2 (en) 2009-10-06 2014-04-15 Samsung Display Co., Ltd. Organic light emitting diode display and method of manufacturing the same
KR101065412B1 (ko) * 2009-10-06 2011-09-16 삼성모바일디스플레이주식회사 유기 발광 표시 장치 및 그 제조 방법
KR101074803B1 (ko) * 2009-11-24 2011-10-19 삼성모바일디스플레이주식회사 유기 발광 표시 장치 및 그 제조 방법
US8461591B2 (en) 2009-11-24 2013-06-11 Samsung Display Co., Ltd. Organic light emitting display apparatus and method of manufacturing the same
US9332634B2 (en) 2011-03-02 2016-05-03 Seiko Epson Corporation Electrical device
US9288895B2 (en) 2011-03-02 2016-03-15 Seiko Epson Corporation Electrical device
US9288896B2 (en) 2011-03-02 2016-03-15 Seiko Epson Corporation Electrical device
JP2012181445A (ja) * 2011-03-02 2012-09-20 Seiko Epson Corp 電気装置
JPWO2013080247A1 (ja) * 2011-11-29 2015-04-27 パナソニック株式会社 薄膜トランジスタおよび薄膜トランジスタの製造方法
JP2013165132A (ja) * 2012-02-09 2013-08-22 Semiconductor Energy Lab Co Ltd 半導体装置
US9755084B2 (en) 2012-02-09 2017-09-05 Semiconductor Energy Laboratory Co., Ltd. Multi-level stacked transistor device including capacitor and different semiconductor materials
KR20160038172A (ko) * 2014-09-29 2016-04-07 삼성디스플레이 주식회사 박막트랜지스터 기판, 이를 구비한 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법
KR102329267B1 (ko) * 2014-09-29 2021-11-22 삼성디스플레이 주식회사 박막트랜지스터 기판, 이를 구비한 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법
KR20180068634A (ko) * 2016-12-14 2018-06-22 엘지디스플레이 주식회사 유기 발광 표시 장치
KR102773737B1 (ko) 2016-12-14 2025-02-27 엘지디스플레이 주식회사 유기 발광 표시 장치
US11195457B2 (en) 2018-03-28 2021-12-07 Sakai Display Products Corporation Organic EL display device with reduced surface roughness and manufacturing method therefor
US10997906B2 (en) 2018-03-28 2021-05-04 Sakai Display Products Corporation Organic EL display apparatus with reduced surface roughness and electrode having silver and ITO and manufacturing method therefor
US11094763B2 (en) 2018-03-28 2021-08-17 Sakai Display Products Corporation Organic EL device with alternately lined source drain electrodes
JP2020024930A (ja) * 2018-03-28 2020-02-13 堺ディスプレイプロダクト株式会社 有機ｅｌ表示装置及びその製造方法
US11812643B2 (en) 2018-03-28 2023-11-07 Sakai Display Products Corporation Organic-EL display apparatus with zig-zag source drain electrodes and manufacturing method thereof
US11335752B2 (en) 2018-03-28 2022-05-17 Sakai Display Products Corporation Organic-EL display device with alternately lined source drain electrodes and manufacturing method thereof
KR20200062510A (ko) * 2018-11-27 2020-06-04 엘지디스플레이 주식회사 표시 장치
KR102578350B1 (ko) 2018-11-27 2023-09-13 엘지디스플레이 주식회사 표시 장치
JP2019216236A (ja) * 2019-05-15 2019-12-19 堺ディスプレイプロダクト株式会社 有機ｅｌ表示装置及び有機ｅｌ表示装置の製造方法
JP2019204967A (ja) * 2019-07-29 2019-11-28 堺ディスプレイプロダクト株式会社 有機ｅｌ表示装置及びその製造方法
JP7139504B2 (ja) 2019-10-11 2022-09-20 堺ディスプレイプロダクト株式会社 有機ｅｌ表示装置及びその製造方法
JP2021182555A (ja) * 2019-10-11 2021-11-25 堺ディスプレイプロダクト株式会社 有機ｅｌ表示装置及びその製造方法
US11898243B2 (en) * 2020-04-24 2024-02-13 Asm Ip Holding B.V. Method of forming vanadium nitride-containing layer
US20210332476A1 (en) * 2020-04-24 2021-10-28 Asm Ip Holding B.V. Method of forming vanadium nitride–containing layer and structure comprising the same
KR20220115708A (ko) * 2021-02-09 2022-08-18 삼성디스플레이 주식회사 유기발광 디스플레이 장치
KR102953776B1 (ko) * 2021-02-09 2026-04-16 삼성디스플레이 주식회사 유기발광 디스플레이 장치

Also Published As

Publication number Publication date
TW200805670A (en) 2008-01-16
US20070235777A1 (en) 2007-10-11
US7550771B2 (en) 2009-06-23
JP5090658B2 (ja) 2012-12-05

Similar Documents

Publication Publication Date Title
JP5090658B2 (ja) 薄膜トランジスタ、及びその製造方法、並びにアクティブマトリクス型表示装置
CN100470830C (zh) 场致发光器件及其制造方法
CN104078424B (zh) 低温多晶硅tft阵列基板及其制备方法、显示装置
JP5266188B2 (ja) 有機電界発光表示装置及びその製造方法
US7211826B2 (en) Organic electroluminescent display
US8278665B2 (en) Organic light emitting diode display
KR102596361B1 (ko) 박막 트랜지스터 및 이를 포함하는 표시 장치
US11018263B2 (en) Display device and method of manufacturing the same
US8227808B2 (en) Method for manufacturing thin film transistor (TFT) and OLED display having TFTS manufactured by the same
US7541646B2 (en) Thin film transistor device and method of manufacturing the same
CN115810634A (zh) 显示装置
KR100647599B1 (ko) 유기 전계 발광 표시장치 및 그 제조 방법
US7208873B2 (en) Organic electroluminescence display device and method for fabricating the same
CN112447764B (zh) 用于显示设备的氢陷阱层及显示设备
EP2144291A1 (en) Organic light emitting display and method of fabricating the same
CN101123276A (zh) 薄膜晶体管阵列基板、其制造方法和显示装置
US20200243629A1 (en) Organic el display device and manufacturing method for organic el display device
TW201145522A (en) Semiconductor device
KR100647102B1 (ko) 반도체 장치와 그 제조 방법, 집적 회로, 전기 광학 장치및 전자 기기
CN105552035A (zh) 低温多晶硅tft阵列基板的制作方法及其结构
US20210335921A1 (en) Display panel and manufacturing method thereof
US20080054268A1 (en) Display device and method of manufacturing the display device
KR100623720B1 (ko) 유기전계 발광소자 및 그 제조 방법
US9224988B2 (en) Method for manufacturing display device
JP2007036032A (ja) 配線基板、電気光学装置、電子機器、配線基板の製造方法、電気光学装置の製造方法、および電子機器の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20081008

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120330

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120508

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120615

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120703

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120823

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120911

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120913

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150921

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150921

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees