JP2007287784A

JP2007287784A - 半導体装置及びその製造方法

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Publication number: JP2007287784A
Application number: JP2006110778A
Authority: JP
Inventors: Kenji Kono; 憲司河野
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2006-04-13
Filing date: 2006-04-13
Publication date: 2007-11-01
Anticipated expiration: 2026-04-13
Also published as: JP4816214B2

Abstract

【課題】一対のヒートシンクの間に実装する素子の個数を削減すると共に、各素子の厚み寸法を高精度に調整・管理しなくてもすむようにして、製造コストを低減する。
【解決手段】本発明の半導体装置１は、半導体素子４、５及びスペーサ６、７を積み重ねたものを複数個、一対のヒートシンク２、３の間に挟んで構成されたものにおいて、半導体素子２、３として、ＩＧＢＴにＦＷＤを一体化させた素子を使用し、ＩＧＢＴのゲート駆動ＩＣ８、９を一対のヒートシンク２、３の間に配設し、多数の半導体素子及び多数のスペーサの中から、半導体素子の厚み寸法ｄ１とし、スペーサの厚み寸法ｄ２としたときに、ｄ１＋ｄ２がほぼ一定値となる組み合わせの半導体素子及びスペーサを選択して使用するように構成したものである。
【選択図】図１

Description

本発明は、半導体素子及びスペーサを積み重ねたものを複数個、一対のヒートシンクの間に挟んで構成された半導体装置及びその製造方法に関する。

インバータ装置等に利用される両面放熱パワーモジュールは、一対のヒートシンクの間に複数個のＩＧＢＴ素子と複数個のＦＷＤ素子を挟むように実装して構成されており、一例として例えば特許文献１に記載のものが知られている。この構成の場合、ＩＧＢＴ素子のゲート駆動ＩＣは、パワーモジュールの外部に配設されており、パワーモジュールのリード端子と上記ゲート駆動ＩＣとを接続することにより、ＩＧＢＴ素子を駆動している。
アメリカ合衆国特許第６，０７２，２４０号

しかし、上記構成の場合、ゲート駆動ＩＣをパワーモジュールの外部に配設する構成であるため、接続用の配線も含めてシステム全体の構成が大きくなるという問題点や、配線の寄生インダクタンスによりスイッチ速度が遅くなって損失が増えるという問題点がある。また、多くのＩＧＢＴ素子及びＦＷＤ素子を一対のヒートシンクの間に実装するため、各素子の厚み寸法のばらつきにより各素子に作用する応力の大きさをばらつかせることから、各素子の接合部（半田付け部）の信頼性を低下させるという問題点もある。この対策としては、各素子の厚み寸法を高精度に調整・管理する必要があり、製造コストを増加させる要因になっていた。

そこで、本発明の目的は、一対のヒートシンクの間に実装する素子の個数を削減すると共に、各素子の厚み寸法を高精度に調整・管理しなくてもすむようにして、製造コストを低減することができる半導体装置及びその製造方法を提供するにある。

本発明の半導体装置は、半導体素子及びスペーサを積み重ねたものを複数個、一対のヒートシンクの間に挟んで構成されたものにおいて、前記半導体素子として、ＩＧＢＴにＦＷＤを一体化させた素子を使用し、前記ＩＧＢＴのゲート駆動ＩＣを前記一対のヒートシンクの間に配設し、多数の前記半導体素子及び多数の前記スペーサの中から、前記半導体素子の厚み寸法ｄ１とし、前記スペーサの厚み寸法ｄ２としたときに、ｄ１＋ｄ２がほぼ一定値となる組み合わせの前記半導体素子及び前記スペーサを選択して使用するように構成したところに特徴を有する。

上記構成によれば、半導体素子として、ＩＧＢＴにＦＷＤを一体化させた素子を使用するので、一対のヒートシンクの間に実装する素子の個数を削減できる。また、多数の半導体素子及び多数のスペーサの中から、前記半導体素子の厚み寸法ｄ１とし、前記スペーサの厚み寸法ｄ２としたときに、ｄ１＋ｄ２がほぼ一定値となる組み合わせの前記半導体素子及び前記スペーサを選択して使用するように構成したので、各素子の厚み寸法を高精度に調整・管理しなくても、組み合わせた半導体素子及びスペーサの全体の厚み寸法がほぼ一定値となる。このため、各素子に作用する応力の大きさを均一にすることができ、各素子の接合部の信頼性を向上させることができる。

また、上記構成の場合、前記スペーサを、金属で構成することが好ましい。更に、前記スペーサを、半導体で構成することがより一層好ましい。
本発明の半導体素子の製造方法は、半導体素子及びスペーサを積み重ねたものを複数個、一対のヒートシンクの間に挟んで構成された半導体素子を製造する方法において、前記半導体素子として、ＩＧＢＴにＦＷＤを一体化させた素子を使用し、前記ＩＧＢＴのゲート駆動ＩＣを前記一対のヒートシンクの間に配設し、多数の前記半導体素子及び多数の前記スペーサの中から、前記半導体素子の厚み寸法ｄ１とし、前記スペーサの厚み寸法ｄ２としたときに、ｄ１＋ｄ２がほぼ一定値となる組み合わせの前記半導体素子及び前記スペーサを選択して使用したところに特徴を有する。

以下、本発明の第１の実施例について、図１ないし図４を参照しながら説明する。まず、図１は、本実施例のＩＧＢＴモジュール（半導体装置）１の縦断面図である。この図１に示すように、ＩＧＢＴモジュール１は、一対のヒートシンク２、３と、これらヒートシンク２、３間に配設される半導体素子４、５と、ヒートシンク２、３間に配設され半導体素子４、５に積み重ねられるスペーサ６、７と、ヒートシンク２、３間に配設されるゲート駆動ＩＣ８、９とを備えて構成されている。

ヒートシンク２、３は、熱伝導性が良い絶縁部材である例えば窒化アルミニウム（ＡｌＮ）製の板材で構成されている。尚、ヒートシンク２、３を、例えばダイヤモンド製の板材で構成しても良い。

半導体素子４、５は、図２に示すように、ＩＧＢＴ１０にＦＷＤ１１を一体化させたＩＧＢＴチップ（素子）１２で構成されており、その形状は矩形薄板状である。本実施例の場合、ＩＧＢＴチップ１２は、その厚み寸法が例えば１５０μｍ程度になるように製造されている。ＩＧＢＴチップ１２の厚み寸法の製造のばらつきは、図３に示すような度数分布となり、厚み寸法の中心（１５０μｍ）のものが最も多く、中心より薄いほどまたは厚いほど少なくなる。この場合、最も薄い厚み寸法をａ１とし、最も厚い厚み寸法をａｎとしている。

スペーサ６、７は、熱伝導性が良く且つ導電性の良い部材である例えば銅製のブロックで構成されている。本実施例の場合、スペーサ６、７は、その厚み寸法が例えば５００μｍ程度になるように製造されている。スペーサ６、７の厚み寸法の製造のばらつきは、図４に示すような度数分布となり、厚み寸法の中心（５００μｍ）のものが最も多く、中心より薄いほどまたは厚いほど少なくなる。この場合、最も薄い厚み寸法をｂ１とし、最も厚い厚み寸法をｂｎとしている。

ゲート駆動ＩＣ８、９は、半導体素子４、５のＩＧＢＴ１０のゲート駆動用のＩＣチップである。尚、ゲート駆動ＩＣ８、９の厚み寸法は、例えば４００μｍ程度になるように製造されている。

上記構成の場合、一方（図１中右方）の半導体素子４については、その下面に設けられたエミッタ電極を下方のヒートシンク２の上面に設けられたエミッタ接続用の配線層１３に半田付けしている。このとき、半導体素子４の下面の右端部に設けられたベース電極をヒートシンク２の上面に設けられたベース接続用の配線層１４に半田付けしている。

そして、半導体素子４の上面に設けられたコレクタ電極をスペーサ６の下面に半田付けしている。更に、スペーサ６の上面を、上方のヒートシンク３の下面に設けられたコレクタ接続用の配線層１５に半田付けしている。尚、この配線層１５は、他方（図１中左方）の半導体素子５の上面に設けられたエミッタ電極を接続するエミッタ接続用の配線層でもある。

即ち、他方の半導体素子５の上面のエミッタ電極をヒートシンク３の下面の上記配線層１５に半田付けしている。そして、上記半導体素子５の上面の左端部に設けられたベース電極を、ヒートシンク３の下面に設けられたベース接続用の配線層１６に半田付けしている。

更に、半導体素子５の下面に設けられたコレクタ電極をスペーサ７の上面に半田付けしている。それから、スペーサ７の下面を、下方のヒートシンク２の上面に設けられたコレクタ接続用の配線層１７に半田付けしている。

ここで、積み重ねる半導体素子４、５とスペーサ６、７の組み合わせについて説明する。半導体素子４、５の厚み寸法は、図３に示すような度数分布の製造ばらつきがある。スペーサ６、７の厚み寸法も、図４に示すような度数分布の製造ばらつきがある。そこで、半導体素子の厚み寸法ｄ１とし、スペーサの厚み寸法ｄ２としたときに、ｄ１＋ｄ２がほぼ一定値（この場合、例えば６５０μｍ）となる組み合わせの半導体素子及びスペーサを選択して組み合わせるように構成すれば、積み重ねたものの厚み寸法がほぼ一定になる。

具体的には、厚さ寸法がａ１の半導体素子と厚さ寸法がｂｎのスペーサとを組み合わせ、厚さ寸法がａ２の半導体素子と厚さ寸法がｂｎ−１のスペーサとを組み合わせ、厚さ寸法がａ３の半導体素子と厚さ寸法がｂｎ−２のスペーサとを組み合わせ、・・・、厚さ寸法がａｎの半導体素子と厚さ寸法がｂ１のスペーサとを組み合わせるように構成すれば良い。

また、一方（図１中右方）のゲート駆動ＩＣ８は、ヒートシンク２の配線層１４上に絶縁層１８を介して設けられた配線層１９上に半田付けされている。ゲート駆動ＩＣ８の各入出力電極は、配線層１４やリードフレーム２０にワイヤボンディングされている。そして、他方（図１中左方）のゲート駆動ＩＣ９は、ヒートシンク３の配線層１６上に絶縁層２１を介して設けられた配線層２２上に半田付けされている。ゲート駆動ＩＣ９の各入出力電極は、配線層１６やリードフレーム２３にワイヤボンディングされている。

そして、ヒートシンク２、３間には、図示しない樹脂が充填されており、この樹脂により半導体素子４、５、スペーサ６、７、ゲート駆動ＩＣ８、９がモールドされるように構成されている。

このような構成の本実施例によれば、半導体素子４、５として、ＩＧＢＴ１０にＦＷＤ１１を一体化させたＩＧＢＴチップ１２を使用したので、一対のヒートシンク２、３の間に実装する素子の個数を削減することができる。そして、上記実施例においては、ＩＧＢＴ１０のゲート駆動ＩＣ８、９を一対のヒートシンク２、３の間に配設したので、ＩＧＢＴモジュール１全体の構成を小形化することができる。

また、上記実施例においては、多数の半導体素子及び多数のスペーサの中から、半導体素子の厚み寸法ｄ１とし、スペーサの厚み寸法ｄ２としたときに、ｄ１＋ｄ２がほぼ一定値となる組み合わせの半導体素子及びスペーサを選択して使用するように構成したので、各半導体素子の厚み寸法を高精度に調整・管理しなくても、各半導体素子に作用する応力の大きさを均一にすることができ、各半導体素子の接合部（半田付け部）の信頼性を向上させることができる。

図５は、本発明の第２の実施例を示すものである。尚、第１の実施例と同一構成には、同一符号を付している。この第２の実施例では、ゲート駆動ＩＣ８、９をワイヤボンディングで接続する代わりに、フリップチップで接続するように構成している。

具体的には、図５に示すように、ゲート駆動ＩＣ８については、配線層１４の上に絶縁層２４を設け、この絶縁層２４の上に配線パターン２５を設け、この配線パターン２５にゲート駆動ＩＣ８をボール半田２６を介して接続している。尚、半導体素子４の下面のゲート電極は、上記配線パターン２５に半田付けされている。

同様にして、ゲート駆動ＩＣ９については、配線層１６の上に絶縁層２７を設け、この絶縁層２７の上に配線パターン２８を設け、この配線パターン２８にゲート駆動ＩＣ９をボール半田２９を介して接続している。尚、半導体素子５の上面のゲート電極は、上記配線パターン２８に半田付けされている。

上述した以外の第２の実施例の構成は、第１の実施例の構成と同じ構成となっている。従って、第２の実施例においても、第１の実施例とほぼ同じ作用効果を得ることができる。特に、第２の実施例では、ゲート駆動ＩＣ８、９をフリップチップで配線パターン２５、２８に接続するように構成したので、配線の寄生インダクタンスが小さくなり、ゲート駆動ＩＣ８、９からの出力信号の波形がシャープになり、ＩＧＢＴ１０のスイッチング損失を低減できる。また、ワイヤボンディングの実装余裕をなくすことが可能であるから、ヒートシンク２、３間の隙間を小さくすることができる。これにより、ヒートシンク２、３の熱抵抗を下げることができ、ＩＧＢＴチップをシュリンクできる。

また、上記各実施例においては、スペーサ６、７を金属例えば銅で構成したが、これに代えて、半導体例えばシリコンで構成しても良い。このように構成すると、スペーサ６、７と半導体素子４、５の熱膨張率が同じになるので、熱に対する信頼性を向上できる。

更に、上記各実施例において、ゲート駆動ＩＣ８、９を、トレンチ・ＳＯＩ分離方式で構成するようにしても良い。このように、トレンチ・ＳＯＩ分離方式で絶縁分離すると、接合リーク電流が少なくなり、接合分離方式よりも高温動作に優れたものとなることから、パワー素子の発熱が多いインバータモジュールに最適である。尚、ゲート駆動ＩＣ８、９に、ＩＧＢＴやＦＷＤの温度、電流を常時監視する機能を付加するように構成することが好ましい。このように構成すると、ゲート駆動ＩＣ８、９の熱暴走を防止することができる。

更にまた、ゲート駆動ＩＣ８、９を、トレンチ・ＳＯＩ分離方式で構成した上で、低耐圧のＬＤＭＯＳを多段接続して構成することがより一層好ましい。尚、ＬＤＭＯＳを多段接続する構成を実現するに際しては、本出願人が先に出願した特願２００５−２２７０５８に記載されている構成を適宜用いれば良い。このように、ＬＤＭＯＳを多段接続するように構成すると、高耐圧を実現することができ、低電位、高電位間の電圧シフトが容易にできる。

また、上記各実施例の半導体素子４、５（ＦＷＤ１１を内蔵するＩＧＢＴチップ１２）において、ＩＧＢＴ１０のうちのエミッタ側の表面に、トレンチゲートとフロートｐｗｅｌｌ層とＧＮＤ（接地）ｐｗｅｌｌ層とを設けるように構成しても良い。この構成の一例を図６（第３の実施例）に示す。このように構成すると、ＩＧＢＴ１０及びＦＷＤ１１の総損失を最小にすることができるから、チップサイズを縮小することができる。

また、上記第３の実施例の場合、ｐｗｅｌｌ濃度を最適化すると共に、全接地することにより、損失をより一層低減することができる。

本発明の第１の実施例を示すＩＧＢＴモジュールの断面図ＩＧＢＴモジュールの電気回路図半導体素子の製造ばらつきを示す図スペーサの製造ばらつきを示す図本発明の第２の実施例を示す図１相当図本発明の第３の実施例を示す半導体素子の拡大部分断面図

符号の説明

図面中、１はＩＧＢＴモジュール（半導体装置）、２、３はヒートシンク、４、５は半導体素子、６、７はスペーサ、８、９はゲート駆動ＩＣ、１０はＩＧＢＴ、１１はＦＷＤ、１２はＩＧＢＴチップ（素子）を示す。

Claims

半導体素子及びスペーサを積み重ねたものを複数個、一対のヒートシンクの間に挟んで構成された半導体装置において、
前記半導体素子として、ＩＧＢＴにＦＷＤを一体化させた素子を使用し、
前記ＩＧＢＴのゲート駆動ＩＣを前記一対のヒートシンクの間に配設し、
多数の前記半導体素子及び多数の前記スペーサの中から、前記半導体素子の厚み寸法ｄ１とし、前記スペーサの厚み寸法ｄ２としたときに、ｄ１＋ｄ２がほぼ一定値となる組み合わせの前記半導体素子及び前記スペーサを選択して使用するように構成したことを特徴とする半導体装置。
前記スペーサは、金属で構成されていることを特徴とする請求項１記載の半導体装置。
前記スペーサは、半導体で構成されていることを特徴とする請求項１記載の半導体装置。
半導体素子及びスペーサを積み重ねたものを複数個、一対のヒートシンクの間に挟んで構成された半導体装置の製造方法において、
前記半導体素子として、ＩＧＢＴにＦＷＤを一体化させた素子を使用し、
前記ＩＧＢＴのゲート駆動ＩＣを前記一対のヒートシンクの間に配設し、
多数の前記半導体素子及び多数の前記スペーサの中から、前記半導体素子の厚み寸法ｄ１とし、前記スペーサの厚み寸法ｄ２としたときに、ｄ１＋ｄ２がほぼ一定値となる組み合わせの前記半導体素子及び前記スペーサを選択して使用することを特徴とする半導体装置の製造方法。
前記スペーサは、金属で構成されていることを特徴とする請求項１記載の半導体装置の製造方法。
前記スペーサは、半導体で構成されていることを特徴とする請求項１記載の半導体装置の製造方法。