JP2007295687A - Ｄｃ−ｄｃコンバータの故障検出回路 - Google Patents

Abstract

【課題】ゲート信号線路の断線故障を適切に検出できるＤＣ−ＤＣコンバータの故障検出回路を提供する。
【解決手段】第２ゲート信号線路２２に断線故障が発生していない場合、ゲート信号Ｂは、駆動信号Ａに対してゲートコンデンサ２７によって遅延し、ゲート信号Ｂが基準電圧Ｖ_refに達するのが、タイマ信号ＤがLoレベルに立下がった後になる。一方、断線故障が発生している場合、ゲート信号Ｂは、ゲートコンデンサ２７の影響を受けず、遅れを発生せず急速に大きくなり、タイマ信号ＤがHiレベルにあるときに、基準電圧Ｖ_refに達する。この結果、ＮＡＮＤ回路３１からLoレベルの断線判定信号Ｅが出力され、断線発生が検出される。
【選択図】図１

Description

本発明は、ハイブリット車や電気自動車の駆動用直流電源などに接続して用いられ、直流電圧を昇圧あるいは降圧するＤＣ−ＤＣコンバータの故障検出回路に関する。

従来のＤＣ−ＤＣコンバータの一例として、特許文献１に示すＤＣ−ＤＣコンバータがある。特許文献１に示すＤＣ−ＤＣコンバータは、直流電源及びコイル（インダクタ）間にスイッチング用トランジスタを設け、コイルに蓄積されたエネルギを還流して利用できるように還流用ダイオードを設けている。
ところで、還流用ダイオードは電界効果トランジスタに比して、消費電力が多くかかり、効率上の観点からは、劣ったものであり、消費電力を抑えるために、還流用ダイオードに代えて電界効果トランジスタ（ＦＥＴ）の利用を図ることが考えられている。
特開２００４−１３５４０４号公報

しかしながら、上述したように還流用ダイオードに代えてＦＥＴを採用して構成されるＤＣ−ＤＣコンバータでは、ＦＥＴのゲート信号線路が断線した場合にも、継続して導通状態が維持されてしまう（ＤＣ−ＤＣコンバータの電圧調整機能が維持されてしまう）ことが起こり得た。
すなわち、トランジスタには、構造上、寄生ダイオード（図１寄生ダイオード５参照）が存在する。このため、トランジスタのゲート信号線路が断線した場合であっても、寄生ダイオードを介して還流回路が形成され、ＤＣ−ＤＣコンバータの電圧調整機能が維持されてしまう。

そして、この場合、ＦＥＴのＯＮ（オン）電圧（略０．１Ｖ以下）に比べて寄生ダイオード順方向電圧（略０．７〜０．９Ｖ）が大きい為に、ＦＥＴでの消費電力ひいては発熱量が大きくて、これに伴う発熱によりＦＥＴが破壊して発煙、発火する事態を招く虞がある。このような事態になることを回避するために、ＦＥＴのゲート信号線路に断線故障があった場合、このことを適切に検出することが望まれている。

本発明は、上記事情に鑑みてなされたものであり、ゲート信号線路の断線故障を適切に検出できるＤＣ−ＤＣコンバータの故障検出回路を提供することを目的とする。

請求項１記載の発明は、交互にオン、オフされる通電用、還流用スイッチング手段と、前記通電用、還流用スイッチング手段の接続部に接続されて前記通電用スイッチング手段のオン時に前記通電用スイッチング手段を介して通電されるインダクタと、を有し、前記還流用スイッチング手段は、トランジスタからなり、かつ、オン時に、前記インダクタが有する電力を出力可能に還流回路を形成するＤＣ−ＤＣコンバータの故障検出回路であって、前記還流用スイッチング手段のゲート信号線路に接続して、該ゲート信号線路の断線検出を行う断線検出部を設けたことを特徴とする。
請求項２記載の発明は、請求項１記載のＤＣ−ＤＣコンバータの故障検出回路において、前記断線検出部は、前記ゲート信号線路におけるゲート信号の立上がり遅延を用いて前記断線検出を行うことを特徴とする。。

請求項１、２記載の発明によれば、還流用スイッチング手段のゲート信号線路に接続して、該ゲート信号線路の断線検出を行う断線検出部を設けたので、断線検出部が実行する断線検出によりゲート信号線路の断線が把握される。

以下、本発明の第１実施の形態に係る故障検出回路（ＤＣ−ＤＣコンバータの故障検出回路）を図１及び図２に基づいて説明する。
図１において、故障検出回路１は降圧型ＤＣ−ＤＣコンバータに接続して用いられる。降圧型ＤＣ−ＤＣコンバータ２は、交互にオン（ＯＮ）、オフ（ＯＦＦ）される通電用、還流用ＭＯＳ‐ＦＥＴ(以下、通電用、還流用ＦＥＴ３，４という。)を有している。
通電用、還流用ＦＥＴ３，４（トランジスタ）は、上述したように、構造上、寄生ダイオード５を有している。図１中、寄生ダイオード５を点線で示す。後述する図３、５、７でも図１と同様に寄生ダイオード５を点線で示す。

通電用、還流用ＦＥＴ３，４は、直列に接続され、この接続状態で、直流電源７からの電流の供給を受ける入力端子（以下、第１入力端子８という。）とグランド９との間に介在されている。還流用ＦＥＴ４及びグランド９の接続部を、便宜上、第２入力端子１０という。
本実施の形態では、通電用、還流用ＦＥＴ３，４が通電用、還流用スイッチング手段を構成している。
通電用、還流用ＦＥＴ３，４の接続部（以下、ＦＥＴ・ＦＥＴ接続部１２という。）とグランド９との間には、直列に接続されたインダクタ１３及びコンデンサ１４が介在されている。インダクタ１３及びコンデンサ１４の接続部（以下、インダクタ・コンデンサ接続部１６という。）にはＤＣ−ＤＣ出力端子１７が接続され、電圧の出力（ＤＣ−ＤＣ出力）が行われる。

通電用ＦＥＴ３のオン（すなわち、還流用ＦＥＴ４のオフ）時には、直流電源７、通電用ＦＥＴ３、インダクタ１３、コンデンサ１４、グランド９からなる回路が形成され、ＤＣ−ＤＣ出力端子１７を介して出力が行われる。
この際、インダクタ１３に電気エネルギが蓄えられる。通電用ＦＥＴ３のオフ（すなわち、還流用ＦＥＴ４のオン）時には、インダクタ１３、コンデンサ１４、グランド９、還流用ＦＥＴ４からなる還流回路２０が形成される。そして、通電用ＦＥＴ３のオン時にインダクタ１３に貯留されている電気エネルギに対応した電流が還流回路２０に流れ、この際、ＤＣ−ＤＣ出力端子１７を介して出力が行われる。

通電用ＦＥＴ３は、Ｐ型とされ、還流用ＦＥＴ４は、Ｎ型とされている。通電用ＦＥＴ３は、ソースが第１入力端子８に接続され、ドレインがＦＥＴ・ＦＥＴ接続部１２に接続されている。還流用ＦＥＴ４は、ソースが第２入力端子１０に接続され、ドレインがＦＥＴ・ＦＥＴ接続部１２に接続されている。また、通電用ＦＥＴ３び還流用ＦＥＴ４は、各ゲートが夫々、第１、第２ゲート信号線路２１，２２を介して、駆動回路２３に接続されており、駆動回路２３により制御され、上述したように交互に、オン、オフされる。
駆動回路２３は、ＤＣ−ＤＣ出力端子１７の出力電圧や通電用、還流用ＦＥＴ３，４の電流値などに基づいて、ＤＣ−ＤＣ出力端子１７に所望のＤＣ電圧を出力するように通電用、還流用ＦＥＴ３，４のデューティ比を決定し、通電用、還流用ＦＥＴ３，４の各ゲートを駆動する。
第１、第２ゲート信号線路２１，２２には、夫々、ラジオノイズが発生するのを軽減させるために抵抗（以下、夫々、第１、第２抵抗２４，２５という。）が介在されている。

ところで、一般に、トランジスタ（本実施の形態では通電用、還流用ＦＥＴ３，４）のゲートは、容量（ゲート容量）を有し、見かけ上、コンデンサと等価の構成要素となっており、電荷を貯留し得るようになっている。
本発明は、第２ゲート信号線路２２の断線故障を後述するようにして検出するが、この検出には、還流用ＦＥＴ４のゲートが有する前記見かけ上のコンデンサを用いる。この見かけ上のコンデンサを、以下、ゲートコンデンサ２７といい、図１に点線で示す。後述する図３、５、７でも図１と同様にゲートコンデンサ２７を点線で示す。

故障検出回路１は、第２ゲート信号線路２２に接続された断線検出部２８を備えている。断線検出部２８は、タイマ回路２９、比較回路３０及びＮＡＮＤ回路３１を有している。
タイマ回路２９は、第２ゲート信号線路２２の駆動回路２３側部分に接続され、図２に示すように、駆動回路２３が出力する駆動信号Ａの立上がり〔Lo→Hi〕の入力を受け、所定パルス幅のタイマ信号ＤをＮＡＮＤ回路３１に入力する。ここで、Loはロー（Low ）レベル、Hiはハイ(High）レベルのことをいう。

タイマ信号Ｄの前記所定パルス幅は、第２抵抗２５（抵抗値）及びゲートコンデンサ２７（静電容量）で定まるゲート信号Ｂ（後述する）の遅れを考慮して定まる規定時間ｔｄよりも短い時間ｔｗ（ｔｗ＜ｔｄ）になるように設定されている。
すなわち、第２ゲート信号線路２２が断線していない場合、ゲートコンデンサ２７の影響を受けて、ゲート信号Ｂは、駆動信号Ａに対して、図２の「正常時」に対応した傾き部分に示すように遅れる（傾き角が小さい。）。この遅れにより、ゲート信号Ｂが予め定めた基準電圧Ｖ_refに達するまでに一定の時間（前記規定時間ｔｄに相当する。）を要する。本実施例では、上述したように、タイマ信号Ｄの所定パルス幅は、規定時間ｔｄよりも短い時間ｔｗ（ｔｗ＜ｔｄ）になるように設定されている。

比較回路３０は、比較回路第１、第２入力端子３２，３３（−、＋）を有している。比較回路第１入力端子３２（−）には、基準電圧Ｖ_refが入力されている。比較回路第２入力端子３３（＋）は、第２ゲート信号線路２２における第２抵抗２５より後方部分（還流用ＦＥＴ４のゲート側部分）に接続され、当該部分からの信号（ゲート信号Ｂ）を受ける。比較回路３０は、ゲート信号Ｂと基準電圧Ｖ_refとの比較結果を示す比較結果信号ＣをＮＡＮＤ回路３１に入力する。

比較回路３０は、ゲート信号Ｂが基準電圧Ｖ_ref未満の場合、比較結果信号ＣをLoレベルとし、ゲート信号Ｂが基準電圧Ｖ_ref以上になると比較結果信号ＣをHiレベルとする。
ＮＡＮＤ回路３１は、比較結果信号Ｃ及びタイマ信号Ｄに応じた断線判定信号Ｅを、断線検出部出力端子３４から出力する。ＮＡＮＤ回路３１は、２つの入力信号（比較結果信号Ｃ及びタイマ信号Ｄ）のいずれかがLoレベルであると、断線判定信号ＥをHiレベル（断線が発生していないことを示す。）とし、２つの入力信号が共にHiレベルであると、断線判定信号ＥをLoレベル（断線が発生していることを示す。）とする。

上述したように構成した故障検出回路１の作用を説明する。
第２ゲート信号線路２２に断線故障が発生していない場合、駆動信号Ａが出力されると、これと同時に、タイマ信号ＤがHiレベルとなる。一方、第２ゲート信号線路２２には、ゲートコンデンサ２７が含まれていることから、ゲート信号Ｂは、駆動信号Ａに対して、第２抵抗２５及びゲートコンデンサ２７によって、図２の「正常時」に対応した傾き部分に示されるように、遅延することになる。そして、ゲート信号Ｂが基準電圧Ｖ_refに達するのが、タイマ信号ＤがLoレベルに立下がった後になる。
このため、断線判定信号ＥはHiレベルが継続して維持される。断線判定信号ＥがHiレベルであることにより、第２ゲート信号線路２２に断線故障が発生してないことが把握される。

一方、第２ゲート信号線路２２に断線故障が発生している場合、ゲート信号Ｂは、ゲートコンデンサ２７の影響を受けない。このため、ゲート信号Ｂは、駆動信号Ａに対して、図２の「断線時」に対応した傾き部分に示すように、ほとんど遅れを発生することがなく、この結果、値が急速に大きくなる（傾き角が大きい）特性を示す。そして、タイマ信号ＤがHiレベルの状態にあるときに、ゲート信号Ｂが基準電圧Ｖ_refに達する。このため、ＮＡＮＤ回路３１は、断線判定信号ＥをLoレベルとする。
このようにLoレベルの断線判定信号Ｅが出力されることにより、第２ゲート信号線路２２に断線故障が発生していることが把握される。

上述したように、故障検出回路１は、第２ゲート信号線路２２に断線故障が発生している場合に、第２ゲート信号線路２２の断線故障を、適切に検出することができるので、これにより断線故障に対する対策を施すことが可能になる。
特に、第２ゲート信号線路２２に断線故障があっても、故障検出が行われなければ、還流用ＦＥＴ４が有する寄生ダイオード５を通して電流が流れ、ＤＣ−ＤＣコンバータ２の電圧調整機能が維持され、還流用ＦＥＴ４の発熱、発煙、発火などの問題を発生する虞がある。これに対して、本実施の形態では、上述したように第２ゲート信号線路２２の断線故障を、適切に検出するので、寄生ダイオード５に係る上記問題の発生を適切に回避できる。

次に、本発明の第２実施の形態に係る故障検出回路１Ａ（ＤＣ−ＤＣコンバータの故障検出回路）を図３及び図４に基づいて説明する。なお、図１及び図２に示す部材及び部分と同等の部材及び部分には、同一の符号を付し、その説明は適宜省略する。
第２実施の形態に係る故障検出回路１Ａは、図３に示すように、第１実施の形態に比して第１、第２抵抗２４，２５に代えて、第１、第２ドライバ３６，３７を設け、駆動回路２３、第１、第２ドライバ３６，３７及び断線検出部２８をＩＣ３８とし（ＩＣ化し）、このＩＣ３８に対して通電用、還流用ＦＥＴ３，４、インダクタ１３及びコンデンサ１４を外付けしている。本実施の形態では、ＩＣ３８に搭載された駆動回路２３、第１、第２ドライバ３６，３７並びに外付けの通電用、還流用ＦＥＴ３，４、インダクタ１３及びコンデンサ１４からＤＣ‐ＤＣコンバータ２Ａ（降圧型）が構成されている。
第１、第２ドライバ３６，３７は同等に構成されている。

第２ドライバ３７は、駆動回路２３の駆動信号Ａの入力を受けるＮＯＴ回路３９と、直列接続された交互にオン、オフされる第１、第２ＦＥＴ４０，４１と、を備えている。第１、第２ＦＥＴ４０，４１は通電用、還流用ＦＥＴ３，４と同等に構成されている。第１、第２ＦＥＴ４０，４１のゲートは接続され、この接続部が、ＮＯＴ回路３９の出力端子に接続されている。第１ＦＥＴ４０のドレン及び第２ＦＥＴ４１のドレンは接続され、この接続部は還流用ＦＥＴ４のゲートに接続されている。
第２ドライバ３７は、出力オン時に抵抗（以下、出力オン抵抗という。）を発生する。そして、第２ドライバ３７は、この出力オン抵抗が図１の第２抵抗２５と同様の抵抗値になるように設定され、ゲートコンデンサ２７と共に、遅延回路を構成するようにしている。

この第２実施の形態も、第１実施の形態と同様にして、第２ゲート信号線路２２に断線故障が発生している場合に、第２ゲート信号線路２２の断線故障を、適切に検出することができ、ひいては断線故障に対する対策を施すことが可能になる。

次に、本発明の第３実施の形態に係る故障検出回路１Ｂ（ＤＣ−ＤＣコンバータの故障検出回路）を図５に基づいて説明する。なお、図１〜図４に示す部材及び部分と同等の部材及び部分には、同一の符号を付し、その説明は適宜省略する。
第３実施の形態に係る故障検出回路１Ｂは、図５に示すように、第１実施の形態で用いられた降圧型ＤＣ−ＤＣコンバータ２に代えて、昇圧型ＤＣ−ＤＣコンバータ２Ｂに用いられている。
昇圧型ＤＣ−ＤＣコンバータ２Ｂは、ＦＥＴ・ＦＥＴ接続部１２に一端部が接続されたインダクタ１３の他端部を直流電源７に接続させ、インダクタ１３及び通電用ＦＥＴ３が直流電源７及びグランド９間に介在させている。この場合、通電用ＦＥＴ３はＮ型が用いられている。
また、ＦＥＴ・ＦＥＴ接続部１２とグランド９との間に、還流用ＦＥＴ４及びコンデンサ１４がこの順に、介在されている。還流用ＦＥＴ４及びコンデンサ１４の接続部にＤＣ−ＤＣ出力端子１７が接続されている。

駆動回路２３と通電用ＦＥＴ３のゲートはドライバ４２ａを介して接続されている。駆動回路２３と還流用ＦＥＴ４のゲートはレベルシフト部４３及びドライバ４２ｂを介して接続されている。還流用ＦＥＴ４のゲートは、直流電源７の電圧より高い電圧で駆動するためレベルシフト部４３により、レベルシフトを行う。

この第３実施の形態では、通電用、還流用ＦＥＴ３，４は、上記第１、第２実施の形態と同様に、交互にオン、オフされる。また、ＦＥＴ・ＦＥＴ接続部１２に接続されたインダクタ１３には、上記第１、第２実施の形態と同様に、通電用ＦＥＴ３のオン時に通電される。そして、通電用ＦＥＴ３がオフされる、すなわち、還流用ＦＥＴ４がオンされると、インダクタ１３、還流用ＦＥＴ４、コンデンサ１４、グランド９、直流電源７からなる還流回路２０Ｂが形成されると共に、インダクタ１３に大きな逆起電力が発生し、この電力がコンデンサ１４に蓄積される。このような逆起電力の発生、コンデンサ１４ヘの電力蓄積を通じて、ＤＣ‐ＤＣ出力端子１７の出力電圧を昇圧するようにしている。

この第３実施の形態も、第２ゲート信号線路２２に断線故障が発生していない正常時には、還流用ＦＥＴ４のゲートコンデンサ２７によってゲート信号Ｂに遅延（図２参照）が生じる。一方、第２ゲート信号線路２２に断線故障が発生している場合には、還流用ＦＥＴ４のゲートコンデンサ２７が機能せず、ゲート信号Ｂの断線時の傾斜角が大きくなり（図２参照）、ゲート信号Ｂはほとんど遅れを生じない。このため、第１実施の形態（図１）の場合と同様に、タイマ信号ＤがHiレベルの状態にあるときに、ゲート信号Ｂが基準電圧Ｖ_refに達し、ＮＡＮＤ回路３１からは、Loレベルの断線判定信号Ｅが出力され、第２ゲート信号線路２２に断線故障が発生していることが把握される。そして、断線故障に対する対策を施すことが可能になる。

次に、本発明の第４実施の形態に係る故障検出回路１Ｃ（ＤＣ−ＤＣコンバータの故障検出回路）を図６及び図７に基づいて説明する。なお、図１〜図５に示す部材及び部分と同等の部材及び部分には、同一の符号を付し、その説明は適宜省略する。
第４実施の形態は、第１実施の形態に比して、以下の事項（１）〜（３）が第１実施の形態と主に異なっている。

（１）図６（Ａ）、（Ｂ）に示すように、図１の第１、第２抵抗２４，２５に代えてドライバ４２ａ，４２ｂを有するＤＣ−ＤＣコンバータ２Ｃに用いられること。
（２）図１の断線検出部２８に代わる図６（Ａ）、（Ｂ）に示す断線検出部２８Ｃを設けたこと。
（３）図６（Ａ）、（Ｂ）に示す断線検出部２８Ｃは、図１のＮＡＮＤ回路３１に代えてＯＲ回路４５を設け、図１のタイマ回路２９を廃止したこと。

ドライバ４２ａ，４２ｂは、同等に構成されている。
ドライバ４２ｂは、図６（Ｂ）に示すように、駆動回路２３の駆動信号Ａの入力を受けるＮＯＴ回路４６と、直列接続され、交互にオン、オフされる第１、第２ＦＥＴ４０，４１と、を備えている。第１、第２ＦＥＴ４０，４１は通電用、還流用ＦＥＴ３，４と同等に構成されている。第２ＦＥＴ４１のゲートは、ＮＯＴ回路４６の出力端子に接続されている。
第２ＦＥＴ４１のゲート及びＮＯＴ回路４６の出力端子の接続部と直流電源７に対する入力端子４７との間には、第１、第２スイッチ４８，４９が直列接続されている。第１、第２スイッチ４８，４９の接続部と第１ＦＥＴ４０のゲートとが接続されている。

第１、第２ＦＥＴ４０，４１の接続部は還流用ＦＥＴ４のゲートに接続され、この接続部とグランド９との間には第３スイッチ５０及び定電流源５１がこの順に直列に介在されている。
図７に示すように、還流用ＦＥＴ４がオンのタイミング中（駆動信号ＡがHi）に第１、第２、第３スイッチ４８，４９，５０を切替えて〔第１、第２、第３スイッチ４８，４９，５０を夫々、開（off）、閉（on）、開（off）から閉、開（off）、閉に切替えて〕、還流用ＦＥＴ４のゲートに第３スイッチ５０を介して定電流源５１を接続し、定電流源５１からグランド９へ電流を流すようにする。これにより、還流用ＦＥＴ４のゲート（ゲートコンデンサ２７）に充電されている電荷を放電させる。

この際、第２ゲート信号線路２２が断線していなければ、還流用ＦＥＴ４のゲート（ゲートコンデンサ２７）に充電されている電荷が徐々に放電されることに伴い、ゲート信号Ｂは、図７の「正常時」の部分に示すように、傾斜角を持って徐々に低下する。これに対して、断線していれば、ゲート信号Ｂは、還流用ＦＥＴ４のゲート（ゲートコンデンサ２７）に充電されている電荷の影響を受けることがない状態になり、即座に低下し、Loレベルの比較結果信号Ｃが出力される。また、この段階で、第２スイッチがoffされていることから、断線判定信号ＥはLoレベルになる。

この第４実施の形態によれば、第２ゲート信号線路２２が断線していれば、還流用ＦＥＴ４がオンのタイミング中（駆動信号ＡがHi）に第１、第２、第３スイッチ４８，４９，５０を切替えて（第１、第２、第３スイッチ４８，４９，５０を夫々、閉、開、閉とし）、還流用ＦＥＴ４のゲートに定電流源５１を接続した場合、還流用ＦＥＴ４のゲート（ゲートコンデンサ２７）に充電されている電荷の影響を受けることなく、ゲート信号Ｂは、図７の「断線時」の部分に示すように、即座に低下し、断線判定信号ＥはLoレベルになる。
これにより、第１実施の形態と同様にして、第２ゲート信号線路２２に断線故障が発生している場合に、第２ゲート信号線路２２の断線故障を、適切に検出することができるので、これにより断線故障に対する対策を施すことが可能になる。

上記各実施の形態では、通電用、還流用スイッチング手段が通電用、還流用ＦＥＴ３，４である場合を例にしたが、これに代えて、図８（Ａ）に示すように、夫々、バイポーラトランジスタ（以下、通電用、還流用バイポーラトランジスタという。）３Ａ，４Ａを用いてもよい。バイポーラトランジスタには寄生ダイオードがないので、図８（Ａ）に示す場合、通電用、還流用バイポーラトランジスタ３Ａ，４Ａに夫々、ダイオード５Ａを接続することとする。
また、図８（Ａ）に示す場合と同様に、図８（Ｂ）に示すように、通電用、還流用スイッチング手段として、夫々、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）〔以下、通電用、還流用ＩＧＢＴという。〕３Ｂ，４Ｂを用いてもよい。ＩＧＢＴには寄生ダイオードがないので、図８（Ｂ）に示す場合、通電用、還流用ＩＧＢＴ３Ｂ，４Ｂに夫々、ダイオード５Ｂを接続することとする。

本発明の第１実施の形態に係る故障検出回路を模式的に示す回路図である。 図１の故障検出回路の作用を説明するための信号波形図である。 本発明の第２実施の形態に係る故障検出回路を模式的に示す回路図である。 図３の故障検出回路の第２ドライバを示す回路図である。 本発明の第３実施の形態に係る故障検出回路を模式的に示す回路図である。 本発明の第４実施の形態に係る故障検出回路を模式的に示し、（Ａ）は全体構成、（Ｂ）はドライバ示す回路図である。 図６の故障検出回路の作用を説明するための信号波形図である。 通電用、還流用スイッチング手段としてＦＥＴに代わる他の例を示し、（Ａ）は、バイポーラトランジスタを用いる場合、（Ｂ）はＩＧＢＴを用いる場合を示す回路図である。

符号の説明

１…故障検出回路、２…降圧型ＤＣ−ＤＣコンバータ、３…通電用ＦＥＴ（通電用スイッチング手段）、４…還流用ＦＥＴ（還流用スイッチング手段）、２０…還流回路、２７…ゲートコンデンサ、２８…断線検出部。

Claims (2)

1. 交互にオン、オフされる通電用、還流用スイッチング手段と、前記通電用、還流用スイッチング手段の接続部に接続されて前記通電用スイッチング手段のオン時に前記通電用スイッチング手段を介して通電されるインダクタと、を有し、前記還流用スイッチング手段は、トランジスタからなり、かつ、オン時に、前記インダクタが有する電力を出力可能に還流回路を形成するＤＣ−ＤＣコンバータの故障検出回路であって、
   前記還流用スイッチング手段のゲート信号線路に接続して、該ゲート信号線路の断線検出を行う断線検出部を設けたＤＣ−ＤＣコンバータの故障検出回路。
2. 前記断線検出部は、前記ゲート信号線路におけるゲート信号の立上がり遅延を用いて前記断線検出を行う請求項１記載のＤＣ−ＤＣコンバータの故障検出回路。
   
   
   

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