JP2007305010A - 基準電圧生成回路 - Google Patents

Abstract

【課題】外部電源のノイズの影響を阻止しつつ、基準電圧を生成する。
【解決手段】電流制御部３０のトランジスタＮＭ３１のゲートは、トランジスタＮＭ１３，ＮＭ１４のゲートに接続されて、トランジスタＮＭ１３，ＮＭ１４にそれぞれ流れるドレイン電流と同じ量のドレイン電流がトランジスタＮＭ３１に流れる。このドレイン電流は、定電流回路部２０のトランジスタＰＭ２２にも流れる。トランジスタＰＭ２１とトランジスタＰＭ２２のチャンネル幅の比は、３対１に設定され、トランジスタＰＭ２１には、トランジスタＰＭ２２の３倍の電流が流れる。トランジスタＰＭ２１，ＰＭ２２は飽和領域で動作し、電圧ＶＣの外部電源から供給された電流を定電流化し、基準電圧Ｖrefを生成するバンドギャップ回路部１０に供給する。バンドギャップ回路部１０に供給される電流が定電流化されるので、外部電源に重畳したノイズの影響は阻止される。
【選択図】図１

Description

本発明は、基準電圧生成回路に関するものである。

アナログ回路では、アナログ信号と比較するための基準電圧を発生する基準電圧生成回路が備えられることが多い。特に、アナログ集積回路では、アナログ集積回路の大規模化、高機能化に伴って、電源電圧にも温度にも依存しない基準電圧生成回路が求められる。

このような基準電圧生成回路として、Ｐチャンネルのバルクを電源とするオペアンプ型、Ｐチャンネル入力段のバルクをセルフバイアスするオペアンプ型、カレントミラー回路型のものがある。

このうち、カレントミラー型の基準電圧生成回路は、オペアンプ型のものと比較して構成が簡易であり、消費電流を低減できる点で有利である。このカレントミラー型の基準電圧生成回路は、バイポーラトランジスタを使用して、順バイアスされたｐｎ接合の電位と絶対温度に比例する電圧とを加算することにより、温度に依存しない基準電圧を生成する（例えば、特許文献１参照）。
特開２００５−１２８９３９号公報（第１１頁、図１、図５）

しかし、このような従来の基準電圧生成回路では、外部電源の配線間のインダクタンス成分の影響により発生したノイズが電源ラインに重畳し、バンドギャップ電圧が低下するおそれがある。

このカレントミラー型の基準電圧生成回路は、Ｐチャンネル入力段のバルクをセルフバイアスするオペアンプ型のものと比較してノイズの影響を受けやすく、ノイズの影響を受けるとバンドギャップ電圧が低下してしまう。

本発明は、このような従来の問題点に鑑みてなされたもので、ノイズの影響を阻止することが可能な基準電圧生成回路を提供することを目的とする。

この目的を達成するため、本発明の第１の観点に係る基準電圧生成回路は、
絶対温度に比例する電位差を生成し、生成した電位差と順バイアスされた半導体のｐｎ接合の電位差とを加算することにより、前記半導体のバンドギャップ電圧に基づく基準電圧を生成する基準電圧生成部と、
電流路を有するトランジスタを備え、前記トランジスタが飽和領域で動作して、外部電源から前記トランジスタの前記電流路に供給された電流を定電流化し、前記基準電圧生成部に供給する定電流供給部と、を備えたことを特徴とする。

前記基準電圧生成部は、カレントミラー回路を構成する第１のトランジスタと第２のトランジスタとを有し、前記第１のトランジスタの電流路には、抵抗を介してｐｎ接合部を有する第１の半導体が接続され、前記第２のトランジスタの電流路には、ｐｎ接合部を有する第２の半導体が接続され、前記第１の半導体と前記第２の半導体とのｐｎ接合部の面積比が設定され、前記抵抗の両端で、絶対温度に比例する電位差を生成するように構成され、
前記定電流供給部は、カレントミラー回路を構成する第３のトランジスタと第４のトランジスタとを有し、前記第３のトランジスタの電流路の電流流出端が前記基準電圧生成部に接続されたものであり、
前記基準電圧生成部の前記第２のトランジスタの電流路に流れる電流の量を取得し、取得した電流の量に基づいて、前記第３のトランジスタが飽和領域で動作するように、前記定電流供給部の前記第４のトランジスタの電流路に流れる電流の量を制御する電流制御部を備えてもよい。

前記定電流供給部の前記第３のトランジスタと前記第４のトランジスタとのチャンネル幅又はｐｎ接合面積の比が、前記電流制御部の電流路と前記基準電圧生成部の電流路との比に対応させて設定されてもよい。

本発明によれば、ノイズの影響を阻止することができる。

以下、本発明の実施形態に係る基準電圧生成回路を図面を参照して説明する。
本実施形態に係る基準電圧生成回路の構成を図１に示す。
本実施形態に係る基準電圧生成回路は、バンドギャップ回路部１０と、定電流回路部２０と、電流制御部３０と、からなる。

バンドギャップ回路部１０は、絶対温度に比例する電位差を生成し、生成した電位差と順バイアスされた半導体のｐｎ接合の電位差とを加算することにより、半導体のバンドギャップ電圧に基づく基準電圧を生成する回路部である。

バンドギャップ回路部１０は、セルフバイアスカスコードカレントミラー型バンドギャップ回路によって構成され、トランジスタＰＭ１１〜ＰＭ１６と、トランジスタＮＭ１１〜ＮＭ１４と、トランジスタＱ１１〜Ｑ１３と、抵抗Ｒ１〜Ｒ４と、コンデンサＣ１と、からなる。

トランジスタＰＭ１１〜ＰＭ１６は、ＰチャンネルＭＯＳＦＥＴからなるものであり、Ｎ型基板上に形成され、バルクは、電圧ＶＨにバイアスされる。尚、トランジスタＰＭ１１〜ＰＭ１６には、ほぼ同じような特性のものが用いられる。

トランジスタＰＭ１１とトランジスタＰＭ１２とは、カレントミラー回路を構成する一対のトランジスタであり、制御端としての双方のゲートは互いに接続され、トランジスタＰＭ１１，ＰＭ１２のそれぞれのソースは、電圧ＶＨの電圧ラインに接続される。

トランジスタＰＭ１３とトランジスタＰＭ１４とは、カレントミラー回路を構成する一対のトランジスタであり、双方のゲートは互いに接続される。そして、トランジスタＰＭ１３のソースは、トランジスタＰＭ１１のドレインに接続され、トランジスタＰＭ１４のソースは、トランジスタＰＭ１２のドレインに接続される。

このように、バンドギャップ回路部１０が、２段のカレントミラー回路を備えるのは、基準電圧Ｖrefの精度を高めるためである。

トランジスタＰＭ１５、ＰＭ１６は、電流路として、トランジスタＰＭ１１，ＰＭ１３のそれぞれのソース−ドレイン間に流れるドレイン電流と同じ量のドレイン電流を流すためのトランジスタである。

トランジスタＰＭ１５のソースは、電圧ＶＨの電圧ラインに接続され、トランジスタＰＭ１６のソースは、トランジスタＰＭ１５のドレインに接続される。

そして、トランジスタＰＭ１５のゲートは、トランジスタＰＭ１１，ＰＭ１２のゲートに接続され、トランジスタＰＭ１６のゲートは、トランジスタＰＭ１３，ＰＭ１４のゲートに接続される。

抵抗Ｒ１は、トランジスタＰＭ１１、トランジスタＰＭ１２及びトランジスタＰＭ１５によって構成されたカレントミラー回路と、トランジスタＰＭ１３、トランジスタＰＭ１４及びトランジスタＰＭ１６によって構成されたカレントミラー回路と、が２段で動作するように介挿された抵抗であり、抵抗Ｒ１の一端は、トランジスタＰＭ１３のドレインに接続される。

そして、トランジスタＰＭ１１、ＰＭ１２のゲートは、ともに抵抗Ｒ１の一端に接続され、トランジスタＰＭ１３，ＰＭ１４のゲートは、ともに抵抗Ｒ１の他端に接続される。

トランジスタＮＭ１１〜ＮＭ１４は、ＮチャンネルＭＯＳＦＥＴからなるものであり、Ｐ型基板上に形成され、バルクは、電圧ＶＬにバイアスされる。尚、トランジスタＮＭ１１〜ＮＭ１４には、ほぼ同じような特性のものが用いられる。

トランジスタＮＭ１１とトランジスタＮＭ１２とは、カレントミラー回路を構成する一対のトランジスタであり、制御端としての双方のゲートは、互いに接続される。また、トランジスタＮＭ１１のドレインは、抵抗Ｒ１の他端に接続される。

トランジスタＮＭ１３とトランジスタＮＭ１４とは、カレントミラー回路を構成する一対のトランジスタであり、双方のゲートは、互いに接続される。そして、トランジスタＮＭ１３のドレインは、トランジスタＮＭ１１のソースに接続され、トランジスタＮＭ１４のドレインは、トランジスタＮＭ１２のソースに接続される。

抵抗Ｒ２は、トランジスタＮＭ１１とトランジスタＮＭ１２とによって構成されたカレントミラー回路と、トランジスタＮＭ１３とトランジスタＮＭ１４とによって構成されたカレントミラー回路と、が２段で動作するように介挿された抵抗である。

抵抗Ｒ２の一端は、トランジスタＰＭ１４のドレインに接続され、トランジスタＮＭ１１，ＮＭ１２のゲートはともに、抵抗Ｒ２の一端に接続される。

また、トランジスタＮＭ１２のドレイン、トランジスタＮＭ１３，ＮＭ１４のゲートは、ともに抵抗Ｒ２の他端に接続される。

トランジスタＱ１１〜Ｑ１３は、ｐｎｐバイポーラトランジスタからなるものであり、トランジスタＱ１１〜Ｑ１３のそれぞれのコレクタとベースとは、電圧ＶＬにバイアスされる。

トランジスタＱ１１のエミッタは、抵抗Ｒ３を介してトランジスタＮＭ１３のソースに接続され、トランジスタＱ１２のエミッタは、トランジスタＮＭ１４のソースに接続される。

このトランジスタＱ１１とトランジスタＱ１２とのｐｎ接合部の面積比は、ｍ：１（但し、ｍは正の自然数）に設定され、トランジスタＱ１１のｐｎ接合部の面積は、トランジスタＱ１２と比較して広くなっている。この分、トランジスタＱ１１のエミッタ−ベース間電圧Ｖbeは、トランジスタＱ１２と比較して小さくなる。

トランジスタＱ１３のエミッタは、抵抗Ｒ４を介してトランジスタＰＭ１６のドレインに接続される。そして、バンドギャップ回路部１０は、このトランジスタＰＭ１６のドレインと抵抗Ｒ４との接続点の電圧を基準電圧Ｖrefとして出力する。

コンデンサＣ１は、出力される基準電圧Ｖrefを安定化するためのものであり、一端は、トランジスタＰＭ１６のドレインに接続され、他端は、電圧ＶＬの電圧ラインに接続される。

尚、バンドギャップ回路部１０は、基準電圧Ｖrefが０Ｖで安定状態となって立ち上がらない場合が起こりうるため、基準電圧生成回路は、バンドギャップ回路部１０を立ち上げるためのスタートアップ回路部（図示せず）を備える。

次に、このように構成されたバンドギャップ回路部１０の動作原理について説明する。
トランジスタＱ１１〜Ｑ１３のようなバイポーラトランジスタのｐｎ接合の順方向電圧と絶対温度の関係は、次の数１によって表される。

バイポーラトランジスタがシリコンで形成されている場合、シリコンのバンドギャップ電圧Ｖegは、約１．２Ｖであり、温度係数ａは、約２ｍＶ／°Ｃである。

また、バイポーラトランジスタのエミッタ電流Ｉとベース−エミッタ間電圧Ｖbeとの関係は、次の数２によって表される。

トランジスタＰＭ１１とトランジスタＰＭ１２、トランジスタＰＭ１３とトランジスタＰＭ１４、トランジスタＮＭ１１とトランジスタＮＭ１２、トランジスタＮＭ１３とトランジスタＮＭ１４によって、それぞれ、カレントミラー回路が構成されているため、トランジスタＮＭ１１，ＮＭ１３に流れる電流Ｉq1と、トランジスタＮＭ１２，ＮＭ１４に流れる電流Ｉq2とは、ほぼ等しくなる。

電流Ｉq1と電流Ｉq2とがほぼ等しくなれば、トランジスタＮＭ１３のソースと抵抗Ｒ３との接続点Ｎ１の電圧と、トランジスタＮＭ１４のソースとトランジスタＱ１２のエミッタとの接続点Ｎ２の電圧ともほぼ等しくなる。このため、この電流Ｉq1、電流Ｉq2は、数２より、次の数３によって表される。

また、トランジスタＱ１１とトランジスタＱ１２とのｐｎ接合部の面積比は、ｍ：１に設定され、この分、トランジスタＱ１１のエミッタ−ベース間電圧Ｖbeは、トランジスタＱ１２と比較して小さくなる一方、トランジスタＮＭ１３のソースとトランジスタＱ１１のエミッタとの間には抵抗Ｒ３が接続されている。このため、抵抗Ｒ３両端の電位差Ｖr3は、数３より、次の数４によって表される。

数４に示すように、この抵抗Ｒ３の両端に、絶対温度に比例する電位差Ｖr3が現れることになる。

次に、トランジスタＰＭ１１，ＰＭ１３に流れる電流（Ｉq1）の電流量、トランジスタＰＭ１２，ＰＭ１４に流れる電流（Ｉq2）の電流量をｉpとして、電流ｉpは、次の数５によって表される。

また、トランジスタＰＭ１５，ＰＭ１６には、この電流量ｉpと同じ量の電流Ｉq3が流れる。このため、抵抗Ｒ４の両端の電位差（電圧降下）Ｖr4は、次の数６によって表される。

従って、基準電圧Ｖrefは、次の数７によって表される。

この数７に示すように、基準電圧Ｖrefは、絶対温度に比例する電位差と順バイアスされた半導体のｐｎ接合の電位差とが加算されて、半導体のバンドギャップ電圧に基づく電圧になる。

また、この数７を参照すると、トランジスタＱ１３のようなバイポーラトランジスタのベース−エミッタ間の温度係数は負であり、そのベース−エミッタ間電圧Ｖbe13は、温度の上昇に伴い減少する。

一方、数７の第２項の温度係数は正であり、抵抗Ｒ４における電圧降下Ｖr4は、温度の上昇に伴って大きくなる。

このように、互いに異なる温度係数を有するパラメータを加算して基準電圧Ｖrefが生成されるため、抵抗Ｒ３，Ｒ４のそれぞれの抵抗値ｒ３，ｒ４が適切に設定されることにより、温度に依存しない基準電圧Ｖrefが生成される。

次に、定電流回路部２０は、電圧ＶＣの外部電源から供給された電流を定電流化して、バンドギャップ回路部１０に供給するためのものである。これにより、定電流回路部２０は、電圧ＶＣの電源ラインに重畳したノイズによる電圧変動を阻止する。

定電流回路部２０は、トランジスタＰＭ２１，ＰＭ２２からなる。
トランジスタＰＭ２１とトランジスタＰＭ２２とは、ともにＰチャンネルＭＯＳＦＥＴからなる一対のトランジスタであり、カレントミラー回路を構成する。トランジスタＰＭ２１とトランジスタＰＭ２２とは、Ｎ基板上に形成され、バルクは、外部電源の電圧ＶＣにバイアスされる。

尚、トランジスタＰＭ２１，ＰＭ２２のチャンネル幅の比は、電流制御部３０の電流路とバンドギャップ回路部１０の電流路との比に対応させて設定される。

具体的に、バンドギャップ回路部１０には、トランジスタＰＭ１１以下の電流路と、トランジスタＰＭ１２以下の電流路と、トランジスタＰＭ１５以下の電流路と、の３つの電流路が形成されている。また、電流制御部３０には、トランジスタＮＭ３１以下の電流路が１つだけ形成されている。

従って、本実施形態では、トランジスタＰＭ２１，ＰＭ２２のチャンネル幅の比を３対１とし、この比となるように、トランジスタＰＭ２１，ＰＭ２２のチャンネル幅が設定される。このようにチャンネル幅が設定されると、トランジスタＰＭ２１のソース−ドレイン間には、トランジスタＰＭ２２と比較して３倍の電流が流れる。

制御端としてのトランジスタＰＭ２１，ＰＭ２２のゲートは、ともにトランジスタＰＭ２２のドレインに接続され、トランジスタＰＭ２１，ＰＭ２２のそれぞれのソース−ドレイン間は、電流路となる。

また、トランジスタＰＭ２１，ＰＭ２２のそれぞれのソースは、電圧ＶＣの電源ラインに接続される。トランジスタＰＭ２１のドレインは、定電流回路部２０の電流流出端であり、バンドギャップ回路部１０は、このドレインに接続され、定電流回路部２０は、バンドギャップ回路部１０に電圧ＶＨを印加する。

電流制御部３０は、定電流回路部２０の一対のトランジスタＰＭ２１，ＰＭ２２が飽和領域で動作してバンドギャップ部１０に供給される電流が定電流となるように、トランジスタＰＭ２２のソース−ドレイン間に流れるドレイン電流の量を制御するためのものである。電流制御部３０は、トランジスタＮＭ３１とトランジスタＱ３１とからなる。

トランジスタＮＭ３１は、ＮチャンネルＭＯＳＦＥＴからなり、Ｐ型基板上に形成され、バルクは、電圧ＶＬにバイアスされる。トランジスタＮＭ３１のゲートは、バンドギャップ回路部１０のトランジスタＮＭ１３，ＮＭ１４のゲートに接続される。

また、トランジスタＮＭ３１のドレインは、定電流回路部２０のトランジスタＰＭ２２のドレインに接続される。

トランジスタＱ３１は、ｐｎｐバイポーラトランジスタからなり、そのエミッタは、トランジスタＮＭ３１のソースに接続され、コレクタとベースとは、電圧ＶＬにバイアスされる。

尚、トランジスタＮＭ３１には、トランジスタＮＭ１１〜ＮＭ１４とほぼ同じ特性のものが用いられ、また、トランジスタＱ３１には、トランジスタＱ１２とほぼ同じ特性のものが用いられる。

このように構成された電流制御部３０は、トランジスタＮＭ１３，ＮＭ１４のゲートに供給された信号を取得する。そして、電流制御部３０は、取得した信号のレベル、即ち、ゲート−ソース間電圧Ｖgs1に基づいて、定電流回路部２０のトランジスタＰＭ２１，ＰＭ２２が、図２に示すような飽和領域Sp1で動作するように、トランジスタＰＭ２２のソース−ドレイン間に流れるドレイン電流の電流量を制御する。

尚、この図２において、Ｌ１は、飽和領域Sp1と線形領域Sp2との境界線であり、次の数８によって表される。

このように、トランジスタＰＭ２１，ＰＭ２２が飽和領域Sp1で動作することにより、トランジスタＰＭ２１，ＰＭ２２のゲート−ソース間電圧Ｖgs1が一定であれば、ドレイン−ソース間電圧Ｖdsが変動しても、ドレイン電流Ｉdは変化しなくなり、電圧ＶＣが変動しても、バンドギャップ回路部１０に流れる電流は定電流となる。

次に本実施形態に係る基準電圧生成回路の動作を説明する。
定電流回路部２０は、外部電源の電圧ＶＣが印加されて、バンドギャップ回路部１０に電流の供給を開始する。定電流回路部２０からバンドギャップ回路部１０に電流が供給されると、バンドギャップ回路部１０のトランジスタＰＭ１１，ＰＭ１３には、電流Ｉq1が流れ、トランジスタＰＭ１２，ＰＭ１４には、電流Ｉq2が流れる。

電流Ｉq1と電流Ｉq2とのそれぞれの電流量ｉpはほぼ同じであり、トランジスタＰＭ１５，ＰＭ１６に流れる電流Ｉq3の電流量もほぼ同じとなるため、バンドギャップ回路部１０は、数７に示す基準電圧Ｖrefを出力する。

一方、トランジスタＮＭ３１のゲートがトランジスタＮＭ１３，ＮＭ１４のゲートに接続されている。また、トランジスタＮＭ３１の特性、トランジスタＱ３１の特性は、それぞれ、トランジスタＮＭ１３，ＮＭ１４の特性、トランジスタＱ１２の特性とほぼ同じである。このため、トランジスタＮＭ３１、トランジスタＱ３１には、トランジスタＮＭ１１〜ＮＭ１４、トランジスタＱ１１，Ｑ１２に流れる電流Ｉq1，Ｉq2とほぼ同じ電流量ｉpの電流が流れる。

従って、定電流回路部２０のトランジスタＰＭ２２のソース−ドレイン間にも、ほぼこの電流量ｉpの電流が流れる。また、トランジスタＰＭ２１のチャンネル幅は、トランジスタＰＭ２２と比較して３倍に設定されているため、トランジスタＰＭ２１には、電流量ｉpの３倍の電流が流れる。

この電流は、トランジスタＰＭ１１，ＰＭ１２，ＰＭ１５の電流路にほぼ均等に、１／３ずつ分配され、各電流路には、それぞれ、電流量ｉpの電流Ｉq1，Ｉq2，Ｉq3が流れる。このため、定電流回路部２０は、バンドギャップ回路部１０に適切な量の電流を供給することになる。

外部電源の配線間のインダクタンス成分の影響により、電圧ＶＣの電源ラインに、図３に示すようなノイズｎが重畳した場合、定電流回路部２０のトランジスタＰＭ２１のドレイン−ソース間電圧Ｖdsは、ノイズｎの影響により、変動する。

しかし、トランジスタＰＭ２１のドレイン−ソース間電圧Ｖdsが変動しても、定電流回路部２０のトランジスタＰＭ２１，ＰＭ２２が、図２に示すような飽和領域Sp1で動作しているため、ドレイン電流Ｉｄは一定となり、トランジスタＮＭ１３，ＮＭ１４のゲート−ソース間電圧は変化しない。

トランジスタＮＭ１３，ＮＭ１４のゲート−ソース間電圧が変化しなければ、トランジスタＮＭ３１のゲート−ソース間電圧、トランジスタＰＭ２１，ＰＭ２２のゲート−ソース間電圧Ｖgs1も変化せず、トランジスタＰＭ２１，ＰＭ２２のドレイン電流Ｉdも一定となる。このように、電流制御部３０が、定電流回路部２０のトランジスタＰＭ２２のドレイン電流Ｉdを制御しているため、電圧ＶＣの変動にかかわらず、バンドギャップ回路部１０に流れる電流は一定となる。

従って、定電流回路部２０は、電圧ＶＣの電源ラインにノイズｎが重畳しても、ノイズｎの影響を受けずに、バンドギャップ回路部１０に定電流を供給し、消費電流の増加を阻止することができる。

また、バンドギャップ回路部１０には、ノイズの影響を受けずに定電流が供給されて、基準電圧Ｖrefは一定に保持される。

以上説明したように、本実施形態によれば、定電流回路部２０に、一対のトランジスタＰＭ２１，ＰＭ２２によって構成されたカレントミラー回路を備え、トランジスタＰＭ２１，ＰＭ２２を飽和領域で動作させることにより、トランジスタＰＭ２１に流れる電流を定電流化して、バンドギャップ回路部１０に供給するようにした。

また、電流制御部３０を備え、電流制御部３０は、バンドギャップ回路部１０のトランジスタＮＭ１３，ＮＭ１４のゲート電圧に基づいて、定電流回路部２０のトランジスタＰＭ２２に流れるドレイン電流の量を制御するようにした。

従って、外部電源の配線間のインダクタンス成分の影響により、電圧ＶＣの電源ラインにノイズが重畳しても、定電流回路部２０は、ノイズの影響を受けずにバンドギャップ回路部１０に定電流を供給することができ、バンドギャップ回路部１０が生成した基準電圧Ｖrefを一定に保持することができる。

また、定電流回路部２０のトランジスタＰＭ２１，ＰＭ２２のチャンネル幅の比を３対１として、トランジスタＰＭ２１には、バンドギャップ回路部１０の各電流路に必要な電流を流すようにした。従って、定電流回路部２０は、バンドギャップ回路部１０に、適切な電流を供給することができ、トランジスタＰＭ２１，ＰＭ２２を確実に飽和領域Sp1で動作させることができる。

尚、本発明を実施するにあたっては、種々の形態が考えられ、上記実施の形態に限られるものではない。
例えば、上記実施の形態では、バンドギャップ回路部１０にトランジスタＰＭ１１〜ＰＭ１６を備えるようにした。しかし、トランジスタＰＭ１３，ＰＭ１４、ＰＭ１６，トランジスタＮＭ１１，ＮＭ１２を備えずに、トランジスタＰＭ１１，ＰＭ１２，ＰＭ１５，ＮＭ１３，ＮＭ１４のみにすることもできる。

また、トランジスタＱ１１〜Ｑ１３の代わりに、それぞれ、ダイオードを用いてもよい。また、定電流回路部２０のトランジスタＰＭ２１，ＰＭ２２の代わりに、ｐｎｐバイポーラトランジスタを用いてもよい。

本発明の実施形態に係る基準電圧生成回路の構成を示す回路図である。 トランジスタの飽和領域、線形領域を示す図である。 外部電源に重畳したノイズを示す図である。

符号の説明

１０ バンドギャップ回路部
２０ 定電流回路部
３０ 電流制御部

Claims (3)

1. 絶対温度に比例する電位差を生成し、生成した電位差と順バイアスされた半導体のｐｎ接合の電位差とを加算することにより、前記半導体のバンドギャップ電圧に基づく基準電圧を生成する基準電圧生成部と、
   電流路を有するトランジスタを備え、前記トランジスタが飽和領域で動作して、外部電源から前記トランジスタの前記電流路に供給された電流を定電流化し、前記基準電圧生成部に供給する定電流供給部と、を備えた、
   ことを特徴とする基準電圧生成回路。
2. 前記基準電圧生成部は、カレントミラー回路を構成する第１のトランジスタと第２のトランジスタとを有し、前記第１のトランジスタの電流路には、抵抗を介してｐｎ接合部を有する第１の半導体が接続され、前記第２のトランジスタの電流路には、ｐｎ接合部を有する第２の半導体が接続され、前記第１の半導体と前記第２の半導体とのｐｎ接合部の面積比が設定され、前記抵抗の両端で、絶対温度に比例する電位差を生成するように構成され、
   前記定電流供給部は、カレントミラー回路を構成する第３のトランジスタと第４のトランジスタとを有し、前記第３のトランジスタの電流路の電流流出端が前記基準電圧生成部に接続されたものであり、
   前記基準電圧生成部の前記第２のトランジスタの電流路に流れる電流の量を取得し、取得した電流の量に基づいて、前記第３のトランジスタが飽和領域で動作するように、前記定電流供給部の前記第４のトランジスタの電流路に流れる電流の量を制御する電流制御部を備えた、
   ことを特徴とする請求項１に記載の基準電圧生成回路。
3. 前記定電流供給部の前記第３のトランジスタと前記第４のトランジスタとのチャンネル幅又はｐｎ接合面積の比が、前記電流制御部の電流路と前記基準電圧生成部の電流路との比に対応させて設定された、
   ことを特徴とする請求項２に記載の基準電圧生成回路。
   

Images