JP2007334943A - メモリ制御装置 - Google Patents

Abstract

【課題】データストローブ信号のグリッジノイズに配慮した回路を具備することなく、ＳＤＲＡＭとメモリコントローラ間の配線制限を緩和することを目的とする。
【解決手段】DDR-SDRAMを記憶手段として保持するメモリシステムに対し、データストローブ信号であるDQSとは別のクロックにてデータを取り込むことを特徴とするメモリ制御装置が提供される。上記メモリ制御装置は、前記クロックをマスクする回路６００とそのマスク回路の出力に接続される遅延回路６０１を備えている。更に、メモリチップ毎に遅延時間を格納するフリップフロップ群６０２を備え、リードアクセスの度にアクセスされるメモリチップを判断し、データの取り込みタイミングに合わせて遅延値格納フリップフロップ群６０２の遅延値を遅延値選択制御回路６０４によって選択し、前記遅延回路６０１によってマスク回路６００の出力信号を遅延させる。
【選択図】図５

Description

本発明は、メモリからデータを読出すためのメモリインターフェース制御回路に関し、特にDDR−SDRAM (Double Data Rate - Synchronous Random Access Memory)の読み出しインタフェース制御回路に関する。

SDRAMなどの同期型メモリは，メモリコントローラからストローブ信号としてのクロックに同期して，アドレス信号，制御信号，ライトデータ信号などを供給され，クロックに同期してリードデータ信号を出力する。クロックをストローブ信号に利用することで，高速サイクルでの動作が可能になる。

また、近年ではメモリーチップセットでの各チップ間に発生するスキューを最小化し、コンピュータ内で各回路間の同期を取るためにメモリコントローラと同周期のデータストローブ信号を用い、その立ち上がり時と立ち下がりの両方のエッジに同期してデータの読み書きが行なえるようにしたダブルデータレート(DDR)モードという高速なデータ転送機能をもったDDR-SDRAMが登場している。

まず、DDR-SDRAMにて新しく採用されたデータストローブ信号ＤＱＳについてリード動作を例に図1のタイミング図と図2のブロック図を用いて説明する。
リードサイクル中、DDR-SDRAMはクロック(CＬK)に同期したデータストローブ信号DQSを制御する。メモリコントローラ等のレシーバはデータと並走されて送られたDQSを基準にして、データ(DQ)を取り込む。リードサイクル中のDQSの動作は次の通りとなる。
（１）データが出力されていない状態ではハイ・インピーダンス状態となる(図1中100)。
（２）リード・コマンド入力後、DQSはリードデータが出力される約1サイクル前にローレベルとなる。この期間をプリアンブルと呼ぶ(図1中101)。
（３）DQSはクロックと同周波数のトグルを始め、リードが終了するまでトグルし続ける(図1中102)。
リード動作ではDQSのエッジとリードデータのエッジは一致するためメモリコントローラ等のレシーバはリードデータを受け取る場合、データストローブ信号をリードデータが取り込むことができる位置までPDL(Programable DeLay)やDDL(Delay Locked LooP)を備えた遅延回路を用いて調整したクロック (図1中のDQSL)でデータを取り込むのは公知の技術である。
（４）リードが終了すると、1/2クロックの間ローレベルとなる。この期間をポストアンブルと呼ぶ(図1中103)。
（５）ポストアンブル期間が終了すると再びハイ・インピーダンス状態に遷移する(図1中104)。

上述した通り、DDR-SDRAMのデータストローブ信号DQSはポストアンブル期間(図1中１０３)経過後にハイインピーダンス状態に遷移するが、この時、信号反射が発生するとグリッジが生じ(図1中201)、このグリッジの影響によって不当にFIFO_Cが更新されるため（図1中２０２）内部回路にてデータ化けを引き起こす問題がある。

一般に異なるクロックドメインから別のクロックドメインに一定の量のデータを転送する場合、データ転送速度の違いや、データバス幅の違いを整合するために図2に示すようなFIFO（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）回路が用いられるが、DDR-SDRAMを記憶手段として有するメモリシステムにおいても一般的である。可変遅延回路308はデータストローブ信号DQSをデータ取り込み可能な位置まで位相を調整する。メモリからの読み出しデータはデータストローブ信号DQSで動作する制御回路300で制御され、データ保持可能なDフリップフロップ302、303、304、305へ順番に書き込まれる。前記フリップフロップへの書き込みデータは、内部クロック(CLK)で動作する制御回路301でセレクトされ、フリップフロップ307へと転送される。

しかし上述したグリッジが生じると、FIFO内データが壊され(図1中202)、その結果FIFO出力も不当(図1中203)となってしまう。
上記、問題点を解決するため、特開平２００５−２７６３９６では図3に示すように、データストローブ信号DQSにマスクをかける回路を設けて、グリッジが乗らないようにしてグリッジ耐性を高めるメモリインタフェース制御回路が記載されている。

以下，従来技術について図3のブロック図，図4のタイミング図を用いて説明する。
マスク信号可変遅延回路401はマスク信号遅延値制御回路400より出される基本マスク信号SDEの変化タイミングを，マスク信号遅延値制御回路400から出される遅延制御信号によって最適値に調整する。ＤＤＲ−ＳＤＲＡＭから出されるデータストローブ信号ＤＱＳはデータ信号ＤＱと同位相で出力されるので、そのままデータストローブ信号とするとデータを受け取るタイミングが厳しいためDQS遅延値調整制御回路４０７によりデータストローブ信号ＤＱＳがＤＱを取り込める位置まで位相をずらす制御を行う。

マスク信号生成回路404はマスク信号可変遅延回路401によって遅延が調整された基本マスク信号SDFとＤＱＳ可変遅延回路403によって遅延が調整されたデータストローブ信号DQSLからマスク信号DQEを生成する。ＡＮＤ回路405はマスク信号生成回路404で生成されたマスク信号DQEとデータストローブ信号DQSLとのＡＮＤ回路を取ることにより,データストローブ信号DQSLからグリッジノイズ(図4中500)を削除したデータストロー部信号DQSPを生成する。このデータストローブ信号DQSPでFIFO回路群406を機能させることでグリッジ耐性を向上させたメモリインタフェース制御回路を実現している。

特開２００５−２７６３９６

上述した従来技術は、データストローブ信号ＤＱＳに必要なとき以外はマスクしているのでグリッジノイズ耐性が高く有効な手段であり、マスク信号とデータストローブ信号ＤＱＳに遅延回路を備えているため、ボードレイアウトの配線制約も緩和されるが、次のような問題点がある。

第一の問題点は、従来技術は一本のデータストローブ信号DQSをマスクするための信号を調整するマスク信号遅延値調整制御回路４００とマスク信号可変遅延回路４０１、データストローブ信号ＤＱＳがＤＱを取り込める位置まで位相をずらす制御を行うＤＱＳ遅延値調整制御回路４０７とＤＱＳ可変遅延回路４０３の２組の調整制御回路と可変遅延回路が必要となるため回路が複雑化するという問題である。

第二の問題点は、ＤＤＲ−ＳＤＲＡＭシステムのボードレイアウトはＤＤＲ−ＳＤＲＡＭとメモリーコントローラ間の一本のＤＱＳとこれに対するデータ信号ＤＱの等長配線とSDRAM間の一本のＤＱＳとそれに対するデータ信号の等長配線を心がける必要があるという問題である。

よって、本発明の目的は、DDR-SDRAMを読み出すメモリインタフェース制御回路を簡素化する手段を提供し、ＳＤＲＡＭとメモリコントローラ間のボードレイアウトの配線制約を従来技術より更に緩和することにある。

上述した問題点を解決する手段について図3と図5を用いて説明する。

本発明ではDDR-SDRAMを記憶手段として保持するメモリシステムに対し、データストローブ信号であるDQSとは別のクロックにてデータを取り込むことを特徴とするメモリ制御装置が提供される。上記メモリ制御装置は、前記クロックをマスクする回路６００とそのマスク回路の出力に接続される遅延回路６０１を備えている。クロックのマスク信号は前記クロックと同期しているため、図3のマスク信号遅延値調整制御回路４００、マスク信号可変遅延回路４０１、マスク信号生成回路４０４のような回路は必要ない。

従来技術と比べてメモリチップ毎に遅延時間を格納するフリップフロップ群６０２と遅延値選択制御回路６０４が必要となるが、フリップフロップ群は遅延値を格納するのみのフリップフロップで構成され、遅延値選択制御回路６０４はメモリリードコマンドとアクセスされるメモリチップ番号を示す信号のＡＮＤ回路のみの簡単な回路で実現できる。前記遅延回路は、調整パターンを用いて、遅延時間を調整する遅延値調整制御回路６０３を具備し、遅延値調整制御回路６０３は複数のメモリチップが接続されたメモリシステムにおいて、メモリチップ毎に遅延時間を自動調整し、データを取り込む為の最適な遅延値を格納する機能を備えている。

本発明の第一の効果は、データの取り込みにデータストローブ信号であるＤＱＳを使用しないため、グリッジノイズ耐性の為のマスク信号生成回路や前記マスク回路を調整する制御回路が必要ないことである。

第二の効果は、ＤＤＲ−ＳＤＲＡＭシステムのボードレイアウトはＤＤＲ−ＳＤＲＡＭとメモリーコントローラ間の一本のＤＱＳとこれに対するデータ信号ＤＱの等長配線とSDRAM間の一本のＤＱＳとそれに対するデータ信号の等長配線を心がける必要があるが、本発明はＤＱＳを使用せず、また、リード動作実行の度にメモリチップを判断し、データを正しく取り込むための最適な遅延値を選択する回路を備えることで、データビット間の等長配線のみ心がければよいため、ＳＤＲＡＭとメモリコントローラ間のデータバスの等長配線の制約が緩和されることである。

以下本発明を実施するための最良の形態を具体的に示した例について図面を用いて説明する。図6は本発明の一実施形態による回路構成を示したものであり、図7は本発明の動作を示したタイミング図である。

図6においてPLL７００はメモリコントローラ内部回路のクロックを生成しており、ＰＬＬ７００で生成されたクロック（図6中のCLK）はクロックツリー７０２を介しメモリコントローラ内の各フリップフロップに分配される。ＡＮＤ回路７０１はＣＬＫとＣＬＫマスク信号からメモリコントローラ内でデータを取り込むためのクロック(図6中のCLKM)を生成する。CLKマスク信号は／ＣＡＳレイテンシ後にアサートされ、読み出されるデータ長と同じサイクル数'1'となる信号である。

本発明ではデータストローブ信号と同様の役割を果たす信号としてＣＬＫＭを遅延回路７０３で調整して使用する。遅延回路７０３は遅延素子７０７によってＣＬＣＭを遅延させ、遅延時間は遅延値格納Ｆ／Ｆ回路７０４の出力値によりセレクタ７０８で選択される。遅延値格納Ｆ／Ｆ回路７０４を構成するフリップフロップ７１６、７１７にはメモリチップ毎にデータを正しく取り込むための最適な遅延回路７０３の遅延段数が遅延値調整制御回路７０１により格納される。

遅延値調整制御回路７２３は調整パターンを生成する機能を備え、装置初期化時に実装される全てのメモリチップに対して前記調整パターンを書き込み、それを読み出す機能を有している。遅延値調整制御回路７２３は遅延回路７０３内の遅延素子７０７の遅延段数を増やしながら、書き込みパターンを読み出すことで期待値との比較を行い、データを取り込み可能な最適な遅延段数を遅延値格納フリップフロップ回路７０４に格納する。

メモリチップ毎に調整されフリップフロップ７１６、７１７に格納された遅延値は、遅延値選択制御回路７０５がリードアクセスの度にアクセスされるメモリチップを判断し、データの取り込みタイミングに合わせてセレクタ７１５で選択され、遅延回路７０３の遅延値を選択する。その選択信号はメモリリードコマンド信号と読み出されるメモリチップの番号を示す信号のAND回路７１８を取ることにより生成される。

ＦＩＦＯフリップフロップ回路７０６はＳＤＲＡＭから読み出されたデータが格納されるフリップフロップ群であり、読み出されたデータをメモリコントローラ内部に対して同期化しフリップフロップ７１４へ転送する。

遅延回路７０３から出力された信号（図6中のＣＬＫＭＤ）をフリップフロップ７２２、７１８、７１９、７２０、７２１のクロックとして接続し、フリップフロップ７２３はクロックツリー７０２の出力クロック（図６中のＣＬＫ）が接続されている。フリップフロップ７２２と７２３は初期化時に０'にＲＥＳＥＴされる。
フリップフロップ７２２はＣＬＫＭＤ信号で更新され、フリップフロップ７１８、７１９、７２０、７２１の書き込みＤＲＡＭから読み出されたデータは７１８→７１９→７２０→７２１矢印７１８・・・の順に書順番を制御するための信号を出力している。Ｓき込まれる。

フリップフリップ７２３はセレクタ７１３を制御し、フリップフロップ７１８、７１９、７２０、７２１に格納されたデータをメモリコントローラ内部のクロック（図６中のＣＬＫ）に同期させる。ＦＩＦＯ制御（ＯＵＴ）信号はメモリコントローラ内部クロックと同期している信号である。

上記の通り本実施形態によれば、データの取り込みにデータストローブ信号であるＤＱＳを使用しないため、グリッジノイズ耐性の為のマスク信号生成回路や前記マスク回路を調整する制御回路が必要ない。
更に、ＤＤＲ−ＳＤＲＡＭシステムのボードレイアウトはＤＤＲ−ＳＤＲＡＭとメモリーコントローラ間の一本のＤＱＳとこれに対するデータ信号ＤＱの等長配線とSDRAM間の一本のＤＱＳとそれに対するデータ信号の等長配線を心がける必要があるが、本発明はＤＱＳを使用せず、また、リード動作実行の度にメモリチップを判断し、データを正しく取り込むための最適な遅延値を選択する回路を備えることで、データビット間の等長配線のみ心がければよいため、ＳＤＲＡＭとメモリコントローラ間のデータバスの等長配線の制約が緩和されることである。

今回開示された実施の形態は全ての点で例示であって制限的なものではない。例えばＦＩＦＯ回路として図6の様な回路構成をとったが、同じ機能を有するのであれば別の回路構成をとってもよい。

ＤＤＲ−ＳＤＲＡＭの動作を説明したタイミング図 ＤＤＲ−ＳＤＲＡＭのメモリ制御装置の一例を説明した回路図 従来技術を説明した回路図 従来技術を説明したタイミング図 本発明の概略を説明した回路図 本発明の一実施例であるメモリ制御装置を説明した回路図 本発明の一実施例であるメモリ制御装置を説明したタイミング図

符号の説明

３００ 制御回路
３０１ 制御回路
３０２、３０３、３０４、３０５、３０７ フリップフロップ
３０８ 可変遅延回路
４００ マスク信号遅延値調整制御回路
４０１ マスク信号可変遅延回路
４０３ ＤＱＳ可変遅延回路
４０４ マスク信号生成回路
４０５ ＡＮＤ回路
４０６ ＦＩＦＯフリップフロップ回路群
４０７ ＤＱＳ遅延値調整制御回路
６００ ＡＮＤ回路
６０１ 遅延回路
６０２ 遅延値格納フリップフロップ群
６０３ 遅延値調整制御回路
６０４ 遅延値選択制御回路
７００ ＰＬＬ
７０２ クロックツリー
７０３ 遅延回路
７０４ 遅延値格納フリップフロップ回路
７０５ 遅延値選択制御回路
７０６ ＦＩＦＯフリップフロップ制御回路群
７０７ 遅延素子
７０８、７１３、７１５ セレクタ
７０１、７０９、７１０、７１１、７１２、７２２ ＡＮＤ回路
７１４、７１６、７１７、７１８、７１９、７２０、７２１、７２２、７２３ フリップフロップ
７２３、７２４ ＮＯＴ回路
７２５ 遅延値調整制御回路

Claims (2)

1. DDR-SDRAMを記憶手段として保持するメモリシステムにおいて、データストローブ信号であるＤＱＳとは別のクロックでデータを取り込むことを特徴とし、前記クロックのマスク回路とそのマスク回路の出力を遅延させる遅延回路を備え、複数のメモリチップが接続されたメモリシステムにおいてＣＳで区切られたメモリチップとＤＱ／ＤＱＳグループの組合せ毎に前記遅延回路の遅延値を格納する手段を備え、更にＳＤＲＡＭのリードアクセスの度にアクセスされるメモリチップを判断し、データの取り込みタイミングに合わせて前記遅延回路の遅延値を選択する回路を備えたメモリ制御装置。
2. 請求項１に記載の遅延回路において、調整パターンを用いて、前記遅延回路の遅延時間を調整し、データを取り込み可能な最適な遅延値を格納する手段を備えたメモリ制御装置。
   
   

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