JP2007335441A - 静電破壊保護装置 - Google Patents

Abstract

【課題】従来の静電破壊保護装置では、負極性の静電気が印加された場合の保護が不十分であった。また、サージ電流を流す経路としてトランジスタのブレイクダウンの経路を利用した場合に、充分な電流が流せず半導体装置が破壊されてしまうおそれがあった。
【解決手段】静電破壊保護回路は、第１の電源端子、第２の電源端子及び入出力端子を有する半導体装置の静電破壊保護装置であって、前記入力端子から前記第２の電源端子にサージ電流を流すサイリスタと、前記第１の電源端子から前記入力端子にサージ電流を流すバイポーラトランジスタとを有する。
【選択図】図６

Description

本発明は静電破壊保護装置に関し、特に静電破壊保護素子を介して、半導体装置の外部端子に印加される静電気によって流れる電流を放電する静電破壊保護装置に関する。

半導体装置の端子に静電気が印加されると、その静電気によって異常電流（以降、サージ電流と称す）が回路に流れる。このサージ電流が発生すると、内部回路が破壊する可能性がある。このような静電気に起因する破壊を、以後、静電破壊と称して説明する。

静電破壊を防止するために、半導体装置では、一般的に静電破壊保護装置が搭載されている。静電破壊保護装置の一例に関する従来技術が特許文献１に開示されている。

特許文献１に記載された静電破壊保護装置１００の回路図を図２５に示す。図２５に示すように、従来の静電破壊保護装置１００は、ＰＮＰトランジスタ１０１、ＮＰＮトランジスタ１０２、ダイオード接続のＮＭＯＳトランジスタ１０４、入出力端子（Ｉ／Ｏ端子）、電源端子（ＶＤＤ端子）、接地端子（ＧＮＤ端子）を有している。Ｉ／Ｏ端子は、半導体装置の入出力端子であり、内部回路と接続されている。ＰＮＰトランジスタ１０１のコレクタは、抵抗Ｒｐｗを介してＧＮＤ端子に接続され、エミッタはＩ／Ｏ端子に接続され、ベースは、抵抗Ｒｎｗを介してＶＤＤ端子に接続されている。ＮＰＮトランジスタ１０２のコレクタは、ＰＮＰトランジスタ１０１のベースに接続され、エミッタはＧＮＤ端子に接続され、ベースは、ＰＮＰトランジスタのコレクタに接続されている。

ＮＭＯＳトランジスタの１０４のソースはＧＮＤ端子に接続され、ドレインはＶＤＤ端子に接続され、ゲートはソースに接続されている。つまり、従来の静電破壊保護装置では、ＰＮＰトランジスタ１０１、ＮＰＮトランジスタ１０２により、サイリスタを構成している。

静電破壊保護装置１００が内部回路を保護する動作について説明する。静電気は、Ｉ／Ｏ端子に印加される。ＶＤＤ端子を基準として、正極性の静電気が印加された場合（ＶＤＤ＋印加）、ＰＮＰトランジスタ１０１の寄生ダイオードが順バイアスされることにより、サージ電流はＶＤＤ端子へ流れる。

ＧＮＤ端子を基準として、正極性の静電気が印加された場合（ＧＮＤ＋印加）、ダイオード接続のＮＭＯＳトランジスタがブレークダウンし、サイリスタがターンオンすることによって、サージ電流はＧＮＤ端子へ流れる。

上記のような経路でサージ電流を放電することで、静電破壊保護装置１００は、内部回路を保護する。
特開２００３−２０３９８５号公報

しかしながら、従来の静電破壊保護装置１００では、負極性の静電気が印加された場合の保護が不十分であった。また、サージ電流を流す経路としてトランジスタのＰＮ接合のブレークダウンの経路を利用した場合に、充分な電流が流せず半導体装置が破壊されてしまうおそれがあった。

本発明の第１の観点による静電破壊保護回路は、第１の電源端子、第２の電源端子及び入出力端子を有する半導体装置の静電破壊保護装置であって、前記入力端子から前記第２の電源端子にサージ電流を流すサイリスタと、前記第１の電源端子から前記入力端子にサージ電流を流すバイポーラトランジスタとを有する。

また、本発明の第２の観点による静電破壊保護回路は、第１の電源端子に一方の端子が接続され、入出力端子に他方の端子が接続され、第２の電源端子に制御端子が接続された第１のバイポーラトランジスタと、前記入出力端子に一方の端子が接続され、前記第２の電源端子に他方の端子が接続され、前記第１の電源端子に制御端子が接続されたサイリスタとを有する。

印加された静電気に対し、より大きなサージ電流を流して放電することが可能となる。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。実施の形態１にかかる静電破壊保護装置の回路図を図１に示す。図１に示すように、実施の形態１にかかる静電破壊保護装置１は、ＰＮＰトランジスタ（第２のバイポーラトランジスタ）２、ＮＰＮトランジスタ（第３のバイポーラトランジスタ）３、ＮＰＮトランジスタ（第１のバイポーラトランジスタ）４及びダイオード（トリガ素子）５を有している。また、静電破壊保護装置１は、第１の電源端子（以降、ＶＤＤ端子と称す）、入出力端子（以降、Ｉ／Ｏ端子と称す）、第２の電源端子（以降、ＧＮＤ端子と称す）を有している。Ｉ／Ｏ端子は、半導体装置の内部回路と接続されている。内部回路は、例えばＮＭＯＳトランジスタとＰＭＯＳトランジスタとを用いた回路である。

ＰＮＰトランジスタ２のコレクタは、抵抗ＲＰＷ１を介してＧＮＤ端子に接続され、エミッタはＩ／Ｏ端子に接続され、ベースは、抵抗ＲＮＷ、ＲＮＢＬを介してＶＤＤ端子に接続されている。ＮＰＮトランジスタ３のコレクタは、ＰＮＰトランジスタ２のベースに接続され、エミッタはＧＮＤ端子に接続され、ベースは、ＰＮＰトランジスタ２のコレクタに接続されている。

本実施の形態では、ＰＮＰトランジスタ２、ＮＰＮトランジスタ３により、サイリスタを構成している。ダイオード５は、アノードがＧＮＤ端子に、カソードがＰＮＰトランジスタ２のベース及びＶＤＤ端子に接続されている。このダイオード５は、ＰＮＰトランジスタ２とＮＰＮトランジスタ３とで形成されたサイリスタをターンオンさせるためのトリガとなるダイオードである。

ＮＰＮトランジスタ４は、コレクタがＶＤＤ端子に接続され、エミッタがＩ／Ｏ端子に接続され、ベースが、抵抗ＲＰＷ２を介してＧＮＤ端子に接続される。

実施の形態１にかかる静電破壊保護装置１の動作について説明する。まず、半導体装置が通常の使用状態である場合について説明する。この場合、ＧＮＤ端子に接地電圧が供給され、ＶＤＤ端子には、例えば３．３Ｖ程度の電圧が印加されている。また、Ｉ／Ｏ端子は、データ信号の入出力が行われている。通常動作時のデータ信号は、接地電圧と電源電圧との間の振幅を有する。ここで、Ｉ／Ｏ端子の電圧が接地電圧の場合、ＰＮＰトランジスタ２のエミッタ端子の電圧は接地電圧となり、ベース端子の電圧は電源電圧となるため、ＰＮＰトランジスタ２は動作しない。また、ＮＰＮトランジスタ３のエミッタ端子の電圧は、接地電圧となり、ベース端子の電圧は接地電圧となるため、ＮＰＮトランジスタ３も動作しない。トリガとなるダイオードにもブレークダウン電圧以上の電圧は印加されずサイリスタは、ターンオンすることはない。
また、ＮＰＮトランジスタ４のエミッタ端子の電圧は、接地電圧となり、ベース端子の電圧は接地電圧となるため、ＮＰＮトランジスタ３も動作しない。

一方、Ｉ／Ｏ端子の電圧が電源電圧の場合、ＰＮＰトランジスタ２のエミッタ端子の電圧は電源電圧となり、ベース端子の電圧は電源電圧となるため、ＰＮＰトランジスタ２は動作しない。また、ＮＰＮトランジスタ３のエミッタ端子の電圧は、接地電圧となり、ベース端子の電圧は接地電圧となるため、ＮＰＮトランジスタ３は動作しない。トリガとなるダイオードにもブレークダウン電圧以上の電圧は印加されずサイリスタは、ターンオンすることはない。
ＮＰＮトランジスタ４のエミッタ端子の電圧は電源電圧となり、ベース端子の電圧は接地電圧となるため、ＮＰＮトランジスタ４も動作しない。

つまり、半導体装置が通常の使用状態である場合には、静電破壊保護装置１は動作しないため、半導体装置の通常動作には、影響を及ぼさない。

次に、半導体装置に静電気が印加された場合の静電破壊保護装置１の動作について説明する。静電気は、ＶＤＤ端子又はＧＮＤ端子を基準としてＩ／Ｏ端子に正極性と負極性で印加される。例えば、ＧＮＤ端子に対して正極性で静電気が印加されると、Ｉ／Ｏ端子の電圧は、ＧＮＤ端子の電圧よりも高くなる（以降、この条件をＧＮＤ＋条件と称す）。ＧＮＤ端子に対して負極性で静電気が印加されると、Ｉ／Ｏ端子の電圧は、ＧＮＤ端子の電圧よりも低くなる（以降、この条件をＧＮＤ−条件と称す）。ＶＤＤ端子に対して正極性で静電気が印加されると、Ｉ／Ｏ端子の電圧は、ＶＤＤ端子の電圧よりも高くなる（以降、この条件をＶＤＤ＋条件と称す）。ＶＤＤ端子に対して正極性で静電気が印加されると、Ｉ／Ｏ端子の電圧は、ＧＮＤ端子の電圧よりも高くなる（以降、この条件をＶＤＤ−条件と称す）。

本実施の形態にかかる静電破壊保護装置１は、Ｉ／Ｏ端子にＧＮＤ＋条件の静電気が印加された場合はサイリスタがターンオンしてサージ電流を逃がし、ＧＮＤ−条件の静電気が印加された場合には、ＮＰＮトランジスタ４に形成された寄生ダイオードの順方向電流でサージ電流を逃がす。また、静電破壊保護装置１は、Ｉ／Ｏ端子にＶＤＤ＋条件の静電気が印加された場合は、サイリスタを構成するＰＮＰトランジスタ２の寄生ダイオードの順方向電流で、サージ電流を逃がし、ＶＤＤ−条件の静電気が印加された場合には、ＮＰＮトランジスタ４のスナップバック動作でサージ電流を逃がす。

まず、サイリスタのターンオン動作について説明する。ダイオード５に対して、所定値以上電圧を印加するとダイオード５がブレークダウンする。これによって、ＰＮＰトランジスタ２にベース電流が流れるためＰＮＰトランジスタ２が導通状態となる。ＰＮＰトランジスタ２が導通状態となると、ＮＰＮトランジスタ３にもベース電流が供給され、ＮＰＮトランジスタ３も導通状態となる。この動作によってＩ／Ｏ端子とＧＮＤ端子が導通状態となる動作がサイリスタのターンオン動作である。

一方、ＮＰＮトランジスタ４に形成される寄生ダイオードにおいても、アノードの電圧よりもカソードの電圧が高くなる逆バイアス状態において、逆バイアスの電圧が大きくなるとブレークダウンが発生し、カソードからアノードに向かって電流が流れる場合がある。しかし、サイリスタがターンオンしたことによるオン抵抗は、ＮＰＮトランジスタ４のブレークダウン動作におけるダイオードの抵抗値よりも極めて小さい。したがってサイリスタがターンオンしたことによってより大きなサージ電流を流すことが可能である。

また、トランジスタのスナップバック動作について説明する。トランジスタは、ベース端子がオープン（ハイインピーダンス）な状態において、エミッタ端子とコレクタ端子との電位差が大きくなると、エミッタ端子とベース端子との間に少数キャリアが発生する。これによって、トランジスタのコレクタ端子とエミッタ端子の間は、導通状態となる。つまり、エミッタ端子とベース端子との間にトランジスタが動作する程度の少数キャリアが発生するエミッタ端子とコレクタ端子との電位差がスナップバック電圧である。また、このスナップバック電圧に基づき動作する領域におけるトランジスタの動作がスナップバック動作である。

スナップバック動作におけるトランジスタのオン抵抗は、ブレークダウン動作におけるダイオードの抵抗値よりも小さい。そのため、スナップバック動作するトランジスタは、ブレークダウンしたダイオードよりも大きなサージ電流を流すことが可能である。

ここで、Ｉ／Ｏ端子に印加される静電気の条件毎に静電破壊保護装置１の具体的な動作を説明する。まず、静電気がＧＮＤ＋条件で印加された場合について説明する。ＧＮＤ＋で静電気が印加されると、ＮＰＮトランジスタ４のＰＮ接合のブレークダウンよりも早くダイオード５がブレークダウンし、サイリスタがターンオンする。サージ電流は、Ｉ／Ｏ端子からＧＮＤ端子に流れる。本実施の形態においては、ダイオード５のブレークダウン電圧をＮＰＮトランジスタ４のエミッタ端子とベース端子との間に形成されるダイオードのブレークダウン電圧よりも低く設定している。

図２に、ＧＮＤ＋条件におけるサイリスタ、ＮＰＮトランジスタ４、内部回路のＮＭＯＳトランジスタの電流電圧特性を示す。なお、図２に示すグラフでは、縦軸にＩ／Ｏ端子に印加される電流の絶対値を示し、横軸にＩ／Ｏ端子の端子電圧を示す。また、サイリスタの電流電圧特性を曲線Ａで示し、ＮＰＮトランジスタ４の電流電圧特性を曲線Ｂで示し、ＮＭＯＳトランジスタの電流電圧特性を曲線Ｃで示す。

図２に示すように、ダイオード５のブレークダウンする電圧、つまりサイリスタがターンオンする電圧は、ＮＭＯＳトランジスタの破壊電圧及びＮＰＮトランジスタ４のダイオードのブレークダウン電圧よりも低い電圧である。この特性より、Ｉ／Ｏ端子に静電気が印加された場合に発生するサージ電流は、サイリスタによって放電され、Ｉ／Ｏ端子とＧＮＤ端子との間の電位差の上昇を抑制する。また、Ｉ／Ｏ端子とＧＮＤ端子との間の電位差の上昇が抑制されるため、ＮＰＮトランジスタ４の寄生ダイオードはブレークダウンすることはなく、この寄生ダイオードに電流はほとんど流れない。

静電気がＧＮＤ−条件で印加された場合について説明する。この条件におけるサージ電流は、ＮＰＮトランジスタ４の寄生ダイオードの順方向電流によって、ＧＮＤ端子からＮＰＮトランジスタ４を介してＩ／Ｏ端子に流れる。図３に、ＧＮＤ−条件におけるＮＰＮトランジスタ４、ＰＮＰトランジスタ２、内部回路のＮＭＯＳトランジスタの電流電圧特性を示す。なお、図３に示すグラフでは、縦軸にＩ／Ｏ端子に印加される電流の絶対値を示し、横軸にＩ／Ｏ端子の端子電圧を示す。また、ＰＮＰトランジスタ２の電流電圧特性を曲線Ａで示し、ＮＰＮトランジスタ４の電流電圧特性を曲線Ｂで示し、ＮＭＯＳトランジスタの電流電圧特性を曲線Ｃで示す。

図３に示すように、ＮＰＮトランジスタ４の電流電圧特性は、ダイオードの順方向動作に基づき急峻な傾きを有する。この特性より、Ｉ／Ｏ端子に静電気が印加された場合に発生するサージ電流は、ＮＰＮトランジスタ４のダイオードの順方向動作によって放電され、Ｉ／Ｏ端子とＧＮＤ端子との間の電位差の上昇を抑制する。ＧＮＤ−条件ではサイリスタには、電流はほとんど流れない。

静電気がＶＤＤ＋条件で印加された場合について説明する。この条件におけるサージ電流は、サイリスタを構成するＰＮＰトランジスタ２のダイオードの順方向動作によって、Ｉ／Ｏ端子からＰＮＰトランジスタ２を介してＶＤＤ端子に流れる。図４に、ＶＤＤ＋条件におけるＮＰＮトランジスタ４、ＰＮＰトランジスタ２、内部回路のＰＭＯＳトランジスタの電流電圧特性を示す。なお、図４に示すグラフでは、縦軸にＩ／Ｏ端子に印加される電流の絶対値を示し、横軸にＩ／Ｏ端子の端子電圧を示す。また、ＰＮＰトランジスタ２の電流電圧特性を曲線Ａで示し、ＮＰＮトランジスタ４の電流電圧特性を曲線Ｂで示し、ＰＭＯＳトランジスタの電流電圧特性を曲線Ｄで示す。

図４に示すように、ＰＮＰトランジスタ２の電流電圧特性は、ダイオードの順方向動作に基づき急峻な傾きを有する。また、ＮＰＮトランジスタ４のスナップバック電圧は、ＮＭＯＳトランジスタの破壊電圧よりも高い電圧である。この特性より、Ｉ／Ｏ端子に静電気が印加された場合に発生するサージ電流は、ＰＮＰトランジスタ２のダイオードの順方向動作によって放電され、Ｉ／Ｏ端子とＶＤＤ端子との間の電位差の上昇を抑制する。また、Ｉ／Ｏ端子とＶＤＤ端子との間の電位差の上昇が抑制されるため、ＮＰＮトランジスタ４に電流はほとんど流れない。

静電気がＶＤＤ−条件で印加された場合について説明する。この条件におけるサージ電流は、ＮＰＮトランジスタ４が導通状態になることによって、ＶＤＤ端子からＮＰＮトランジスタ４を介してＩ／Ｏ端子に流れる。本実施の形態においては、ＮＰＮトランジスタ４のスナップバック電圧をＰＮＰトランジスタ２の寄生ダイオードのブレークダウン電圧よりも低く設定している。図５に、ＶＤＤ−条件におけるＮＰＮトランジスタ４、ＰＮＰトランジスタ２、内部回路のＮＭＯＳトランジスタの電流電圧特性を示す。なお、図５に示すグラフでは、縦軸にＩ／Ｏ端子に印加される電流の絶対値を示し、横軸にＩ／Ｏ端子の端子電圧を示す。また、ＰＮＰトランジスタ２の電流電圧特性を曲線Ａで示し、ＮＰＮトランジスタ４の電流電圧特性を曲線Ｂで示し、ＰＭＯＳトランジスタの電流電圧特性を曲線Ｄで示す。

図５に示すように、ＮＰＮトランジスタ４のスナップバック電圧は、ＮＭＯＳトランジスタの破壊電圧及びＰＮＰトランジスタ２の寄生ダイオードのブレークダウン電圧よりも低い電圧である。この特性より、Ｉ／Ｏ端子にＶＤＤ−条件で、静電気が印加された場合に発生するサージ電流は、ＮＰＮトランジスタ４のスナップバック動作によって放電され、Ｉ／Ｏ端子とＶＤＤ端子との間の電位差の上昇を抑制する。また、Ｉ／Ｏ端子とＶＤＤ端子との間の電位差の上昇が抑制されるため、ＰＮＰトランジスタ２の寄生ダイオードはブレークダウンすることはなく、この寄生ダイオードに電流はほとんど流れない。

上記説明より、本実施の形態の静電破壊保護装置１は、サイリスタのターンオン電圧をＮＰＮトランジスタ４のエミッタ端子とベース端子との間に形成される寄生ダイオードのブレークダウン電圧よりも低く設定する。また、ＮＰＮトランジスタ４がスナップバック動作を行う電圧をＰＮＰトランジスタ２の寄生ダイオードのブレークダウン電圧よりも低く設定する。これによって、本実施の形態の静電破壊保護装置１は、ＰＮＰトランジスタ２、ＮＰＮトランジスタ４の寄生ダイオードをブレークダウンさせることなく、サージ電流を放電する。

サイリスタがターンオンした場合のオン抵抗、スナップバック動作するトランジスタのオン抵抗は、ブレークダウンした寄生ダイオードのオン抵抗よりも小さくなるため、図１に示すように静電破壊保護装置を構成することで、より大きなサージ電流を流すことが出来る。

ここで、本実施の形態に用いられるトランジスタの構造について説明する。図６に本実施の形態にかかる静電破壊保護装置１の断面構造を示す。

図６に示すように、基板領域の上層にＮＰＮトランジスタ３が形成されるＰウェル領域１０、ＰＮＰトランジスタ２が形成されるＮウェル領域２０、ＮＰＮトランジスタ４が形成されるＰウェル領域３０を有している。

Ｐウェル領域３０の上層には、図１に示したＮＰＮトランジスタ４のベース領域３１、エミッタ領域３２、コレクタ領域３３が形成される。ベース領域３１は、Ｐ型半導体で形成され、Ｐウェル領域３０よりも不純物濃度が高く設定される。エミッタ領域３２は、Ｎ型半導体で形成され、Ｎウェル領域よりも不純物濃度が高く設定される。また、エミッタ領域３２の下部であって、エミッタ領域３２に接する領域には、Ｎ型半導体で形成され、エミッタ領域３２よりも不純物濃度の低いＬＤＤＰ領域３４が形成される。コレクタ領域３３は、Ｎウェル領域よりも不純物濃度が高いＮ型半導体で形成されている。

Ｎウェル領域２０の上層には、図１に示したＰＮＰトランジスタ２のエミッタ領域２１、ベース領域２２が形成される。ベース領域２２は、Ｎ型半導体で形成され、Ｎウェル領域２０よりも不純物濃度が高く設定される。エミッタ領域２１は、Ｐ型半導体で形成され、Ｐウェル領域よりも不純物濃度が高く設定される。また、エミッタ領域２１の下部であって、エミッタ領域２１に接する領域には、Ｐ型半導体で形成され、エミッタ領域２１よりも不純物濃度の低いＬＤＤＢ領域２３が形成される。なお、ＮＰＮトランジスタ３が形成されるＰウェル領域１０がＰＮＰトランジスタ２のコレクタとなる。

Ｐウェル領域１０の上層には、図１に示したＮＰＮトランジスタ３のエミッタ領域１３、ダイオード５のアノード領域１２、カソード領域１１が形成される。エミッタ領域１３は、Ｎ型半導体で形成され、Ｎウェル領域よりも不純物濃度が高く設定される。なお、ＮＰＮトランジスタ３が形成されるＰウェル領域１０が、ＮＰＮトランジスタ３のベース、ＰＮＰトランジスタが形成されたＮウェル領域２０がＮＰＮトランジスタ３のコレクタに相当する。

ダイオード５のアノード領域は、Ｐウェル領域１０よりも不純物濃度の高いＰ型半導体で形成される。ダイオード５のカソード領域は、Ｎウェル領域２０よりも不純物濃度の高いＮ型半導体で形成される。

なお、Ｎウェル領域２０及びＰウェル領域１０、３０の上層であって、ベース領域、コレクタ領域、エミッタ領域、アノード領域及びカソード領域が形成されていない部分には、絶縁領域６が形成される。

上記説明より、本実施の形態にかかる静電破壊保護装置１は、エミッタ領域２１、３２の下部にエミッタ領域よりも不純物濃度の低い領域（ＬＤＤＢ領域２３及びＬＤＤＰ領域３４）を形成することで、エミッタ端子に印加される電圧に基づきエミッタ領域とウェル領域との間の電界強度を緩和させることができる。これによって、エミッタ端子とベース端子との間に形成されるダイオードのブレークダウン電圧をダイオード５のブレークダウン電圧あるいはＮＰＮトランジスタ４のスナップバック電圧よりも高い電圧に設定する。このトランジスタの寄生ダイオードのブレークダウン電圧は、ＬＤＤＢ領域２３及びＬＤＤＰ領域３４の不純物濃度により調整することが可能である。

この静電破壊保護装置１の製造方法について、図７乃至９、図１０乃至１５を用いて説明する。図７乃至９は、本実施の形態の静電破壊保護装置を、上面から見た図を示し、図１０乃至図１５は、図７乃至９のＸ−Ｘ'線に沿った断面構造を示す図である。

第１の工程の終了時における静電破壊保護装置１の断面図を図１０に示す。第１の工程では、Ｐ型半導体で形成される基板領域の上層に選択的に溝（トレンチ）を形成し、この溝に酸化膜等の絶縁体を埋め込む。これによって、絶縁領域６を形成する。

第２の工程の終了時における静電破壊保護装置１の断面図を図１１に示す。図１１に示すように、第２の工程では、Ｐウェル領域１０、３０とＮウェル領域２０が形成される。Ｐウェル領域１０、３０と、Ｎウェル領域２０とは、それぞれマスクを用いてレジストを選択的に塗布するパターニングによって形状が規定される。このパターニングに基づき、所定の領域に不純物を注入することでＰウェル領域１０、３０とＮウェル領域２０が形成される。Ｐウェル領域を形成する場合は、例えばボロンイオンを注入する。Ｎウェル領域１０を形成する場合は、例えばリンイオンを注入する。

第３の工程の終了時における静電破壊保護装置１の断面図を図１２に示す。図１２に示すように、第３の工程では、ダイオードのブレークダウン電圧を向上させるための低濃度領域（ＬＤＤＢ領域２３、ＬＤＤＰ領域３４）を形成する。ＬＤＤＢ領域２３は、ＰＮＰトランジスタ２のエミッタ領域２１が形成される領域であって、エミッタ領域２１が形成される領域よりも深い領域に達する領域に形成される。ＬＤＤＢ領域２３は、例えばボロンイオンを注入することで形成される。ＬＤＤＰ領域３４は、ＮＰＮトランジスタ４のエミッタ領域３１が形成される領域であって、エミッタ領域３１が形成される領域よりも深い領域に達する領域に形成される。ＬＤＤＰ領域３４は、例えばリンイオンを注入することで形成される。ここで、ＬＤＤＢ領域２３及びＬＤＤＰ領域３４に注入される不純物濃度は、Ｎウェル領域及びＰウェル領域とほぼ同じ濃度である。

第４の工程の終了時における静電破壊保護装置１の断面図を図１３に示す。図１３に示すように、第４の工程では、ベース領域、コレクタ領域、エミッタ領域、アノード領域及びカソード領域が形成される。ＮＰＮトランジスタ４のベース領域３１及びＰＮＰトランジスタ２のエミッタ領域２１及びダイオード５のアノード領域１２は、ボロンイオンを注入することで形成される。このとき、注入される不純物の濃度は、Ｐウェル領域の不純物の濃度よりも高い。一方、ＮＰＮトランジスタ４のコレクタ領域３３、エミッタ領域３２、ＮＰＮトランジスタ３のエミッタ領域１３、及びＰＮＰトランジスタ２のベース領域２２は、ヒ素イオンを注入することで形成される。このとき、注入される不純物の濃度は、Ｎウェル領域の不純物の濃度よりも高い。この工程までが終了し、次の工程で形成されるコンタクトを示した上面図が、図７に相当する。

第５の工程の終了時における静電破壊保護装置１の断面図を図１４に示す。図１４に示すように、第５の工程では、層間膜４１とコンタクト４２、１層目の金属配線４３が形成される。層間膜４１は、素子領域の表面を覆うように形成される。コンタクト４２は、ベース領域、コレクタ領域、エミッタ領域の表面がそれぞれ露出するように層間膜４１を貫通して形成される。コンタクト４２は、層間膜４１に形成された溝に金属材料を充填することで形成される。１層目の金属配線４３は、静電破壊保護装置１の素子の接続に応じて配線され、層間膜４１の表面に形成される。この金属配線を形成した段階での上面図が、図８に相当する。なお、図８では、次の工程で形成されるビアも合わせて示されている。

第６の工程の終了時における静電破壊保護装置１の断面図を図１５に示す。図１５に示すように、第６の工程では、層間膜４４、ビア４５、２層目の金属配線４６が形成される。層間膜４４は、１層目の金属配線と２層目の金属配線とを絶縁するように形成される。ビア４５は、１層目の金属配線と２層目の金属配線とを接続する。ビア４５は、層間膜４４を貫通して、１層目の金属配線の表面が露出するように形成された溝に金属材料を埋め込むことで形成される。２層目の金属配線４６は、層間膜４４の表面に形成される。この状態の上面図が図９に相当する。

第１の工程から第６の工程を経ることで、本実施の形態にかかる静電破壊保護装置１を製造することが可能である。また、上記工程は、ＭＯＳトランジスタを形成する工程と同じ工程によって実現可能である。これによって、破壊耐圧の低いＭＯＳトランジスタを用いる回路においても、本実施の形態にかかる静電破壊保護装置１を用いて内部回路を保護することが可能である。なお、上記製造工程は、製造方法の一例であって、本実施の形態にかかる静電破壊保護装置１の製造方法はこれに限られたものではない。

変形例

以下、本発明にかかる静電破壊保護装置１を図６に示した構造とは異なる構造で実現した場合の変形例について説明する。まず、第１の変形例について説明する。第１の変形例にかかる静電破壊保護装置１の断面構造を図１６に示す。図１６に示すように、第１の変形例にかかる静電破壊保護装置は、ＬＤＤＢ領域２３及びＬＤＤＰ領域３４に変えて、Ｐウェル領域２３ａ及びＮウェル領域３４ａを有している。この場合においても、エミッタ領域とベース領域との間にエミッタ領域と同じ導電型であって、エミッタ領域よりも不純物濃度の低い領域が挿入されることになる。従って、ベース端子とエミッタ端子との間に形成されるダイオードのブレークダウン電圧を向上させることが可能である。なお、第１の変形例では、エミッタ領域２１の下部に形成されるＰウェル領域２３ａと基板領域５とを絶縁するために、ＰＮＰトランジスタ３が形成される領域の下層にディープＮウェル領域２４が形成される。図に示すように、このディープＮウェル領域２４は、ＬＤＤＰ領域３４に代えて形成されたＮウェル領域３４ａの下部には形成されないため、Ｉ／Ｏ端子とＶＤＤ端子がショートしてしまうこともない。

第２の変形例について説明する。第２の変形例にかかる静電破壊保護装置１は、ＰＮＰ２のエミッタ領域２１とＮウェル領域２０との間のブレークダウン電圧が高い場合である。この場合の静電破壊保護装置１の断面構造を図１７に示す。図１７に示すように、第２の変形例にかかる静電破壊保護装置１は、ＮＰＮトランジスタ４のエミッタ領域に隣接する低濃度領域としてＬＤＤＰ領域３４のみを有している。この第２の変形例においても、ＬＤＤＢ領域をＰウェル領域３４ａに置換しても良い。ＬＤＤＰ領域３４をＰウェル領域３４ａに置換した場合の静電破壊保護装置１の断面図を図１８に示す。

第３の変形例について説明する。第３の変形例にかかる静電破壊保護装置１は、ＮＰＮトランジスタ４のエミッタ領域３２とＰウェル領域３０との間のブレークダウン電圧が高い場合である。この場合の静電破壊保護装置１の断面構造を図１９に示す。図１９に示すように、第３の変形例にかかる静電破壊保護装置１は、ＰＮＰトランジスタ２のエミッタ領域２１に隣接する低濃度領域としてＬＤＤＢ領域２３のみを有している。この第３の変形例においても、ＬＤＤＢ領域２３をＰウェル領域２３ａに置換しても良い。ＬＤＤＢ領域２３をＰウェル領域２３ａに置換した場合の静電破壊保護装置１の断面図を図２０に示す。なお、図２０に示すように、ディープＮウェル領域２４は、ＰＮＰトランジスタ３が形成される領域の下層のみならず、ＮＰＮトランジスタ２が形成される領域の下層に形成されていても良い。

実施の形態２

実施の形態２にかかる静電破壊保護装置１ａは、実施の形態１にかかる静電破壊保護装置１のウェル領域に形成される寄生抵抗（抵抗ＲＮＷ及び抵抗ＲＰＷ）の抵抗値を実質的に大きくしたものである。この寄生抵抗の抵抗値を大きくすると、エミッタ端子とベース端子との間に形成されるダイオードがブレークダウンした後に、Ｉ／Ｏ端子とＶＤＤ端子又はＧＮＤ端子との間の電位差をサージ電流の大きさに応じて拡大することが可能である。この電位差の拡大によって、サイリスタのターンオン動作、トランジスタのスナップバック動作の開始より前に、トランジスタの寄生ダイオードがブレークダウン動作を開始した場合であっても、ダイオードが破壊する前にトランジスタがスナップバック動作を開始することが可能である。

例えば、製造工程のばらつきによって、ダイオードのブレークダウン電圧が大きくばらつく場合には、このように抵抗ＲＮＷ及び抵抗ＲＰＷの抵抗値を実質的に大きくしておくことが有効である。

抵抗ＲＮＷ及び抵抗ＲＰＷの抵抗値を実質的に大きくした静電破壊保護装置１ａの断面図の一例を図２１に示す。図２１に示すように、この場合における静電破壊保護装置１ａは、実施の形態１にかかる静電破壊保護装置１よりも、エミッタ領域とベース領域とが離されて配置されている。これによって、エミッタ領域とベース領域との間に形成されるＮウェル領域２０の距離が長くなるため、抵抗ＲＮＷ及び抵抗ＲＰＷの抵抗値は大きくなる。またＰＮＰトランジスタ２の寄生ダイオードの抵抗値を大きくする場合はＰＮＰトランジスタのベースに接続するＶＤＤ端子を半導体基板上他の領域に形成されたＮウェルのＮ型不純物拡散層に入力し、Ｐウェル領域とＰ型基板の分離のために形成されたディープＮウェル層を介してベースに接続するような構成としてもよい。この様な構造とした場合の断面図を図２２に示す。

また、実施の形態２における第１の変形例についての断面図を図２３に示す。実施の形態２における第１の変形例にかかる静電破壊保護装置１ａは、各エミッタ領域とベース領域との距離は実施の形態１と同じである。実施の形態２における第１の変形例では、コレクタ領域とベース領域との間の領域に不純物濃度が低いウェル領域を有している。この不純物濃度が低いウェル領域は、周辺に形成されるウェル領域と同じ導電型の半導体によって形成される。不純物濃度が低いウェル領域の抵抗値は、周辺に形成されるウェル領域よりも抵抗値が高い。従って、この不純物濃度が低いウェル領域を配置することで、抵抗ＲＮＷ及び抵抗ＲＰＷの抵抗値を高めることが可能である。

実施の形態２における第２の変形例についての断面図を図２４に示す。実施の形態２における第１の変形例にかかる静電破壊保護装置１ａは、実施の形態１にかかる静電破壊保護装置１と同じ構造を有している。しかし、ベース領域とベース領域が接続される端子との間に抵抗を有している。この抵抗は、例えばポリシリコンを用いた抵抗である。また、この抵抗は、ＮＰＮトランジスタ３及びＰＮＰトランジスタ２とは別に形成される。このように、トランジスタとは別に形成される抵抗を用いることで、半導体装置を製造後に配線を加工して、抵抗ＲＮＷ及び抵抗ＲＰＷの抵抗値を変更することが可能である。

以上、詳細に説明したように本実施の形態の静電破壊保護回路、保護方法によれば、電源側、接地側どちらの電源電圧に対して、正負どちらの極性の静電気が入力された場合でも内部回路を確実に防止することが可能となる。また、サイリスタのターンオンによる電流、あるいはトランジスタのスナップバック動作による電流を用いてサージ電流を放電するため、トランジスタの寄生ダイオードのブレークダウンなどによるサージ放電に比べて大きな電流を流すことが可能となり、半導体装置の破壊を防止することが可能となる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、それぞれの実施の形態の組み合わせや変形例を組み合わせることなども可能である。

実施の形態１にかかる静電破壊保護回路の回路図である。 実施の形態１にかかる静電破壊保護回路においてＧＮＤ＋条件で静電気を印加した場合の素子の電流電圧特性を示すグラフである。 実施の形態１にかかる静電破壊保護回路においてＧＮＤ−条件で静電気を印加した場合の素子の電流電圧特性を示すグラフである。 実施の形態１にかかる静電破壊保護回路においてＶＤＤ＋条件で静電気を印加した場合の素子の電流電圧特性を示すグラフである。 実施の形態１にかかる静電破壊保護回路においてＶＤＤ−条件で静電気を印加した場合の素子の電流電圧特性を示すグラフである。 実施の形態１にかかる静電破壊保護回路の断面図である。 実施の形態１にかかる静電破壊保護回路のレイアウトを示す図である。 図７に示す静電破壊保護回路の上層に金属配線を形成した場合のレイアウトを示す図である。 図８に示す静電破壊保護回路の上層に金属配線を形成した場合のレイアウトを示す図である。 第１の工程が終了したときの実施の形態１にかかる静電破壊保護回路の断面図である。 第２の工程が終了したときの実施の形態１にかかる静電破壊保護回路の断面図である。 第３の工程が終了したときの実施の形態１にかかる静電破壊保護回路の断面図である。 第４の工程が終了したときの実施の形態１にかかる静電破壊保護回路の断面図である。 第５の工程が終了したときの実施の形態１にかかる静電破壊保護回路の断面図である。 第６の工程が終了したときの実施の形態１にかかる静電破壊保護回路の断面図である。 実施の形態１の変形例にかかる静電破壊保護回路の断面図である。 実施の形態１の変形例にかかる静電破壊保護回路の断面図である。 実施の形態１の変形例にかかる静電破壊保護回路の他の一例の断面図である。 実施の形態１の変形例にかかる静電破壊保護回路の断面図である。 実施の形態１の変形例にかかる静電破壊保護回路の他の一例の断面図である。 実施の形態２にかかる静電破壊保護回路の断面図である。 実施の形態２の変形例にかかる静電破壊保護回路の断面図である。 実施の形態２の変形例にかかる静電破壊保護回路の断面図である。 実施の形態２の変形例にかかる静電破壊保護回路の断面図である。 従来の静電破壊保護回路の回路図である。

符号の説明

１、１ａ 静電破壊保護装置
２ ＰＮＰトランジスタ
３、４ ＮＰＮトランジスタ
５ ダイオード
６ 絶縁領域
１０、３０、３４ａ Ｐウェル領域
２０、２３ａ Ｎウェル領域
１１ カソード領域
１２ アノード領域
１３、２１、３２ エミッタ領域
２２、３１ ベース領域
２４ ディープＮウェル領域
３３ コレクタ領域
４１ 層間膜
４２ コンタクト
４３ 金属配線
４４ 層間膜
４５ ビア
４６ 金属配線
ＲＰＷ、ＲＮＷ 抵抗

Claims (10)

1. 第１の電源端子、第２の電源端子及び入出力端子を有する半導体装置の静電破壊保護装置であって、
   前記入出力端子から前記第２の電源端子にサージ電流を流すサイリスタと、
   前記第１の電源端子から前記入出力端子にサージ電流を流すバイポーラトランジスタとを有する静電破壊保護回路。
2. 前記サイリスタがターンオン状態となる電圧は、前記バイポーラトランジスタに形成された寄生ダイオードのブレークダウン電圧よりも低い電圧であることを特徴とする請求項１に記載の静電破壊保護回路。
3. 前記バイポーラトランジスタのコレクタ−エミッタ間が導通状態となる電圧は、前記サイリスタ内に形成された寄生ダイオードのブレークダウン電圧よりも低い電圧であることを特徴とする請求項１あるいは２に記載の静電破壊保護回路。
4. 第１の電源端子に一方の端子が接続され、入出力端子に他方の端子が接続され、第２の電源端子に制御端子が接続された第１のバイポーラトランジスタと、
   前記入出力端子に一方の端子が接続され、前記第２の電源端子に他方の端子が接続され、前記第１の電源端子に制御端子が接続されたサイリスタとを有する静電破壊保護回路。
5. 前記サイリスタは、
   前記入出力端子に一方の端子が接続され、前記第２の電源端子に他方の端子が接続され、トリガ素子及び前記第１の電源端子に制御端子が接続された第２のバイポーラトランジスタと、
   前記第２の電源端子に一方の端子が接続され、前記第１のバイポーラトランジスタの制御端子に他方の端子が接続され、前記第２の電源端子に制御端子が接続された第３のバイポーラトランジスタとを有することを特徴とする請求項４に記載の静電破壊保護回路。
6. 前記サイリスタがターンオン状態となる電圧は、前記第１のバイポーラトランジスタに形成された寄生ダイオードのブレークダウン電圧よりも低い電圧であることを特徴とする請求項４あるいは５に記載の静電破壊保護回路。
7. 前記第１のバイポーラトランジスタのコレクタ−エミッタ間が導通状態となる電圧は、前記サイリスタ内に形成された寄生ダイオードのブレークダウン電圧よりも低い電圧であることを特徴とする請求項４乃至６のいずれか１項に記載の静電破壊保護回路。
8. 前記第１のバイポーラトランジスタは、第１導電型のウェル内に形成され、当該第１のバイポーラトランジスタの前記入出力端子に接続される他方の端子部に、第２導電型の第１の拡散部と、第１の拡散部とは異なる不純物濃度の第２導電型の第２の拡散部とを有することを特徴とする請求項４乃至７のいずれか１項に記載の静電破壊保護回路。
9. 前記第２のバイポーラトランジスタは、第２導電型のウェル内に形成され、当該第２のバイポーラトランジスタの前記入出力端子に接続される他方の端子部に、第１導電型の第３の拡散部と、第３の拡散部とは異なる不純物濃度の第１導電型の第４の拡散部とを有することを特徴とする請求項４乃至８のいずれか１項に記載の静電破壊保護回路。
10. 第１の端子から第２の端子に向かって順方向電流を流すＰＮ接合部と、
    前記第１、第２の端子間に接続され、前記ＰＮ接合部の降伏電圧よりも低い電圧でターンオン状態となるサイリスタとを有する静電破壊保護回路。

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