JP2007507105A - 高信頼性多層回路基板およびその形成方法 - Google Patents

高信頼性多層回路基板およびその形成方法 Download PDF

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Abstract

マルチチップモジュールまたはハイブリッド回路用の多層回路基板は、誘電性のベース基板、ベース基板に形成された導体、および導体およびベース基板上に形成された真空堆積誘電体薄膜を含む。真空堆積誘電体薄膜はシャドウマスク法により形成された犠牲構造を用いてパターニングされる。この方法で形成された基板により、配線密度を著しく高めることができると共に基板全体の厚さを著しく減少させることができる。

Description

本発明は、半導体デバイスの作製に関し、特に集積回路やディスクリートなデバイスが実装される多層配線基板の形成に関する。
本出願は、全文を本願に援用して参照する、２００２年９月２日出願の米国仮出願第６０／４１４，２８９号、名称「多層基板」からの米国特許法第１１９条（ｅ）項に基づく優先権を主張するものである。
本出願は、全文を本願に援用して参照する、２００２年１２月２６日出願の米国特許出願第１０／３３１，１８６号、名称「多層基板」からの米国特許法第１２０条（に基づく優先権を主張する一部継続出願である
本出願は、全文を本願に援用して参照する、２００１年１２月３１日出願の米国特許出願第１０／０３８，２７６号、名称「センサ基板およびその作製方法」に関連するものである。
電子回路の実装構造として種々のものが知られている。マルチチップモジュールおよびハイブリッド回路は一般に部品接続用の金属導体を備えたセラミック基板に実装される。この部品は通常金属またはセラミック製ケーシングに封入されている。複雑なハイブリッド回路は、一般に均等に複雑な配線構造を必要とする。この場合、一般に多層の誘電体材料層間に挟まれた多層の導体層で構成された多層基板が使用される。従来の多層基板はラミネーション法によって作製されており、この方法では、金属導体が個々の誘電体層上に形成され、次いでこれら誘電体層が積層されて貼り合わせられる
ラミネーション方法として従来から種々のものが知られているが、それぞれに制約があり、多層基板の作製における有用性を制限している。高温セラミック焼成（ＨＴＣＣ）ラミネーション法では、還元雰囲気で１５００℃より高い温度での焼成により固化された誘電体材料の「グリーンシート」上に導体が形成される。焼成温度が高いために金や白金などの貴金属導体は使用できない。この結果、高温処理によって形成された基板に適用できるのはタングステンやモリブデンなどの耐火性金属導体に限られる。これら金属は湿気のある雰囲気できわめて耐食性が低く、過酷な環境での使用に適さない。
低温セラミック焼成（ＬＴＣＣ）法においてもセラミック材料のグリーンシートが用いられる。低温法では焼成時に還元雰囲気を使用する必要はないため、貴金属導体を用いることができる。しかしながら、低温プロセスに用いられる誘電体材料は一般にガラス分が高いため、相対的に耐環境腐食性が劣っていると共に、相対的に誘電率が低くかつ熱伝導性が悪い。
厚膜(ＴＦ)法では、個々の誘電体層を焼成し、次いで各層をラミネートして多層の積層体を形成することにより多層基板が形成される。しかしながら、厚膜法では比較的厚めの誘電体層を用いる必要があることから、厚膜法によって薄形の多層基板を作製することは困難である。また、厚膜の誘電体も相対的に誘電率が低く、相対的に熱伝導性が悪くてかつ耐食性が劣っている。
前掲の問題点に加えて、従来のラミネーション法では厚さ０．００６インチ未満のグリーンシートを用いることができない。これは、薄めのグリーンシートではビアホールのドリル明けやパンチ明けなどの所要の加工に確実に耐えることができないためである。また、設計者における個々のグリーンシートの厚さの調整には限界があるので、多くの場合多層基板の層数は所望の用途における最大許容基板厚さに基づく制約を受ける。つまり、薄形の多層基板が所望される場合は、一般にラミネーション法では最適な結果が得られない。
加えて、従来のラミネーション法に必須の焼成によって、誘電体材料および導電体材料の双方に１０％を越える収縮が生じ、これにより歪が発生して焼成後のビアと導体との位置不整合が生じる。適度の配線密度を有する基板の設計においてはある程度収縮の影響に対応することができるが、より高い配線密度およびよりきびしい寸法公差を有する用途においては設計プロセスに多大な時間が費やされると共に、著しい歩留り低下が生じる。
このため従来の方法には数種の制約事項による制限があった。前述の方法はいずれも作製可能な最小基板厚さについての制約を有している。また、前述の方法における種々の焼成要件は回路構造に適した材料の使用を不可能にしている。また、前述の方法ではいずれも焼成時に位置整合の問題の因となる収縮が発生する。
米国特許第３，３７９，５６８号明細書 英国特許第１，１０２，８３２号明細書 米国特許第４，９５２，４２０号明細書 米国特許第４，９１１，７９６号明細書 欧州特許第３２９，９７３号明細書 米国特許第３，２９４，６５３号明細書 国際公開第８９／０２６９７号パンフレット
本発明の実施形態による多層回路基板は、ベース基板と、真空堆積法によってベース基板上に形成された一つ以上の追加の誘電性および導電性薄膜とを備える。真空堆積された誘電体層は、従来のラミネーション法で用いられる誘電体層に比べて著しく膜厚が薄く、これにより従来のラミネーション法によって形成された多層回路基板に比べて著しく薄形の多層回路基板の形成が可能になる。真空堆積された誘電体は「焼成のまま」の状態で成膜されており、この状態は本質的に次の処理において収縮を受けないので、位置不整合による歩留り低下は著しく低減もしくは解消される。加えて、真空堆積法は使用可能な導電体または誘電体材料の種類に制限を及ぼさないことから、大幅に性質を調整し得る種々の材料を用いることができる。また、真空堆積法によっても密閉層が形成され、これにより信頼性の高い基板を容易に形成できる。
本発明のさらなる実施形態によれば、堆積誘電体は、高選択性エッチング剤を用いて除去される犠牲構造を用いることによってパターニングされる。この犠牲構造は好適には高精密なシャドウマスクを用いて形成される。このシャドウマスクにより誘電体パターンを下地構造に精密に位置合せすることができ、それにより従来のラミネーション法では達成できない高配線密度および厳密な寸法公差が可能になる。
本発明のさらなる実施形態によれば、シャドウマスキング法、化学エッチングおよびフォトレジストリフトオフなどのパターニング法を用いて導電性材料のパターニングが行われる。このため、導体を精密に下地構造と位置整合させることができると共に、従来のラミネーション法では達成できない線幅で導体を形成することができる。
本発明のさらなる実施形態によれば、希釈導電性インクを用いてビアホールの側壁に導電性材料の連続薄膜層を形成し、次いで濃縮導電性インクを用いて導電性プラグを形成することによって、誘電性のベース基板に密閉形ビアが形成される。この後、ビア内の導電性材料を焼結して一体化することで、周囲の誘電体に収縮を発生させることなく密閉形ビアが形成される。
本発明の一実施形態による多層回路基板は、導体が形成された誘電性のベース基板、および該導体を覆う少なくとも一つのパターニングされた真空堆積薄膜誘電体層を特徴とするものである。各種の実施形態において、複数の導体層および堆積誘電体の層が使用されており、複数の層はベース基板の両面に形成されていてかつ、ベース基板は密閉形ビアを備えている。好ましくは、堆積薄膜誘電体は、シャドウマスク堆積によって形成される犠牲構造を用いてパターニングされる。
本発明の別の実施形態により、マルチチップモジュールやハイブリッド回路用の多層回路基板が作製される。最初に、誘電性のベース基板が用意される。この後、好適には真空堆積法により成膜されたベタの導電性薄膜層をパターニングすることによって、ベース基板上に導体が形成される。この後、ベース基板および導体上に犠牲構造が形成される。この犠牲構造は、次の誘電体の成膜時に保護されるベース基板および導体の領域を画定するものである。この犠牲構造は好適にはシャドウマスク堆積により形成される。この後、薄膜誘電体層がベース基板、導体、および犠牲構造上に真空堆積され、さらに犠牲構造が除去されて導体およびベース基板上にパターニングされた堆積薄膜誘電体層が残される。さらに、追加の導体層および誘電体層の形成や該基板への電子部品の実装などの処理が施される。
多層回路基板の作製法の好適な実施形態を、密閉式血液グルコースセンサ回路の作製に関連して説明する。この好適な実施形態で行われる処理は本発明の一実施形態を表すものであり、本発明の方法は様々な他の用途に適用されることはいうまでもない。前記他の用途の例は好適な実施形態の説明の後に示されている。
図１ａ〜１ｈに、誘電性のベース基板に密閉形ビアを形成するための、好適な実施形態による処理の過程で形成される構造を示す。図１ａ〜１ｈの処理では一個のビアが示されているが、図示の方法を用いて複数のビアを同時に形成できることはいうまでもない。
図１ａに誘電性のベース基板１０の一部の断面図を示す。好適にはこのベース基板は、次の処理の間に収縮が生じないように予備焼成された、純度９６％のアルミナ（Ａｌ２Ｏ３）シートである。この好適な実施形態では、約０．０１０インチ厚さの２インチ×２インチ基板が使用されている。
図１ｂに、図１ａのベース基板においてビアホール１２をレーザ孔明けした後の状態を示す。好適にはレーザ孔明け後焼鈍を行って孔明け時に生じた欠陥を減少させる。レーザ孔明けを以下に述べるオーバレイ材料の精密な位置合せ方法と組み合わせて用いることで、レーザ加工限界のビア密度を有する極微細なビアを形成できる。従来のドリル明けおよびテープパンチ法では、収縮が発生することに加えて、ＨＴＣＣおよびＬＴＣＣ基板に形成されるビアの直径が約０．００５インチおよび間隔が約０．０１５インチ程度に制限されるのに対して、本好適な実施形態によれば、直径が０．００２インチで間隔が０．００６インチのビアを形成することができる。
図１ｃに、図１ｂの構造において希釈導電性インク１４をベース基板１０のビアホール１２に導入した後の状態を示す。通常、導電性インク１４は、後の熱処理で除去される有機バインダに懸濁された金や白金などの微粉状の貴金属スラリで構成される。本好適な実施形態によれば、基板に塗布されるインクは溶剤と混合することによって通常のペースト状の工業用稠度からより流動しやすい稠度に希釈される。好適には導電性インク１４は、ベース基板１０に形成されたビアホール１２に一致した開口を有する金属スクリーンを用いてスクリーン印刷法によりビアホール１２に導入される。金属スクリーンがベース基板と位置整合され、導電性インクが金属スクリーンの表面に塗布されてから、ゴム製ブレードでドラッグすることによりスクリーンの開口を通してインクが強制導入される。
図１ｄに、図１ｃの構造においてビアホール１２に真空処理を施した後の状態を示す。この真空処理により、導電性インクは、気泡や空孔を有さずにビアホールの側壁に付着する薄膜導電性被膜１６を形成する。通常は、真空処理の後１００〜２００℃の範囲で低温焼成を行って導電性インクから溶剤を除去し、次いで８５０〜９５０℃の範囲で高温焼成を行って導電性インクから有機バインダを燃焼除去させると共に導電性粒子を融解させる。
図１ｅに、図１ｄの構造において、真空処理および焼成後さらに希釈導電性インクを塗布することによって、ビアホール１２の側壁上に複数の追加の導電性材料薄膜被覆１６を形成した後の状態を示す。図１ｅに示すように、導電性材料の各連続層によってビアホール１２の側壁間の開口幅が減少している。
図１ｆに、図１ｅの構造において、未希釈または薄膜側壁層１６の形成に用いたインクよりも実質的に希釈度が低い導電性インクを用いてビアにプラグ１８を形成した後の状態を示す。場合によっては、プラグの形成後一つ以上の追加インク層２０を形成してビア端部の凹みを充填する。それぞれのインク塗布後導電性インクの焼成が行われる。
図１ｇに、図１ｆの構造において、ベース基板１０表面から残留導電性材料を除去した後の状態を示す。残留導電性材料は一般にラッピング法により除去され、このラッピング法においてベース基板１０は研磨材料が該基板表面に対して動く間定位置に保持される。ラッピング後化学エッチングを行うことでベース基板表面から残留した導電性材料を完全に除去することができる。
図１ｈに、図１ｇの構造において、約１０００〜１２００℃の温度で焼結を行って導電性インク層の個々の導電性粒子を結合させ、単一のビア導体２２に固化させた後の状態を示す。焼結後、ビアにヘリウムリーク試験を施してビアの密閉性を確認する。
図２ａ〜２ｋに、図１ａ〜１ｈの処理により形成されたビアを有するベース基板を用いた血液グルコースセンサの作製における、好適な実施形態による処理の過程で形成される構造を示す。図２ａ〜２ｋの各図において、好適な実施形態による処理が施される基板の一切片の上平面図、該上平面図のＡ−Ａ¢線での断面図、および下平面図が示されている。
図２ａにベース基板３０であって、該基板の主表面間に延びた複数の密閉形ビア３２を有するベース基板３０を示す。ベース基板３０は好適には図１ａ〜１ｈの処理に用いた種類の基板であり、好適には図１ａ〜１ｈの処理によって密閉形ビアが形成されている。
図２ｂに、図２ａの構造において基板の上面に溶接用パッド３４を形成した後の状態を示す。溶接用パッド３４は基板に実装される回路系への外部配線の接続ポイントとなるものである。好適な実施形態における溶接パッドは白金導電性インクを用いたスクリーン印刷により形成される。ただし、他の実施形態においては、接合方法の要件に合致した他の方法によって接点が形成されることもある。
図２ｃに、図２ｂの構造において、ベース基板３０の上面にパターニングされた導体３６を形成した後の状態を示す。好適には導体３６は、フォトレジストリフトオフ法によりパターニングされたチタン、白金およびチタンの連続層で形成される。リフトオフ法では、従来の露光および現像法を用いてフォトレジスト層をパターニングすることで導体３６のネガ像を形成する。物理的気相成長法（スパッタ）等によってベタの金属薄膜を基板およびフォトレジストパターン上に形成した後、フォトレジスト剥離剤を用いてフォトレジストパターンを除去する。フォトレジスト上に堆積された金属は下地のフォトレジストの溶解と共にリフトオフされ、一方、ベース基板上に堆積された金属はベース基板に付着してリフトオフ後も残る。これにより、精密にリソグラフィパターニングされた薄膜導体が、ベース基板３０およびビアに精密に位置整合された状態で形成される。
図２ｄに、図２ｃの構造においてベース基板２０および導体３６上に犠牲構造３８を形成した後の状態を示す。導体３６のパターニングにおけるリフトオフ法でのフォトレジストマスクの用法と類似の方法で、犠牲構造３８を用いて、続いての誘電体材料の堆積時に保護されるベース基板３０および導体３６の領域を画定する。好適には犠牲構造３８は、続いての誘電体の真空堆積に耐える材料で、かつ後の処理であって露出した他材料に対して犠牲材料の選択性が高いエッチング液による処理で簡単に除去される材料で形成される。好適な実施形態において、犠牲構造３８はシャドウマスク法により堆積されたアルミニウムで形成される。シャドウマスク法においては、犠牲構造のポジ像を担持したシャドウマスクが、ベース基板３０表面および導体３６に接してまたはそれらの近傍に設置される。アルミニウムがスパッタなどの真空堆積法等によってシャドウマスク上にベタで成膜されて、シャドウマスクの開口によって露出した当該領域の基板上に犠牲構造が形成される。成膜後シャドウマスクが除去され、図２ｄに示すようにパターニングされたアルミニウム構造３８が残る。好適な実施形態において、好ましくは、犠牲構造３８は該犠牲構造３８を用いてパターニングされる次の誘電体層より実質的に厚くなるように形成される。
図２ｅに、図２ｄの構造において、ベース基板、導体および犠牲構造上に誘電体薄膜４０を真空堆積した後の状態を示す。好適な実施形態において、誘電体材料はアルミナであり、スパッタや蒸着などの方法によって真空堆積されて、「焼成のまま」の形すなわち続いての処理の間に収縮などの顕著な構造的変化が生じない形で高密閉性の誘電体材料層が形成される。誘電体薄膜４０の密度、付着力および密閉性を高めるために、イオンビームアシスト成膜（ＩＢＡＤ）を用いて、成膜時に堆積誘電体材料に低エネルギのイオンを照射して付着力および皮膜密度の向上を図ることもできる。真空堆積による誘電体薄膜の形成によって、従来の最小グリーンシート厚さが０．００６インチすなわち約１５０μｍであったのに対し、１００Å乃至２０μｍ（０．００００４〜０．０００８インチ）の範囲の厚さの層を形成することができる。故に、従来のシート誘電体ではなく真空堆積された誘電体薄膜を用いることによって、著しく薄型の多層基板の作製すなわち従来のラミネーション法によって形成された基板よりも著しく層数の多い多層基板を作製することができる。加えて、真空堆積層はきわめて密閉性が高く、外部環境に対して下地材料膜を顕著に保護する作用が得られる。
図２ｆに、図２ｅの構造において、アルミニウム犠牲構造を選択的に除去することによって堆積誘電体層４０のパターニングを行った後の状態を示す。該アルミニウム犠牲構造に対して選択性を有する塩化鉄溶液または他の軽エッチング液を用いることで、アルミニウム犠牲構造はチタン導体、アルミナベース基板および金ビアに対して選択的に除去される。エッチング液は、犠牲構造の側壁に堆積された極度に薄い誘電体材料層中のピンホールおよびその他の欠陥を通じてアルミニウム犠牲構造に達する。犠牲構造の高さが誘電体層の高さよりも実質的に高くなるように形成することにより、十分に薄い側壁のカバレッジが行えると共に十分な側壁表面積が確保されてエッチング液の浸入が可能になる。アルミニウム犠牲構造が溶解すると、該犠牲構造を覆っている誘電体薄膜が崩れて次の洗浄によって洗い流され、図２ｆに示すようなパターニングされた誘電体薄膜が残る。この誘電体薄膜により、その上の導体への接続用の導体３６の部分を選択的に露出させた状態で、導体３６およびベース基板３０の大半の部分が保護される。犠牲構造３８は、前述のシャドウマスク法を用いてベース基板３０および導体３６に精密に位置決めされ、また堆積誘電体薄膜４０はさらなる処理の間に顕著な構造的変化を生じないので、堆積誘電体薄膜４０の開口が、下地の導体３６およびベース基板３０に精密に位置整合されて、ビアおよび導体密度を高めることができると共にプロセスの歩留りが向上する。
図２ｇに、図２ｆの構造において、ベース基板３０の上面に追加の溶接用パッド４２を形成し、次いでベース基板３０の底面にセンサ電極４４を形成した後の状態を示す。好適にはセンサ電極４４は、フォトレジストリフトオフ法によりベース基板３０の底面にパターニングされたチタン、白金およびチタンの連続薄膜で形成される。
図２ｈに、図２ｇの構造において、誘電性のベース基板３０中を延びたビア３２に接しているセンサ電極４４の部分上にキャップ４６を形成した後の状態を示す。キャップ４６により、ビア３２、およびビア近傍のベース基板３０の部分であってレーザ孔明けの結果ある程度非晶質になっていて化学的劣化が起りやすくなっている部分への汚染流体の侵入が防がれる。好適な実施形態において、キャップ４６は、ポジ形シャドウマスク法を用いて形成された高純度のアルミナキャップであって、ビア３２に対するキャップ４６の精密な位置合せが可能なものである。
図２ｉに、図２ｈの構造において導体３６の露出部に金の接点パッド４８を形成した後の状態を示す。金接点パッド４８は、集積回路およびディスクリートなデバイスの、導体３６に対する電気的接続用の接点となる。また、金リング５０が堆積誘電体薄膜４０の外周に形成されて、回路部品が実装される領域を画定している。金リング５０は、後の回路部品上に保護キャップを接合する処理において使用される。金接点パッド４８および金リング５０は好適にはフォトレジストリフトオフ法によって形成される。
図２ｊに、図２ｉの構造において、ベース基板３０、導体３６および堆積誘電体薄膜４０で構成される多層基板に集積回路５２およびディスクリートなキャパシタ５４を実装した後の状態を示す。集積回路５２はワイヤボンディングによって金接点パッド４８に接続されている。好適な実施形態において、この集積回路は、ベース基板３０の上面に形成された導体３６およびベース基板３０を貫通して形成された密閉形ビア３２を通じて、ベース基板３０の底面のセンサ電極４４に電気的に導通している。集積回路５２は、センサ電極４４から得た読み取り値を用いて酸素およびグルコースの測定値を作成し、この測定値を表すデジタル出力信号を供給する。この好適な実施形態ではワイヤボンディングを用いて集積回路５２が接続されているが、別の実施形態では、フリップチップ構造やボールグリッドアレイ構造などの他の接続方法が使用される。
図２ｋに、図２ｉの構造において保護キャップ５６をボンディングして回路部品を封入した後の状態を示す。好適にはキャップ５６は堆積誘電体薄膜に形成された金リングに接合された金キャップである。得られた構造において、保護キャップ５６は基板上面での流体に対する密閉封止部となり、一方、密閉形ビア３２およびそれに関連したキャップ４６はセンサ電極４４が位置する露出した底面での流体に対する密閉封止部となる。金キャップとベース基板との間に位置する堆積誘電体薄膜４０もまた真空堆積によりベース基板３０に密閉式に接合され、その結果回路部品は外部環境に対して完全に密閉された状態で封止される。
図１ａ〜１ｈおよび図２ａ〜２ｋに示した処理は血液グルコースモニタの作製についての好適な実施形態を示したものであるが、この処理に用いた方法は、高い位置整合精度、比較的少ない収縮、および潜在的に高い導体およびビア密度を備えた薄型多層基板の作製が所望される広範囲の用途に普く適用されるものである。故に、本好適な実施形態の多数の個別項目は、種々の所望の実施形態に応じて変更、修正または除去することができる。
総じて、本好適な実施形態の方法は、任意の所望の数の誘電体および導体層で構成される多層基板の形成に適合する。この基板は、ベース基板上に堆積されるパターニングされた誘電性および導電性薄膜で形成される。好適には、犠牲構造を用いて堆積誘電体層をパターニングすることにより誘電体層にビア用もしくは大きめの導体接点領域を露出させるための開口を形成する。
本発明の実施形態により使用される薄膜は好適には真空堆積により形成される。本発明の開示を目的として、真空堆積という用語は、調整雰囲気における低圧での材料の成膜を指すものとする。この堆積方法として蒸着、スパッタ（ＰＶＤ）および化学的気相成長法（ＣＶＤ）がある。例えば１０μｍといった比較的厚い層を形成したい場合は蒸着を用いることが好ましい。しかしながら、蒸着で得られる層は比較的付着力が弱く、また密度が低い。蒸着層の付着力および密度はイオン照射を用いることで改善される（イオンアシスト蒸着）。付着力を優先する場合はスパッタ（ＰＶＤ）が好ましい。しかしながら、スパッタによって形成される層の成長速度は蒸着によって形成される層の成長速度に比べて約一桁程度遅い。必要に応じてＣＶＤを用いて蒸着やスパッタで形成しにくい材料の層が形成される。
ベース基板については、大半の実施形態において焼成のままの誘電体セラミック材料の硬質シートを用いることが好ましい。しかしながら、ベース基板は種々の基板材料で構成することが可能である。これは、誘電性および導電性薄膜の形成に使用される成膜プロセスは比較的低温で行われ、かつ犠牲構造を用いたこれら薄膜のパターニングには比較的緩いエッチング液が使用されるためである。好適な実施形態では純度９２〜９６％のアルミナで構成された基板を用いたが、高純度ベリリアおよび窒化アルミニウムのベース基板も使用可能である。ポリイミド製フレキシブル基板やエポキシ樹脂含浸ガラスファイバで構成された標準的なプリント回路基板などの他の種類の誘電体基板を用いることも可能である。光学的用途において、ガラス及びサファイアなどの基板が用いられてもよい。放射線硬化用途用としては、ガリウム砒素（ＧａＡＳ）基板が用いられ、必要に応じて薄膜誘電体保護層が備えられる。先進的な用途における基板は、従来のリソグラフィ法によって特定用途向け集積回路（ＡＳＩＣ）が形成された、シリコンまたはＧａＡＳなどの半導体基板からなる。薄膜誘電体および金属層が本発明の方法によって半導体基板上に形成され、それによりＡＳＩＣが保護されると共に、センサ電極およびディスクリート部品をＡＳＩＣに接続するための金属パターンが形成される。
導体については、シャドウマスキング法、フォトレジストリフトオフパターニング法、または化学エッチング法によってパターニングされた薄膜導体を用いることが好ましい。しかしながら、別の実施形態では、導体はスクリーン印刷などの他の方法で形成されることもある。導体の厚さは、導体に施される接合操作の種類に基づいて選択される。例えば、抵抗溶接される導体は厚膜層で形成され、一方ワイヤボンディングなどの低電力法によって接続される導体は薄膜で形成される。さらに、好適な実施形態ではワイヤボンディング用に設計された導体が提供されていたが、別の実施形態では、導体は、フリップチップ構造やボールグリッドアレイ構造などの他の集積回路接続構造用にパターニングされることもある。使用可能な導体材料の種類は、数種の従来式ラミネーション方法のように処理条件による制約を受けないため、個別の用途に応じて選択することが可能である。導体材料には、白金、金、銀、銅、チタン、タングステン、およびアルミニウムなどの金属、並びに合金、シリサイドなどの導電性コンパウンド、または個別の実施形態に適用可能なあらゆる他の導電体が含まれる。好適な実施形態の導体は異なる導電性材料の連続層で形成されているが、一つの導電性材料を用いることもできる。
また、本発明の実施形態により、堆積誘電体材料についての高い選択の自由度が与えられる。総じて、誘電体層は、真空堆積法であって下地材料への付着性が良好でかつきわめて薄い層を形成するために良好なプロセス制御が行える真空堆積法によって形成可能なものである。総じて、ほぼ純粋な形で得ることが可能な任意の誘電体材料を蒸着して基板上に薄膜として真空堆積することができる。故に、アルミナ、窒化アルミニウム、酸化シリコン、窒化シリコン、酸窒化シリコン、窒化チタンなどの、種々の堆積誘電体材料を使用することができる。真空堆積誘電体薄膜によって、高度に調整可能な膜厚、高い密閉性、寸法安定性、熱的および化学的安定性、および調整可能な誘電性および熱伝導性等の、複数の所望の性質が得られる。本発明の開示を目的として、「堆積誘電体」という用語は、誘電体層が形成される処理の説明に加えて、得られた堆積誘電体の構造的特徴であって、該誘電体膜が形成される基材に対する適合性および密閉性、高密度および高付着力、および寸法安定性ならびに熱的および化学的安定性等の従来のラミネート方式誘電体膜にない構造的特徴の説明にも適用されるものとする。
薄膜誘電体層は好適にはシャドウマスク堆積法によって形成された犠牲構造を用いてパターニングされる。好適な実施形態では比較的大きくパターニングされた開口を有する一つの誘電体薄膜を使用したが、別の実施形態では、複数の誘電体薄膜層が使用されることもある。これら複数の誘電体薄膜は、隣接し合った層の導体を接続するビアなどのきわめて微細なパターニング形状を有するものである。好ましくは、レーザ孔明け法を用いて微細パターニング形状用のシャドウマスクの開口を形成し、それによって０．００２インチの微小な直径および０．００６インチの微小な間隔を有するビアの形成が可能になる。
故に、本発明の実施形態による導電性および誘電性の薄膜およびパターニング法を用いて、多層基板の外形寸法が、従来のラミネーション法により作製されたものに比べて著しく減少される。次表に、従来のラミネーション法および本発明の実施形態により得られる最小寸法およびその他の特性を比較して示す。
Figure 2007507105
好適な実施形態の多層基板はビア、導体および誘電体層のみで構成されているが、他の実施形態では、キャパシタ、抵抗およびインダクタなどの受動部品が多層基板に集積または埋め込まれている。例えば、好適な実施形態の回路はディスクリートなキャパシタを含んでいるが、他の実施形態では、キャパシタは、堆積誘電体層によって分離された導体を基にして多層基板に一体的に形成される。例えば、導体板間に位置した酸化シリコンまたは窒化シリコン誘電体層を用いてキャパシタが形成される。一体形のキャパシタおよびトレンチを形成することも可能である。真空堆積および誘電体層のパターニングによって得られる材料制御レベルおよび寸法精度によって、キャパシタ構造の精密なパターニング並びに堆積誘電体層の厚さおよび誘電率の調整によるキャパシタパラメータの調整が可能になる。薄膜インダクタおよび薄膜抵抗もまた多層基板内に集積することができる。薄膜抵抗は、窒化タンタル（ＴａＮ）、ポリシリコン、チタン、サーメットまたはニクロムなどの材料層をパターニングして形成される。別の実施形態では、基板層をパターニングして基板層と一体化した微小電気機械システム（ＭＥＭＳ）が形成される。例えば、前述のパターニング方法を用いて、マイクロ流体構造、バルブ、反応室、歪ゲージ、マイクロアクチュエータ、電気機械センサアレイ、および光学検波器などの構造を作製することができる。さらに、レイアウトおよび材料の選択によって、熱管理、電力管理、シールドおよび接地などの多層基板の付加的性質を精密に調整することができる。
本発明により種々の実施形態が実施される。総じて、本発明の実施形態により作製された多層回路基板は、導体が形成された誘電性のベース基板、および該導体を覆う少なくとも一層のパターニングされた真空堆積誘電体薄膜を特徴とする。種々の実施形態において、複数の導体および誘電体薄膜層が使用され、導体は薄膜から形成され、複数の層はベース基板の両面に形成され、ベース基板は密閉形ビアを備えている。好ましくは、堆積誘電体薄膜は、シャドウマスク堆積法により形成された犠牲構造を用いてパターニングされる。
図３に多層回路基板の作製におけるプロセスフローを示す。この多層回路基板は、好適な実施形態、前述の他の実施形態およびさらなる他の実施形態を包含するものである。最初に、誘電性のベース基板が用意される（６０）。次いで、好適には真空堆積法で堆積された導体薄膜のベタ層をパターニングすることによって、導体がベース基板上に形成される（６２）。次いで犠牲構造がベース基板および導体上に形成される（６４）。この犠牲構造により、続いての誘電体成膜時に保護されるベース基板および導体の領域が画定される。好適には犠牲構造はシャドウマスク堆積法により形成される。次いで、誘電体薄膜がベース基板、導体および犠牲構造上に真空堆積され（６６）、犠牲構造が除去されて（６８）、導体およびベース基板上に、パターニングされた誘電体薄膜が残る。さらに、追加の導体層や誘電体層の形成や電子部品の実装などの処理が施される。
当業者に明らかなように、前述のプロセスにおいて説明したタスクは必ずしも他のタスクを除外するものではなく、むしろ、形成される個別構造に応じてさらなるタスクが前述のプロセスに組み込まれ得る。例えば、タスク処理の間における不働体化層や保護層の形成および除去、フォトレジストマスクおよびその他のマスキング層の形成および除去、反射防止層の塗布および除去、ドーピング、洗浄、平坦化、焼鈍およびその他のタスクなどの中間処理タスクを、具体説明した前述のタスクと併せて実行することが可能である。さらに、これらのプロセスは、ベース基板中の複数の部分またはベース基板上の複数の位置で同時に実行することができる。すなわち、図示および前述した実施形態は好適なものであるが、これらの実施形態は単に例として提示されたものであることは明らかである。本発明は特定の実施形態に限定されず、添付した請求の範囲およびその等価物に包含される種々の変形、組合せおよび置換に亘って適用される。
好適な実施形態による密閉形ビアの作製の過程で形成される構造を示す図である。 好適な実施形態による密閉形ビアの作製の過程で形成される構造を示す図である。 好適な実施形態による密閉形ビアの作製の過程で形成される構造を示す図である。 好適な実施形態による密閉形ビアの作製の過程で形成される構造を示す図である。 好適な実施形態による密閉形ビアの作製の過程で形成される構造を示す図である。 好適な実施形態による密閉形ビアの作製の過程で形成される構造を示す図である。 好適な実施形態による密閉形ビアの作製の過程で形成される構造を示す図である。 好適な実施形態による密閉形ビアの作製の過程で形成される構造を示す図である。 好適な実施形態による、多層回路基板および回路構造の作製の過程で形成される構造を示す図である。 好適な実施形態による、多層回路基板および回路構造の作製の過程で形成される構造を示す図である。 好適な実施形態による、多層回路基板および回路構造の作製の過程で形成される構造を示す図である。 好適な実施形態による、多層回路基板および回路構造の作製の過程で形成される構造を示す図である。 好適な実施形態による、多層回路基板および回路構造の作製の過程で形成される構造を示す図である。 好適な実施形態による、多層回路基板および回路構造の作製の過程で形成される構造を示す図である。 好適な実施形態による、多層回路基板および回路構造の作製の過程で形成される構造を示す図である。 好適な実施形態による、多層回路基板および回路構造の作製の過程で形成される構造を示す図である。 好適な実施形態による、多層回路基板および回路構造の作製の過程で形成される構造を示す図である。 好適な実施形態による、多層回路基板および回路構造の作製の過程で形成される構造を示す図である。 好適な実施形態による、多層回路基板および回路構造の作製の過程で形成される構造を示す図である。 図２ａから図２ｋの処理およびその他の処理を包含するプロセスフローを示す図である。

Claims (31)

  1. 多層回路基板を形成する方法であって、
    誘電性のベース基板を用意し、
    前記ベース基板上に導体を形成し、
    誘電体層の堆積から保護される領域を画定するために、前記ベース基板および導体上に犠牲構造を形成し、
    前記ベース基板、前記導体および前記犠牲構造上に誘電体薄膜を真空堆積し、
    前記導体および前記ベース基板上に、パターニングされた堆積誘電体薄膜が残るように前記犠牲構造を除去する
    ことを含むことを特徴とする方法。
  2. 請求項１の方法において、前記導体の形成は、
    導体材料のベタ層を堆積し、
    前記導体材料のベタ層をパターニングする
    ことを含むことを特徴とする方法。
  3. 請求項２の方法において、
    前記導体材料のベタ層は、物理的気相成長法によって形成されることを特徴とする方法。
  4. 請求項２の方法において、
    前記導体材料のベタ層は、蒸着によって形成されることを特徴とする方法。
  5. 請求項２の方法において、
    前記導体材料のベタ層は、化学的気相成長法によって形成されることを特徴とする方法。
  6. 請求項２の方法において、
    前記導体材料のベタ層は、フォトレジストリフトオフ法によってパターニングされることを特徴とする方法。
  7. 請求項２の方法において、
    前記導体材料のベタ層は、化学的エッチング法によってパターニングされることを特徴とする方法。
  8. 請求項１の方法において、
    前記導体は、シャドウマスクパターニング法によって形成されることを特徴とする方法。
  9. 請求項１の方法において、
    前記導体は、スクリーン印刷法によって形成されることを特徴とする方法。
  10. 請求項１の方法において、
    前記犠牲構造は、シャドウマスク堆積法によって形成されることを特徴とする方法。
  11. 請求項１０の方法において、
    前記犠牲構造はアルミニウムで形成され、塩化鉄溶液を用いて除去されることを特徴とする方法。
  12. 請求項１０の方法において、
    前記シャドウマスク堆積法は、レーザ孔明けされたビアホールを有するシャドウマスクを用いることを特徴とする方法。
  13. 請求項１の方法において、さらに、
    前記堆積誘電体層上に回路部品を実装することを含むことを特徴とする方法。
  14. 請求項１の方法において、
    前記ベース基板は密閉形ビアを含み、
    前記導体のいずれか一つは前記密閉形ビアに接して形成されることを特徴とする方法。
  15. 請求項１の方法において、
    前記ベース基板は密閉形ビアを含み、
    前記ベース基板の用意は、
    前記ベース基板にビアホールを形成し、
    前記ビアホールの側壁に複数の導電性インクの層をそれぞれ形成し、
    前記側壁間の空隙に導電性インクを充填し、
    前記ビアホール内の前記導電性材料を焼結する
    ことを含むことを特徴とする方法。
  16. 請求項１５の方法において、
    前記複数の層の形成は、
    前記ビアホールに導電性インクを導入し、
    該ホールの側壁に前記導電性インクの層を形成するために、前記ビアホールに真空処理を施し、
    前記導電性インクの導入と、前記側壁に前記複数の導電性インクの層を形成するための
    前記真空処理とを繰り返すことを含むことを特徴とする方法。
  17. 請求項１６の方法において、
    前記導電性インクは、スクリーン印刷によって前記ビアホールに導入されることを特徴とする方法。
  18. 請求項１６の方法において、
    前記真空処理によって前記ビアホールに導入された前記導電性インク中の空孔を消失させることを特徴とする方法。
  19. 請求項１６の方法において、
    前記真空処理は、前記ビアホールの一端から施されることを特徴とする方法。
  20. 請求項１６の方法において、
    前記側壁間の前記空隙の充填に用いられる前記導電性インクは、前記複数の層の形成に用いられる前記導電性インクよりも希釈度が低いことを特徴とする方法。
  21. 請求項１６の方法において、
    前記真空処理に続いて、溶剤および有機バインダを前記導電性インクから除去するための熱処理を施すことを特徴とする方法。
  22. 請求項１５の方法において、
    前記ベース基板の用意は、前記ベース基板の表面から、残留した導電性材料を除去することをさらに含むことを特徴とする方法。
  23. 請求項１５の方法において、
    前記ビアホールはレーザ孔明けによって形成されることを特徴とする方法。
  24. 請求項２３の方法において、
    前記レーザ孔明けに続いて、前記ビアホールの前記側壁を平滑化するための焼鈍が施されることを特徴とする方法。
  25. 請求項１の方法において、
    前記ベース基板は密閉形ビアを含み、
    前記方法はさらに、
    前記密閉形ビアに接して前記ベース基板上に導体を形成し、
    前記導体および前記密閉形ビア上にキャップを形成する
    ことを含むことを特徴とする方法。
  26. 請求項２５の方法において、
    前記キャップはシャドウマスク堆積法によって形成されることを特徴とする方法。
  27. 多層回路基板であって、
    誘電性のベース基板と、
    前記ベース基板上に形成された導体と、
    前記ベース基板および前記導体上に形成されるパターニングされた真空堆積誘電体薄膜と、
    を含むことを特徴とする多層回路基板。
  28. 請求項２７の構造はさらに、
    前記堆積誘電体薄膜に実装されて前記堆積誘電体層を通じて前記導体に電気的に接続される電子部品を含むことを特徴とする構造。
  29. 請求項２７の構造はさらに、
    前記堆積誘電体薄膜に形成されて前記堆積誘電体薄膜を通じて第１の導体に接続される第２の導体と、
    前記堆積誘電体層および前記第２の導体上に形成される第２のパターニングされた真空堆積誘電体薄膜を含むことを特徴とする構造。
  30. 請求項２９の構造はさらに、
    前記第２の堆積誘電体薄膜に実装されて前記第２の堆積誘電体薄膜を通じて前記第２の導体に電気的に接続される電子部品を含むことを特徴とする構造。
  31. 請求項２７の構造において、
    前記ベース基板は密閉形ビアを含み、
    前記導体は前記密閉形ビアに電気的に接して形成されることを特徴とする構造。
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