JP2009004805A - 従来の端子を備えた超接合装置の製造方法 - Google Patents

従来の端子を備えた超接合装置の製造方法 Download PDF

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Abstract

【課題】作動中の抵抗が低く破壊電圧の高い、電力スイッチングに適した半導体ディバイスの製造方法を提供する。
【解決手段】半導体ディバイスの製造方法は、強くドープされた第１導電率形の第１領域と、弱くドープされた第２導電率形の第２領域とを含む半導体基板３の作動領域をエッチングして複数個の溝からなるメサを形成する。作動領域の所定領域を酸化し、乾式酸化物エッチング法によりエッチングして溝の酸化物を除去する。保護シールドが所定領域上から部分的に除去される。ドーパントが所定領域のメサに或る角度で打込まれる。複数個の溝は絶縁材料を備え、構造体の頂面が平坦化されて、この構造体に超接合装置が形成される。
【選択図】図１１

Description

本発明は、作動領域の最後の溝の、イオンが打込まれていない外側壁を含む縁部端子構造体を備えた半導体ディバイスの製造方法、特に、作動中の抵抗が低く破壊電圧の高い、電力スイッチングに適した金属酸化物(MOS)ゲート半導体である半導体ディバイスに関するものである。
米国特許第５,２１６,２７５号に開示されている、キシンビ チェン博士(Dr. Xingbi Chen)による超接合装置の発明以来、彼の発明の超接合効果を拡大及び改良する多くの試みがなされた。米国特許第６,４１０,９５８号および米国特許第６,３００,１７１号ならびに米国特許第６,３０７,２４６号はそのような努力の例であり、これらを言及することによりそれらの内容を本願に組み込むこととする。
米国特許第６,４１０,９５８号(Usui, et al.)は縁部端子構造と半導体構成要素としてのドリフト領域に関する。１つの導電率形の半導体本体は、他の導電率形の複数個の領域が２つ以上の異なる面に埋め込まれている縁領域を有する。半導体構成要素の作動領域の下方に、その下にある基板を用いてドリフト領域が結合されている。
米国特許第６,３０７,２４６号(Nitta, et al.)は高電圧維持縁部構造体を有する半導体構成要素を開示する。この構造体内では、多数の平行に結合した個別の構成要素がセル通路の多数のセルに配置されている。縁領域では、半導体構成要素は、遮光源ゾーン領域を備えたセルを有する。この遮光源ゾーン領域では電力半導体構成要素の整流中、不均一に大きい逆電流密度によって寄生バイポーラートランジスタの電源が入るのを抑制する。更に、遮光源ゾーン領域を有する縁部構造体は、Nitta, et al.で論じられている科学技術条件で非常に簡単に製造できる。Nitta, et al.はパラメータの効果を明確にし、ｏｎ状態で導電し、ｏｆｆ状態では、導電しない平行ＰＮ層からなるドリフト層を有する超接合半導体ディバイスの大量生産を可能にしている。Ｎ形のドリフト領域での作動不純物の総量は、Ｐ形の区分領域の作動不純物の総量の１００％から１５０％の範囲内である。加えて、Ｎ形ドリフト領域とＰ形区分領域とのいずれか一方の幅は、他方の領域の９４％から１０６％の範囲内である。
米国特許第６,３００,１７１号(Frisina)は、高電圧半導体ディバイスの縁部構造体の製造方法を開示する。この方法は、第１導電率形の第１半導体層を形成する第１工程と、この第１半導体層の頂面上に第１マスクを形成する第２工程と、このマスクの一部を除去して、マスクに少なくとも１つの開口部を形成する第３工程と、この少なくとも１つの開口部を介して、第１半導体層に第２導電率形のドーパントを導入する第４工程と、第１マスクを完全に除去し、第１半導体層上に、第１導電率形の第２半導体層を形成する第５工程と、第１半導体層に打込んだドーパントを拡散させて、第１および第２の半導体層に第２導電率形のドープされた領域を形成する第６工程とを含む。第２工程から第６工程までを１回以上繰り返し、多数の第１導電率形の積層された半導体層と、第２導電率形の２列以上のドープ領域を含む最終縁部構造体を形成する。上記の列は、上記の多数の積層された半導体層に挿入され、その後マスクの開口部を介して打込まれたドープ領域を積層することにより形成され、高電圧半導体ディバイスに近い列は、それより遠い列よりも深い。
半導体ディバイスの製造のため、唯一のエピタキシアル沈着工程を使用する方法に匹敵する技術を用いて製造される、イオンが打込まれていない、作動領域の最後の溝の外側壁を備えた縁部端子領域を提供することが望ましい。
米国特許第５,２１６,２７５号 米国特許第６,４１０,９５８号 米国特許第６,３００,１７１号 米国特許第６,３０７,２４６号
簡単に述べると、本発明は、相互に対向する第１及び第２の主表面を有する半導体基板を設けることを含む半導体ディバイスの製造方法からなる。上記の半導体基板は、第２主表面に第１導電率形の強くドープされた領域を有し、第１主表面に第１導電率形の弱くドープされた領域を有する。この方法は、上記の半導体基板において、その作動領域に複数個の溝と複数個の台地(メサ)とをエッチングして設けることを含む。各溝は、強くドープされた領域に向け、第１主表面から第１深さ位置まで伸びる第１延長部分を有し、各メサは、第１主表面に対し所定の傾斜を維持する側壁面を有する。上記の複数個の溝の各々は、複数個のメサの１つにより、その他の溝の各々から離れている。この方法は、作動領域と、作動領域の外側およびこれに隣接する端子領域内に伸びる、複数個のメサと複数個の溝との所定領域を、各メサの頂部、複数個の溝の各々の両側壁面および底部ならびに端子領域の頂部を酸化物が覆うまで酸化することを含む。この方法は、複数個のメサと複数個の溝との所定領域を、乾式酸化物エンチング法によってエッチングし、複数個の溝の底部にある酸化物を除去することを含む。この方法は、作動領域と端子領域との間の境界の所定領域上に保護シールドを形成し、その後複数個のメサと複数個の溝との所定領域の上から保護シールドを部分的に除去することを含む。この方法は、複数個のメサと複数個の溝との所定領域の少なくとも１つのメサに、隣接対の溝において、１つの溝の側壁面で、第１導電率形のドーパントを、第１所定打込み角度で打込み、上記の１つの溝の側壁面に、強くドープされた領域より低いドープ濃度を有する第１導電率形の第１ドープ領域を形成することを含む。また、この方法は、複数個のメサと複数個の溝との上記所定の少なくとも１つのメサに、第１導電率形のドーパントを打込んだ側壁に対向する上記少なくとも１つのメサの側壁面で、第２導電率形のドーパントを、第２所定打込み角度で打込んで、第１導電率形のドーパントを打込んだ側壁に対向する側壁面に第２導電率形の第２ドープ領域を設けて、複数個の溝の少なくとも１つの溝の深さ方向に沿って位置する第１および第２ドープ領域のＰ−Ｎ接合を形成すると共に、作動領域の、イオンが打込まれていない外側壁を設けることを含む。この方法は、複数個の溝に絶縁材料を充填し、構造体の頂面を平坦化して、超接合装置をこの構造体上に形成することを含む。
本発明の第２実施例では、半導体ディバイスの製造方法は、第１及び第２の主表面を有する半導体基板を設けることを含む。この半導体基板は、第２主表面に第１導電率形の強くドープされた領域を有し、第１主表面に第１導電率形の弱くドープされた領域を有する。複数個の溝と複数個のメサとが基板に形成されており、各溝は、強くドープされた領域に向け、第１主表面から第１深さ位置まで伸びる第１延長部分を有し、その側壁面は、第１主表面に対し所定の傾斜を維持する。上記の複数個の溝の各々は、メサ領域により、その他の溝から離れている。次の工程で、酸化物が沈着されて各メサの頂部ならびに各溝の側壁と底部とを酸化物の厚い層で被覆する。この方法は乾式酸化物エンチング法を用いて、各溝の側壁上と底部にある酸化物を除去することを含む。ついで、最後の溝とこの溝に隣接するメサの一部分を除いて所定領域の溝とメサ上にマスクが置かれる。フォトレジストが沈着されて、マスクが取り除けられる。この方法は、所定領域の溝とメサとのイオン打込みを含む。然し、フォトレジストが最後の溝の上に置かれているので、この溝へのイオン打込みは阻止される。構造体の他方端上の最後の溝へのイオン打込みも、同様の方法で阻止される。マスクが置かれているので、フォトレジストが最後の溝と、これに隣接するメサの一部分上に沈着し、マスクが除かれる。この溝へのイオン打込みは、また、フォトレジストにより阻止される。最後の溝へのイオン打込みを阻止することにより、この基板の上に形成されるディバイスの雪崩破壊電圧の劣化を防ぐ。イオン打込み後フォトレジストが溝とメサとから取りのけられる。最後の溝を洗浄した後、全ての溝に絶縁材料が充填され、ディバイスの頂面が平坦化される。ついで基板が超接合装置の形成準備態勢にはいる。
上記の要約ならびに以下の本発明の好ましい実施例の詳細な説明は、添付図面と共に読めばより良く理解される。本発明を図示するため、図中には、現在好ましい実施例が図示されているが、本発明は、開示されている装置および手段そのものに限定されるものではない。
ある種の言葉が便宜上のみ以下の記載に使用されているが、これに限るものではない。“右”、“左”、“下方”および“上方”の言葉は、言及している図面の方向を示すものである。“内方”および“外方”の言葉は、記載している物体とその示されている部分の幾何学的中心に向かうおよびこれから遠のく方向のことを言う。加えて、クレームおよび明細書の対応部分中で使われている“ａ”の言葉は“少なくとも１つの”を意味する。
図１から図１１は、本発明の第１の好ましい実施例による、従来の端子を備えた超接合装置の製造方法を示す。
図１に関しては、強くドープされたＮ＋基板３と弱くドープされたＮ−層５とを含む半導体ウエハの部分図が示されている。ここで用いられているように、導電率とは、記載の実施例に制限されるが、当業者であれば、Ｐ形導電率は、Ｎ形導電率に変えることができ、上記の半導体ディバイスはそれでも機能的には正しい(即ち、第１あるいは第２導電率形を用いると言っている。）ことが分かる。よって、ここで使用する場合、ＮまたはＰと言っているのはＮはＰに置き換えることができ、ＰはＮに置き換えることができることを意味する。
図２に関しては、当業界で周知の技術を用いて、Ｎ−層５がエッチングされて、エッチングで形成された溝の底部が、Ｎ＋基板３と、Ｎ−層５と間の界面に接触あるいは接近している。このエッチング方法で、溝９とメサ１１とが形成されている。メサ１１は、この方法で、トランジスタ装置をその上に形成する構造体を形成する、周囲の端子領域に対向する作動領域にあるので、“ディバイス・メサ”と言う。メサ１１に隣接する溝９の幅(Ａ)はその他の溝と比べてほぼ同じである。明確には図示していないが、溝９は、各々、溝埋め方法を容易にするため各底部より各頂部において１％から１０％分広いほうが好ましい。よって、メサ１１の側壁面は、エピタキシアル層５の第１主表面に対し所定の傾斜を維持する。溝９が、基板(強くドープされている領域)３に向け、エピタキシアル層５の第１主表面から第１深さ位置まで深さ(Ｂ)で伸びているが、基板(強くドープされた領域)３に到る全ての距離に亘って延びる必要はない。
図３は、化学蒸着法(ＣＶＤ)により、深さ約１〜３マイクロメータ(μm)の酸化物層７で各メサ１１の頂部と各溝９とを被覆した後の複数個のメサ１１と、複数個の溝９とを示す。
図４は、当業界では周知のタイプの乾式酸化物エッチング工程により、複数個の溝９の各々の底部から酸化物7を除去した後の図３の構造体を示す。
図５は、当業者には周知の方法でフォトレジストの層１３を沈着させた後の図４の構造体を示す。
図６は、マスク１５(即ち、保護シールド)を置き、既知の反応体１７を、マスク１５では保護されない非保護フォトレジスト１３にあてがった図５の構造体を示す。マスク１５は、全ての端子領域と、作動領域と端子領域との間の境界に近接した所定の領域にある作動領域の一部との上に置くのが好ましい。既知の反応体１７は紫外線光、深紫外線光、電子ビーム、Ｘ線等を含む。
図７は、反応したフォトレジスト１３は取り除かれ、反応しないフォトレジスト(以前はマスクの下にあったもの)が当業界では既知の場所に残っている図６の構造体を示す。
図８は、湿式酸化物エッチング工程でフォトレジスト１３と、作動領域の各側の最後の溝の外壁上と、端子領域の頂部上の酸化物１９以外の酸化物を除いた後の図７の構造体を示す。
図９は、第１所定角度Φ(即ち、第１所定打込み角度Φ)で、図８の構造体へのイオン打込みを示す。第１所定打込み角度Φは、溝９の幅(Ａ)と深さ(Ｂ)とで決定され、(即ち、Ａ／Ｂ＝打込み角度Φのタンジェント(正接))垂線から約２度から１２度までである。イオンは、各溝９の底部に打込まれない角度Φ で打ち込まれる。周囲の領域に打込みの拡散が起こらないよう溝9の底部へのイオンの打込みは回避される。イオンの打込みは、約３０〜２００キロ電子ボルト(ｋｅＶ)のエネルギー・レベルで、約１Ｅ１３から１Ｅ１４ｃｍ−２の範囲（即ち、約１ｘ１０１３から１ｘ１０１４ｃｍ−２）のドープ量で行われる。よって、第１導電率形のドーパントは、複数個のメサと複数個の溝との所定領域の少なくとも１つのメサに、隣接する対の溝９において、１つの溝９の一側面で打込まれ、１つの溝９の一側面に、強くドープされた領域より低いドープ濃度を有する第１導電形の第１ドープ領域を形成する。図示のように、最後の溝９の外壁上の酸化物１９(図９左側)がその面へのイオン打込みを阻止している。
図１０は、第２所定角度Φ’(即ち、第２所定打込み角度Φ’)での、図９の構造体へのイオン打込みを示す。第２所定打込み角度Φ’も、溝９の幅(Ａ)と深さ(Ｂ)とで決定され、(即ち、−Ａ／Ｂ＝打込み角度Φ’のタンジェント)垂線から約−２度から−１２度までである。イオンは、各溝９の底部に打込まれない角度Φ’で打ち込まれる。第１所定打込み角度Φと第２所定打込み角度Φ’とはほぼ同じ大きさでも、少し異なっていても良い。周囲の領域に打込みの拡散が起こらないよう溝９の底部へのイオンの打込みは回避される。イオンの打込みは、約３０−２００ｋｅＶのエネルギー・レベルで、約１Ｅ１３から１Ｅ１４ｃｍ−２の範囲のドープ量で行われる。よって、第２導電率形のドーパントは、複数個のメサ１１と複数個の溝との所定領域の少なくとも１つのメサ１１に、第１導電率形のドーパントが打込まれた側壁と対向している上記の少なくとも１つのメサの側壁面に打込まれ、第１導電率形のドーパントが打込まれた側壁に対向する側壁面に第２導電率形の第２ドープ領域を設け、複数個の溝９の少なくとも１つの深さ方向にそって位置する第１および第２ドープ領域のＰ−Ｎ接合を形成すると共に、作動領域の、イオンが打込まれていない外側壁を設ける。図示のように、最後の溝９の外壁上の酸化物１９(図９右側)がその面へのイオン打込みを阻止している。
図１１は、図９と図１０の構造体の溝９から酸化物１９が除去された後の第１０の構造体に形成されている超接合装置を示す。全ての溝９に絶縁材料２８が充填され、頂面が平坦化されている。構造体に超接合装置を製造した後イオン打込み２２を行い、イオンを打込んだ領域にゲート２０を沈着し、ゲート導電体２６およびゲート酸化物２４を加える。これら全ては、当業界で既知の方法で為される。よって、ゲート電極層２０は、溝９の少なくとも１つでその第１主表面上に形成される。ゲート電極層２０は、第１ドープ領域とオーム接触しているが、ショットキー(Schottky)接触しているほうが好ましい。
この構造体に建造ないし形成された装置の性能は、従来の半導体トランジスタ装置に比べて、雪崩破壊電圧(Ｖｂ)特性が向上している。第２ドープ領域と電気的に連結する第３ドープ領域を第１および第２ドープ領域の第１主表面に設け、第１導電率形の第４ドープ領域を、これが第３ドープ領域を挟んで第１ドープ領域と対向するように、上記の１つの溝９の第１主表面と側壁面の１方あるいは両方に設けることにより追加の打込みをすることもできる。ゲート電極層２０は、第１ドープ領域と第４ドープ領域との間で、ゲート絶縁層を介在させて第３ドープ領域に対向させて設けられている。
図１２から図１７は、本発明の第２実施例による、従来の端子を備えた超接合装置を製造する方法を示す。
図１２は、酸化物の沈着とその後の溝９の側壁と底部とのエッチング後の図２の構造体を示す。
図１３は、マスク(図示されていないが、図６のマスクと同様のもの)が、作動領域の片側の最後の溝９(左側)と、これに隣接するメサ領域の一部にのみフォトレジスト２３を沈着するため置かれ、フォトレジスト２３が沈着された後の図１２の構造体を示す。フォトレジスト２３が溝の両側壁へのイオンの打込みを阻止する。
図１４は、第１所定角度Φでの、図１３の構造体へのイオン打込みを示す。第１所定角度Φは、溝９の幅(Ａ)と深さ(Ｂ)とで決定され、(即ち、Ａ／Ｂ＝打込み角度Φのタンジェント)垂線から約２度から１２度までである。イオンは、各溝９の底部に打込まれない角度Φで打ち込まれる。周囲の領域に打込みの拡散が起こらないよう溝９の底部へのイオンの打込みは回避される。イオンの打込みは、約３０〜２００ｋｅＶのエネルギー・レベルで、約１Ｅ１３から１Ｅ１４ｃｍ−２の範囲のドープ量で行われる。よって、第１導電率形のドーパントは、複数個のメサ１１と複数個の溝９との所定領域の少なくとも１つのメサに、隣接対の溝９において、１つの溝９の側壁面で、打込まれ、上記の１つの溝９の一側面に、強くドープされた領域より低いドープ濃度を有する第１導電形の第１ドープ領域を形成する。図示のように、最後の溝９のフォトレジスト２３(左側)が溝９へのイオン打込みを阻止している。
図１５は、マスク(図示されていないが、図６のマスクと同様のもの)を、最後の溝９(右側)と、図１３のフォトレジスト２３の位置とは反対側の作動領域側の、この溝と隣接するメサ領域の一部にのみフォトレジスト２５を沈着するため置かれ、フォトレジスト２５が沈着された後の図１４の構造体を示す。フォトレジスト２５は溝の両側壁へのイオンの打込みを阻止する。
図１６は、第２所定角度Φ’(即ち、第２所定打込み角度Φ’)での、図１５の構造体へのイオン打込みを示す。第２所定打込み角度Φ’は、溝の幅(Ａ)と深さ(Ｂ)とで決定され、(即ち、−(Ａ／Ｂ)＝打込み角度Φ’のタンジェントで)垂線から約−２度から−１２度までである。イオンは、各溝９の底部に打込まれない角度Φ’で打ち込まれる。周囲の領域に打込みの拡散が起こらないよう溝９の底部にはイオンの打込みは回避される。イオンの打込みは、約３０から２００ｋｅＶのエネルギー・レベルで、約１Ｅ１３から１Ｅ１４ｃｍ−２の範囲のドープ量で行われる。よって、第２導電率形のドーパントは、複数個のメサ１１と複数個の溝との所定領域の少なくとも１つのメサ１１に、第１導電率形のドーパントが打込まれた側壁に対向する上記の少なくとも１つのメサの側壁面で、打込まれ、第１導電率形のドーパントが打込まれた側壁に対向する側壁面に第２導電率形の第２ドープ領域を設け、複数個の溝９の少なくとも１つの深さ方向にそって位置する第１および第２ドープ領域のＰ−Ｎ接合を形成すると共に、作動領域の、イオンが打込まれていない外側壁を設ける。図示のように、最後の溝９のフォトレジスト２５(右側)が溝９へのイオン打込みを阻止している。
よって、第２の好ましい実施例では、最後の溝９(図中右あるいは左)上にフォトレジスト２３、２５が置かれ、溝９へのイオンの打込みが阻止されている。構造体の他端での最後の溝９へのイオンの打込みも同様に阻止される。最後の溝９(図中右と左)へのイオンの打込みを阻止することにより、基板上に形成されるディバイスの雪崩破壊電圧(Ｖｂ)の劣化を防ぐ。フォトレジスト２３，２５はイオン打込み後メサ１１及び溝９から取り除けられる。
図１７は、図１４に示されているフォトレジスト２３と図１６に示されているフォトレジスト２５が構造体から除去され、溝９に絶縁材料２８が充填され、頂面が平坦化された後の図１６に対応する構造体を示す。構造体に超接合装置を製造した後イオン打込み２２を行い、イオンを打込んだ領域にゲート２０を沈着し、ゲート導電体２６およびゲート酸化物２４を加える。これら全ては、当業界で既知の方法で為される。よって、ゲート電極層２０は、溝９の少なくとも１つでその主表面上に形成される。ゲート電極層２０は、第１ドープ領域とオーム接触しているが、ショットキー(Schottky)接触しているほうが好ましい。この構造体に建造ないし形成された装置の性能は、従来の半導体トランジスタ装置に比べて、雪崩破壊電圧(Ｖｂ)特徴が向上している。
第２ドープ領域のＰ−Ｎ接合を提供する。そして作動領域上に従来のＭＯＳ電界効果トランジスタ(ＭＯＳＦＥＴ)装置が、ゲート酸化物層２４の形成、ゲート導電体２６の沈着と形成およびゲート電極２０の沈着を含む周知の工程を用いて、作製される。選択的に第２導電率形の作動領域を打込み、その後選択的に第１導電率形の領域を打込む追加の工程によりディバイスが完成する。前面の領域と後面への接点も作られ、パッシベーション膜が沈着され、パターン化されディバイスの製造順序が終了する。
上記より、本発明は、半導体ディバイスおよび半導体ディバイスの製造方法に関する。当業者であれば、上記の実施例には、その広い発明概念から逸脱することなく変形が可能であることが感得せられる。よって、本発明は、開示されている特定の実施例に限定されるものではなく、本発明の精神内の変形例もカバーするものである。
本発明の第１の好ましい実施例による、エピタキシアル層があてがわれた半導体基板の部分断面図である。 エッチングでエピタキシアル層に溝を形成した後の図１の半導体基板およびエピタキシアル層の部分断面図である。 酸化物沈着工程後の図２の構造体の部分断面図である。 乾式エッチング工程後の図３の構造体の部分断面図である。 フォトレジスト層沈着後の図４の構造体の部分断面図である。 マスクが置かれ、反応媒体が非保護領域にあてがわれているのを示す図５の構造体の部分断面図である。 反応したフォトレジストが取り除けられた後の図６の構造体の部分断面図である。 湿式酸化物エッチング法により、残っているフォトレジストと、作動領域の最後の溝の外壁上のもの以外の酸化物とを除いた後の図７の構造体の部分断面図である。 第１打込み角度でのイオン打込みを示す図８の構造体の部分断面図である。 第２打込み角度でのイオン打込みを示す図８の構造体の部分断面図である。 図１０の構造体に形成された超接合装置を示す部分断面図である。 本発明の第２実施例による、酸化物の沈着と、その後の溝の側壁と底部とのエッチング後の図２対応の構造体を示す部分断面図である。 構造体の片側の最後の溝をマスクすると共にフォトレジストを沈着させた後の図１２の構造体を示す部分断面図である。 或る第１角度でのイオン打込みを示す図１３の構造体の部分断面図である。 構造体の図１３とは反対側の最後の溝にマスクをすると共に、フォトレジストを沈着させた後の図１２の構造体を示す部分断面図である。 或る第２角度でのイオン打込みを示す図１５の構造体の部分断面図である。 図１６の構造体に形成された超接合装置を示す部分断面図である。
符号の説明
３ 基板
２０ ゲート（ゲート電極層）
２２ イオン打ち込み（イオン打ち込み領域）
２４ ゲート酸化物（ゲート酸化物層）
２６ ゲート導電体
２８ 絶縁材料

Claims (22)

  1. 相互に対向する第１及び第２の主表面を有する半導体基板を設け、この半導体基板は、第２主表面に第１導電率形の強くドープされた領域を有し、第１主表面に第１導電率形の弱くドープされた領域を有し、
    上記基板の作動領域に複数個の溝と複数個のメサとを形成し、各溝は、強くドープされた領域に向け、第１主表面から第１深さ位置まで延びる第１延長部分を有し、各メサは側壁面を有し、上記の複数個の溝の各々は、複数個のメサの１つにより、その他の溝の各々から離れていて、
    作動領域と、作動領域の外側およびこれに隣接する端子領域内に延びる、複数個のメサと複数個の溝との所定領域上に、誘電体層が、複数個のメサのうち上記所定領域内の各メサの頂部、複数個の溝の各々の両側面および底部ならびに端子領域の頂部を覆うまで上記の誘電体層を形成し、
    複数個のメサと複数個の溝との所定領域から上記の誘電体層を取り除いて、複数個の溝の底部にある誘電体層を除去し、
    作動領域と端子領域との間の境界の領域上に保護シールドを形成し、
    その後複数個のメサと複数個の溝との所定領域の上から保護シールドを部分的に除去し、
    複数個のメサと複数個の溝との所定領域の少なくとも１つのメサに、隣接対の溝において、１つの溝の側壁面で、第１導電率形のドーパントを打込み、上記の１つの溝の側壁面に、強くドープされた領域より低いドープ濃度を有する第1導電率形の第１ドープ領域を形成し、
    複数個のメサと複数個の溝との所定領域の上記少なくとも１つのメサに、第１導電率形のドーパントを打込んだ側壁に対向する上記の少なくとも１つのメサの側壁面で、第２導電率形のドーパントを打込んで、第１導電率形のドーパントを打込んだ側壁に対向する側壁面に第２導電率形の第２ドープ領域を設ける半導体ディバイスの製造方法によって形成された半導体ディバイス。
  2. 半導体ディバイスの製造方法であって、
    相互に対向する第１及び第２の主表面を有する半導体基板を設け、この半導体基板は、第２主表面に第１導電率形の強くドープされた領域を有し、第１主表面に第１導電率形の弱くドープされた領域を有する、
    上記基板の作動領域に複数個の溝と複数個のメサとを形成し、各溝は、強くドープされた領域に向け、第１主表面から第１深さ位置まで延びる第１延長部分を有し、各メサは側壁面を有し、上記の複数個の溝の各々は、複数個のメサの１つにより、その他の溝の各々から離れていて、
    作動領域と、作動領域の外側およびこれに隣接する端子領域内に伸びる、複数個のメサと複数個の溝との所定領域に、誘電体層が、複数個のメサのうち上記所定領域内の各メサの頂部、複数個の溝の各々の両側面および底部ならびに端子領域の頂部を覆うまで上記の誘電体層を形成し、
    複数個のメサと複数個の溝との所定領域から上記の誘電体層を取除いて、複数個の溝の底部にある誘電体層を除去し、
    作動領域と端子領域との間の境界の領域上に保護シールド(遮蔽部)を形成し、
    その後複数個のメサと複数個の溝との所定領域の上から保護シールドを部分的に除去し、
    複数個のメサと複数個の溝との所定領域の少なくとも１つのメサに、隣接対の溝において、１つの溝の側壁面で、第１導電率形のドーパントをドープし、上記の１つの溝の側壁面に、強くドープされた領域より低いドープ濃度を有する第１導電率形の第１ドープ領域を形成し、
    複数個のメサと複数個の溝との所定領域の上記少なくとも１つのメサに、第１導電率形のドーパントを打込んだ側壁に対向する上記の少なくとも１つのメサの側壁面で、第２導電率形のドーパントを、ドープし、第１導電率形のドーパントをドープした側壁に対向する側壁面に第２導電率形の第２ドープ領域を設けるもの。
  3. 請求項２に記載した半導体ディバイスの製造方法であって、保護シールドを形成する工程が、
    複数個のメサと複数個の溝との所定領域の上にフォトレジストの層を沈着させ、
    複数個のメサと複数個の溝との所定領域の各側の最後の溝の外側壁上のフォトレジストが保護され、上記の所定領域の残りの個所は保護されないように、マスクを置き、
    フォトレジストの保護されていない部分を、紫外線光、深紫外線光、電子ビームおよびＸ線を含むグループから選ばれたフォトレジスト反応体に晒すことからなるものにおいて、
    上記の保護シールドを部分的に除去する工程が
    複数個のメサと複数個の溝との所定領域上からマスクを除き、
    反応したフォトレジストを構造体から取り除き、
    複数個のメサと複数個の溝の所定領域を湿式エッチング法によりエッチングして、反応しなかったフォトレジストにより誘電体層が保護されていた、上記の所定領域の各側の最後の溝の外側壁をのぞいて、上記の所定領域から反応しなかったフォトレジストと誘電体層とを除去し、上記の誘電体層は上記の各最後の溝の外側壁へのイオン打込みを阻止するため残されているもの。
  4. 請求項３に記載した半導体ディバイスの製造方法であって、
    第２ドープ領域と電気的に連結する第３ドープ領域を第１および第２ドープ領域の第１主表面に設け、
    第１導電率形の第４ドープ領域を、これが第３ドープ領域を挟んで第１ドープ領域と対向するように、上記の１つの溝の第１主表面と側壁面の少なくとも１方に設け、
    ゲート電極層を、第１ドープ領域と第４ドープ領域との間で、ゲート絶縁層を介在させて第３ドープ領域に対向させて設けることからなるもの。
  5. 請求項４に記載した半導体ディバイスの製造方法であって、ゲート電極層が少なくとも１つの溝に形成されるもの。
  6. 請求項４に記載した半導体ディバイスの製造方法であって、ゲート電極層が第１主表面上に形成されるもの。
  7. 請求項２に記載した半導体ディバイスの製造方法であって、保護シールドを形成する工程が、
    複数個のメサと複数個の溝との所定領域を乾式エッチング法を用いてエッチングして、複数個の溝の各々の両側部と底部とにある誘電体層を除去し、
    マスクを、このマスクの開口部のみが、作動領域の各側の最後の溝とこれに隣接するメサ領域上に位置するように位置決めし、
    作動領域の最後の溝とこれに隣接するメサ領域のみが、フォトレジストが沈着する領域であるようにフォトレジストの層をマスク上に沈着させることからなるものにおいて、
    部分的に保護シールドを除去する工程が、最後の溝とこれに隣接するメサ領域とを除いて、フォトレジストが沈着するのを阻止したマスクを除去することからなるもの。
  8. 請求項７に記載した半導体ディバイスの製造方法であって、更に、
    第２ドープ領域と電気的に連結する第３ドープ領域を第１および第２ドープ領域の第１主表面に設け、
    第１導電率形の第４ドープ領域を、これが第３ドープ領域を挟んで第１ドープ領域と対向するように、上記の複数個の溝の第１主表面と側壁面のいずれかに設け、
    ゲート電極層を、第１ドープ領域と第４ドープ領域との間で、ゲート絶縁層を介在させて第３ドープ領域に対向させて設けることからなるもの。
  9. 請求項７に記載した半導体ディバイスの製造方法であって、ゲート電極層が第１主表面上に形成されるもの。
  10. 請求項７に記載した半導体ディバイスの製造方法であって、更に、
    第２ドープ領域と電気的に連結する第３ドープ領域を第１および第２ドープ領域の第１主表面に設けることからなるもの。
  11. 請求項７に記載した半導体ディバイスの製造方法であって、更に、電極層を第１ドープ領域とオーム接触させるもの。
  12. 請求項７に記載した半導体ディバイスの製造方法であって、更に、
    半導体ディバイスの製造において第１および第２導電率形のドーパントの各々の拡散長さが、隣接対の溝の側壁面から、第１および第２ドープ領域のＰ−Ｎ接合までの距離より長いもの。
  13. 請求項２に記載した半導体ディバイスの製造方法であって、更に、
    第２ドープ領域と電気的に連結する第３ドープ領域を第１および第２ドープ領域の第１主表面に設けることからなるもの。
  14. 請求項２に記載した半導体ディバイスの製造方法であって、更に、
    電極層を第１ドープ領域とショットキー(Schottky)接触させることからなるもの。
  15. 請求項２に記載した半導体ディバイスの製造方法であって、
    半導体ディバイスの製造において第１および第２導電率形のドーパントの各々の拡散長さが、隣接対の溝の側壁面から、第１および第２ドープ領域のＰ−Ｎ接合までの距離より長いもの。
  16. 請求項２に記載した半導体ディバイスの製造方法であって、複数個の溝の各側壁面が、第１主表面に対し所定の傾斜角度を維持するもの。
  17. 請求項２に記載した半導体ディバイスの製造方法であって、乾式エッチング法を用いて、複数個のメサと複数個の溝との所定領域から誘電体層を除去するもの。
  18. 請求項２に記載した半導体ディバイスの製造方法であって、第１導電率形のドーパントが第１所定打込み角度でドープされるの。
  19. 請求項２に記載した半導体ディバイスの製造方法であって、第２導電率形のドーパントが第２所定打込み角度でドープされるもの。
  20. 請求項２に記載した半導体ディバイスの製造方法であって、更に、
    複数個の溝に絶縁材料を充填し、
    構造体の頂面を平坦化して、
    その構造体に超接合装置を形成するもの。
  21. 請求項２に記載した半導体ディバイスの製造方法によって形成された半導体ディバイス。
  22. 以下の製造方法によって、形成された半導体ディバイスであって、その方法は、
    相互に対向する第１及び第２の主表面を有する半導体基板を設け、上記の半導体基板は、第２主表面に第１導電率形の強くドープされた領域を有し、第１主表面に第１導電率形の弱くドープされた領域を有する、
    上記の半導体基板において、その作動領域に複数個の溝と複数個のメサとを形成し、各溝は、強くドープされた領域に向け、第１主表面から第１深さ位置まで延びる第１延長部分を有し、各メサは側壁面を有し、上記の複数個の溝の各々は、複数個のメサの1つにより、その他の溝の各々から離れていて、
    作動領域と、作動領域の外側およびこれに隣接する端子領域内に伸びる、複数個のメサと複数個の溝との所定領域を、複数個のメサのうち上記所定領域内の各メサの頂部、複数個の溝の各々の両側面および底部ならびに端子領域の頂部を酸化物が覆うまで酸化し、
    複数個のメサと複数個の溝との所定領域とをエッチングして、複数個の溝の底部にある酸化物を除去し、
    作動領域と端子領域との間の境界の所定領域上に保護シールドを形成し、
    その後複数個のメサと複数個の溝との所定領域の上から保護シールドを部分的に除去し、
    複数個のメサと複数個の溝との所定領域の上記少なくとも１つのメサに、隣接対の溝において、１つの溝の側壁面で、第１導電率形のドーパントを打込み、上記の１つの溝の側壁面に、強くドープされた領域より低いドープ濃度を有する第１導電率形の第１ドープ領域を形成し、
    複数個のメサと複数個の溝との所定領域の少なくとも１つのメサに、第１導電率形のドーパントを打込んだ側壁に対向する上記の少なくとも１つのメサの側壁面で、第２導電率形のドーパントを打込んで、第１導電率形のドーパントを打込んだ側壁に対向する側壁面に第２導電率形の第２ドープ領域を設け、
    複数個の溝に絶縁材料を充填し、
    構造体の頂面を平坦化することからなるもの。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12477786B2 (en) 2022-03-04 2025-11-18 Kabushiki Kaisha Toshiba Semiconductor device

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7638841B2 (en) 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
KR100994719B1 (ko) * 2003-11-28 2010-11-16 페어차일드코리아반도체 주식회사 슈퍼정션 반도체장치
KR20080100265A (ko) * 2003-12-19 2008-11-14 써드 디멘존 세미컨덕터, 인코포레이티드 종래의 종단을 갖는 수퍼 접합 장치를 제조하는 방법
EP1706899A4 (en) * 2003-12-19 2008-11-26 Third Dimension 3D Sc Inc PLANARIZATION PROCESS FOR PRODUCING A SUPERJUNCTION COMPONENT
US6982193B2 (en) * 2004-05-10 2006-01-03 Semiconductor Components Industries, L.L.C. Method of forming a super-junction semiconductor device
TWI401749B (zh) 2004-12-27 2013-07-11 ３Ｄ半導體股份有限公司 用於高電壓超接面終止之方法
US7439583B2 (en) 2004-12-27 2008-10-21 Third Dimension (3D) Semiconductor, Inc. Tungsten plug drain extension
EP1872396A4 (en) * 2005-04-22 2009-09-23 Icemos Technology Corp SUPERIOR CONSTRUCTION ELEMENT WITH OXIDICALLY DRIED GRATES AND METHOD FOR PRODUCING A SUPER TRANSITION ELEMENT WITH OXIDIDE-DRESSED GRATES
US7446018B2 (en) 2005-08-22 2008-11-04 Icemos Technology Corporation Bonded-wafer superjunction semiconductor device
US7429772B2 (en) 2006-04-27 2008-09-30 Icemos Technology Corporation Technique for stable processing of thin/fragile substrates
US7948033B2 (en) 2007-02-06 2011-05-24 Semiconductor Components Industries, Llc Semiconductor device having trench edge termination structure
US7723172B2 (en) 2007-04-23 2010-05-25 Icemos Technology Ltd. Methods for manufacturing a trench type semiconductor device having a thermally sensitive refill material
US8580651B2 (en) * 2007-04-23 2013-11-12 Icemos Technology Ltd. Methods for manufacturing a trench type semiconductor device having a thermally sensitive refill material
CN101868856B (zh) 2007-09-21 2014-03-12 飞兆半导体公司 用于功率器件的超结结构及制造方法
US20090085148A1 (en) * 2007-09-28 2009-04-02 Icemos Technology Corporation Multi-directional trenching of a plurality of dies in manufacturing superjunction devices
US9484451B2 (en) 2007-10-05 2016-11-01 Vishay-Siliconix MOSFET active area and edge termination area charge balance
ITMI20072341A1 (it) * 2007-12-14 2009-06-15 St Microelectronics Srl Contatti profondi di dispositivi elettronici integrati basati su regioni inpiantate attraverso solchi
CN101510557B (zh) 2008-01-11 2013-08-14 艾斯莫斯技术有限公司 具有电介质终止的超结半导体器件及制造该器件的方法
US7846821B2 (en) 2008-02-13 2010-12-07 Icemos Technology Ltd. Multi-angle rotation for ion implantation of trenches in superjunction devices
US7795045B2 (en) * 2008-02-13 2010-09-14 Icemos Technology Ltd. Trench depth monitor for semiconductor manufacturing
US8030133B2 (en) * 2008-03-28 2011-10-04 Icemos Technology Ltd. Method of fabricating a bonded wafer substrate for use in MEMS structures
US7807576B2 (en) * 2008-06-20 2010-10-05 Fairchild Semiconductor Corporation Structure and method for forming a thick bottom dielectric (TBD) for trench-gate devices
US20120273916A1 (en) 2011-04-27 2012-11-01 Yedinak Joseph A Superjunction Structures for Power Devices and Methods of Manufacture
US20110198689A1 (en) * 2010-02-17 2011-08-18 Suku Kim Semiconductor devices containing trench mosfets with superjunctions
US8598654B2 (en) 2011-03-16 2013-12-03 Fairchild Semiconductor Corporation MOSFET device with thick trench bottom oxide
US8673700B2 (en) 2011-04-27 2014-03-18 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8786010B2 (en) 2011-04-27 2014-07-22 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8772868B2 (en) 2011-04-27 2014-07-08 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8836028B2 (en) 2011-04-27 2014-09-16 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
CN103094067B (zh) * 2011-10-31 2015-10-14 上海华虹宏力半导体制造有限公司 一种半导体器件的制造方法
US9431249B2 (en) 2011-12-01 2016-08-30 Vishay-Siliconix Edge termination for super junction MOSFET devices
US9614043B2 (en) 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
TWI446459B (zh) * 2012-02-14 2014-07-21 茂達電子股份有限公司 具有超級介面之功率電晶體元件之製作方法
US8946814B2 (en) 2012-04-05 2015-02-03 Icemos Technology Ltd. Superjunction devices having narrow surface layout of terminal structures, buried contact regions and trench gates
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
US9576842B2 (en) 2012-12-10 2017-02-21 Icemos Technology, Ltd. Grass removal in patterned cavity etching
US9508596B2 (en) 2014-06-20 2016-11-29 Vishay-Siliconix Processes used in fabricating a metal-insulator-semiconductor field effect transistor
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
CN106575666B (zh) 2014-08-19 2021-08-06 维西埃-硅化物公司 超结金属氧化物半导体场效应晶体管
CN104465402B (zh) * 2014-12-25 2018-03-06 中航（重庆）微电子有限公司 一种半导体器件制备工艺
CN110993557A (zh) * 2018-10-02 2020-04-10 英飞凌科技奥地利有限公司 用于在半导体主体中形成绝缘层的方法和晶体管器件
DE102018130444B4 (de) * 2018-11-30 2025-01-23 Infineon Technologies Austria Ag Verfahren zum Herstellen eines Superjunction-Transistorbauelements
CN111628034B (zh) * 2020-05-28 2023-09-15 湖北京邦科技有限公司 光电探测装置的制造方法
CN112289684B (zh) * 2020-10-28 2023-06-30 上海华虹宏力半导体制造有限公司 功率器件的制作方法及器件
US11769665B2 (en) * 2022-01-11 2023-09-26 Applied Materials, Inc. Power device structures and methods of making
DE102023209573A1 (de) * 2023-09-29 2025-04-03 Robert Bosch Gesellschaft mit beschränkter Haftung Verfahren zum Herstellen eines Leistungshalbleiterbauelements mit einer Vielzahl von Finnen und daraus hergestelltes Leistungshalbleiterbauelement
CN119584606A (zh) * 2025-02-07 2025-03-07 深圳天狼芯半导体有限公司 超结垂直双扩散金属氧化物半导体器件及其制备方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0653315A (ja) * 1992-07-30 1994-02-25 Nec Corp 半導体装置およびその製造方法
JPH10223896A (ja) * 1997-02-10 1998-08-21 Mitsubishi Electric Corp 高耐圧半導体装置およびその製造方法
JP2001015752A (ja) * 1998-11-11 2001-01-19 Fuji Electric Co Ltd 超接合半導体素子およびその製造方法
JP2001230413A (ja) * 2000-02-17 2001-08-24 Fuji Electric Co Ltd 半導体素子
JP2002015752A (ja) * 2000-06-30 2002-01-18 Aisin Takaoka Ltd 燃料電池セパレータの製造方法および製造装置
JP2002124675A (ja) * 2000-10-16 2002-04-26 Toshiba Corp 半導体装置およびその製造方法
JP2002170955A (ja) * 2000-09-25 2002-06-14 Toshiba Corp 半導体装置およびその製造方法
JP2002230413A (ja) * 2001-02-06 2002-08-16 Makoto Yamada 広告配信システム及びその方法
WO2003065459A1 (en) * 2002-01-28 2003-08-07 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
JP4090518B2 (ja) * 1998-07-23 2008-05-28 三菱電機株式会社 半導体装置およびその製造方法

Family Cites Families (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4158206A (en) 1977-02-07 1979-06-12 Rca Corporation Semiconductor device
JPS5553462A (en) 1978-10-13 1980-04-18 Int Rectifier Corp Mosfet element
US5057444A (en) * 1985-03-05 1991-10-15 Matsushita Electric Industrial Co., Ltd. Method of fabricating semiconductor device
US5045903A (en) 1988-05-17 1991-09-03 Advanced Power Technology, Inc. Topographic pattern delineated power MOSFET with profile tailored recessed source
US4895810A (en) 1986-03-21 1990-01-23 Advanced Power Technology, Inc. Iopographic pattern delineated power mosfet with profile tailored recessed source
US5019522A (en) 1986-03-21 1991-05-28 Advanced Power Technology, Inc. Method of making topographic pattern delineated power MOSFET with profile tailored recessed source
US5472888A (en) 1988-02-25 1995-12-05 International Rectifier Corporation Depletion mode power MOSFET with refractory gate and method of making same
CN1019720B (zh) 1991-03-19 1992-12-30 电子科技大学 半导体功率器件
EP0512607B1 (en) * 1991-05-03 1997-07-16 Koninklijke Philips Electronics N.V. Method of manufacturing a semiconductor device using ion implantation
US5366914A (en) 1992-01-29 1994-11-22 Nec Corporation Vertical power MOSFET structure having reduced cell area
US5506421A (en) 1992-11-24 1996-04-09 Cree Research, Inc. Power MOSFET in silicon carbide
CN1035294C (zh) 1993-10-29 1997-06-25 电子科技大学 具有异形掺杂岛的半导体器件耐压层
US5435888A (en) 1993-12-06 1995-07-25 Sgs-Thomson Microelectronics, Inc. Enhanced planarization technique for an integrated circuit
DE4404757C2 (de) * 1994-02-15 1998-08-20 Siemens Ag Verfahren zur Herstellung eines einem Graben benachbarten Diffusionsgebietes in einem Substrat
WO1997029518A1 (de) 1996-02-05 1997-08-14 Siemens Aktiengesellschaft Durch feldeffekt steuerbares halbleiterbauelement
US5744994A (en) 1996-05-15 1998-04-28 Siliconix Incorporated Three-terminal power mosfet switch for use as synchronous rectifier or voltage clamp
KR0183886B1 (ko) 1996-06-17 1999-04-15 김광호 반도체장치의 트렌치 소자분리 방법
JP3327135B2 (ja) 1996-09-09 2002-09-24 日産自動車株式会社 電界効果トランジスタ
JP3607016B2 (ja) 1996-10-02 2005-01-05 株式会社半導体エネルギー研究所 半導体装置およびその作製方法、並びに携帯型の情報処理端末、ヘッドマウントディスプレイ、ナビゲーションシステム、携帯電話、カメラおよびプロジェクター
CN1199926A (zh) * 1997-05-21 1998-11-25 日本电气株式会社 一种半导体器件的制造方法
JP3618517B2 (ja) 1997-06-18 2005-02-09 三菱電機株式会社 半導体装置およびその製造方法
US5976947A (en) 1997-08-18 1999-11-02 Micron Technology, Inc. Method for forming dielectric within a recess
US6239463B1 (en) 1997-08-28 2001-05-29 Siliconix Incorporated Low resistance power MOSFET or other device containing silicon-germanium layer
US6081009A (en) * 1997-11-10 2000-06-27 Intersil Corporation High voltage mosfet structure
DE19801095B4 (de) 1998-01-14 2007-12-13 Infineon Technologies Ag Leistungs-MOSFET
US6265282B1 (en) * 1998-08-17 2001-07-24 Micron Technology, Inc. Process for making an isolation structure
US6355580B1 (en) * 1998-09-03 2002-03-12 Micron Technology, Inc. Ion-assisted oxidation methods and the resulting structures
US6291856B1 (en) 1998-11-12 2001-09-18 Fuji Electric Co., Ltd. Semiconductor device with alternating conductivity type layer and method of manufacturing the same
DE19854915C2 (de) 1998-11-27 2002-09-05 Infineon Technologies Ag MOS-Feldeffekttransistor mit Hilfselektrode
DE69833743T2 (de) 1998-12-09 2006-11-09 Stmicroelectronics S.R.L., Agrate Brianza Herstellungmethode einer integrierte Randstruktur für Hochspannung-Halbleiteranordnungen
US6452230B1 (en) 1998-12-23 2002-09-17 International Rectifier Corporation High voltage mosgated device with trenches to reduce on-resistance
US6190970B1 (en) 1999-01-04 2001-02-20 Industrial Technology Research Institute Method of making power MOSFET and IGBT with optimized on-resistance and breakdown voltage
US6346442B1 (en) * 1999-02-04 2002-02-12 Tower Semiconductor Ltd. Methods for fabricating a semiconductor chip having CMOS devices and a fieldless array
US6222229B1 (en) 1999-02-18 2001-04-24 Cree, Inc. Self-aligned shield structure for realizing high frequency power MOSFET devices with improved reliability
US6198127B1 (en) 1999-05-19 2001-03-06 Intersil Corporation MOS-gated power device having extended trench and doping zone and process for forming same
EP1058303A1 (en) 1999-05-31 2000-12-06 STMicroelectronics S.r.l. Fabrication of VDMOS structure with reduced parasitic effects
DE19964214C2 (de) 1999-09-07 2002-01-17 Infineon Technologies Ag Verfahren zur Herstellung einer Driftzone eines Kompensationsbauelements
GB9929613D0 (en) 1999-12-15 2000-02-09 Koninkl Philips Electronics Nv Manufacture of semiconductor material and devices using that material
US6214698B1 (en) 2000-01-11 2001-04-10 Taiwan Semiconductor Manufacturing Company Shallow trench isolation methods employing gap filling doped silicon oxide dielectric layer
JP4088033B2 (ja) * 2000-11-27 2008-05-21 株式会社東芝 半導体装置
US6509220B2 (en) 2000-11-27 2003-01-21 Power Integrations, Inc. Method of fabricating a high-voltage transistor
US6608350B2 (en) 2000-12-07 2003-08-19 International Rectifier Corporation High voltage vertical conduction superjunction semiconductor device
US6424007B1 (en) 2001-01-24 2002-07-23 Power Integrations, Inc. High-voltage transistor with buried conduction layer
US6465325B2 (en) 2001-02-27 2002-10-15 Fairchild Semiconductor Corporation Process for depositing and planarizing BPSG for dense trench MOSFET application
EP1267415A3 (en) * 2001-06-11 2009-04-15 Kabushiki Kaisha Toshiba Power semiconductor device having resurf layer
EP1706900A4 (en) * 2003-12-19 2009-07-22 Third Dimension 3D Sc Inc METHOD FOR PRODUCING A SUPERJUNCTION COMPONENT WITH WIDE MESAS
EP1706899A4 (en) * 2003-12-19 2008-11-26 Third Dimension 3D Sc Inc PLANARIZATION PROCESS FOR PRODUCING A SUPERJUNCTION COMPONENT
KR20080100265A (ko) * 2003-12-19 2008-11-14 써드 디멘존 세미컨덕터, 인코포레이티드 종래의 종단을 갖는 수퍼 접합 장치를 제조하는 방법
US7023069B2 (en) * 2003-12-19 2006-04-04 Third Dimension (3D) Semiconductor, Inc. Method for forming thick dielectric regions using etched trenches

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0653315A (ja) * 1992-07-30 1994-02-25 Nec Corp 半導体装置およびその製造方法
JPH10223896A (ja) * 1997-02-10 1998-08-21 Mitsubishi Electric Corp 高耐圧半導体装置およびその製造方法
JP4090518B2 (ja) * 1998-07-23 2008-05-28 三菱電機株式会社 半導体装置およびその製造方法
JP2001015752A (ja) * 1998-11-11 2001-01-19 Fuji Electric Co Ltd 超接合半導体素子およびその製造方法
JP2001230413A (ja) * 2000-02-17 2001-08-24 Fuji Electric Co Ltd 半導体素子
JP2002015752A (ja) * 2000-06-30 2002-01-18 Aisin Takaoka Ltd 燃料電池セパレータの製造方法および製造装置
JP2002170955A (ja) * 2000-09-25 2002-06-14 Toshiba Corp 半導体装置およびその製造方法
JP2002124675A (ja) * 2000-10-16 2002-04-26 Toshiba Corp 半導体装置およびその製造方法
JP2002230413A (ja) * 2001-02-06 2002-08-16 Makoto Yamada 広告配信システム及びその方法
WO2003065459A1 (en) * 2002-01-28 2003-08-07 Mitsubishi Denki Kabushiki Kaisha Semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12477786B2 (en) 2022-03-04 2025-11-18 Kabushiki Kaisha Toshiba Semiconductor device

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