JP2009005338A - アナログ−デジタル変換器及びこれを用いたイメージセンサ - Google Patents

Abstract

【課題】低消費電力でレイアウト面積の小さいＡＤ変換器。
【解決手段】アナログ信号の上限電圧と下限電圧と、クロック信号に基づき下限電圧−ΔＶから上限電圧＋ΔＶの間をｎ＋ｋビットで量子化した参照電圧と、クロック信号をカウントするカウント値と、第１の端子の電圧と第２の端子の電圧を比較した比較結果信号を出力する比較回路と、比較回路の動作電圧を決める基準電圧と、第２の端子と比較回路出力の間に接続された切替素子と、２^i-1×Ｃの容量に設定されたｍ個の容量素子と、アナログ信号または下限電圧または上限電圧を切り替えるｍ個の切替回路と、Ｃの容量の第２の容量素子と、アナログ信号又は下限電圧または参照電圧を切り替える第２の切替回路と、ｍ＋ｎ＋１ビットのラッチ回路と、比較結果信号とカウント値と接続され、比較結果信号に基づきｍ個の切替回路を制御し、ｍビットの比較結果信号とｎ＋１ビットのカウント値をラッチ回路に書き込む。
【選択図】図２

Description

本発明は、アナログ信号をデジタル信号に変換するアナログ−デジタル変換器及びこれを用いたイメージセンサに関する。

ＣＭＯＳ型イメージセンサ（以下ＣＭＯＳセンサ）はロジックプロセスを応用したイメージセンサであり、同一チップ上にイメージセンサに加え、周辺駆動回路、アナログ−デジタル（ＡＤ）変換器、信号処理回路などを搭載することができる特徴がある。特にＡＤ変換器を搭載したＣＭＯＳセンサは、カメラ設計において高ＳＮ比が要求されるアナログ回路設計が必要無くなるという点で注目されている。

ＡＤ変換器として、積分型ＡＤ変換器と逐次比較型ＡＤ変換器がある。積分型ＡＤ変換器は、ＡＤ間のバラツキが少なく、良好な直線性が確保できるが、変換速度が遅い問題点がある。また、逐次比較型ＡＤ変換器は、消費電力、変換速度で有利ではあるが、階調（ｂｉｔ数）が増えると、容量素子の面積が膨大になる問題がある。

この問題を解決するために、例えば特許文献１には、上位ビットと下位ビットを分けてそれぞれを積分型ＡＤ回路で量子化する２重の積分型ＡＤ回路による方法が記載されている。

特許第３５０７８００号公報

しかしながら、特許文献１では、高精度でＡＤ間バラツキは少ないが、積分型ＡＤ回路を２回直列に用いるため、ＡＤ変換のスピードを十分には速くできないという問題がある。

この問題を解決するために、図５及び図６に示すように、アナログ信号ＶｓをＡＤ変換するために、上位ｍビット（ｍは１以上の自然数、図５ではｍ＝２）を逐次比較型、下位ｎビット（ｎは１以上の自然数、図５ではｎ＝３）を積分型で変換する方法がある。

しかしながら、下位ビットの積分型ＡＤ変換において、ＤＡ変換回路（３ビットＤＡＣ）１０７にオフセットがあった場合や、比較回路（コンパレータ）１２０に遅延があった場合などに、図７に示すように、参照電圧Ｖｒａｍｐの波形が理想波形に対し上下にずれることにより、上位ビットと下位ビットの境界が正しくＡＤ変換できない場合がある。

本発明は、このような事情に鑑みてなされたものであり、低消費電力で動作し、高精度でＡＤ間バラツキが少なく、レイアウト面積の小さいアナログ−デジタル変換器及びこれを用いたイメージセンサを提供することを目的とするものである。

上記課題を解決するために、本発明のアナログ−デジタル変換器では、アナログ信号を伝送するアナログ信号線と、前記アナログ信号の上限電圧を伝送する上限電圧線と、前記アナログ信号の下限電圧を伝送する下限電圧線と、ΔＶ＝（前記上限電圧−前記下限電圧）×ｋ／２（ｋは０＜ｋ＜１の実数）とすると、クロック信号に基づき前記下限電圧−ΔＶから前記上限電圧＋ΔＶの間をｎ＋ｋビット（ｎは１以上の自然数）で量子化した参照電圧を伝送する参照電圧線と、第１の端子と第２の端子とを有し前記第１の端子に印加された電圧と前記第２の端子に印加された電圧とを比較した比較結果信号を比較結果出力端子から出力する比較回路と、前記第１の端子と接続され前記比較回路の動作電圧を決める基準電圧を伝送する基準電圧線と、前記第２の端子と前記比較結果出力端子との間に接続され、前記アナログ信号線に前記アナログ信号が伝送される期間に導通状態となるスイッチング素子と、ｉ番目（１≦ｉ≦ｍ、ｍは１以上の自然数）が２^m-i×Ｃ（Ｃは正の実数）の容量に設定され、各々の一端が前記第２の端子に並列に接続されたｍ個の容量素子と、前記ｍ個の容量素子の他端の各々に接続され、前記アナログ信号線または前記下限電圧線または前記上限電圧線のいずれかが接続されるように切替可能なｍ個の切替回路と、容量値がＣに設定され、一端が前記第２の端子に接続された第２の容量素子と、前記第２の容量素子の他端に接続され、前記アナログ信号線または前記下限電圧線または前記参照電圧線のいずれかが接続されるように切替可能な第２の切替回路と、前記クロック信号の開始時点からのクロック数をカウントしたカウント値を伝送するカウント線と、ｍビットのラッチ回路と、ｎ＋１ビットのラッチ回路と、前記比較結果出力端子の出力線及び前記カウント線に接続され、前記比較結果信号に基づき前記ｍ個の切替回路を制御し、前記ｍ個の容量素子に前記上限電圧線を順次接続することにより出力される前記比較結果信号を前記ｍビットのラッチ回路に順次書き込み、前記第２の容量素子に前記参照電圧線を接続することにより出力される前記比較結果信号の電位が第１の電位から第２の電位に変化した時点の前記カウント値を前記ｎ＋１ビットのラッチ回路に書き込む制御回路と、を含むことを要旨とする。

この構成によれば、上位のｍビットを逐次比較型でＡＤ変換し、下位のｎビットを積分型でＡＤ変換できるので、低消費電力で動作し、高精度でＡＤ間バラツキが少なく、逐次比較型ＡＤ変換器だけで構成したよりも容量素子を少なくできレイアウト面積を小さくすることができる。また、下位のｎビットを積分型でＡＤ変換するために、ｎビットに対し、ｋビットのマージンを持たせて量子化した参照電圧を使うので、参照電圧を発生させるＤＡ変換回路にオフセットなどが発生しても良好なＡＤ変換特性が得られる。

また、本発明のアナログ−デジタル変換器では、前記制御回路は、ｉ番目の前記比較結果信号の電位が前記第１の電位から前記第２の電位に変化してから所定の時間経過後にｉ番目の前記比較結果信号の電位が前記第２の電位から前記第１の電位に戻るようにｉ番目の前記切替回路を制御する。

この構成によれば、上位のｍビットを逐次比較型でＡＤ変換し、下位のｎビットを積分型でＡＤ変換できるので、低消費電力で動作し、高精度でＡＤ間バラツキが少なく、逐次比較型ＡＤ変換器だけで構成したよりも容量素子を少なくできレイアウト面積を小さくすることができる。

また、本発明のイメージセンサでは、複数の光電変換素子と、上記に記載のアナログ−デジタル変換器とを有し、前記アナログ信号の電圧は前記光電変換素子により光電変換されてなる電圧である。

この構成によれば、上位のｍビットを逐次比較型でＡＤ変換し、下位のｎビットを積分型でＡＤ変換できるので、低消費電力で動作し、高精度でＡＤ間バラツキが少なく、逐次比較型ＡＤ変換器だけで構成したよりも容量素子を少なくできレイアウト面積を小さくすることができる。

以下、本発明を具体化した実施形態について図面に従って説明する。

＜イメージセンサの構成＞
まず、イメージセンサの構成について、図１を参照して説明する。図１は、本発明のイメージセンサの構成を示す回路構成図である。なお、説明を簡略化するために、３×３画素のイメージセンサで説明する。また、アナログ信号を上位ｍ＝２ビット、下位ｎ＝３ビットのデジタルデータに変換する場合について説明する。また、積分型ＡＤ変換では、クロック信号に基づき下限電圧から上限電圧の間を３．５ビット（ｋ＝０．５）で量子化した参照電圧に基づき行う場合について説明する。

図１に示すように、イメージセンサ１は、３行３列に配置された画素１０１と、３本の垂直走査線１０２と、３本の垂直信号線１０３と、垂直走査回路１０４と、３個のバッファ１０６と、３個のアナログ−デジタル変換器（ＡＤＣ）１００と、３．５ビットデジタル−アナログ変換器（ＤＡＣ）３００と、カウンタ１０８と、水平走査回路１０５と、３本の列選択線２０８と、データ出力線２０９と、補正回路１０９と、から構成されている。

バッファ１０６は、選択された行の画素１０１のアナログ信号Ｖｓを保持し、アナログ信号線２０７に伝送する。

３．５ビットＤＡＣ３００は、アナログ信号Ｖｓの上限電圧ＶＲＰと下限電圧ＶＲＮとクロック信号ＣＬＫに基づき、上限電圧ＶＲＰ＋ΔＶと下限電圧ＶＲＮ−ΔＶの間を３．５ビット（すなわち１２クロック）で量子化した参照電圧Ｖｒａｍｐを参照電圧線２０１に伝送する。上限電圧ＶＲＰは、上限電圧線２０２に伝送され、下限電圧ＶＲＮは、下限電圧線２０３に伝送される。基準電圧ＶＲＥＦは、基準電圧線２０４に伝送される。

カウンタ１０８は、クロック信号ＣＬＫの開始からのクロック数をカウントした４ビットのカウント値ＣＮＴを４本のカウント線２０６に伝送する。

図２で後述する切替回路を制御する制御信号ｓ００〜ｓ２３は、制御線２０５に伝送される。

３個のＡＤＣ１００は、アナログ信号線２０７に各々接続されている。また、３個のＡＤＣには、参照電圧線２０１と上限電圧線２０２と下限電圧線２０３と基準電圧線２０４と制御線２０５とカウント線２０６とが共通に配線されている。ＡＤＣ１００は、アナログ信号Ｖｓを上位２ビット、下位３．５ビットのデジタル信号に変換し、水平走査回路１０５からの列選択線２０８に応じてデータ出力線２０９に伝送する。

補正回路１０９は、データ出力線２０９から伝送されたデジタル信号を補正して出力する。

＜３．５ビットＤＡＣの構成＞
次に、３．５ビットデジタル−アナログ変換器の構成について図４を参照して説明する。図４は、３．５ビットデジタル−アナログ変換器の構成を示す回路構成図である。

図４に示すように、３．５ビットＤＡＣ３００は、ＰｃｈトランジスタＰＴＲと、１２個の抵抗Ｒ００〜Ｒ１１と、ＮｃｈトランジスタＮＴＲと、２個のオペアンプＣＭＰＰ，ＣＭＰＮと、１２個のスイッチング素子Ｔ００〜Ｔ１１と、デコーダ１７０と、バッファ１７１と、から構成されている。３．５ビットＤＡＣ３００は、ΔＶ＝（ＶＲＰ−ＶＲＮ）×０．５／２＝（ＶＲＰ−ＶＲＮ）／４なので、ＶＲＮ−ΔＶからＶＲＰ＋ΔＶの間を３．５ビットで量子化した参照電圧Ｖｒａｍｐを出力する。

ＮｃｈトランジスタＮＴＲと抵抗Ｒ００〜Ｒ１１とＰｃｈトランジスタＰＴＲとは、接地電位と電源電位の間に直列に接続されている。オペアンプＣＭＰＰは、正極（＋）端子が抵抗Ｒ０９と抵抗Ｒ１０の接続点と接続され、負極（−）端子が上限電圧ＶＲＰに接続され、出力端子がＰｃｈトランジスタＰＴＲのゲート端子と接続されている。オペアンプＣＭＰＮは、正極（＋）端子が抵抗Ｒ０１と抵抗Ｒ０２の接続点と接続され、負極（−）端子が下限電圧ＶＲＮに接続され、出力端子がＮｃｈトランジスタＮＴＲのゲート端子と接続されている。

スイッチング素子Ｔ００は、抵抗Ｒ００と抵抗Ｒ０１の接続点とバッファ１７１の入力端子の間に接続されている。スイッチング素子Ｔ０１は、抵抗Ｒ０１と抵抗Ｒ０２の接続点とバッファ１７１の入力端子の間に接続されている。スイッチング素子Ｔ０２は、抵抗Ｒ０２と抵抗Ｒ０３の接続点とバッファ１７１の入力端子の間に接続されている。スイッチング素子Ｔ０３は、抵抗Ｒ０３と抵抗Ｒ０４の接続点とバッファ１７１の入力端子の間に接続されている。スイッチング素子Ｔ０４は、抵抗Ｒ０４と抵抗Ｒ０５の接続点とバッファ１７１の入力端子の間に接続されている。スイッチング素子Ｔ０５は、抵抗Ｒ０５と抵抗Ｒ０６の接続点とバッファ１７１の入力端子の間に接続されている。スイッチング素子Ｔ０６は、抵抗Ｒ０６と抵抗Ｒ０７の接続点とバッファ１７１の入力端子の間に接続されている。スイッチング素子Ｔ０７は、抵抗Ｒ０７と抵抗Ｒ０８の接続点とバッファ１７１の入力端子の間に接続されている。スイッチング素子Ｔ０８は、抵抗Ｒ０８と抵抗Ｒ０９の接続点とバッファ１７１の入力端子の間に接続されている。スイッチング素子Ｔ０９は、抵抗Ｒ０９と抵抗Ｒ１０の接続点とバッファ１７１の入力端子の間に接続されている。スイッチング素子Ｔ１０は、抵抗Ｒ１０と抵抗Ｒ１１の接続点とバッファ１７１の入力端子の間に接続されている。スイッチング素子Ｔ１１は、抵抗Ｒ１１とＰｃｈトランジスタＰＴＲのドレイン端子の接続点とバッファ１７１の入力端子の間に接続されている。

デコーダ１７０は、クロック信号ＣＬＫに基づき、スイッチング素子Ｔ００〜Ｔ１１を順次導通状態にする。バッファ１７１は、１２段の参照電圧Ｖｒａｍｐを出力する。

＜ＡＤＣの構成＞
次に、アナログ−デジタル変換器の構成について図２を参照して説明する。図２は、アナログ−デジタル変換器の構成を示す回路構成図である。

図２に示すように、ＡＤＣ１００は、比較回路であるコンパレータ１２０と、制御回路１３０と、スイッチング素子であるスイッチＳＷ００と、１番目の容量素子であるコンデンサＣ１と、２番目の容量素子であるコンデンサＣ２と、第２の容量素子であるコンデンサＣ３と、１番目の切替回路を構成するスイッチＳＷ１１，ＳＷ１２，ＳＷ１３と、２番目の切替回路を構成するスイッチＳＷ２１，ＳＷ２２，ＳＷ２３と、第２の切替回路を構成するスイッチＳＷ３１，ＳＷ３２，ＳＷ３３と、２ビットのラッチ回路１４０と、４ビットのラッチ回路１５０と、スイッチＳＷ０１と、から構成されている。

コンパレータ１２０は、第１の端子である正極（＋）端子と、第２の端子である負極（−）端子と、比較結果出力端子を有し、正極端子の電圧＞負極端子の電圧の場合、比較結果出力端子から出力される比較結果信号Ｖｃｏｍｐは、正の最大電圧となり、正極端子の電圧＜負極端子の電圧の場合、比較結果信号Ｖｃｏｍｐは、負の最大電圧となる。正極端子は、基準電圧線２０４に接続され、基準電圧ＶＲＥＦが印加される。

スイッチＳＷ００は、コンパレータ１２０の負極端子と比較結果出力端子の間に接続されている。スイッチＳＷ００は、制御信号ｓ００がＨレベルの時に導通状態、Ｌレベルの時に非導通状態となる。

コンデンサＣ１は、２^2-1×Ｃ（Ｃは、任意の容量）＝２Ｃ（Ｆ）の容量に設定され、コンデンサＣ２は、２^2-2×Ｃ＝Ｃ（Ｆ）の容量に設定され、コンデンサＣ３は、Ｃ（Ｆ）の容量に設定されている。コンデンサＣ１〜Ｃ３の一端は、コンパレータ１２０の負極端子に並列に接続されている。

スイッチＳＷ１１は、コンデンサＣ１の他端とアナログ信号線２０７の間に接続されている。スイッチＳＷ１２は、コンデンサＣ１の他端と下限電圧線２０３の間に接続されている。スイッチＳＷ１３は、コンデンサＣ１の他端と上限電圧線２０２の間に接続されている。スイッチＳＷ１１は、制御信号ｓ１１がＨレベルの時に導通状態、Ｌレベルの時に非導通状態となる。スイッチＳＷ１２は、制御信号ｓ１２がＨレベルの時に導通状態、Ｌレベルの時に非導通状態となる。スイッチＳＷ１３は、制御信号ｓ１３がＨレベルの時に導通状態、Ｌレベルの時に非導通状態となる。

スイッチＳＷ２１は、コンデンサＣ２の他端とアナログ信号線２０７の間に接続されている。スイッチＳＷ２２は、コンデンサＣ２の他端と下限電圧線２０３の間に接続されている。スイッチＳＷ２３は、コンデンサＣ２の他端と上限電圧線２０２の間に接続されている。スイッチＳＷ２１は、制御信号ｓ２１がＨレベルの時に導通状態、Ｌレベルの時に非導通状態となる。スイッチＳＷ２２は、制御信号ｓ２２がＨレベルの時に導通状態、Ｌレベルの時に非導通状態となる。スイッチＳＷ２３は、制御信号ｓ２３がＨレベルの時に導通状態、Ｌレベルの時に非導通状態となる。

スイッチＳＷ３１は、コンデンサＣ３の他端とアナログ信号線２０７の間に接続されている。スイッチＳＷ３２は、コンデンサＣ３の他端と下限電圧線２０３の間に接続されている。スイッチＳＷ３３は、コンデンサＣ３の他端と参照電圧線２０１の間に接続されている。スイッチＳＷ３１は、制御信号ｓ３１がＨレベルの時に導通状態、Ｌレベルの時に非導通状態となる。スイッチＳＷ３２は、制御信号ｓ３２がＨレベルの時に導通状態、Ｌレベルの時に非導通状態となる。スイッチＳＷ３３は、制御信号ｓ３３がＨレベルの時に導通状態、Ｌレベルの時に非導通状態となる。

制御回路１３０は、コンパレータ１２０の比較結果出力端子と３本のカウント線２０６と接続されている。

制御回路１３０は、上位１ビット目のＡＤ変換の期間、比較結果信号Ｖｃｏｍｐをラッチ回路１４０の１ビット目に伝送すると共に、比較結果信号Ｖｃｏｍｐが正の最大電圧から負の最大電圧に遷移した場合、制御信号ｓ１２をＨレベルに、制御信号ｓ１３をＬレベルに、それぞれ切り替える。

また、制御回路１３０は、上位２ビット目のＡＤ変換の期間、比較結果信号Ｖｃｏｍｐをラッチ回路１４０の２ビット目に伝送すると共に、比較結果信号Ｖｃｏｍｐが正の最大電圧から負の最大電圧に遷移した場合、制御信号ｓ２２をＨレベルに、制御信号ｓ２３をＬレベルに、それぞれ切り替える。

さらに、制御回路１３０は、下位３．５ビットのＡＤ変換の期間、比較結果信号Ｖｃｏｍｐが正の最大電圧から負の最大電圧に遷移した時点の４ビットのカウント値ＣＮＴをラッチ回路１５０に伝送する。

スイッチＳＷ０１は、ラッチ回路１４０及びラッチ回路１５０とデータ出力線２０９の間に接続され、列選択線２０８がＨレベルの時に導通状態となり、ラッチ回路１４０及びラッチ回路１５０に保持したデジタルデータをデータ出力線２０９に順次出力する。

＜ＡＤＣの動作＞
次に、アナログ−デジタル変換器の動作について図３を参照して説明する。図３は、アナログ−デジタル変換器の動作を示すタイミング図である。

まず、時点ｔ０から時点ｔ２の期間、制御信号ｓ００をＨレベルにし、スイッチＳＷ００を導通状態にすることにより、コンパレータ１２０の比較結果出力端子と負極端子が短絡し、負極端子の電圧ＶＩＮ（すなわちコンデンサＣ１〜Ｃ３の一端）が基準電圧ＶＲＥＦになる。この状態で、制御信号ｓ１１，ｓ２１，ｓ３１をＨレベルにすると、スイッチＳＷ１１，ＳＷ２１，ＳＷ３１が導通状態となり、アナログ信号ＶｓがコンデンサＣ１〜Ｃ３の他端に伝送される。コンデンサＣ１にはＱ１＝２Ｃ（Ｖｓ−ＶＲＥＦ）の電荷が蓄積され、コンデンサＣ２にはＱ２＝Ｃ（Ｖｓ−ＶＲＥＦ）の電荷が蓄積され、コンデンサＣ３にはＱ３＝Ｃ（Ｖｓ−ＶＲＥＦ）の電荷が蓄積される。つまり、コンデンサＣ１〜Ｃ３には、合計Ｑ＝Ｑ１＋Ｑ２＋Ｑ３＝４Ｃ（Ｖｓ−ＶＲＥＦ）の電荷が蓄積される。

時点ｔ１において、制御信号ｓ１１，ｓ２１，ｓ３１をＬレベルに切り替えることにより、スイッチＳＷ１１，ＳＷ２１，ＳＷ３１が非導通状態となり、コンデンサＣ１〜Ｃ３の電荷が保持され、時点ｔ２で制御信号ｓ００をＬレベルに切り替えると、スイッチＳＷ００が非導通状態となり、電流経路が遮断され、コンデンサＣ１〜Ｃ３の電荷が保存される。

時点ｔ３において、制御信号ｓ１２，ｓ２２，ｓ３２をＨレベルに切り替えると、スイッチＳＷ１２，ＳＷ２２，ＳＷ３２が導通状態となり、コンデンサＣ１〜Ｃ３の他端に下限電圧ＶＲＮが印加される。電荷保存の法則により、コンデンサＣ１〜Ｃ３の電荷Ｑ＝４Ｃ（Ｖｓ−ＶＲＥＦ）＝４Ｃ（ＶＲＮ−ＶＩＮ）となり、負極端子の電圧ＶＩＮ＝ＶＲＥＦ＋ＶＲＮ−Ｖｓとなる。下限電圧ＶＲＮ＜アナログ信号Ｖｓの関係が成り立つので、コンパレータ１２０の正極端子の電圧ＶＲＥＦ＞負極端子の電圧ＶＩＮとなり、比較結果信号Ｖｃｏｍｐは、正の最大電圧となる。

時点ｔ４において、制御信号ｓ１２をＬレベルに、制御信号ｓ１３をＨレベルに、それぞれ切り替えると、スイッチＳＷ１２が非導通状態、スイッチＳＷ１３が導通状態となるので、コンデンサＣ１の他端に上限電圧ＶＲＰが印加される。コンデンサＣ１〜Ｃ３の電荷Ｑ＝４Ｃ（Ｖｓ−ＶＲＥＦ）＝２Ｃ（ＶＲＰ−ＶＩＮ）＋２Ｃ（ＶＲＮ−ＶＩＮ）となり、負極端子の電圧ＶＩＮ＝ＶＲＥＦ＋（（ＶＲＰ＋ＶＲＮ）／２）−Ｖｓとなる。すなわち、アナログ信号Ｖｓが（ＶＲＰ＋ＶＲＮ）／２より大きいか否かをコンパレータ１２０で逐次比較することであり、アナログ信号Ｖｓの上位１ビット目を求めることになる。

アナログ信号Ｖｓ＞（ＶＲＰ＋ＶＲＮ）／２の場合、比較結果信号Ｖｃｏｍｐは、正の最大電圧となり、制御回路１３０は、ラッチ回路１４０の１ビット目にＨレベルを書き込む。

一方、アナログ信号Ｖｓ＜（ＶＲＰ＋ＶＲＮ）／２の場合、比較結果信号Ｖｃｏｍｐは、負の最大電圧となり、制御回路１３０は、ラッチ回路１４０の１ビット目にＬレベルを書き込むと同時に、時点ｔ５において図３の点線で示すように制御信号ｓ１２をＨレベル、制御信号ｓ１３をＬレベル、にそれぞれ切替え、比較結果信号Ｖｃｏｍｐを正の最大電圧に戻す。

次に、時点ｔ６において、制御信号ｓ２２をＬレベルに、制御信号ｓ２３をＨレベルに、それぞれ切り替えると、スイッチＳＷ２２が非導通状態、スイッチＳＷ２３が導通状態となるので、コンデンサＣ２の他端に上限電圧ＶＲＰが印加される。

＜１ビット目がＨレベルだった場合＞
ラッチ回路１４０の１ビット目がＨレベルだった場合、コンデンサＣ１〜Ｃ３の電荷Ｑ＝４Ｃ（Ｖｓ−ＶＲＥＦ）＝３Ｃ（ＶＲＰ−ＶＩＮ）＋Ｃ（ＶＲＮ−ＶＩＮ）となり、負極端子の電圧ＶＩＮ＝ＶＲＥＦ＋（ＶＲＰ×３／４＋ＶＲＮ／４）−Ｖｓとなる。すなわち、アナログ信号Ｖｓが（ＶＲＰ×３／４＋ＶＲＮ／４）より大きいか否かをコンパレータ１２０で逐次比較することであり、アナログ信号Ｖｓの上位２ビット目を求めることになる。

アナログ信号Ｖｓ＞（ＶＲＰ×３／４＋ＶＲＮ／４）の場合、比較結果信号Ｖｃｏｍｐは、正の最大電圧となり、制御回路１３０は、ラッチ回路１４０の２ビット目にＨレベルを書き込む。

一方、アナログ信号Ｖｓ＜（ＶＲＰ×３／４＋ＶＲＮ／４）の場合、比較結果信号Ｖｃｏｍｐは、負の最大電圧となり、制御回路１３０は、ラッチ回路１４０の２ビット目にＬレベルを書き込むと同時に、時点ｔ７において図３の点線で示すように制御信号ｓ２２をＨレベル、制御信号ｓ２３をＬレベル、にそれぞれ切替え、比較結果信号Ｖｃｏｍｐを正の最大電圧に戻す。

＜１ビット目がＬレベルだった場合＞
ラッチ回路１４０の１ビット目がＬレベルだった場合、コンデンサＣ１〜Ｃ３の電荷Ｑ＝４Ｃ（Ｖｓ−ＶＲＥＦ）＝３Ｃ（ＶＲＮ−ＶＩＮ）＋Ｃ（ＶＲＰ−ＶＩＮ）となり、負極端子の電圧ＶＩＮ＝ＶＲＥＦ＋（ＶＲＰ／４＋ＶＲＮ×３／４）−Ｖｓとなる。すなわち、アナログ信号Ｖｓが（ＶＲＰ／４＋ＶＲＮ×３／４）より大きいか否かをコンパレータ１２０で逐次比較することであり、アナログ信号Ｖｓの上位２ビット目を求めることになる。

アナログ信号Ｖｓ＞（ＶＲＰ／４＋ＶＲＮ×３／４）の場合、比較結果信号Ｖｃｏｍｐは、正の最大電圧となり、制御回路１３０は、ラッチ回路１４０の２ビット目にＨレベルを書き込む。

一方、アナログ信号Ｖｓ＜（ＶＲＰ／４＋ＶＲＮ×３／４）の場合、比較結果信号Ｖｃｏｍｐは、負の最大電圧となり、制御回路１３０は、ラッチ回路１４０の２ビット目にＬレベルを書き込むと同時に、時点ｔ７において制御信号ｓ２２をＨレベル、制御信号ｓ２３をＬレベル、にそれぞれ切替え、比較結果信号Ｖｃｏｍｐを正の最大電圧に戻す。

時点ｔ７において、制御信号ｓ３２をＬレベルに、制御信号ｓ３３をＨレベルに、それぞれ切り替えると、スイッチＳＷ３２が非導通状態、スイッチＳＷ３３が導通状態となるので、コンデンサＣ３の他端に参照電圧Ｖｒａｍｐが印加される。さらに、時点ｔ８からクロック信号ＣＬＫを開始させ、３．５ビットＤＡＣ３００により参照電圧Ｖｒａｍｐを発生させる。また、クロック信号ＣＬＫの開始時点からカウンタ１０８が０からカウントを始める。

＜１ビット目＝Ｈ、２ビット目＝Ｈの場合＞
ラッチ回路１４０の１ビット目がＨレベルかつ２ビット目がＨレベルだった場合、コンデンサＣ１〜Ｃ３の電荷Ｑ＝４Ｃ（Ｖｓ−ＶＲＥＦ）＝３Ｃ（ＶＲＰ−ＶＩＮ）＋Ｃ（Ｖｒａｍｐ−ＶＩＮ）となり、負極端子の電圧ＶＩＮ＝ＶＲＥＦ＋（ＶＲＰ×３／４＋Ｖｒａｍｐ／４）−Ｖｓとなる。すなわち、アナログ信号Ｖｓ＞（ＶＲＰ×３／４＋Ｖｒａｍｐ／４）となった時点をコンパレータ１２０で比較検出することであり、アナログ信号Ｖｓの下位３．５ビットを求めることになる。

＜１ビット目＝Ｈ、２ビット目＝Ｌの場合＞
ラッチ回路１４０の１ビット目がＨレベルかつ２ビット目がＬレベルだった場合、コンデンサＣ１〜Ｃ３の電荷Ｑ＝４Ｃ（Ｖｓ−ＶＲＥＦ）＝２Ｃ（ＶＲＰ−ＶＩＮ）＋Ｃ（ＶＲＮ−ＶＩＮ）＋Ｃ（Ｖｒａｍｐ−ＶＩＮ）となり、負極端子の電圧ＶＩＮ＝ＶＲＥＦ＋（ＶＲＰ／２＋ＶＲＮ／４＋Ｖｒａｍｐ／４）−Ｖｓとなる。すなわち、アナログ信号Ｖｓ＞（ＶＲＰ／２＋ＶＲＮ／４＋Ｖｒａｍｐ／４）となった時点をコンパレータ１２０で比較検出することであり、アナログ信号Ｖｓの下位３．５ビットを求めることになる。

＜１ビット目＝Ｌ、２ビット目＝Ｈの場合＞
ラッチ回路１４０の１ビット目がＬレベルかつ２ビット目がＨレベルだった場合、コンデンサＣ１〜Ｃ３の電荷Ｑ＝４Ｃ（Ｖｓ−ＶＲＥＦ）＝２Ｃ（ＶＲＮ−ＶＩＮ）＋Ｃ（ＶＲＰ−ＶＩＮ）＋Ｃ（Ｖｒａｍｐ−ＶＩＮ）となり、負極端子の電圧ＶＩＮ＝ＶＲＥＦ＋（ＶＲＮ／２＋ＶＲＰ／４＋Ｖｒａｍｐ／４）−Ｖｓとなる。すなわち、アナログ信号Ｖｓ＞（ＶＲＮ／２＋ＶＲＰ／４＋Ｖｒａｍｐ／４）となった時点をコンパレータ１２０で比較検出することであり、アナログ信号Ｖｓの下位３．５ビットを求めることになる。

＜１ビット目＝Ｌ、２ビット目＝Ｌの場合＞
ラッチ回路１４０の１ビット目がＬレベルかつ２ビット目がＬレベルだった場合、コンデンサＣ１〜Ｃ３の電荷Ｑ＝４Ｃ（Ｖｓ−ＶＲＥＦ）＝３Ｃ（ＶＲＮ−ＶＩＮ）＋Ｃ（Ｖｒａｍｐ−ＶＩＮ）となり、負極端子の電圧ＶＩＮ＝ＶＲＥＦ＋（ＶＲＮ×３／４＋Ｖｒａｍｐ／４）−Ｖｓとなる。すなわち、アナログ信号Ｖｓ＞（ＶＲＮ×３／４＋Ｖｒａｍｐ／４）となった時点をコンパレータ１２０で比較検出することであり、アナログ信号Ｖｓの下位３．５ビットを求めることになる。

本実施形態では、時点ｔ９の６クロック目（カウント値が５）で比較結果信号Ｖｃｏｍｐが正の最大電圧から負の最大電圧に推移した場合を説明する。制御回路１３０は、カウント値ＣＮＴ＝５（２進数で０１０１）をラッチ回路１５０に書き込む。

なお、補正回路１０９は、下位ビットが４ビットになった場合、下位ビットの最上位ビットの値を上位２ビットに加算するようにデータを補正する。

以上の説明のように、アナログ信号Ｖｓの上位２ビットを逐次比較型でデジタルデータに変換し、下位３．５ビットを積分型でデジタルデータに変換することができる。

以上に述べた前記実施形態によれば、以下の効果が得られる。

本実施形態では、上位のｍビットを逐次比較型でＡＤ変換し、下位のｎビットを積分型でＡＤ変換できるので、低消費電力で動作し、高精度でＡＤ間バラツキが少なく、逐次比較型ＡＤ変換器だけで構成したよりも容量素子を少なくできレイアウト面積を小さくすることができる。また、下位のｎビットを積分型でＡＤ変換するために、ｎビットに対し、１／２^kビットのマージンを持たせて量子化した参照電圧を使うので、参照電圧を発生させるＤＡ変換回路にオフセットなどが発生しても良好なＡＤ変換特性が得られる。

以上、本発明の実施形態を説明したが、本発明はこうした実施の形態に何ら限定されるものではなく、本発明の趣旨を逸脱しない範囲内において様々な形態で実施し得ることができる。以下、変形例を挙げて説明する。

（変形例１）本発明に係るイメージセンサの変形例１について説明する。前記実施形態では、アナログ信号Ｖｓを上位２ビット、下位３．５ビットのデジタルデータに変換する場合について説明したが、例えば、上位３ビット、下位５ビットのデジタルデータに変換する場合は、１番目のコンデンサを２^3-1ＣｐＦ＝４ＣｐＦ、２番目のコンデンサを２^3-2ＣｐＦ＝２ＣｐＦ、３番目のコンデンサを２^3-3ＣｐＦ＝ＣｐＦ、にそれぞれ設定し、３．５ビットＤＡＣ３００の替わりに５．５ビットＤＡＣで構成し、３ビットのラッチ回路と６ビットのラッチ回路で構成すればよい。

（変形例２）本発明に係るイメージセンサの変形例２について説明する。前記実施形態では、イメージセンサで説明したが、例えば、ラインセンサのようにカラム状に多数配置するＡＤ変換に適用してもよい。

（変形例３）本発明に係るイメージセンサの変形例３について説明する。前記実施形態では、３．５ビットＤＡＣ３００による１２段の参照電圧Ｖｒａｍｐを使う場合を説明したが、例えば、１０段の参照電圧Ｖｒａｍｐで良好な積分型ＡＤ変換ができるならば、クロック信号を１０個で止めるように制御してもよい。

本発明のイメージセンサの構成を示す回路構成図。 本発明のアナログ−デジタル変換器の構成を示す回路構成図。 本発明のアナログ−デジタル変換器の動作を示すタイミング図。 本発明の３．５ビットデジタル−アナログ変換器の構成を示す回路構成図。 従来のアナログ−デジタル変換器の構成を示す回路構成図。 従来のアナログ−デジタル変換器の動作を示すタイミング図。 従来の参照電圧と上位２ビットの関係を示すグラフ。

符号の説明

１…イメージセンサ、１００…ＡＤＣ、１０１…画素、１０２…垂直走査線、１０３…垂直信号線、１０４…垂直走査回路、１０５…水平走査回路、１０６…バッファ、３００…３．５ビットＤＡＣ、１０８…カウンタ、１０９…補正回路、１２０…コンパレータ、１３０…制御回路、１４０…ラッチ回路、１５０…ラッチ回路、２０１…参照電圧線、２０２…上限電圧線、２０３…下限電圧線、２０４…基準電圧線、２０５…制御線、２０６…カウント線、２０７…アナログ信号線、２０８…列選択線、２０９…データ出力線。

Claims (3)

1. アナログ信号を伝送するアナログ信号線と、
   前記アナログ信号の上限電圧を伝送する上限電圧線と、
   前記アナログ信号の下限電圧を伝送する下限電圧線と、
   ΔＶ＝（前記上限電圧−前記下限電圧）×ｋ／２（ｋは０＜ｋ＜１の実数）とすると、クロック信号に基づき前記下限電圧−ΔＶから前記上限電圧＋ΔＶの間をｎ＋ｋビット（ｎは１以上の自然数）で量子化した参照電圧を伝送する参照電圧線と、
   第１の端子と第２の端子とを有し前記第１の端子に印加された電圧と前記第２の端子に印加された電圧とを比較した比較結果信号を比較結果出力端子から出力する比較回路と、
   前記第１の端子と接続され前記比較回路の動作電圧を決める基準電圧を伝送する基準電圧線と、
   前記第２の端子と前記比較結果出力端子との間に接続され、前記アナログ信号線に前記アナログ信号が伝送される期間に導通状態となるスイッチング素子と、
   ｉ番目（１≦ｉ≦ｍ、ｍは１以上の自然数）が２^m-i×Ｃ（Ｃは正の実数）の容量に設定され、各々の一端が前記第２の端子に並列に接続されたｍ個の容量素子と、
   前記ｍ個の容量素子の他端の各々に接続され、前記アナログ信号線または前記下限電圧線または前記上限電圧線のいずれかが接続されるように切替可能なｍ個の切替回路と、
   容量値がＣに設定され、一端が前記第２の端子に接続された第２の容量素子と、
   前記第２の容量素子の他端に接続され、前記アナログ信号線または前記下限電圧線または前記参照電圧線のいずれかが接続されるように切替可能な第２の切替回路と、
   前記クロック信号の開始時点からのクロック数をカウントしたカウント値を伝送するカウント線と、
   ｍビットのラッチ回路と、
   ｎ＋１ビットのラッチ回路と、
   前記比較結果出力端子の出力線及び前記カウント線に接続され、前記比較結果信号に基づき前記ｍ個の切替回路を制御し、前記ｍ個の容量素子に前記上限電圧線を順次接続することにより出力される前記比較結果信号を前記ｍビットのラッチ回路に順次書き込み、前記第２の容量素子に前記参照電圧線を接続することにより出力される前記比較結果信号の電位が第１の電位から第２の電位に変化した時点の前記カウント値を前記ｎ＋１ビットのラッチ回路に書き込む制御回路と、
   を含む、
   ことを特徴とするアナログ−デジタル変換器。
2. 請求項１に記載のアナログ−デジタル変換器において、
   前記制御回路は、
   ｉ番目の前記比較結果信号の電位が前記第１の電位から前記第２の電位に変化してから所定の時間経過後にｉ番目の前記比較結果信号の電位が前記第２の電位から前記第１の電位に戻るようにｉ番目の前記切替回路を制御する、
   ことを特徴とするアナログ−デジタル変換器。
3. 複数の光電変換素子と、請求項１または２に記載のアナログ−デジタル変換器とを有し、前記アナログ信号の電圧は前記光電変換素子により光電変換されてなる電圧であることを特徴とするイメージセンサ。

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